JP4017451B2

JP4017451B2 - Multi-layer circuit board and manufacturing method thereof

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Publication number: JP4017451B2
Application number: JP2002179061A
Authority: JP
Inventors: 隆苅谷; 昌徳玉木
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 2002-06-19
Filing date: 2002-06-19
Publication date: 2007-12-05
Anticipated expiration: 2022-06-19
Also published as: JP2004023002A

Description

【０００１】
【発明の属する技術分野】
この発明は、多層化回路基板およびその製造方法に関し、特に、インターステシヤルバイアホール（ＩＶＨ）構造を有する多層化回路基板およびその製造方法に関する。
【０００２】
【従来の技術】
従来の多層化回路基板は、銅張積層板とプリプレグを交互に積み重ねて一体化してなる積層体によって構成され、その積層体の表面には表層配線パターンを有し、層間絶縁層間には内層配線パターンを有している。これらの配線パターンは、積層体の厚さ方向に穿孔形成したスルーホールを介して、内層配線パターン相互間あるいは内層配線パターンと表層配線パターンとの間で電気的に接続されている。
【０００３】
ところが、上述した全ての積層板を貫通するスルーホール構造の多層化回路基板は、スルーホールを形成するための領域を確保する必要があるために、部品実装の高密度化が困難であり、携帯用電子機器の超小型化や狭ピッチパッケージおよびＭＣＭの実用化の要請に十分に対処できないという欠点があった。
【０００４】
そのため、最近では、上述のようなスルーホール構造の多層プリント基板に代えて、高密度化に対応し易い全層インターステシヤルバイアホール（ＩＶＨ）構造を有する多層プリント基板が注目されている。
【０００５】
この全層ＩＶＨ構造を有する多層プリント基板は、積層体を構成する各層間絶縁層に、導体層間を電気的に接続するバイアホールが設けられている構造のプリント基板である。即ち、この基板は、内層配線パターン相互間あるいは内層配線パターンと表層配線パターン間が、基板を貫通しないバイアホール（べリードバイアホールあるいはブラインドバイアホール）によって電気的に接続されてなる。
【０００６】
それ故に、ＩＶＨ構造の多層プリント基板は、スルーホールを形成するための領域を特別に設ける必要がなく、任意の層間を微細なバイアホールで自由に接続できるため、電子機器の小型化、高密度化、信号の高速伝搬を容易に実現することができる。
【０００７】
こうしたＩＶＨ構造の多層プリント基板は片面回路基板を積層して成る。片面回路基板は、たとえば、絶縁性基材の一方の面に導体回路を形成し、該絶縁性基材に導体回路へ至るバイアホール形成用開口を穿設し、そのバイアホール形成用開口内に銅めっき等の導電物質を充填してバイアホールを形成し、該バイアホール上に半田等からなる導電性バンプを配設してなる。
【０００８】
従来技術としては、特開平６−２８３８６６号、特開平１０−１３０２８号などがある。特開平６−２８３８６６号には、低線膨張性ポリイミド樹脂層の片面に回路を設けて、貫通孔に金属物質を充填させているプリント配線板が開示されている。特開平１０−１３０２８号には、絶縁性硬質基板に導電性ペーストが充填されたバイアホールの形成された回路基板について開示されている。それらの従来技術の多層プリント配線板は、絶縁性樹脂基材の一面に導体回路を形成し、その絶縁性樹脂基材の他方の表面から導体回路に達する通孔に導電性物質を充填してバイアホールを形成してなる片面回路基板を複数枚積層し、または、そのような片面回路基板の複数枚と両面回路基板とを積層して、加熱プレスによって一体化する方法で製造される。
【０００９】
片面回路基板の積層は、片面回路基板間に接着剤を塗布して貼り付けることにより行う。ここで、片面回路基板間の電気接続は、１の片面回路基板の導電性バンプを、他の片面回路基板の導体回路に当接させることにより行う。ここで、導電性バンプとしては、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ｓｂなどの半田やスズなどの２５０℃以下で溶融する低融点金属が形成されている。それらの低融点金属によって、片面回路基板を積層して多層化回路基板を製造したとき、電気的な接続を得ると共に機械的な接続をより確実に行わしめている。
【００１０】
【発明が解決しようとする課題】
しかしながら、片面回路基板を積層してなる多層化回路基板は、現時点で電気的な信頼性が低かった。この原因は、片面回路基板のバイアホールと他の片面回路基板の導体回路とを導電性バンプを介して接続を取っているためであり、信頼性を高めるためにバイアホールと導体回路との密着性、接続強度を高める必要がある。更に、導電性バンプが半田からなり、バイアホールが銅からなる場合には、半田−銅間の接触界面での電気抵抗が高いとの課題もあった。
【００１１】
本願発明の目的は、導電性バンプとバイアホールとの接続性を改善し、電気接続の信頼性に優れる多層化回路基板及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
本願発明の請求項１に係る発明では、絶縁性基材と、その一方の面に形成された導体回路と、前記絶縁性基材の他方の面から前記導体回路に達し、側壁にレーザの入射光と反射光とを干渉させることで形成された複数段のくびれ形状を有する開口内に充填された導電性物質を含んでなるバイアホールと、該バイアホール上に形成された導電性バンプとを備える片面回路基板を積層してなる多層化回路基板であって、
１の片面回路基板の前記導電性バンプと他の片面回路基板の前記導体回路とを接触させることで片面回路基板の相互接続を行う多層化回路基板に於いて、
前記導電性バンプの一部を、前記バイアホールを構成する開口と導電性物質の界面に回り込ませたことを技術的特徴とする。
【００１３】
請求項１では、導電性バンプの一部を、バイアホールを構成する開口と導電性物質の界面に回り込ませてある。このため、導電性バンプを構成する可塑性導電物質（例えば、半田）を介して、バイアホールを形成する導電性物質と導体回路との間の密着性、接続強度を高めることができる。更に、導電性バンプが半田からなり、導電性物質が銅からなる場合には、異種金属間接触界面での電気抵抗が高いが、導電性バンプが回り込むことで、バイアホールを構成する導電性物質との接触面積が増え、導電性バンプと導電性物質（バイアホール）との間の電気抵抗を低減することができる。
【００１４】
導電性バンプは、Ｐｂ−Ｓｎ系半田、Ａｇ−Ｓｎ系半田、インジウム半田、スズのいずれか１種類以上で形成されることが望ましい。これら金属を用いることで、リフローを行うことなく導電性バンプと導体回路との電気接続を実現できる。
【００１５】
導体回路の導体層は、平均粗度（Ｒａ）０．５〜５μｍで形成することが望ましい。当該範囲の粗度に形成することで、導電性バンプとの接合面積が大きくなり、接合強度が増す。そのためより強固になった多層の片面回路基板を得ることができるのである。
０．５μｍ未満では接合面積が変わらず、５μｍを越えると被覆層を形成させると厚みに関わらず、強度が増すことがない。
【００１６】
なお、絶縁性基材は、熱硬化性樹脂、熱可塑性樹脂、芯材入りの絶縁樹脂であることが望ましい。
【００１７】
本発明にかかる多層化回路基板を構成する基本単位としての片面回路基板は、絶縁性基材として、完全に硬化した樹脂材料から形成される硬質の樹脂基材を用いることが望ましく、このような樹脂材料の採用によって、樹脂基材上に導体回路を形成するための銅箔を加熱プレスによって圧着させる際に、プレス圧による絶縁性基材の最終的な厚みの変動がなくなるので、バイアホールの位置ずれを最小限度に抑えて、バイアホールランド径を小さくできる。したがって配線ピッチを小さくして配線密度を向上させることができる。また、基材の厚みを実質的に一定に保つことができるので、後述するような充填バイアホール形成用の開口をレーザ加工によって形成する場合には、そのレーザ照射条件の設定が容易となる。
【００１８】
このような絶縁性樹脂基材としては、ガラス布エポキシ樹脂基材、ガラス布ビスマレイミドトリアジン樹脂基材、ガラス布ポリフェニレンエーテル樹脂基材、アラミド不織布−エポキシ樹脂基材、アラミド不織布−ポリイミド樹脂基材から選ばれる硬質基材が使用されることが好ましく、ガラス布エポキシ樹脂基材が最も好ましい。また、液晶ポリマー、熱可塑性樹脂フィルムでもよい。
【００１９】
また、上記絶縁性基材の厚さは、２０〜６００μｍが望ましい。その理由は、２０μｍ未満の厚さでは、強度が低下して取扱いが難しくなるとともに、電気的絶縁性に対する信頼性が低くなるからであり、６００μｍを超えると、微細なバイアホール形成用開口が難くなると共に、基板そのものが厚くなるためである。
【００２０】
上記絶縁性基材の片面に形成される導体層あるいは導体回路は、絶縁性基材上に適切な樹脂接着剤を介して銅箔を貼付すること、あるいはその銅箔をエッチング処理することによってそれぞれ形成される。
【００２１】
すなわち、上記導体層は、厚さが５〜４０μｍの銅箔を、半硬化状態を保持された樹脂接着剤層を介して絶縁性基材上に加熱プレスすることによって形成し、また導体回路は、銅箔を加熱プレスした後、銅箔面に感光性ドライフィルムを貼付するか、液状感光性レジストを塗布した後、所定の配線パターンを有するマスクを載置し、露光・現像処理することによってめっきレジスト層を形成し、その後、エッチングレジスト非形成部分の銅箔をエッチング処理することによって形成されるのが望ましい。
【００２２】
上記銅箔の絶縁性基材上への加熱プレスは、適切な温度および加圧力のもとで行なわれ、より好ましくは、減圧下において行なわれ、半硬化状態の樹脂接着剤層のみを硬化することによって、銅箔を絶縁性基材に対してしっかりと接着され得るので、従来のプリプレグを用いた回路基板に比べて製造時間が短縮される。
なお、このような絶縁性基材上への銅箔の貼付に代えて、絶縁性基材上に予め銅箔が貼付された片面銅張積層板を採用し、その片面銅張積層板をエッチング処理して導体回路を形成することもできる。
【００２３】
上記導体回路の各バイアホールに対応した表面には、導体回路の一部としてのランド(パッド)が、その口径が５０〜２５０μｍの範囲に形成されるのが好ましい。
上記パターン形成のためのエッチングは、硫酸−過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種により行われる。
【００２４】
上記導体回路の配線パターン表面には粗化層が形成され、回路基板相互を接合する接着剤層との密着性を改善し、剥離（デラミネーション）の発生を防止することが好ましい。
粗化処理方法としては、例えば、ソフトエッチング処理や、黒化（酸化）一還元処理、銅−ニッケルーリンからなる針状合金めっき（荏原ユージライト製：商品名インタープレート）の形成、メック社製の商品名「メックエッチボンド」なるエッチング液による表面粗化がある。
【００２５】
このような導体回路が形成された絶縁性樹脂基材の表面と反対側の表面から、導体回路に達するように形成されるバイアホール形成用開口は、パルスエネルギーが０．５〜１００ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、ショット数が３〜５０の条件で照射される炭酸ガスレーザによって形成されることが好ましい。炭酸ガスレーザの入射波と反射波とを干渉させることで、開口の側壁に複数段のくびれ形状を形成することができる。
その開口径は、５０〜２５０μｍの範囲であることが望ましい。その理由は、５０μｍ未満では開口に導電性物質を充填し難くなると共に、接続信頼性が低くなるからであり、２５０μｍを超えると、高密度化が困難になるからである。
【００２６】
このような炭酸ガスレーザによる開口形成の前に、絶縁性基材の導体回路形成面と反対側の面に樹脂フィルムを粘着させ、その樹脂フィルム上からレーザ照射を行うのが望ましい。
【００２７】
この樹脂フィルムは、バイアホール形成用の開口内をデスミア処理し、そのデスミア処理した後の開口内に電解めっき処理によって金属めっきを充填する際の保護マスクとして機能し、またバイアホールの金属めっき層の直上に突起状導体（導電性バンプ）を形成するための印刷用マスクとして機能する。
【００２８】
上記樹脂フィルムは、たとえば、粘着剤層の厚みが１〜２０μｍであり、フィルム自体の厚みが１０〜５０μｍであるＰＥＴフィルムから形成されるのが好ましい。
その理由は、ＰＥＴフィルムの厚さに依存して後述する突起状導体の高さが決まるので、１０μｍ未満の厚さでは突起状導体が低すぎて接続不良になりやすく、逆に５０μｍを超えた厚さでは、接続界面で突起状導体が拡がりすぎるので、ファインパターンの形成ができないからである。
【００２９】
上記バイアホール形成用開口内に導電性物質を充填してバイアホールを形成するには、めっき充填や導電性ペースト充填が望ましい。
充填工程をシンプルにして、製造コストを低減させ、歩留まりを向上させるためには、導電性ペーストの充填が適しているが、接続信頼性の点ではめっき充填が望ましい。
【００３０】
上記めっき充填は、電解めっき処理または無電解めっき処理のいずれによっても行うことができるが、電解めっき処理によって形成される金属めっき、たとえば、すず、銀、半田、銅／すず、銅／銀等の金属めっきが好ましく、とくに、電解銅めっきが最適である。
【００３１】
電解めっき処理により充填する場合は、上記絶縁性基材の銅箔貼付面（導体回路形成面）に予め保護フィルムを粘着させた状態で、絶縁性基材に形成された銅箔をめっきリードとして電解めっきを行う。この銅箔（金属層）は、絶縁性基材の一方の表面の全域に亘って形成されているため、電流密度が均一となり、バイアホール形成用開口を電解めっきにて均一な高さで充填することができる。
ここで、電解めっき処理の前に、非貫通孔内の金属層の表面を酸などで活性化処理しておくとよい。
【００３２】
また、電解めっきした後、開口縁から盛り上がった電解めっき（金属）を、ベルトサンダー研磨やバフ研磨等により除去して、平坦化することが望ましい。
【００３３】
さらに、めっき処理による導電性物質の充填の代わりに、導電性ペーストを充填する方法、あるいは電解めっき処理又は無電解めっき処理によって開口の一部を充填し、残存部分に導電ペーストを充填して行うこともできる。
上記導電性ペーストとしては、銅、スズ、金、銀、ニッケル、各種半田から選ばれる少なくとも1種以上の金属粒子からなる導電性ペーストを使用できる。
【００３４】
また、上記金属粒子としては、金属粒子の表面に異種金属をコーティングしたものも使用できる。具体的には銅粒子の表面に金、銀から選ばれる貴金属を被覆した金属粒子を使用することができる。
なお、導電性ペーストとしては、金属粒子に、エポキシ樹脂などの熱硬化性樹脂、ポリフェニレンスルフィド（ＰＰＳ）樹脂を加えた有機系導電性ペーストが望ましい。
【００３５】
上記レーザ加工によって形成された開口は、その孔径が２０〜１５０μｍの微細径であり、更に側壁に多段式のくびれ部が形成されているため、導電ペーストを充填する場合には、気泡が残り易いので、電解めっきによる充填が実用的である。
【００３６】
上述した片面回路基板に形成されるバイアホールは、その配置密度が、ＬＳＩチップ等を搭載すべく最も外側に積層された片面回路基板については最も大きく、マザーボードに接続されるべく最も外側の他の片面回路基板については最も小さくなるように形成される、すなわち、積層される各回路基板に形成されるバイアホール間の距離は、ＬＳＩチップ等を搭載する側の回路基板からマザーボードに接続される側の回路基板に向かうにつれて大きくなるように形成されることが好ましく、このような構成によれば、配線の引き回し性が向上する。
【００３７】
本発明による多層化回路基板を製造する上で、積層される基本単位となる片面回路基板には、バイアホール上に突起状導体、すなわち導電性バンプを設けて、他の片面回路基板との電気的接続を確保するように構成することが望ましい。
この導電性バンプは、レーザ照射によって形成された保護フィルムの開口内に、めっき充填または導電性ペーストを充填することによって形成されることが望ましい。
【００３８】
上記めっき充填は、電解めっき処理または無電解めっき処理のいずれによっても行うことができるが、電解めっき処理が望ましい。
電解めっきとしては、銅、金、ニッケル、スズ、各種半田等の低融点金属を使用できるが、スズめっき又は半田めっきが最適である。
【００３９】
上記導電性バンプの高さとしては、３〜６０μｍの範囲が望ましい。この理由は、３μｍ未満では、バンプの変形により、バンプの高さのばらつきを許容することができず、また、６０μｍを越えると抵抗値が高くなる上、バンプを形成した際に横方向に拡がってショートの原因となるからである。また、この範囲が、半田バンプをスルーホールを構成する銅めっきと開口との界面に入り込ませることができるからである。
【００４０】
上記導電性バンプを導電性ペーストの充填によって形成する場合には、バイアホールを形成する電解めっきの高さのばらつきは、充填される導電性ペースト量を調整することにより是正され、多数の導電性バンプの高さを揃えることができる。
【００４１】
この導電性ペーストからなるバンプは、半硬化状態であることが望ましい。導電性ペーストは、半硬化状態でも硬く、熱プレス時に軟化した有機接着剤層を貫通させることができるからである。また、熱プレス時に変形して接触面積が増大し、導通抵抗を低くすることができるだけでなく、バンプの高さのばらつきを是正することができるからである。
【００４２】
この他に、例えば、導電性ペーストを所定位置に開口の設けられたメタルマスクを用いてスクリーン印刷する方法、低融点金属である半田ペーストを印刷する方法の他、半田溶融液に浸漬する方法によって導電性バンプを形成することができる。
上記低融点金属としては、Ｐｂ−Ｓｎ系半田、Ａｇ−Ｓｎ系半田、インジウム半田、スズ等を使用することができる。
【００４３】
本発明にかかる多層化回路基板は、上述したような、絶縁性基材の片面に導体回路が形成されてなる片面回路基板の複数枚が、所定の方向に積層されてなり、それらの片面回路基板のうちのいずれか一の片面回路基板の導電性バンプ側の表面に対して、一面がマット処理されてなる銅箔が、そのマット面を対向させた状態で圧着され、かつエッチング処理によって所定の配線パターンを有する導体回路に形成されている。
【００４４】
上記銅箔のマット面は、それ自体公知であるエッチング処理や、無電解めっき処理、酸化還元処理等によって形成することが望ましく、特に、エッチング処理によって形成することが望ましい。
【００４５】
上記エッチング処理としては、硫化第二銅、塩化第二鉄、過硫酸塩類、過酸化水素／硫酸、第二銅錯体と有機酸塩、アルカリエッチングがあり、
上記無電解めっき処理としては、Ｃｕ、Ｎｉ、Ｚｎ、貴金属などの金属もしくはそれら合金からなる電解めっきがあり、
酸化還元無電解めっき処理もがある。
【００４６】
上記マット処理された銅箔と絶縁性樹脂基材との間の密着性は、樹脂粘度や、銅箔の厚さ、加熱プレス圧等によっても異なるが、絶縁性樹脂基材が硬質の樹脂基材であり、銅箔の厚さが、３〜４０μｍの範囲である場合には、銅箔のマット面の粗面度は、０．１〜１０の範囲であり、加熱プレス圧は、１Ｍｐａ〜１０Ｍｐａの範囲であり、その結果としてのピール強度は、０．５〜２．０Kg／cmの範囲であることが望ましい。
【００４７】
上記銅箔のマット面は、▲１▼積層された複数の片面回路基板のうちの最も外側に位置する片面回路基板の導電性バンプ側の面に対して対向した状態で圧着され、または、▲２▼積層された複数の片面回路基板のうちの、より内側に位置する片面回路基板の導電性バンプ側の面に対して対向した状態で圧着されても良く、そのように圧着された後に、エッチング処理によって所定の配線パターンを有する導体回路に形成される。
【００４８】
上記銅箔のマット面は、片面回路基板の導電性バンプ側の面だけでなく、その面から突出する導電性バンプに対しても圧着されるので、その銅箔をエッチング処理して形成される導体回路と導電性バンプ側の面との間およびその導体回路と導電性バンプとの間の接合性が向上する。
【００４９】
特に、上記▲１▼の場合には、同一方向に積層された複数の片面回路基板と銅箔とを一回の加熱プレスによって一体化することができ、その後に、銅箔をエッチング処理してなる導体回路は、半田バンプ等の半田体を実装するための導体パッドを少なくとも有する所望の配線パターンに形成することができる。
【００５０】
一般的に、片面回路基板を同一方向に多層に積層する場合には、めっき液や洗浄液などに浸漬した後、乾燥やアニールなどの加熱工程を繰り返すため、金属層である導体回路が存在しない部分に加わる応力が緩衝されないために、基板自体が反ってしまい、そのために、導体回路の破断、断線、バイアホール部分での接続不良や充填金属の剥離などが発生してしまい、電気接続性と信頼性に低下を引き起こしてしまうことがある。
【００５１】
しかしながら、本願発明のように、同一方向に積層された複数の片面回路基板の導電性バンプ側の面に、マット面を有する銅箔を積層し、その積層体を一回の加熱プレスによって一体化した後に、その圧着した銅箔をエッチング処理して導体回路を形成した場合には、その積層方向への強度が増して、応力が緩衝される。
【００５２】
したがって、基板の導電性バンプ側の面に対する導体回路のピール強度やプル強度が十分に確保されるので、加熱プレスによるバイアホールに対する導体パッドの位置ずれを防止することができる。また、半田バンプ等の半田体やICチップ等の電子部品の導体パッド上への実装時もしくは実装後の強度も十分に確保され、しかも実装の許容範囲が広がるので確実な電気的接続を行うことができる。
【００５３】
また、上記▲２▼の場合には、同一方向に積層された複数の片面回路基板と銅箔とを上記▲１▼の場合と同様に加熱プレスによって一体化した後に、銅箔をエッチング処理して導体回路を形成し、その導体回路形成面に対して、上記方向とは反対方向に他の複数の片面回路基板を積層して加熱プレスによって一体化される。
【００５４】
この場合には、より内側に位置する片面回路基板の導電性バンプ側の面に対して銅箔のマット面が圧着され、その銅箔をエッチング処理して形成した導体回路は、それに対して積層される他の片面回路基板の導電性バンプに接合されるべき導体パッドを少なくとも有する所望の配線パターンに形成することができる。
【００５５】
したがって、上記▲１▼の場合と同様に、基板の導電性バンプ側の面に対する導体回路のピール強度やプル強度が十分に確保され、加熱プレスによるバイアホールに対する導体パッドの位置ずれを防止することができる。
【００５６】
また、この場合には、加熱プレスを２回行う必要があるので、正確なスケールファクターを必要とするが、上記▲１▼の場合に比して、高いピール強度やプル強度を得ることができる。
【００５７】
上記導体回路を形成する銅箔のマット面に対して、スズ、亜鉛、ニッケル、リンから選ばれる少なくとも１種類の保護膜または金や白金等の貴金属からなる保護膜を被覆形成することが好ましい実施の形態である。
【００５８】
このような保護膜の膜厚は、０．０１〜３μｍの範囲が望ましい。その理由は、０．０１μｍ未満では、マット面の微細な凹凸を完全に被覆できないことがあり、３μｍを越えると、形成したマット面の凹部に保護膜が充填されて、マット処理効果が相殺されてしまうことがあるからである。特に好ましい膜厚は、０．０３〜１μｍの範囲である。また、粗化層を設けることも望ましい。
【００５９】
上記保護膜のうち、スズからなる保護膜は、無電解置換めっきによって析出する薄膜層として形成でき、マット面との密着性にも優れることから、最も有利に適用することができる。
【００６０】
このような含スズめっき膜を形成するための無電解めっき浴は、ほうふっ化スズ−チオ尿素液または塩化スズ−チオ尿素液を使用し、そのめっき処理条件は、２０℃前後の室温において約５分とし、５０℃〜６０℃程度の高温において約１分とすることが望ましい。
【００６１】
このような無電解めっき処理によれば、銅パターンの表面にチオ尿素の金属錯体形成に基づく銅−スズ置換反応が起き、スズ薄膜層が形成される。銅-スズ置換反応であるため、凹凸形状を破壊することなくマット面を被覆できる。
【００６２】
また、スズ等の金属に代えて使用することができる貴金属は、金あるいは白金であることが望ましい。これらの貴金属は、銀などに比べて粗化処理液である酸や酸化剤に冒されにくく、またマット面を容易に被覆できるからである。ただし、貴金属は、コストが嵩むために、高付加価値製品にのみ使用されることが多い。このような金や白金の被膜は、スパッタ、電解あるいは無電解めっきにより形成することができる。
【００６３】
このような被覆層を設けることによって、マット面の濡れ性が均一となり、バイアホールに対応して形成された導電性バンプとの接合性が向上させるだけでなく、樹脂絶縁層を構成する芯材に含浸されている樹脂との接合性も向上させることができるため、電気的接続性と接続信頼性が大幅に改善される。
【００６４】
上記積層・加熱プレスにより形成された多層化回路基板は、最も外側の回路基板、すなわち、最上層および最下層に位置する回路基板の表面を覆ってソルダーレジスト層を設けることができる。
【００６５】
そのソルダーレジスト層は、主として熱硬化性樹脂や感光性樹脂から形成され、回路基板上のバイアホール位置に対応した個所に開口が形成され、その開口から露出する導体回路（導体パッド）上に半田バンプや、半田ボール、Ｔ形の導電性ピン等の半田体が形成される。
【００６６】
たとえば、最も外側に位置する回路基板のうち、ＬＳＩ等の半導体素子が実装される側にある最上層の回路基板については、導体パッド上にスズ／銀やスズ／鉛のような導電性ペーストを印刷することによって半田バンプを形成し、その後、リフロー処理することによって固定される。
【００６７】
また、最も外側に位置する回路基板のうち、マザーボードに接続される側にある最下層にある他の回路基板については、バイアホールの直上に位置して、たとえば、４２アロイやリン青銅等の金属材料から形成されたＴ形の導電性ピンや、たとえば、金、銀、半田等の金属材料から形成された導電性ボールを設けることができる。
【００６８】
【発明の実施の形態】
まず、本発明の実施形態に係る片面回路基板を積層してなる多層化回路基板の構成について図１及び図２を参照して説明する。
図１は、パッケージ基板を構成する多層化回路基板１００の構成を示し、図２は該多層化回路基板１００にＩＣチップ７０を取り付けた状態を示している。
【００６９】
多層化回路基板１００は、５層の片面回路基板Ａ、片面回路基板Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５を積層して成る。最上層の片面回路基板Ａの上面には、導体回路３６が形成されており、該導体回路３６上にＩＣチップ接続用の半田バンプ５６が配置されている。また、該導体回路３６下に、絶縁性基材１０を貫通する開口１６にバイアホール１８が形成されている。バイアホール１８の下端には、下層の片面回路基板Ｂ１の導体回路２８と接続するための半田バンプ２４が配置されている。該片面回路基板Ａと、下層の片面回路基板Ｂ１とは、接着剤層２６を介して接続されている。最下層の片面回路基板Ｂ４の半田バンプ２４には、導体回路３８が接続され、該導体回路３８には、導電性接続ピン６０が取り付けられている。なお、片面回路基板Ａの上面には、ソルダーレジスト層４０が被覆され、片面回路基板Ｂ４の下面には、ソルダーレジスト層４２が被覆されている。
【００７０】
本実施形態では、片面回路基板Ａ、片面回路基板Ｂ１、Ｂ２、Ｂ３、Ｂ４のバイアホール１８の側壁に複数段のくびれ部１８ａが設けられる。これにより、絶縁性基材１０と導電性物質からなるバイアホール１８との接触面積が増えるので、密着性が向上する。
【００７１】
各片面回路基板Ａ、片面回路基板Ｂ１、Ｂ２、Ｂ３、Ｂ４は、１の片面回路基板に設けられた半田バンプ２４と、他方の片面回路基板の導体回路２８とを接触させることで電気接続が取られている。
【００７２】
本実施形態の多層化回路基板では、図１中のサークルＣで囲んだ部分を拡大した図１３中に示すように半田バンプ２４の一部を、バイアホール１８を構成する開口１６と銅めっき１７の界面に回り込ませてある。このため、半田バンプ２４を介して、バイアホールを形成する銅めっき１７と導体回路２８、３８との間の密着性、接続強度を高めることができる。更に、半田バンプ２４が半田からなり、銅めっき１７が銅からなるため、異種金属間接触界面での電気抵抗が高いが、半田バンプ２４が回り込むことで、バイアホール１８を構成する銅めっき１７との接触面積が増え、半田バンプ２４と銅めっき１７との間の電気抵抗を低減することができる。
【００７３】
ここで、半田バンプ２４と接触する導体回路２８の表面には、スズ薄膜層（被覆層）２９が設けられている。スズ薄膜層２９によって、半田バンプ２４と接触する導体回路２８が完全に保護され、変質、変形を防止し得るので、導体回路２８の強度が低下することがない。
【００７４】
また、半田バンプ２４と導体回路２８間で発生する局部電池溶解を防止し得る。そのために、半田バンプ（半田）と接合する部分の溶解することがなくなり、導体回路２８に窪みや空隙などが形成されない。これにより、半田バンプ２４と導体回路２８との間の接続信頼性が低下することなく確保される。
【００７５】
さらに、スズ薄膜層２９によって、半田バンプ（半田）が拡散することがなくなる。局部電池溶解などの化学的な反応が防止されることと被覆金属（スズ薄膜層２９）自体が導体回路の変形を防止し得るので、導体回路の伸縮運動が小さくなって、半田バンプ（半田）が流動することが無くなり、半田バンプ２４間の短絡を防ぐことができる。
【００７６】
第１実施形態では、被覆層はスズ薄膜層により形成されているが、これ以外にもＮｉ、貴金属層（Ａｕ、Ａｇ、Ｐｄ、Ｐｔ）のいずれか１種類以上で形成することで、半田バンプ２４と導体回路２８との接続信頼性を確保することができる。
【００７７】
導体回路２８の表面は、平均粗度（Ｒａ）０．５〜５μｍで形成されている。当該範囲の粗度に形成することで、半田バンプ２４との接合面積が大きくなり、接合強度が増す。そのためより強固になった多層化回路基板を得ることができる。
【００７８】
以下、本発明にかかる多層化回路基板を製造する方法の一例について、添付図面を参照にして具体的に説明する。
（１）本発明にかかる多層化回路基板を製造するに当たって、それを構成する基本単位としての片面回路基板は、絶縁性基材１０の片面に銅箔１２が貼付けられたものを出発材料として用いる（図３（Ａ）参照）。
【００７９】
この絶縁性基材１０は、たとえば、ガラス布エポキシ樹脂基材、ガラス布ビスマレイミドトリアジン樹脂基材、ガラス布ポリフェニレンエーテル樹脂基材、アラミド不織布−エポキシ樹脂基材、アラミド不織布−ポリイミド樹脂基材から選ばれる硬質な積層基材が使用され得るが、ガラス布エポキシ樹脂基材が最も好ましい。
【００８０】
上記絶縁性基材１０の厚さは、２０〜６００μｍが望ましい。その理由は、２０μｍ未満の厚さでは、強度が低下して取扱が難しくなるとともに、電気的絶縁性に対する信頼性が低くなり、６００μｍを超える厚さでは微細なバイアホールの形成および導電性ペーストの充填が難しくなるとともに、基板そのものが厚くなるためである。
【００８１】
また銅箔１２の厚さは、５〜１８μｍが望ましい。その理由は、後述するようなレーザ加工を用いて、絶縁性基材にバイアホール形成用の開口を形成する際に、薄すぎると貫通してしまうからであり、逆に厚すぎるとエッチングにより、微細な線幅の導体回路パターンを形成し難いからである。
【００８２】
上記絶縁性基材１０および銅箔１２としては、特に、エポキシ樹脂をガラスクロスに含潰させてＢステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板を用いることが好ましい。その理由は、銅箔１２がエッチングされた後の取扱中に、配線パターンやバイアホールの位置がずれることがなく、位置精度に優れるからである。
【００８３】
（２）次に、絶縁性基材１０の銅箔１２が貼付けられた表面と反対側の表面に、透明な保護フィルム１４を貼付ける（図３（Ｂ））。
この保護フィルム１４は、粘着剤層の厚みが１〜２０μｍ、フィルム自体の厚みが１０〜５０μｍであるようなポリエチレンテレフタレート（ＰＥＴ）フィルムが使用される。
【００８４】
（３）次いで、絶縁性基材１０上に貼付けられたＰＥＴフィルム１４上から炭酸ガスレーザ照射を行って、ＰＥＴフィルム１４を貫通して、絶縁性基材１０の表面から銅箔１２（あるいは導体回路パターン）に達する開口１６を形成する（図３(Ｃ)参照）。
【００８５】
このレーザ加工は、パルス発振型炭酸ガスレーザ加工装置によって行われ、その加工条件は、パルスエネルギーが０．５〜１００ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、ショット数が３〜５０の範囲内であることが望ましい。このような加工条件のもとで形成され得るバイアホール形成用開口１６の口径は、５０〜２５０μｍであることが望ましい。ここで、炭酸ガスレーザの入射波と反射波とを干渉させることで、開口１６の側壁にくびれ部１６ａを形成する。これにより、図１を参照して上述したバイアホール１８のくびれ部１８ａを形成できるようにする。
なお、上記保護フィルム１４は、後述するような半田バンプを導電性ペーストの印刷によって形成する場合には、その印刷用マスクとして使用され得る。
【００８６】
（４）前記（３）の工程で形成された開口１６の側面および底面に残留する樹脂残滓を除去するために、デスミア処理を行う。
このデスミア処理は、酸素プラズマ放電処理、コロナ放電処理、紫外線レーザ処理またはエキシマレーザ処理等の乾式処理によって行われることが望ましい。
【００８７】
（５）次に、デスミア処理した基板の銅箔面に対して、めっき保護フィルムとしてのPETフィルム１５を貼付する（図３（Ｄ））。その後、銅箔１２をめっきリードとする電解銅めっき処理を施して、開口１６内に電解銅めっき１７を充填して、充填バイアホール１８を形成する（図４（Ａ）参照）。この際に、開口１６の側壁にくびれ部１６ａに対応するくびれ部１８ａを形成する。
なお、電解銅めっき処理の後、基板に貼付したＰＥＴフィルム１４を剥離させ、開口１６の上部に盛り上がった電解銅めっき１７を、ベルトサンダー研磨やバフ研磨等によって除去して平坦化する（図４（Ｂ））。
【００８８】
（６）上記（５）の電解銅めっき処理を施した後、銅めっき１７をめっきリードとする電解半田（Ｓｎ／Ｐｂ）めっき処理を施して、電解半田めっきからなる突起状導体、すなわち、半田バンプ２４を電解銅めっき表面から僅かに突出するように形成する（図４（Ｃ）参照）。
【００８９】
（７）次いで、絶縁性基材１０の半田バンプ２４を含んだ表面に樹脂接着剤を塗布して接着剤層２６を形成した後、絶縁性基材１０の銅箔１２上に貼付したＰＥＴフィルム１５を剥離させる（図４（Ｄ）参照）。
【００９０】
このような樹脂接着剤は、例えば、絶縁性基材１０の半田バンプ２４を含んだ表面全体または半田バンプ２４を含まない表面に塗布され、乾燥化された状態の未硬化樹脂からなる接着剤層として形成される。この接着剤層は、取扱が容易になるため、プレキュアしておくことが好ましく、その厚さは、５〜５０μｍの範囲が望ましい。
【００９１】
前記接着剤層２６は、有機系接着剤からなることが望ましく、有機系接着剤としては、エポキシ樹脂、ポリイミド樹脂、熱硬化型ポリフェノレンエーテル（ＰＰＥ）、エポキシ樹脂と熱可塑性樹脂との複合樹脂、エポキシ樹脂とシリコーン掛脂との複合樹脂、ＢＴレジンから選ばれる少なくとも１種の樹脂であることが望ましい。
有機系接着剤である未硬化樹脂の塗布方法は、カーテンコータ、スピンコータ、ロールコータ、スプレーコート、スクリーン印刷などを使用できる。また、接着剤層の形成は、接着剤シートをラミネートすることによってもできる。
【００９２】
上記（１）〜（７）の工程にしたがって作製された片面回路基板Ａは、絶縁性基材１０の一方の表面に導体層としての銅箔１２を有し、他方の表面から銅箔に達する開口に充填バイアホール１８を有するとともに、その充填バイアホール上に半田めっきからなる半田バンプ２４を有し、さらに半田バンプ２４を含んだ絶縁性基材１０の表面に接着剤層２６を有して形成され、本実施形態に係る多層化回路基板を作製する際に、最上層に位置して積層される回路基板となる。
【００９３】
次に、上記片面回路基板Ａの下層に積層される他の片面回路基板Ｂを作製する。
（８）まず、上記（１）〜（６）の工程と同様に処理した後（図５（Ａ）〜（Ｇ）参照）、絶縁性基材１０の半田バンプ２４形成面に、エッチング保護フィルム２５を貼付け（図６（Ａ））、銅箔１２を所定の回路パターンのマスクで披覆した後、エッチング処理を施して、導体回路２８（バイアホールランドを含む）を形成する（図６(Ｂ)参照）。
【００９４】
この処理工程においては、先ず、銅箔１２の表面に感光性ドライフィルムレジストを貼付した後、所定の回路パターンに沿って露光、現像処理してエッチングレジストを形成し、エッチングレジスト非形成部分の金属層をエッチングして、バイアホールランドを含んだ導体回路パターン２８を形成する。
このエッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
【００９５】
上記銅箔１２をエッチングして導体回路２８を形成する前処理として、ファインパターンを形成しやすくするため、あらかじめ、銅箔の表面全面をエッチングして厚さを1〜１０μｍ、より好ましくは２〜８μｍ程度まで薄くすることができる。
導体回路の一部としてのバイアホールランドは、その内径がバイアホール口径とほぼ同様であるが、その外径は、５０〜２５０μｍの範囲に形成されることが好ましい。
【００９６】
（９）上記（８）で形成した導体回路２８の表面に対して、無電解めっき処理によってスズ薄膜層２９を形成する（図６（Ｃ））。
このような含スズめっき膜を形成するための無電解めっき浴は、ほうふっ化スズ−チオ尿素液または塩化スズ−チオ尿素液を使用し、そのめっき処理条件は、２０℃前後の室温において約５分とし、５０℃〜６０℃程度の高温において約１分とすることが望ましい。
【００９７】
このような無電解めっき処理によれば、銅パターンの表面にチオ尿素の金属錯体形成に基づく銅−スズ置換反応が起き、厚さ０．０１〜１μｍのスズ薄膜層が形成される。
【００９８】
スズ薄膜層２９の形成方法としては置換めっき以外にも、スパッタ、化学蒸着、物理蒸着、無電解めっきのいずれかで形成することができる。厚みは、０．０１〜３μｍの間で形成するのが望ましい。厚みが０．０１μｍ未満では、導体層を完全に被覆することができないし、厚みが３μｍを超えたものでは、それ以下のものと効果が変わらないからである。より望ましい厚みとしては、０．１〜２μｍの間で形成されることが望ましい。局所的な厚みのバラツキを生じたとしても問題が起き難く、また、形成する導体層の種類による影響を受けにくいからである。
また、スズ層に代えて、亜鉛、ニッケル、リンから選ばれる少なくとも１種類からなる保護膜または金や白金等の貴金属からまる保護膜で被覆するのができる。また、被覆層を形成しなくてもよい。
【００９９】
なお、上記(７)の工程で形成した導体回路２８の表面に対して必要に応じて粗化処理を施し、その粗化層上に上記（８）の工程で形成したスズ層を形成することもできる。
導体回路の導体層は、平均粗度（Ｒａ）０．５〜５μｍで形成することが望ましい。当該範囲の粗度に形成することで、半田バンプ２４との接合面積が大きくなり、接合強度が増す。そのためより強固になった多層化回路基板を得ることができる。
０．５μｍ未満では接合面積が変わらないであり、５μｍを越えると被覆層を形成させると厚みに関わらず、強度が増すことがない。
【０１００】
上記粗化処理は、多層化する際に、接着剤層との密着性を改善し、剥離（デラミネーション）を防止するためである。
粗化処理方法としては、例えば、ソフトエッチング処理や、黒化（酸化）一還元処理、銅−ニッケルーリンからなる針状合金めっき（荏原ユージライト製：商品名インタープレート）の形成、メック社製の商品名「メックエッチボンド」なるエッチング液による表面粗化がある。
【０１０１】
上記粗化層の形成は、エッチング液を用いて形成されるのが好ましく、たとえば、導体回路の表面を第二銅錯体と有機酸の混合水溶液からエッチング液を用いてエッチング処理することによって形成することができる。かかるエッチング液は、スプレーやバブリングなどの酸素共存条件下で、銅導体回路パターンを溶解させることができ、反応は、次のように進行するものと推定される。
Ｃｕ＋Ｃｕ（II）Ａｎ →２Ｃｕ（Ｉ）Ａｎ／２
２Ｃｕ（Ｉ）Ａｎ／２＋ｎ／４Ｏ₂ ＋ｎＡＨ（エアレーション）
→２Ｃｕ（II）Ａｎ＋ｎ／２Ｈ₂Ｏ
式中、Ａは錯化剤（キレート剤として作用）、ｎは配位数を示す。
【０１０２】
上式に示されるように、発生した第一銅錯体は、酸の作用で溶解し、酸素と結合して第二銅錯体となって、再び銅の酸化に寄与する。本発明において使用される第二銅錯体は、アゾール類の第二銅錯体がよい。この有機酸−第二銅錯体からなるエッチング液は、アゾール類の第二銅錯体および有機酸（必要に応じてハロゲンイオン）を、水に溶解して調製することができる。
このようなエッチング液は、たとえば、イミダゾール銅(ＩＩ)錯体１０重量部、グリコール酸７重量部、塩化カリウム５重量部を混合した水溶液から形成される。
【０１０３】
（１０）次いで、半田バンプ２４を含んだ絶縁性基材１０の表面から保護フィルム２５を剥離させた後、その絶縁性基材１０の表面に樹脂接着剤２６を塗布する（図６（Ｄ）参照）。
【０１０４】
このような樹脂接着剤は、例えば、絶縁性基材１０の半田バンプ２４を含んだ表面全体または半田バンプ２４を含まない表面に塗布され、乾燥化された状態の未硬化樹脂からなる接着剤層として形成される。この接着剤層は、取扱が容易になるため、プレキュアしておくことが好ましく、その厚さは、５〜５０μｍの範囲が望ましい。
【０１０５】
前記接着剤層２６は、有機系接着剤からなることが望ましく、有機系接着剤としては、エポキシ樹脂、ポリイミド樹脂、熱硬化型ポリフェノレンエーテル（ＰＰＥ）、エポキシ樹脂と熱可塑性樹脂との複合樹脂、エポキシ樹脂とシリコーン掛脂との複合樹脂、ＢＴレジンから選ばれる少なくとも１種の樹脂であることが望ましい。
有機系接着剤である未硬化樹脂の塗布方法は、カーテンコータ、スピンコータ、ロールコータ、スプレーコート、スクリーン印刷などを使用できる。また、接着剤層の形成は、接着剤シートをラミネートすることによってもできる。
【０１０６】
上記（８）〜（１０）の工程にしたがって作製された片面回路基板Ｂ１は、絶縁性基材１０の一方の表面に導体回路を有し、他方の表面には半田めっきからなる半田バンプ２４を有し、さらに半田バンプ２４を含んだ絶縁性基材１０の表面に接着剤層２６を有して形成される。
【０１０７】
（１１）上記片面回路基板Ｂの複数枚、例えばB1、B２、B３、B４の4枚を上記片面回路基板Ａの半田バンプ側の表面に対して同一方向に積層すると共に、最下層に位置する片面回路基板Ｂ４の半田バンプ側の表面に対して、表面粗さが３μｍのマット面を有する厚さが５〜１８μｍの銅箔３０を、そのマット面を対向させた状態で積層し（図７（Ａ））、加熱温度１５０〜２００℃、加圧力１Ｐａ〜１０Ｐａの条件のもとで、一回の加熱プレスによって、片面回路基板Ａと、複数枚の片面回路基板Ｂ１、Ｂ２、Ｂ３、Ｂ4と、銅箔３０とを一体化する（図７（Ｂ））。
この場合には、最下層に位置する片面回路基板Ｂ４の半田バンプ側の表面には、接着剤層２６に代えて、半硬化状態を保持された他の樹脂接着剤層３２が形成され、この樹脂接着剤層３２を介して銅箔３０が加熱プレスされることが望ましい。なお、銅箔３０には、スズ薄膜層が設けられているのが望ましい。
【０１０８】
このような加熱プレスは、適切な温度および加圧力のもとで行なわれ、より好ましくは、減圧下において行なわれ、未硬化状態の樹脂接着剤層２６および樹脂接着剤層３２を硬化することによって、片面回路基板Ａと片面回路基板Ｂとの間が接着されると共に、最下層の片面回路基板Ｂ１、Ｂ２、Ｂ３、Ｂ4と銅箔３０とが接着される。
その際、銅箔３０は硬化した接着剤層３２を介して片面回路基板Ｂ４の絶縁性基材１０に接着されると共に、銅箔３０と半田バンプ２４とが電気的に接続される。
【０１０９】
また、この加圧プレスの際に、半田バンプ２４の一部を、バイアホール１８を構成する開口１６と銅めっき１７の界面に回り込ませる。これにより、半田バンプ２４を介して、バイアホールを形成する銅めっき１７と導体回路２８との間の密着性、接続強度を高めることができる。更に、半田バンプ２４が半田からなり、銅めっき１７が銅からなるため、異種金属間接触界面での電気抵抗が高いが、半田バンプ２４が回り込むことで、バイアホール１８を構成する銅めっき１７との接触面積が増え、半田バンプ２４と銅めっき１７との間の電気抵抗を低減することができる。
【０１１０】
（１２）上記（１１）において一体化された回路基板の最上層の銅箔１２と最下層の銅箔３０を、エッチング処理することによって、多層化回路基板の上層および下層に導体回路３６および導体回路３８（共にバイアホールランドを含む）を形成する（図７(Ｃ)参照）。
【０１１１】
この処理工程においては、先ず、銅箔１２および銅箔３０の表面に感光性ドライフィルムレジストを貼付した後、所定の回路パターンに沿って露光、現像処理してエッチングレジストを形成し、エッチングレジスト非形成部分の金属層をエッチングして、バイアホールランドを含んだ導体回路３６および導体回路３８を形成する。
【０１１２】
（１３）次に、最も外側の回路基板AおよびB４の表面にソルダーレジスト層４０および４２をそれぞれ形成する（図８（Ａ））。この場合、回路基板AおよびB４の外表面全体にソルダーレジスト組成物を塗布し、その塗膜を乾燥した後、この塗膜に、開口部を描画したフォトマスクフィルムを載置して露光、現像処理することにより、導体回路３６および３８のうち、バイアホール直上の半田パッド部分を露出させた開口４４および４６をそれぞれ形成する。
【０１１３】
（１４）上記(12)の処理で得られたソルダーレジスト層４０および４２の開口４４および４６からバイアホール直上に露出した半田パッド部分に、導電性バンプ、導電性ボールあるいは導電性ピンを配設する前に、各半田パッド部上に「ニッケル−金」からなる金属層を形成する（図８（Ｂ））。
このニッケル層５２の厚みは１〜７μｍが望ましく、金層５４の厚みは０．０１〜０．０６μｍが望ましい。この理由は、ニッケル層５２は、厚すぎると抵抗値の増大を招き、薄すぎると剥離しやすいからである。一方金層５４は、厚すぎるとコスト増になり、薄すぎると半田体との密着効果が低下するからである。
【０１１４】
（１５）上記半田パッド部上に設けたニッケル−金からなる金属層上に、半田体を供給し、この半田体の溶融・固化によって導電性バンプ５６を形成し、あるいは導電性ボールまたは導電性ピン６０を半田パッド部に半田体５８を介して接合して、多層化回路基板１００が形成される（図１）。
上記半田体の供給方法としては、半田転写法や印刷法を用いることができる。
【０１１５】
ここで、半田転写法は、プリプレグに半田箔を貼合し、この半田箔を開口部分に相当する箇所のみを残してエッチングすることにより、半田パターンを形成して半田キャリアフィルムとし、この半田キャリアフィルムを、基板のソルダーレジスト開口部分にフラックスを塗布した後、半田パターンがパッドに接触するように積層し、これを加熱して転写する方法である。
【０１１６】
一方、印刷法は、パッドに相当する箇所に開口を設けた印刷マスク（メタルマスク）を基板に載置し、半田ペーストを印刷して加熱処理する方法である。半田としては、スズ−銀、スズ−インジウム、スズ−亜鉛、スズ−ビスマスなどが使用できる。
【０１１７】
すなわち、ソルダーレジスト層４０、４２の開口４４、４６から露出するそれぞれの半田パッド上に適切な半田体を供給して導電性バンプ５６を形成したり、導電性ボールまたは導電性接続ピンを接続するように構成する。
【０１１８】
なお、導電性バンプ５６を形成する半田材料としては、融点が比較的に低いスズ／鉛半田（融点１８３℃）やスズ／銀半田（融点２２０℃）を用い、導電性ボールや導電性接続ピン６０を接続する半田材料としては、融点が２３０℃〜２７０℃と比較的融点の高いスズ／アンチモン半田、スズ／銀半田、スズ／銀／銅半田を用いることが好ましい。
【０１１９】
その後、図２に示すように、導電性バンプ５６へパッド７２が対応するようにＩＣチップ７０を載置し、リフローを行うことでＩＣチップ７０を実装する。
【０１２０】
上記（１）〜（１５）の工程にしたがう実施形態によれば、本発明にかかる多層化回路基板１００は、片面回路基板Ａと複数枚の片面回路基板Ｂ１、Ｂ２、Ｂ３、Ｂ4とを同一方向に積層すると共に、最下層に位置する片面回路基板Ｂ４の半田バンプ側の表面に対して、マット処理された面を有する銅箔３０を、そのマット面を対向配置させた状態で配置させて、１回の加熱プレスによって、片面回路基板同士を接着すると共に銅箔３０を最下層の片面回路基板Ｂ４に圧着して多層化した後、最上層の片面回路基板Ａおよび最下層の片面回路基板Ｂ４にそれぞれ導体回路３６および３８を形成した。このような実施形態の他に、以下の▲１▼〜▲４▼に記載したような改変例を採用することもできる。
【０１２１】
▲１▼ 第１改変例
同一材料で形成された５枚の片面回路基板Ｂ１〜B５を、同一方向に向けて順次積層すると共に、最下層に位置する片面回路基板Ｂ５の半田バンプ側の表面に対して、マット面を有する銅箔３０を対向配置させた状態で（図９（Ａ））、１回の真空加熱プレスにより片面回路基板同士を接着すると共に銅箔３０を最下層の片面回路基板Ｂ５に圧着して多層化する。そのような多層化の後、最上層の片面回路基板B１にエッチング保護フィルムを貼付した状態で、エッチング処理を施して、最下層の片面回路基板Ｂ５に圧着された銅箔３０を選択的にエッチングして所定パターンを有する導体回路３８を形成する（図９（Ｂ））。
【０１２２】
▲２▼ 第２改変例
図１０（Ａ）示すように、片面回路基板Aの半田バンプ側の表面に塗布すべき接着剤層２６に代えて、銅箔接着用の樹脂接着剤３２を塗布し、半硬化状態を保持した片面回路基板に対して、マット面を有する銅箔３０を対向配置させる。その後、加熱プレスによって、片面回路基板Aに銅箔３０を圧着する（図１０（Ｂ）参照）。最後に、エッチング処理を施して、片面回路基板Aの表裏両面にそれぞれ所定パターンを有する導体回路６２および６４を形成して、導体回路６２，６４の表面にスズ薄膜層２９を被覆し、両面回路基板Cを形成する（図１０（Ｃ）参照）。その後、４枚の片面回路基板Ｂ１〜B４を、同一方向に向けて順次積層すると共に、最下層に位置する片面回路基板Ｂ４の半田バンプ２４側の表面に対して、両面回路基板Cをそのマット面を外側に向けた状態で配置し（図１０（Ｄ））、真空加熱プレスによって４枚の片面回路基板Ｂ１〜B４と1枚の両面回路基板Cとを一体化する（図１０（Ｅ））。
【０１２３】
▲３▼ 第３改変例
片面回路基板Bの半田バンプ側の表面に対して、マット面を有する銅箔３０を対向配置させる（図１１（Ａ））。銅箔３０には、予めスズ薄膜層を設けるのが望ましい。そして、加熱プレスによって、片面回路基板Bに銅箔３０を圧着する（図１１（Ｂ））。最後に、片面回路基板Bの導体回路形成面にエッチング保護フィルムを貼付した状態で、エッチング処理を施して、片面回路基板Bの裏面に所定パターンを有する導体回路６４を形成して、両面回路基板Cを形成する（図１１（Ｃ））。その後、４枚の片面回路基板Ｂ１〜B４を、同一方向に向けて順次積層すると共に、最下層の片面回路基板B４の半田バンプ２４側の表面に対して、両面回路基板Cをそのマット面を外側に向けた状態で積層し（図１１（Ｄ））、真空加熱プレスによって、４枚の片面回路基板Ｂ１〜B４と両面回路基板Cとを一体化する（図１１（Ｅ））。
【０１２４】
▲４▼ 第４改変例
上記▲２▼の実施形態と同様な方法で、両面回路基板Cを形成する（図１２（Ａ））。その後、図１２（Ｂ）に示すように、両面回路基板Cの表裏面の導体回路６２および６４のそれぞれに対して、片面回路基板Ｂ１およびB２の半田バンプ２４側の面をそれぞれ対向させる共に、それら片面回路基板B１およびB２の導体回路側の面に対して、片面回路基板A１およびA2の半田バンプ２４側の面をそれぞれ対向させた状態で順次積層し、それらの積層体を真空加熱プレスにより一体化する（図１２（Ｃ））。
【０１２５】
このような多層化の後、エッチング処理を施して、図１２（Ｄ）に示すように、最上層および最下層の片面回路基板A１およびA2の銅箔１２面をエッチング処理して、所定パターンを有する導体回路３６および３８をそれぞれ形成する。
【０１２６】
上述した実施の形態では、５枚の片面回路基板とマット面を有する銅箔とを積層一体化し、または４枚の片面回路基板と1枚の両面回路基板とを積層一体化して、５層に多層化したが、４層以下でも、６層以上でも必要に応じた多層化が可能である。
【０１２７】
【実施例】
（実施例１）
（１）まず、多層化回路基板を構成する片面回路基板を製作する。この回路基板は、エポキシ樹脂をガラスクロスに含潰させてＢステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板を出発材料として用いる。
【０１２８】
この絶縁性基材１０の厚さは７５μｍ、銅箔１２の厚さは１２μｍであり、この積層板の銅箔形成面と反対側の表面に、厚みが１０μｍの粘着剤層を有し、かつフィルム自体の厚みが１２μｍであるようなＰＥＴフィルム１４をラミネートする。
【０１２９】
（２）ついで、ＰＥＴフィルム１４上から炭酸ガスレーザ照射を行って、ＰＥＴフィルム１４および絶縁性基材１０を貫通して銅箔１２に至るバイアホール形成用開口１６を形成し、さらにその開口１６内を酸素プラズマ放電によってデスミア処理した。
【０１３０】
この実施例においては、バイアホール形成用の開口の形成には、三菱電機製の高ピーク短パルス発振型炭酸ガスレーザ加工機を使用し、全体として厚さ２２μｍのＰＥＴフィルムを樹脂面にラミネートした、基材厚７５μｍのガラス布エポキシ樹脂基材に、マスクイメージ法でＰＥＴフィルム側からレーザビーム照射して１００穴／秒のスピードで、１５０μｍφのバイアホール形成用の開口を形成した。ここで、炭酸ガスレーザの入射波と反射波とを干渉させることで、開口１６の側壁にくびれ部１６ａを形成する。
【０１３１】
（３）デスミア処理を終えた絶縁性基材１０の銅箔貼付面にＰＥＴフィルム１５を貼り付け、以下のような条件で、銅箔１２をめっきリードとする電解銅めっき処理を施して、開口１６内に電解銅めっき１７を充填してバイアホール１８を形成した。この際に、開口１６の側壁にくびれ部１６ａに対応するくびれ部１８ａを形成する。その際、電解銅めっきは開口１６の上部にわずかに露出したので、サンダーベルト研磨およびバフ研磨によって露出部分を除去して平坦化した。
【０１３２】
〔電解銅めっき水溶液〕
硫酸：１８０ｇ／ｌ
硫酸銅：８０ｇ／ｌ
添加剤（アトテックジャパン製、商品名：カパラシドＧＬ）
：１ ml／ｌ
〔電解めっき条件〕
電流密度：２Ａ／ｄｍ²
時間：３０分
温度：２５ ℃
【０１３３】
（４）さらに、以下のような条件で、電解半田めっき処理を施して、開口１６に充填された銅めっき１７上に半田めっき層を形成して、絶縁性基材１０の表面から μｍ突出する半田バンプ２４を形成する。
〔電解半田めっき溶液〕
Ｓｎ（ＢＦ₄）₂ ：２５ｇ／ｌ
Ｐｂ（ＢＦ₄）₂ ：１２ｇ／ｌ
添加剤：５ｍｌ／ｌ
（電解半田めっき条件）
温度：２０℃
電流密度：０．４Ａ／ｄｍ²
【０１３４】
（５）次に、上記（３）で絶縁性基材１０に貼付したＰＥＴフィルム１５を剥離させた後、絶縁性基材１０の半田バンプ２４側の全面にエポキシ樹脂接着剤を塗布し、プレキュアして、多層化のための接着剤層２６を形成した。
上記（１）〜（５）にしたがって作製した片面回路基板Ａは、多層化の際に、最も上層に配置されるべき回路基板である。
【０１３５】
（６）上記（１）〜（４）の工程と同様の処理をした後（図５（Ａ）〜（Ｇ）参照）、絶縁性基材１０の銅箔貼付面からＰＥＴフィルム１５を剥離させ、絶縁性基材１０の半田バンプ側の表面にエッチング保護フィルム２５を貼付した状態で、銅箔１２に適切なエッチング処理を施し、所定パターンを有する導体回路２８を形成した（図６（Ｂ）参照）。
【０１３６】
（７）次いで、上記（６）で得た導体回路２８の表面を粗化処理した後に、無電解めっき浴として、ほうふっ化スズ−チオ尿素液を用い、２０℃前後で約５分のめっき条件にて、無電解めっき処理を施して、厚さ０．１μｍのスズ薄膜層２９を形成した（図６（Ｃ））。
【０１３７】
（８）上記（６）で絶縁性基材１０に貼付したエッチング保護フィルム２５を剥離させた後、絶縁性基材１０の半田バンプ２４側の全面にエポキシ樹脂接着剤を塗布し、プレキュアして、各回路基板を接着して多層化するための接着剤層２６を形成した（図６（Ｄ）参照）。
上記（６）〜（８）にしたがって作製された片面回路基板Ｂは、上記片面回路基板Ａの半田バンプ側の面に積層されるべき回路基板であり、この実施例においては、３枚の片面回路基板Ｂを作製した。
【０１３８】
（９）さらに、これら３枚の片面回路基板Ｂの下方に位置して、最も下方に積層される回路基板として、上記（６）の工程と同様の処理をした後、上記（７）のような接着剤に代えて、後述するようなマット面を有する銅箔３０を絶縁性基材１０上に効果的に接着するためのエポキシ樹脂接着剤を塗布し、１００℃で３０分間の乾燥を行って厚さ２０μｍの樹脂接着剤層３２を形成して、他の１枚の片面回路基板Ｂを作製した。
【０１３９】
（１０）上記（１）〜（５）にしたがって作製した片面回路基板Ａと、上記（６）〜（８）にしたがって作製した３枚の片面回路基板Ｂ１〜Ｂ３と、上記（９）にしたがって作製した１枚の片面回路基板Ｂ４とを、同一方向に、しかも所定位置に順次積層した後、最も下方に位置する片面回路基板Ｂ４の半田バンプ側の面に対して、片面がマット処理されて、その表面粗度が３μｍであり、厚さが１２μｍの銅箔３０を、そのマット面を対向させた状態で、加熱温度１８０℃、加熱時間６０分、圧力８ＭＰａ、真空度２．５×１０³Ｐａの条件のもとで、一括して加熱プレスすることによって、各片面回路基板間を接着すると共に、銅箔３０を片面回路基板Ｂ４の半田バンプ側の面に接着して多層化した。この際、半田バンプ２４の一部を、バイアホール１８を構成する開口１６と銅めっき１７の界面に回り込ませる。
【０１４０】
（１１）その後、多層化された基板の最上層および最下層に位置する片面回路基板Ａおよび片面回路基板Ｂ４上の銅箔１２および３０に、適切なエッチング処理により導体回路３６および３８（バイアホールランドを含む）を形成して、全層がＩＶＨ構造を有する多層化回路基板１００を作製した。
【０１４１】
（１２）上記（１）〜（１１）の工程にしたがって作製した多層化回路基板１００の最上層および最下層に位置する回路基板ＡおよびＢ４の表面に、ソルダーレジスト層４０および４２を形成する前に、必要に応じて、銅−ニッケル−リンからなる粗化層を設ける。
【０１４２】
（１３）一方、ＤＭＤＧに溶解させた６０重量％のクレゾールノポラック型エポキシ樹脂（日本化薬製）のエポキシ基５０％をアクリル化した感光性付与のオリゴマー（分子量４０００）を４６．６７重量部、メチルエチルケトンに溶解させた８０重量％のビスフェノールＡ型エポキシ樹脂（油化シェル製、エピコート１００１）１４.１２１重量部、イミダゾール硬化剤（四国化成製、２Ｅ４ＭＺ−ＣＮ）１.６重量部、感光性モノマーである多価アクリルモノマー（日本化薬製、Ｒ６０４）１.５重量部、同じく多価アクリルモノマー（共栄社化学製、ＤＰＥ６Ａ）３０重量部、アクリル酸エステル重合物からなるレベリング剤（共栄社製、ポリフローＮｏ.７５）0.３６重量部を混合し、この混合物に対して光開始剤としてのペンゾフェノン（関東化学製）２０重量部、光増感剤としてのＥＡＢ（保土ヶ谷化学製）0.２重量部を加え、さらにＤＭＤＧ（ジエチレングリコールジメチルエーテル）１０重量部を加えて、粘度を２５℃で１.４±0.３Ｐａ・Ｓに調整したソルダーレジスト組成物を得た。
なお、粘度測定は、Ｂ型粘度計（東京計器、ＤＶＬ‐Ｂ型）で６０ｒｐｍの場合はローターＮｏ.４、６ｒｐｍの場合はローターＮｏ.３によった。
【０１４３】
（１４）上記（１１）で得られた多層化回路基板の最上層および最下層の回路基板の表面に、前記（１３）で得られたソルダーレジスト組成物を２０μｍの厚さで塗布した。次いで、７０℃で２０分間、１００℃で３０分間の乾燥処理を行った後、クロム層によってソルダーレジスト開口部の円パターン（マスクパターン）が描画された厚さ５ｍｍのソーダライムガラス基坂を、クロム層が形成された側をソルダーレジスト層に密着させて１０００ｍＪ／ｃｍ²の紫外線で露光し、DMTG現像処理した。さらに、８０℃で１時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間の条件で加熱処理し、パッド部分に対応した開口４４および４６を有する（開口径２００μｍ）ソルダーレジスト層４０および４２（厚み２０μｍ）を形成した。
【０１４４】
（１５）次に、ソルダーレジスト層４０および４２を形成した基板を、塩化ニッケル３０ｇ／１、次亜リン酸ナトリウム１０ｇ／１、クエン酸ナトリウム１０ｇ／１からなるｐＨ＝５の無電解ニッケルめっき液に２０分間浸漬して、開口部に厚さ５μｍのニッケルめっき層５２を形成した。
【０１４５】
さらに、その基板を、シアン化金力リウム２ｇ／１、塩化アンモニウム７５ｇ／１、クエン酸ナトリウム５０ｇ／１、次亜リン酸ナトリウム１０ｇ／１からなる無電解金めっき液に９３℃の条件で２３秒間浸漬して、ニッケルめっき層上に厚さ０．０３μｍの金めっき層５４を形成し、ニッケルめっき層５２と金めっき層５４とからなる被覆金属層を形成した。
【０１４６】
（１６）そして、最上層の片面回路基板Ａを覆うソルダーレジスト層４０の開口４４から露出する半田パッドに対して、融点が約１８３℃のスズ／鉛半田からなる半田ペーストを印刷して１８３℃でリフローすることにより、半田バンプ５６を形成し、最下層の片面回路基板Ｂ４を覆うソルダーレジスト層４２の開口４６から露出する半田パッドに対して、融点が約２３０℃のスズ／アンチモン半田を供給して２３０℃近傍の雰囲気内でリフローすることによって、導電性接続ピン（または半田ボール）６０を接続させて、多層化回路基板１００を製作した。
【０１４７】
【発明の効果】
以上のように本発明によれば、導電性バンプの一部を、バイアホールを構成する開口と導電性物質の界面に回り込ませてある。このため、導電性バンプを構成する可塑性導電物質（例えば、半田）を介して、バイアホールを形成する導電性物質と導体回路との間の密着性、接続強度を高めることができる。更に、導電性バンプが半田からなり、導電性物質が銅からなる場合には、異種金属間接触界面での電気抵抗が高いが、導電性バンプが回り込むことで、バイアホールを構成する導電性物質との接触面積が増え、導電性バンプと導電性物質（バイアホール）との間の電気抵抗を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る多層化回路基板の断面図である。
【図２】本発明の第１実施形態に係る多層化回路基板の断面図である。
【図３】図１に示す多層化回路基板を構成する片面回路基板の製造工程図である。
【図４】図１に示す多層化回路基板を構成する片面回路基板の製造工程図である。
【図５】図１に示す多層化回路基板を構成する片面回路基板の製造工程図である。
【図６】図１に示す多層化回路基板を構成する片面回路基板の製造工程図である。
【図７】図１に示す多層化回路基板の製造工程図である。
【図８】図１に示す多層化回路基板の製造工程図である。
【図９】第１実施形態の第１改変例に係る多層化回路基板の製造工程図である。
【図１０】第１実施形態の第２改変例に係る多層化回路基板の製造工程図である。
【図１１】第１実施形態の第３改変例に係る多層化回路基板の製造工程図である。
【図１２】第１実施形態の第４改変例に係る多層化回路基板の製造工程図である。
【図１３】図１のＣ部拡大図である。
【符号の説明】
１０絶縁性基材
１２銅箔
１６開口
１７銅めっき
１８バイアホール
１８ａくびれ部
２４半田バンプ
２６接着剤層
２８導体回路
２９スズ薄膜層
３０銅箔
３２接着剤層
３６、３８導体回路
４０、４２ソルダーレジスト層
４４，４６開口
５２ニッケル層
５４金層
５６半田バンプ
６０導電性接続ピン
Ａ１片面回路基板
Ｂ１、Ｂ２、Ｂ３、Ｂ４片面回路基板
Ｃ片面回路基板[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multilayer circuit board and a manufacturing method thereof, and more particularly to a multilayer circuit board having an interstitial via hole (IVH) structure and a manufacturing method thereof.
[0002]
[Prior art]
A conventional multilayer circuit board is constituted by a laminate in which copper-clad laminates and prepregs are alternately stacked and integrated, and has a surface wiring pattern on the surface of the laminate, and an inner layer wiring between interlayer insulation layers. Has a pattern. These wiring patterns are electrically connected to each other between the inner layer wiring patterns or between the inner layer wiring pattern and the surface layer wiring pattern through through-holes formed in the thickness direction of the laminate.
[0003]
However, the multilayer circuit board having a through-hole structure that penetrates all of the above-described laminated boards needs to secure a region for forming the through-hole, so that it is difficult to increase the density of component mounting, There is a drawback that it is not possible to sufficiently cope with the demand for practical use of ultra-miniaturized electronic devices, narrow pitch packages, and MCMs.
[0004]
Therefore, recently, in place of the multilayer printed board having the through hole structure as described above, a multilayer printed board having an all-layer interstitial via hole (IVH) structure that can easily cope with high density has been attracting attention.
[0005]
The multilayer printed board having the all-layer IVH structure is a printed board having a structure in which via holes for electrically connecting the conductor layers are provided in each interlayer insulating layer constituting the laminated body. That is, this substrate is electrically connected between inner layer wiring patterns or between an inner layer wiring pattern and a surface layer wiring pattern through via holes that do not penetrate the substrate (bread via holes or blind via holes).
[0006]
Therefore, the multilayer printed circuit board with the IVH structure does not require a special region for forming a through hole, and any layer can be freely connected with a minute via hole, thereby reducing the size and density of electronic devices. And high-speed signal propagation can be easily realized.
[0007]
Such a multilayer printed board having an IVH structure is formed by laminating single-sided circuit boards. The single-sided circuit board is formed, for example, by forming a conductor circuit on one surface of an insulating base material, drilling a via hole forming opening leading to the conductive circuit in the insulating base material, and in the via hole forming opening. A via hole is formed by filling a conductive material such as copper plating, and a conductive bump made of solder or the like is disposed on the via hole.
[0008]
As conventional techniques, there are JP-A-6-283866 and JP-A-10-13028. Japanese Patent Application Laid-Open No. 6-283866 discloses a printed wiring board in which a circuit is provided on one surface of a low linear expansion polyimide resin layer and a through hole is filled with a metal substance. Japanese Patent Application Laid-Open No. 10-13028 discloses a circuit board having a via hole formed by filling an insulating hard board with a conductive paste. These conventional multilayer printed wiring boards form a conductive circuit on one surface of an insulating resin base material, and fill a through hole reaching the conductive circuit from the other surface of the insulating resin base material with a conductive substance. A plurality of single-sided circuit boards formed with via holes are laminated, or a plurality of such single-sided circuit boards and a double-sided circuit board are laminated and integrated by heating press.
[0009]
Lamination | stacking of a single-sided circuit board is performed by apply | coating and sticking an adhesive agent between single-sided circuit boards. Here, the electrical connection between the single-sided circuit boards is performed by bringing the conductive bumps of one single-sided circuit board into contact with the conductor circuits of the other single-sided circuit board. Here, as the conductive bump, a low melting point metal such as solder such as Sn—Pb, Sn—Ag, or Sn—Sb, or tin that melts at 250 ° C. or less is formed. With these low melting point metals, when a multilayer circuit board is manufactured by laminating single-sided circuit boards, electrical connection is obtained and mechanical connection is more reliably performed.
[0010]
[Problems to be solved by the invention]
However, a multilayer circuit board formed by laminating single-sided circuit boards has low electrical reliability at the present time. This is because the via hole of the single-sided circuit board and the conductive circuit of the other single-sided circuit board are connected via the conductive bumps, and the via hole and the conductive circuit are in close contact to improve reliability. It is necessary to increase the connection strength. Furthermore, when the conductive bump is made of solder and the via hole is made of copper, there is a problem that the electrical resistance at the contact interface between the solder and copper is high.
[0011]
An object of the present invention is to provide a multilayered circuit board that improves the connectivity between conductive bumps and via holes, and has excellent electrical connection reliability, and a method for manufacturing the same.
[0012]
[Means for Solving the Problems]
  In the invention which concerns on Claim 1 of this invention, it reaches the said conductor circuit from the other surface of the insulating base material, the conductor circuit formed in the one surface, and the said insulating base material, and is on a side wall.Formed by interference between laser incident light and reflected lightA multilayer circuit board formed by laminating a single-sided circuit board including a via hole including a conductive material filled in an opening having a plurality of constricted shapes and a conductive bump formed on the via hole. Because
  In a multilayer circuit board for interconnecting single-sided circuit boards by bringing the conductive bumps of one single-sided circuit board into contact with the conductive circuits of another single-sided circuit board,
    A technical feature is that a part of the conductive bumps wrap around the interface between the opening forming the via hole and the conductive material.
[0013]
According to the first aspect of the present invention, a part of the conductive bump is made to wrap around the interface between the opening constituting the via hole and the conductive material. For this reason, the adhesiveness and connection strength between the conductive material forming the via hole and the conductor circuit can be enhanced via the plastic conductive material (for example, solder) constituting the conductive bump. Furthermore, when the conductive bump is made of solder and the conductive material is copper, the electrical resistance at the contact interface between different metals is high, but the conductive material that forms the via hole by the conductive bump wraps around. The contact area between the conductive bump and the conductive material (via hole) can be reduced.
[0014]
The conductive bump is preferably formed of one or more of Pb—Sn solder, Ag—Sn solder, indium solder, and tin. By using these metals, the electrical connection between the conductive bump and the conductor circuit can be realized without performing reflow.
[0015]
The conductor layer of the conductor circuit is desirably formed with an average roughness (Ra) of 0.5 to 5 μm. By forming the roughness within the range, the bonding area with the conductive bump is increased, and the bonding strength is increased. Therefore, it is possible to obtain a multilayered single-sided circuit board that is stronger.
If the thickness is less than 0.5 μm, the bonding area does not change. If the thickness exceeds 5 μm, the strength does not increase regardless of the thickness when a coating layer is formed.
[0016]
The insulating base material is preferably a thermosetting resin, a thermoplastic resin, or an insulating resin containing a core material.
[0017]
The single-sided circuit board as a basic unit constituting the multilayer circuit board according to the present invention preferably uses a hard resin base material formed from a completely cured resin material as the insulating base material. By adopting the resin material, when the copper foil for forming the conductor circuit on the resin base material is crimped by a hot press, the final thickness variation of the insulating base material due to the press pressure is eliminated. The via hole land diameter can be reduced by minimizing misalignment. Therefore, the wiring pitch can be reduced and the wiring density can be improved. In addition, since the thickness of the substrate can be kept substantially constant, when forming an opening for forming a filled via hole as will be described later by laser processing, it is easy to set the laser irradiation condition.
[0018]
Such insulating resin base materials include glass cloth epoxy resin base material, glass cloth bismaleimide triazine resin base material, glass cloth polyphenylene ether resin base material, aramid non-woven fabric-epoxy resin base material, aramid non-woven fabric-polyimide resin base material. It is preferable to use a hard base selected from the group consisting of glass cloth epoxy resin bases. Moreover, a liquid crystal polymer and a thermoplastic resin film may be sufficient.
[0019]
Moreover, as for the thickness of the said insulating base material, 20-600 micrometers is desirable. The reason is that when the thickness is less than 20 μm, the strength is lowered and the handling becomes difficult, and the reliability with respect to the electrical insulation is lowered. When the thickness exceeds 600 μm, it is difficult to form a fine via hole forming opening. This is because the substrate itself becomes thick.
[0020]
The conductor layer or conductor circuit formed on one side of the insulating base material is obtained by applying a copper foil to the insulating base material through an appropriate resin adhesive or etching the copper foil. It is formed.
[0021]
That is, the conductor layer is formed by hot-pressing a copper foil having a thickness of 5 to 40 μm on an insulating substrate through a resin adhesive layer maintained in a semi-cured state. After hot pressing the copper foil, a photosensitive dry film is applied to the copper foil surface, or a liquid photosensitive resist is applied, and then a mask having a predetermined wiring pattern is placed, exposed and developed. It is desirable to form by forming a plating resist layer and then etching the copper foil in the portion where no etching resist is formed.
[0022]
The hot pressing of the copper foil onto the insulating base material is performed under an appropriate temperature and pressure, more preferably under reduced pressure, and only the semi-cured resin adhesive layer is cured. As a result, the copper foil can be firmly adhered to the insulating base material, so that the manufacturing time is shortened as compared with a circuit board using a conventional prepreg.
Instead of sticking copper foil on such an insulating substrate, a single-sided copper-clad laminate with a copper foil attached in advance on the insulating substrate is adopted, and the single-sided copper-clad laminate is etched. It can also be processed to form a conductor circuit.
[0023]
A land (pad) as a part of the conductor circuit is preferably formed on the surface corresponding to each via hole of the conductor circuit in a range of 50 to 250 μm in diameter.
The etching for forming the pattern is performed by at least one selected from an aqueous solution of sulfuric acid-hydrogen peroxide, persulfate, cupric chloride, and ferric chloride.
[0024]
It is preferable that a roughened layer is formed on the surface of the wiring pattern of the conductor circuit to improve the adhesion with the adhesive layer that joins the circuit boards and to prevent the occurrence of delamination.
Examples of the roughening treatment method include soft etching treatment, blackening (oxidation) one-reduction treatment, formation of needle-like alloy plating made of copper-nickel-phosphorus (made by Sugawara Eugleite: trade name Interplate), manufactured by MEC There is surface roughening with an etchant named “MEC Etch Bond”.
[0025]
A via hole forming opening formed so as to reach the conductor circuit from the surface opposite to the surface of the insulating resin substrate on which such a conductor circuit is formed has a pulse energy of 0.5 to 100 mJ, a pulse width. Is preferably formed by a carbon dioxide laser irradiated under the conditions of 1 to 100 μs, a pulse interval of 0.5 ms or more, and a shot number of 3 to 50. By making the incident wave and the reflected wave of the carbon dioxide laser interfere with each other, a plurality of constricted shapes can be formed on the side wall of the opening.
The opening diameter is desirably in the range of 50 to 250 μm. The reason is that if it is less than 50 μm, it becomes difficult to fill the opening with a conductive material and the connection reliability is lowered, and if it exceeds 250 μm, it is difficult to increase the density.
[0026]
Prior to forming the opening with such a carbon dioxide laser, it is desirable to adhere a resin film to the surface of the insulating substrate opposite to the surface on which the conductor circuit is formed, and perform laser irradiation from the resin film.
[0027]
This resin film functions as a protective mask when the inside of the opening for forming the via hole is desmeared and the opening after the desmearing is filled with metal plating by electrolytic plating, and the metal plating layer of the via hole It functions as a printing mask for forming a protruding conductor (conductive bump) immediately above the surface.
[0028]
The resin film is preferably formed from a PET film having a pressure-sensitive adhesive layer thickness of 1 to 20 μm and a film thickness of 10 to 50 μm, for example.
The reason is that, depending on the thickness of the PET film, the height of the protruding conductor described later is determined. Therefore, when the thickness is less than 10 μm, the protruding conductor is too low to easily cause a connection failure, and conversely, it exceeds 50 μm. This is because, with the thickness, the protrusion-shaped conductor spreads too much at the connection interface, so that a fine pattern cannot be formed.
[0029]
In order to form a via hole by filling a conductive material into the via hole forming opening, it is desirable to fill with plating or conductive paste.
In order to simplify the filling process, reduce the manufacturing cost, and improve the yield, filling with a conductive paste is suitable, but plating filling is desirable in terms of connection reliability.
[0030]
The plating filling can be performed by either electrolytic plating or electroless plating, but metal plating formed by electrolytic plating, such as tin, silver, solder, copper / tin, copper / silver, etc. Metal plating is preferred, and electrolytic copper plating is particularly optimal.
[0031]
When filling by electrolytic plating, the copper foil formed on the insulating substrate is used as the plating lead with the protective film adhered in advance to the copper foil bonding surface (conductor circuit forming surface) of the insulating substrate. Perform electrolytic plating. Since this copper foil (metal layer) is formed over the entire area of one surface of the insulating substrate, the current density is uniform and the openings for forming via holes are filled at a uniform height by electrolytic plating. can do.
Here, before the electrolytic plating treatment, the surface of the metal layer in the non-through hole may be activated with an acid or the like.
[0032]
In addition, after electrolytic plating, it is desirable that the electrolytic plating (metal) rising from the opening edge is removed by belt sander polishing, buff polishing, or the like for planarization.
[0033]
Furthermore, instead of filling the conductive material by plating, a method of filling the conductive paste, or filling a part of the opening by electrolytic plating or electroless plating and filling the remaining portion with the conductive paste is performed. You can also.
As the conductive paste, a conductive paste made of at least one metal particle selected from copper, tin, gold, silver, nickel, and various solders can be used.
[0034]
In addition, as the metal particle, a metal particle whose surface is coated with a different metal can be used. Specifically, the metal particle which coat | covered the noble metal chosen from gold | metal | money and silver on the surface of a copper particle can be used.
The conductive paste is preferably an organic conductive paste obtained by adding a thermosetting resin such as an epoxy resin or a polyphenylene sulfide (PPS) resin to metal particles.
[0035]
The opening formed by the laser processing has a fine diameter of 20 to 150 μm, and a multi-stage constriction is formed on the side wall. Therefore, when the conductive paste is filled, bubbles are likely to remain. Therefore, filling by electrolytic plating is practical.
[0036]
The via holes formed in the single-sided circuit board described above have the highest arrangement density for the single-sided circuit board laminated on the outermost side for mounting an LSI chip or the like, and the other outermost side to be connected to the motherboard. A single-sided circuit board is formed to be the smallest, that is, the distance between via holes formed in each laminated circuit board is the side connected to the motherboard from the circuit board on the side where the LSI chip is mounted. The circuit board is preferably formed so as to increase in size toward the circuit board, and according to such a configuration, the routing performance of the wiring is improved.
[0037]
In manufacturing a multilayer circuit board according to the present invention, a single-sided circuit board, which is a basic unit to be laminated, is provided with a protruding conductor, that is, a conductive bump, on a via hole, so It is desirable to ensure that a secure connection is ensured.
This conductive bump is preferably formed by filling a plating film or a conductive paste into the opening of the protective film formed by laser irradiation.
[0038]
The plating filling can be performed by either electrolytic plating treatment or electroless plating treatment, but electrolytic plating treatment is desirable.
As the electrolytic plating, low melting point metals such as copper, gold, nickel, tin, and various solders can be used, but tin plating or solder plating is optimal.
[0039]
The height of the conductive bump is preferably in the range of 3 to 60 μm. The reason for this is that if the thickness is less than 3 μm, variation in the height of the bump cannot be allowed due to the deformation of the bump, and if it exceeds 60 μm, the resistance value increases, and the bump spreads laterally when the bump is formed. This causes a short circuit. Further, this range is because the solder bumps can enter the interface between the copper plating constituting the through hole and the opening.
[0040]
When the conductive bump is formed by filling a conductive paste, the variation in the height of the electrolytic plating forming the via hole is corrected by adjusting the amount of the conductive paste to be filled. The bump height can be made uniform.
[0041]
It is desirable that the bump made of this conductive paste is in a semi-cured state. This is because the conductive paste is hard even in a semi-cured state and can penetrate the organic adhesive layer softened during hot pressing. Moreover, it is deformed at the time of hot pressing, so that the contact area increases, the conduction resistance can be lowered, and the variation in bump height can be corrected.
[0042]
In addition to this, for example, by a method of screen-printing a conductive paste using a metal mask having an opening at a predetermined position, a method of printing a solder paste which is a low melting point metal, or a method of immersing in a solder melt Conductive bumps can be formed.
As the low melting point metal, Pb—Sn solder, Ag—Sn solder, indium solder, tin or the like can be used.
[0043]
The multilayer circuit board according to the present invention is formed by laminating a plurality of single-sided circuit boards in which a conductor circuit is formed on one side of an insulating base material as described above, and laminating them in a predetermined direction. A copper foil formed by matting one surface of the conductive bump side surface of one of the substrates on one side of the substrate is pressure-bonded with the mat surface facing each other, and predetermined by etching. It is formed in a conductor circuit having a wiring pattern.
[0044]
The matte surface of the copper foil is desirably formed by an etching process known per se, an electroless plating process, an oxidation-reduction process, or the like, and particularly preferably formed by an etching process.
[0045]
Examples of the etching treatment include cupric sulfide, ferric chloride, persulfates, hydrogen peroxide / sulfuric acid, cupric complex and organic acid salt, and alkali etching.
As the electroless plating treatment, there is electrolytic plating made of metals such as Cu, Ni, Zn, noble metals or alloys thereof,
There is also a redox electroless plating process.
[0046]
The adhesion between the matted copper foil and the insulating resin base material varies depending on the resin viscosity, the thickness of the copper foil, the hot press pressure, etc., but the insulating resin base material is a hard resin base. When the thickness of the copper foil is in the range of 3 to 40 μm, the roughness of the matte surface of the copper foil is in the range of 0.1 to 10, and the hot press pressure is 1 Mpa to The peel strength as a result is desirably in the range of 0.5 to 2.0 kg / cm.
[0047]
The mat surface of the copper foil is crimped in the state of facing the conductive bump side surface of the single-sided circuit board located on the outermost side among the laminated single-sided circuit boards, or 2 ▼ Of the plurality of laminated single-sided circuit boards, the single-sided circuit board located on the inner side may be pressure-bonded in a state of being opposed to the surface on the side of the conductive bump. A conductor circuit having a predetermined wiring pattern is formed by etching.
[0048]
The mat surface of the copper foil is formed not only on the surface of the single-sided circuit board on the side of the conductive bump but also on the conductive bump protruding from the surface, so that the copper foil is formed by etching. Bondability between the conductor circuit and the surface on the conductive bump side and between the conductor circuit and the conductive bump is improved.
[0049]
In particular, in the case of (1) above, a plurality of single-sided circuit boards and copper foil laminated in the same direction can be integrated by a single heating press, and then the copper foil is etched. The resulting conductor circuit can be formed in a desired wiring pattern having at least a conductor pad for mounting a solder body such as a solder bump.
[0050]
In general, when single-sided circuit boards are stacked in multiple layers in the same direction, a part that does not have a conductor circuit, which is a metal layer, is immersed in a plating solution or cleaning solution, and then repeated heating and drying processes. Since the stress applied to the substrate is not buffered, the substrate itself is warped, which causes breakage of the conductor circuit, disconnection, poor connection at the via hole, peeling of the filled metal, etc., resulting in electrical connectivity and reliability. May cause a decline in sex.
[0051]
However, as in the present invention, a copper foil having a matte surface is laminated on the conductive bump side surface of a plurality of single-sided circuit boards laminated in the same direction, and the laminated body is integrated by a single heating press. After that, when a conductor circuit is formed by etching the pressed copper foil, the strength in the stacking direction is increased and the stress is buffered.
[0052]
Therefore, since the peel strength and pull strength of the conductor circuit with respect to the surface of the substrate on the conductive bump side are sufficiently ensured, it is possible to prevent displacement of the conductor pad with respect to the via hole due to the heating press. In addition, sufficient electrical strength is ensured when mounting on or after mounting of solder bodies such as solder bumps and electronic components such as IC chips on the conductor pads, and the allowable range of mounting is widened, so that a reliable electrical connection should be made. Can do.
[0053]
In the case of (2) above, a plurality of single-sided circuit boards and copper foils laminated in the same direction are integrated by heating press as in the case of (1), and then the copper foil is etched. Then, a conductor circuit is formed, and a plurality of other single-sided circuit boards are laminated in a direction opposite to the above direction on the surface of the conductor circuit, and are integrated by heating press.
[0054]
In this case, the matte surface of the copper foil is pressure-bonded to the surface on the conductive bump side of the single-sided circuit board located on the inner side, and the conductor circuit formed by etching the copper foil is laminated to it. It can be formed in a desired wiring pattern having at least a conductor pad to be bonded to a conductive bump of another single-sided circuit board.
[0055]
Therefore, as in the case of (1) above, the peel strength and pull strength of the conductor circuit with respect to the conductive bump side surface of the substrate are sufficiently secured, and the displacement of the conductor pad with respect to the via hole due to heating press is prevented. Can do.
[0056]
Further, in this case, since it is necessary to perform the heating press twice, an accurate scale factor is required, but higher peel strength and pull strength can be obtained than in the case of the above (1). .
[0057]
Preferably, the mat surface of the copper foil forming the conductor circuit is coated with at least one type of protective film selected from tin, zinc, nickel and phosphorus or a protective film made of noble metal such as gold or platinum. It is a form.
[0058]
The thickness of such a protective film is preferably in the range of 0.01 to 3 μm. The reason is that if the thickness is less than 0.01 μm, the fine unevenness of the mat surface may not be completely covered. If the thickness exceeds 3 μm, the concave portion of the formed mat surface is filled with a protective film, and the mat processing effect is offset. It is because it may end up. A particularly preferred film thickness is in the range of 0.03 to 1 μm. It is also desirable to provide a roughened layer.
[0059]
Among the protective films, a protective film made of tin can be formed most advantageously because it can be formed as a thin film layer deposited by electroless displacement plating and has excellent adhesion to the mat surface.
[0060]
The electroless plating bath for forming such a tin-containing plating film uses a tin borofluoride-thiourea solution or a tin chloride-thiourea solution, and the plating treatment conditions are about room temperature around 20 ° C. 5 minutes, and preferably about 1 minute at a high temperature of about 50C to 60C.
[0061]
According to such electroless plating treatment, a copper-tin substitution reaction based on the formation of a metal complex of thiourea occurs on the surface of the copper pattern, and a tin thin film layer is formed. Since it is a copper-tin substitution reaction, the mat surface can be coated without destroying the uneven shape.
[0062]
The noble metal that can be used in place of a metal such as tin is preferably gold or platinum. This is because these noble metals are not easily affected by the acid or oxidizing agent which is a roughening solution compared to silver or the like, and the mat surface can be easily coated. However, noble metals are often used only for high value-added products because of their high cost. Such a film of gold or platinum can be formed by sputtering, electrolysis or electroless plating.
[0063]
By providing such a coating layer, the wettability of the mat surface becomes uniform, and not only the bonding property with the conductive bump formed corresponding to the via hole is improved, but also the core material constituting the resin insulating layer Since the bondability with the resin impregnated in can be improved, the electrical connectivity and the connection reliability are greatly improved.
[0064]
The multilayer circuit board formed by the above-described lamination / heating press can be provided with a solder resist layer covering the outermost circuit board, that is, the surface of the circuit board located at the uppermost layer and the lowermost layer.
[0065]
The solder resist layer is mainly formed of a thermosetting resin or a photosensitive resin, and an opening is formed at a position corresponding to the via hole position on the circuit board, and solder is formed on a conductor circuit (conductor pad) exposed from the opening. Solders such as bumps, solder balls, and T-shaped conductive pins are formed.
[0066]
For example, for the uppermost circuit board on the side where semiconductor elements such as LSI are mounted among the circuit boards located on the outermost side, a conductive paste such as tin / silver or tin / lead is applied on the conductor pads. Solder bumps are formed by printing and then fixed by reflow treatment.
[0067]
Of the circuit boards located on the outermost side, the other circuit board on the lowermost layer on the side connected to the mother board is located directly above the via hole, for example, a metal such as 42 alloy or phosphor bronze. A T-shaped conductive pin formed from a material, or a conductive ball formed from a metal material such as gold, silver, or solder can be provided.
[0068]
DETAILED DESCRIPTION OF THE INVENTION
First, the configuration of a multilayer circuit board formed by laminating single-sided circuit boards according to an embodiment of the present invention will be described with reference to FIGS. 1 and 2.
FIG. 1 shows a configuration of a multilayer circuit board 100 constituting a package substrate, and FIG. 2 shows a state in which an IC chip 70 is attached to the multilayer circuit board 100.
[0069]
The multilayer circuit board 100 is formed by stacking five layers of a single-sided circuit board A and single-sided circuit boards B1, B2, B3, B4, and B5. A conductor circuit 36 is formed on the upper surface of the uppermost single-sided circuit board A, and solder bumps 56 for connecting IC chips are arranged on the conductor circuit 36. A via hole 18 is formed in the opening 16 penetrating the insulating substrate 10 under the conductor circuit 36. At the lower end of the via hole 18, a solder bump 24 for connection to the conductor circuit 28 of the lower single-sided circuit board B1 is disposed. The single-sided circuit board A and the lower-side single-sided circuit board B1 are connected via an adhesive layer 26. A conductor circuit 38 is connected to the solder bump 24 of the lowermost single-sided circuit board B4, and a conductive connection pin 60 is attached to the conductor circuit 38. The upper surface of the single-sided circuit board A is coated with a solder resist layer 40, and the lower surface of the single-sided circuit board B4 is coated with a solder resist layer 42.
[0070]
In this embodiment, a plurality of constricted portions 18a are provided on the side walls of the via holes 18 of the single-sided circuit board A and single-sided circuit boards B1, B2, B3, and B4. Thereby, since the contact area of the insulating base material 10 and the via hole 18 made of a conductive material is increased, the adhesion is improved.
[0071]
Each single-sided circuit board A and single-sided circuit boards B1, B2, B3, and B4 are electrically connected by bringing the solder bumps 24 provided on one single-sided circuit board into contact with the conductor circuit 28 of the other single-sided circuit board. Has been taken.
[0072]
In the multilayer circuit board of this embodiment, as shown in FIG. 13 in which the portion surrounded by the circle C in FIG. 1 is enlarged, a part of the solder bump 24 is replaced with the opening 16 and the copper plating 17 constituting the via hole 18. It wraps around the interface. For this reason, the adhesiveness and connection strength between the copper plating 17 forming the via hole and the conductor circuits 28 and 38 can be enhanced via the solder bumps 24. Further, since the solder bumps 24 are made of solder and the copper plating 17 is made of copper, the electrical resistance at the contact interface between different metals is high. However, the solder bumps 24 wrap around the copper plating 17 constituting the via hole 18. The contact area increases, and the electrical resistance between the solder bump 24 and the copper plating 17 can be reduced.
[0073]
Here, a tin thin film layer (covering layer) 29 is provided on the surface of the conductor circuit 28 that comes into contact with the solder bumps 24. The tin thin film layer 29 completely protects the conductor circuit 28 in contact with the solder bumps 24 and can prevent deterioration and deformation, so that the strength of the conductor circuit 28 does not decrease.
[0074]
Further, local battery dissolution that occurs between the solder bump 24 and the conductor circuit 28 can be prevented. For this reason, the portion to be joined with the solder bump (solder) is not melted, and no depressions or voids are formed in the conductor circuit 28. Thereby, the connection reliability between the solder bump 24 and the conductor circuit 28 is ensured without deteriorating.
[0075]
Furthermore, the tin thin film layer 29 prevents the solder bump (solder) from diffusing. Since the chemical reaction such as local battery dissolution is prevented and the coating metal (tin thin film layer 29) itself can prevent the deformation of the conductor circuit, the expansion and contraction motion of the conductor circuit is reduced, and the solder bump (solder) Can be prevented from flowing, and a short circuit between the solder bumps 24 can be prevented.
[0076]
In the first embodiment, the coating layer is formed of a tin thin film layer, but in addition to this, it is formed of any one or more of Ni and noble metal layers (Au, Ag, Pd, Pt), and solder bumps are formed. The connection reliability between 24 and the conductor circuit 28 can be ensured.
[0077]
The surface of the conductor circuit 28 is formed with an average roughness (Ra) of 0.5 to 5 μm. By forming the roughness within the range, the bonding area with the solder bump 24 is increased, and the bonding strength is increased. Therefore, it is possible to obtain a stronger multilayered circuit board.
[0078]
Hereinafter, an example of a method for producing a multilayer circuit board according to the present invention will be specifically described with reference to the accompanying drawings.
(1) In manufacturing a multilayer circuit board according to the present invention, a single-sided circuit board as a basic unit constituting the multilayered circuit board is obtained by using a copper foil 12 attached to one side of an insulating base material 10 as a starting material. (See FIG. 3A).
[0079]
The insulating base material 10 is, for example, a glass cloth epoxy resin base material, a glass cloth bismaleimide triazine resin base material, a glass cloth polyphenylene ether resin base material, an aramid non-woven fabric-epoxy resin base material, an aramid non-woven fabric-polyimide resin base material. Although a chosen hard laminate substrate can be used, a glass cloth epoxy resin substrate is most preferred.
[0080]
As for the thickness of the said insulating base material 10, 20-600 micrometers is desirable. The reason is that when the thickness is less than 20 μm, the strength is lowered and handling becomes difficult, and the reliability with respect to the electrical insulation is reduced. When the thickness exceeds 600 μm, formation of fine via holes and the formation of the conductive paste are reduced. This is because filling becomes difficult and the substrate itself becomes thick.
[0081]
Moreover, as for the thickness of the copper foil 12, 5-18 micrometers is desirable. The reason is that, when using laser processing as will be described later, when forming an opening for forming a via hole in an insulating base material, if it is too thin, it penetrates. This is because it is difficult to form a conductor circuit pattern having a fine line width.
[0082]
As the insulating base material 10 and the copper foil 12, in particular, a single-sided copper-clad laminate obtained by laminating an epoxy resin into a glass cloth to form a B stage and laminating a copper foil and heating and pressing. It is preferable to use a plate. The reason is that the position of the wiring pattern and the via hole is not shifted during handling after the copper foil 12 is etched, and the positional accuracy is excellent.
[0083]
(2) Next, the transparent protective film 14 is affixed on the surface on the opposite side to the surface where the copper foil 12 of the insulating base material 10 was affixed (FIG. 3 (B)).
As the protective film 14, a polyethylene terephthalate (PET) film having a pressure-sensitive adhesive layer thickness of 1 to 20 μm and a film thickness of 10 to 50 μm is used.
[0084]
(3) Next, carbon dioxide laser irradiation is performed from above the PET film 14 affixed on the insulating base material 10, penetrating the PET film 14, and the copper foil 12 (or conductor circuit) from the surface of the insulating base material 10. The opening 16 reaching the pattern) is formed (see FIG. 3C).
[0085]
This laser processing is performed by a pulse oscillation type carbon dioxide laser processing apparatus. The processing conditions are pulse energy of 0.5 to 100 mJ, pulse width of 1 to 100 μs, pulse interval of 0.5 ms or more, and shot number of 3 to 3. It is desirable to be within the range of 50. The diameter of the via hole forming opening 16 that can be formed under such processing conditions is preferably 50 to 250 μm. Here, the constricted portion 16 a is formed on the side wall of the opening 16 by causing the incident wave and the reflected wave of the carbon dioxide laser to interfere with each other. Thereby, the constricted portion 18a of the via hole 18 described above with reference to FIG. 1 can be formed.
In addition, the said protective film 14 can be used as the mask for printing, when forming a solder bump as mentioned later by printing of an electrically conductive paste.
[0086]
(4) In order to remove the resin residue remaining on the side and bottom surfaces of the opening 16 formed in the step (3), a desmear process is performed.
This desmear process is preferably performed by a dry process such as an oxygen plasma discharge process, a corona discharge process, an ultraviolet laser process, or an excimer laser process.
[0087]
(5) Next, a PET film 15 as a plating protective film is stuck on the copper foil surface of the desmeared substrate (FIG. 3D). Thereafter, an electrolytic copper plating process using the copper foil 12 as a plating lead is performed, and the electrolytic copper plating 17 is filled in the opening 16 to form a filled via hole 18 (see FIG. 4A). At this time, a constricted portion 18 a corresponding to the constricted portion 16 a is formed on the side wall of the opening 16.
After the electrolytic copper plating treatment, the PET film 14 attached to the substrate is peeled off, and the electrolytic copper plating 17 raised above the opening 16 is removed and flattened by belt sander polishing or buff polishing (FIG. 4). (B)).
[0088]
(6) After the electrolytic copper plating process of (5) is performed, an electrolytic solder (Sn / Pb) plating process using the copper plating 17 as a plating lead is performed to form a protruding conductor made of electrolytic solder plating, that is, solder The bumps 24 are formed so as to slightly protrude from the electrolytic copper plating surface (see FIG. 4C).
[0089]
(7) Next, after the resin adhesive is applied to the surface of the insulating substrate 10 including the solder bumps 24 to form the adhesive layer 26, the PET film stuck on the copper foil 12 of the insulating substrate 10. 15 is peeled off (see FIG. 4D).
[0090]
Such a resin adhesive is applied to the entire surface including the solder bumps 24 of the insulating base material 10 or the surface not including the solder bumps 24, for example, and is an adhesive layer made of an uncured resin in a dried state. Formed as. The adhesive layer is preferably pre-cured for easy handling, and the thickness is preferably in the range of 5 to 50 μm.
[0091]
The adhesive layer 26 is preferably made of an organic adhesive, and examples of the organic adhesive include an epoxy resin, a polyimide resin, a thermosetting polyphenolene ether (PPE), and a composite resin of an epoxy resin and a thermoplastic resin. It is desirable that the resin is at least one resin selected from a composite resin of epoxy resin and silicone resin, and BT resin.
Curtain coaters, spin coaters, roll coaters, spray coats, screen printing, etc. can be used as a method for applying an uncured resin that is an organic adhesive. The adhesive layer can also be formed by laminating an adhesive sheet.
[0092]
The single-sided circuit board A produced according to the steps (1) to (7) has a copper foil 12 as a conductor layer on one surface of the insulating base 10 and reaches the copper foil from the other surface. The opening has a filled via hole 18, a solder bump 24 made of solder plating on the filled via hole, and an adhesive layer 26 on the surface of the insulating substrate 10 including the solder bump 24. When the multilayered circuit board according to the present embodiment is formed, the circuit board is positioned and stacked on the uppermost layer.
[0093]
Next, another single-sided circuit board B to be laminated below the single-sided circuit board A is prepared.
(8) First, after processing in the same manner as the above steps (1) to (6) (see FIGS. 5A to 5G), an etching protective film is formed on the solder bump 24 forming surface of the insulating substrate 10. 25 is pasted (FIG. 6A), the copper foil 12 is covered with a mask having a predetermined circuit pattern, and then an etching process is performed to form a conductor circuit 28 (including a via hole land) (FIG. 6 (A)). B)).
[0094]
In this processing step, first, a photosensitive dry film resist is applied to the surface of the copper foil 12, and then exposed and developed along a predetermined circuit pattern to form an etching resist. The layer is etched to form a conductor circuit pattern 28 including via hole lands.
As the etching solution, at least one aqueous solution selected from aqueous solutions of monohydrogen sulfate, persulfate, cupric chloride, and ferric chloride is desirable.
[0095]
As a pretreatment for forming the conductor circuit 28 by etching the copper foil 12, the entire surface of the copper foil is etched in advance to have a thickness of 1 to 10 μm, more preferably 2 to 2 to facilitate the formation of a fine pattern. The thickness can be reduced to about 8 μm.
The via hole land as a part of the conductor circuit has an inner diameter that is substantially the same as the via hole diameter, but the outer diameter is preferably in the range of 50 to 250 μm.
[0096]
(9) The tin thin film layer 29 is formed on the surface of the conductor circuit 28 formed in the above (8) by electroless plating (FIG. 6C).
The electroless plating bath for forming such a tin-containing plating film uses a tin borofluoride-thiourea solution or a tin chloride-thiourea solution, and the plating treatment conditions are about room temperature around 20 ° C. 5 minutes, and preferably about 1 minute at a high temperature of about 50C to 60C.
[0097]
According to such electroless plating treatment, a copper-tin substitution reaction based on the formation of a metal complex of thiourea occurs on the surface of the copper pattern, and a tin thin film layer having a thickness of 0.01 to 1 μm is formed.
[0098]
As a method for forming the tin thin film layer 29, it can be formed by any one of sputtering, chemical vapor deposition, physical vapor deposition, and electroless plating other than displacement plating. The thickness is desirably formed between 0.01 to 3 μm. This is because when the thickness is less than 0.01 μm, the conductor layer cannot be completely covered, and when the thickness exceeds 3 μm, the effect is not different from that of the thickness less than 0.01 μm. As a more desirable thickness, it is desirable to form between 0.1 and 2 μm. This is because even if local variations in thickness occur, problems do not easily occur, and it is difficult to be affected by the type of conductor layer to be formed.
Moreover, it can replace with a tin layer and can coat | cover with the protective film which consists of at least 1 type chosen from zinc, nickel, and phosphorus, or the protective film which consists of noble metals, such as gold | metal | money and platinum. Moreover, it is not necessary to form a coating layer.
[0099]
The surface of the conductor circuit 28 formed in the step (7) is subjected to a roughening treatment as necessary, and the tin layer formed in the step (8) is formed on the roughened layer. You can also.
The conductor layer of the conductor circuit is desirably formed with an average roughness (Ra) of 0.5 to 5 μm. By forming the roughness within the range, the bonding area with the solder bump 24 is increased, and the bonding strength is increased. Therefore, it is possible to obtain a stronger multilayered circuit board.
When the thickness is less than 0.5 μm, the bonding area does not change. When the thickness exceeds 5 μm, the strength does not increase regardless of the thickness when the coating layer is formed.
[0100]
The roughening treatment is to improve adhesion with the adhesive layer and prevent peeling (delamination) when multilayering.
Examples of the roughening treatment method include soft etching treatment, blackening (oxidation) one-reduction treatment, formation of needle-like alloy plating made of copper-nickel-phosphorus (made by Sugawara Eugleite: trade name Interplate), manufactured by MEC There is surface roughening with an etchant named “MEC Etch Bond”.
[0101]
The roughening layer is preferably formed using an etching solution, for example, by etching the surface of the conductor circuit from a mixed aqueous solution of a cupric complex and an organic acid using the etching solution. be able to. Such an etching solution can dissolve the copper conductor circuit pattern under oxygen coexistence conditions such as spraying and bubbling, and the reaction is assumed to proceed as follows.
Cu + Cu (II) An → 2Cu (I) An / 2
2Cu (I) An / 2 + n / 4O₂  + NAH (Aeration)
→ 2Cu (II) An + n / 2H₂O
In the formula, A represents a complexing agent (acts as a chelating agent), and n represents a coordination number.
[0102]
As shown in the above formula, the generated cuprous complex is dissolved by the action of an acid, and combined with oxygen to form a cupric complex, which again contributes to the oxidation of copper. The cupric complex used in the present invention is preferably an azole cupric complex. The etching solution comprising this organic acid-cupric complex can be prepared by dissolving a cupric complex of an azole and an organic acid (halogen ions as required) in water.
Such an etching solution is formed, for example, from an aqueous solution in which 10 parts by weight of imidazole copper (II) complex, 7 parts by weight of glycolic acid, and 5 parts by weight of potassium chloride are mixed.
[0103]
(10) Next, after the protective film 25 is peeled off from the surface of the insulating base material 10 including the solder bumps 24, a resin adhesive 26 is applied to the surface of the insulating base material 10 (FIG. 6D). reference).
[0104]
Such a resin adhesive is applied to the entire surface including the solder bumps 24 of the insulating base material 10 or the surface not including the solder bumps 24, for example, and is an adhesive layer made of an uncured resin in a dried state. Formed as. The adhesive layer is preferably pre-cured for easy handling, and the thickness is preferably in the range of 5 to 50 μm.
[0105]
The adhesive layer 26 is preferably made of an organic adhesive, and examples of the organic adhesive include an epoxy resin, a polyimide resin, a thermosetting polyphenolene ether (PPE), and a composite resin of an epoxy resin and a thermoplastic resin. It is desirable that the resin is at least one resin selected from a composite resin of epoxy resin and silicone resin, and BT resin.
Curtain coaters, spin coaters, roll coaters, spray coats, screen printing, etc. can be used as a method for applying an uncured resin that is an organic adhesive. The adhesive layer can also be formed by laminating an adhesive sheet.
[0106]
The single-sided circuit board B1 manufactured according to the steps (8) to (10) has a conductor circuit on one surface of the insulating base material 10, and solder bumps 24 made of solder plating on the other surface. In addition, an adhesive layer 26 is formed on the surface of the insulating substrate 10 including the solder bumps 24.
[0107]
(11) A plurality of the single-sided circuit boards B, for example, four of B1, B2, B3, and B4, are laminated in the same direction with respect to the surface of the single-sided circuit board A on the solder bump side, and are positioned in the lowest layer. A copper foil 30 having a mat surface with a surface roughness of 3 μm and a thickness of 5 to 18 μm is laminated with the mat surface facing the surface of the solder bump side of the single-sided circuit board B4 (FIG. 7). (A)), a single-sided circuit board A and a plurality of single-sided circuit boards B1, B2, B3, B4 by a single heating press under the conditions of a heating temperature of 150 to 200 ° C. and a pressure of 1 Pa to 10 Pa. Then, the copper foil 30 is integrated (FIG. 7B).
In this case, on the surface of the solder bump side of the single-sided circuit board B4 located at the lowermost layer, another resin adhesive layer 32 that is maintained in a semi-cured state is formed instead of the adhesive layer 26. It is desirable that the copper foil 30 is heated and pressed through the resin adhesive layer 32. The copper foil 30 is desirably provided with a tin thin film layer.
[0108]
Such a heating press is performed under an appropriate temperature and pressure, more preferably under reduced pressure, by curing the uncured resin adhesive layer 26 and the resin adhesive layer 32. The single-sided circuit board A and the single-sided circuit board B are bonded together, and the lowermost single-sided circuit boards B1, B2, B3, B4 and the copper foil 30 are bonded.
At that time, the copper foil 30 is bonded to the insulating base material 10 of the single-sided circuit board B4 through the cured adhesive layer 32, and the copper foil 30 and the solder bumps 24 are electrically connected.
[0109]
Further, at the time of this pressing, a part of the solder bump 24 is made to wrap around the interface between the opening 16 constituting the via hole 18 and the copper plating 17. Thereby, the adhesiveness and connection strength between the copper plating 17 forming the via hole and the conductor circuit 28 can be enhanced via the solder bump 24. Further, since the solder bumps 24 are made of solder and the copper plating 17 is made of copper, the electrical resistance at the contact interface between different metals is high. However, the solder bumps 24 wrap around the copper plating 17 constituting the via hole 18. The contact area increases, and the electrical resistance between the solder bump 24 and the copper plating 17 can be reduced.
[0110]
(12) By etching the uppermost copper foil 12 and the lowermost copper foil 30 of the circuit board integrated in the above (11), the conductor circuit 36 and the conductor are formed on the upper and lower layers of the multilayer circuit board. A circuit 38 (both including via hole lands) is formed (see FIG. 7C).
[0111]
In this processing step, first, a photosensitive dry film resist is applied to the surfaces of the copper foil 12 and the copper foil 30, and then an etching resist is formed by exposing and developing along a predetermined circuit pattern. The metal layer in the formation portion is etched to form the conductor circuit 36 and the conductor circuit 38 including the via hole land.
[0112]
(13) Next, solder resist layers 40 and 42 are formed on the surfaces of the outermost circuit boards A and B4, respectively (FIG. 8A). In this case, the solder resist composition is applied to the entire outer surfaces of the circuit boards A and B4, the coating film is dried, and then a photomask film on which openings are drawn is placed on the coating film to expose and develop. By processing, openings 44 and 46 are formed in the conductor circuits 36 and 38 in which the solder pad portions directly above the via holes are exposed.
[0113]
(14) Conductive bumps, conductive balls, or conductive pins are disposed on the solder pad portions exposed immediately above the via holes from the openings 44 and 46 of the solder resist layers 40 and 42 obtained by the process (12). Before this, a metal layer made of “nickel-gold” is formed on each solder pad portion (FIG. 8B).
The thickness of the nickel layer 52 is desirably 1 to 7 μm, and the thickness of the gold layer 54 is desirably 0.01 to 0.06 μm. The reason is that if the nickel layer 52 is too thick, the resistance value increases, and if it is too thin, it is easy to peel off. On the other hand, if the gold layer 54 is too thick, the cost increases, and if it is too thin, the adhesion effect with the solder body decreases.
[0114]
(15) A solder body is supplied onto a metal layer made of nickel-gold provided on the solder pad portion, and a conductive bump 56 is formed by melting and solidifying the solder body, or a conductive ball or a conductive layer. The multi-layered circuit board 100 is formed by joining the pins 60 to the solder pad portions via the solder bodies 58 (FIG. 1).
As a method of supplying the solder body, a solder transfer method or a printing method can be used.
[0115]
Here, in the solder transfer method, a solder foil is bonded to a prepreg, and the solder foil is etched leaving only a portion corresponding to the opening portion, thereby forming a solder pattern to form a solder carrier film. This is a method in which a film is laminated so that a solder pattern comes into contact with a pad after a flux is applied to a solder resist opening portion of a substrate, and this is transferred by heating.
[0116]
On the other hand, the printing method is a method in which a printing mask (metal mask) having an opening at a position corresponding to a pad is placed on a substrate, a solder paste is printed, and heat treatment is performed. As the solder, tin-silver, tin-indium, tin-zinc, tin-bismuth, or the like can be used.
[0117]
That is, an appropriate solder body is supplied onto each solder pad exposed from the openings 44 and 46 of the solder resist layers 40 and 42 to form conductive bumps 56, or conductive balls or conductive connection pins are connected. Configure as follows.
[0118]
As the solder material for forming the conductive bump 56, tin / lead solder (melting point 183 ° C.) or tin / silver solder (melting point 220 ° C.) having a relatively low melting point is used. As a solder material for connecting 60, tin / antimony solder, tin / silver solder, tin / silver / copper solder having a relatively high melting point of 230 ° C. to 270 ° C. is preferably used.
[0119]
Then, as shown in FIG. 2, the IC chip 70 is mounted so that the pad 72 corresponds to the conductive bump 56, and the IC chip 70 is mounted by performing reflow.
[0120]
According to the embodiment according to the above steps (1) to (15), the multilayer circuit board 100 according to the present invention is the same as the single-sided circuit board A and the single-sided circuit boards B1, B2, B3, and B4. The copper foil 30 having a matted surface is disposed with the mat surface facing the surface of the solder bump side of the single-sided circuit board B4 located in the lowermost layer. The single-sided circuit boards are bonded to each other by a single heating press and the copper foil 30 is pressure-bonded to the lowermost-sided single-sided circuit board B4 to be multilayered, and then the uppermost-sided single-sided circuit board A and the lowermost-sided single-sided circuit board Conductor circuits 36 and 38 were formed on B4, respectively. In addition to such an embodiment, modifications as described in (1) to (4) below can be adopted.
[0121]
(1) First modification
Five single-sided circuit boards B1 to B5 formed of the same material are sequentially laminated in the same direction, and have a matte surface on the solder bump side surface of the single-sided circuit board B5 located in the lowermost layer. With the copper foils 30 facing each other (FIG. 9A), the single-sided circuit boards are bonded together by a single vacuum heating press, and the copper foil 30 is pressure-bonded to the lowermost single-sided circuit board B5 to form a multilayer. To do. After such multi-layering, an etching process is performed in a state where an etching protective film is applied to the uppermost single-sided circuit board B1, and the copper foil 30 pressure-bonded to the lowermost single-sided circuit board B5 is selectively etched. Thus, the conductor circuit 38 having a predetermined pattern is formed (FIG. 9B).
[0122]
(2) Second modification
As shown in FIG. 10 (A), instead of the adhesive layer 26 to be applied to the surface on the solder bump side of the single-sided circuit board A, a resin adhesive 32 for bonding copper foil was applied to maintain a semi-cured state. A copper foil 30 having a mat surface is disposed opposite to the single-sided circuit board. Then, the copper foil 30 is crimped | bonded to the single-sided circuit board A with a heat press (refer FIG. 10 (B)). Finally, an etching process is performed to form conductor circuits 62 and 64 having a predetermined pattern on both the front and back surfaces of the single-sided circuit board A, and the tin thin film layer 29 is coated on the surfaces of the conductor circuits 62 and 64. A substrate C is formed (see FIG. 10C). Thereafter, the four single-sided circuit boards B1 to B4 are sequentially laminated in the same direction, and the double-sided circuit board C is matted to the surface of the single-sided circuit board B4 located at the lowermost layer on the solder bump 24 side. It arrange | positions in the state which faced the outer side (FIG.10 (D)), and integrates four single-sided circuit boards B1-B4 and one double-sided circuit board C by a vacuum heating press (FIG.10 (E)). ).
[0123]
(3) Third modification
A copper foil 30 having a matte surface is disposed opposite to the surface of the single-sided circuit board B on the solder bump side (FIG. 11A). The copper foil 30 is preferably provided with a tin thin film layer in advance. And the copper foil 30 is crimped | bonded to the single-sided circuit board B with a heat press (FIG.11 (B)). Finally, in a state where the etching protection film is stuck on the conductor circuit forming surface of the single-sided circuit board B, an etching process is performed to form a conductor circuit 64 having a predetermined pattern on the back side of the single-sided circuit board B, and the double-sided circuit board C is formed (FIG. 11C). Thereafter, four single-sided circuit boards B1 to B4 are sequentially laminated in the same direction, and the double-sided circuit board C is mated to the surface of the lowermost single-sided circuit board B4 on the solder bump 24 side. Lamination is performed in a state facing outward (FIG. 11D), and the four single-sided circuit boards B1 to B4 and the double-sided circuit board C are integrated by a vacuum heating press (FIG. 11E).
[0124]
(4) Fourth modification
A double-sided circuit board C is formed by the same method as in the above embodiment (2) (FIG. 12A). Thereafter, as shown in FIG. 12 (B), the surfaces of the single-sided circuit boards B1 and B2 on the solder bump 24 side face the conductor circuits 62 and 64 on the front and back surfaces of the double-sided circuit board C, respectively. The single-sided circuit boards B1 and B2 are sequentially laminated with the surface on the side of the solder bumps 24 of the single-sided circuit boards A1 and A2 facing the surface on the conductor circuit side. They are integrated (FIG. 12C).
[0125]
After such multi-layering, an etching process is performed, and as shown in FIG. 12 (D), the copper foil 12 surface of the uppermost layer and the lowermost single-sided circuit boards A1 and A2 is etched to form a predetermined pattern. Conductor circuits 36 and 38 having the same are formed.
[0126]
In the above-described embodiment, five single-sided circuit boards and a matte copper foil are laminated and integrated, or four single-sided circuit boards and one double-sided circuit board are laminated and integrated into five layers. Although the number of layers is increased, it is possible to increase the number of layers as necessary, whether it is 4 layers or less or 6 layers or more.
[0127]
【Example】
Example 1
(1) First, a single-sided circuit board constituting a multilayer circuit board is manufactured. This circuit board uses, as a starting material, a single-sided copper-clad laminate obtained by laminating a prepreg in which an epoxy resin is crushed in a glass cloth to form a B stage and a copper foil, followed by heat pressing.
[0128]
The insulating substrate 10 has a thickness of 75 μm, the copper foil 12 has a thickness of 12 μm, and has a pressure-sensitive adhesive layer having a thickness of 10 μm on the surface opposite to the copper foil-forming surface of the laminate, A PET film 14 having a thickness of 12 μm is laminated.
[0129]
(2) Next, carbon dioxide laser irradiation is performed from above the PET film 14 to form a via hole forming opening 16 that penetrates the PET film 14 and the insulating base material 10 and reaches the copper foil 12. Was desmeared by oxygen plasma discharge.
[0130]
In this example, a high peak short pulse oscillation type carbon dioxide laser processing machine manufactured by Mitsubishi Electric was used to form the opening for forming the via hole, and a PET film having a thickness of 22 μm was laminated on the resin surface as a whole. A 150 μmφ via-hole forming opening was formed on a glass cloth epoxy resin substrate having a substrate thickness of 75 μm by laser beam irradiation from the PET film side by a mask image method at a speed of 100 holes / second. Here, the constricted portion 16 a is formed on the side wall of the opening 16 by causing the incident wave and the reflected wave of the carbon dioxide laser to interfere with each other.
[0131]
(3) The PET film 15 is pasted on the copper foil pasting surface of the insulating base material 10 after the desmear treatment, and electrolytic copper plating treatment is performed using the copper foil 12 as a plating lead under the following conditions. 16 was filled with electrolytic copper plating 17 to form via holes 18. At this time, a constricted portion 18 a corresponding to the constricted portion 16 a is formed on the side wall of the opening 16. At that time, since the electrolytic copper plating was slightly exposed at the upper part of the opening 16, the exposed portion was removed and flattened by sander belt polishing and buff polishing.
[0132]
[Electrolytic copper plating aqueous solution]
Sulfuric acid: 180 g / l
Copper sulfate: 80 g / l
Additive (product name: Kaparaside GL, manufactured by Atotech Japan)
: 1 ml / l
[Electrolytic plating conditions]
Current density: 2 A / dm²
Time: 30 minutes
Temperature: 25 ° C
[0133]
(4) Furthermore, an electrolytic solder plating process is performed under the following conditions to form a solder plating layer on the copper plating 17 filled in the opening 16 and protrude by μm from the surface of the insulating substrate 10. Solder bumps 24 are formed.
[Electrolytic solder plating solution]
Sn (BF_Four)₂  : 25 g / l
Pb (BF_Four)₂  : 12g / l
Additive: 5 ml / l
(Electrolytic solder plating conditions)
Temperature: 20 ° C
Current density: 0.4 A / dm²
[0134]
(5) Next, after the PET film 15 attached to the insulating base material 10 in the above (3) is peeled off, an epoxy resin adhesive is applied to the entire surface of the insulating base material 10 on the solder bump 24 side, and pre-curing is performed. Thus, an adhesive layer 26 for multilayering was formed.
The single-sided circuit board A manufactured in accordance with the above (1) to (5) is a circuit board that should be arranged in the uppermost layer when multilayering.
[0135]
(6) After performing the same process as the above steps (1) to (4) (see FIGS. 5 (A) to (G)), the PET film 15 is peeled off from the copper foil sticking surface of the insulating substrate 10. Then, with the etching protective film 25 applied to the surface of the insulating base 10 on the solder bump side, the copper foil 12 was appropriately etched to form a conductor circuit 28 having a predetermined pattern (FIG. 6B). reference).
[0136]
(7) Next, after roughening the surface of the conductor circuit 28 obtained in (6) above, using a tin fluoride-thiourea solution as an electroless plating bath, plating at about 20 ° C. for about 5 minutes Under the conditions, an electroless plating process was performed to form a tin thin film layer 29 having a thickness of 0.1 μm (FIG. 6C).
[0137]
(8) After the etching protective film 25 attached to the insulating base material 10 in the above (6) is peeled off, an epoxy resin adhesive is applied to the entire surface of the insulating base material 10 on the solder bump 24 side, and precured. Then, each circuit board was bonded to form an adhesive layer 26 for multilayering (see FIG. 6D).
The single-sided circuit board B manufactured according to the above (6) to (8) is a circuit board to be laminated on the surface of the single-sided circuit board A on the solder bump side. In this embodiment, three single-sided boards A circuit board B was produced.
[0138]
(9) Further, as a circuit board that is positioned below these three single-sided circuit boards B and is laminated at the lowest position, after performing the same process as the process of the above (6), Instead of an adhesive, an epoxy resin adhesive for effectively bonding a copper foil 30 having a matte surface as described later on the insulating substrate 10 is applied and dried at 100 ° C. for 30 minutes. Then, a resin adhesive layer 32 having a thickness of 20 μm was formed to produce another single-sided circuit board B.
[0139]
(10) According to (9), single-sided circuit board A manufactured according to (1) to (5) above, three single-sided circuit boards B1 to B3 manufactured according to (6) to (8) above, and The produced single-sided circuit board B4 is sequentially laminated in the same direction and at a predetermined position, and then the single-sided circuit board B4 is matted on one side with respect to the solder bump side surface of the lowermost single-sided circuit board B4. The copper foil 30 having a surface roughness of 3 μm and a thickness of 12 μm is heated with a heating temperature of 180 ° C., a heating time of 60 minutes, a pressure of 8 MPa, and a degree of vacuum of 2.5 × 10 with the mat surface facing each other.^ThreeUnder the conditions of Pa, the single-sided circuit boards were bonded together by heating and pressing together, and the copper foil 30 was bonded to the solder bump side surface of the single-sided circuit board B4 to form a multilayer. At this time, a part of the solder bump 24 goes around the interface between the opening 16 constituting the via hole 18 and the copper plating 17.
[0140]
(11) Thereafter, the conductive circuits 36 and 38 (via holes) are formed on the copper foils 12 and 30 on the single-sided circuit board A and the single-sided circuit board B4 located in the uppermost layer and the lowermost layer of the multilayered substrate by an appropriate etching process. A multilayer circuit board 100 having all layers having an IVH structure was formed.
[0141]
(12) Before forming the solder resist layers 40 and 42 on the surfaces of the circuit boards A and B4 positioned in the uppermost layer and the lowermost layer of the multilayer circuit board 100 manufactured according to the steps (1) to (11) above. If necessary, a roughened layer made of copper-nickel-phosphorus is provided.
[0142]
(13) Meanwhile, 46.67 parts by weight of a photosensitizing oligomer (molecular weight 4000) obtained by acrylating 50% of an epoxy group of 60% by weight of a cresol nopolak type epoxy resin (manufactured by Nippon Kayaku) dissolved in DMDG. , 80 wt% bisphenol A type epoxy resin dissolved in methyl ethyl ketone (Epika Shell, Epicoat 1001) 14.121 parts by weight, imidazole curing agent (Shikoku Kasei 2E4MZ-CN) 1.6 parts by weight, photosensitivity 1.5 parts by weight of a polyvalent acrylic monomer (manufactured by Nippon Kayaku Co., Ltd., R604), 30 parts by weight of a polyacrylic monomer (manufactured by Kyoeisha Chemical Co., DPE6A), a leveling agent comprising an acrylic ester polymer (manufactured by Kyoeisha, Polyflow No. 75) 0.36 part by weight is mixed, and benzopheno as a photoinitiator is mixed with this mixture. 20 parts by weight (manufactured by Kanto Chemical), 0.2 part by weight of EAB (manufactured by Hodogaya Chemical) as a photosensitizer, and 10 parts by weight of DMDG (diethylene glycol dimethyl ether) are added, and the viscosity is 1.4 at 25 ° C. A solder resist composition adjusted to ± 0.3 Pa · S was obtained.
Viscosity was measured by using a B-type viscometer (Tokyo Keiki, DVL-B type) at 60 rpm with rotor No. 4 and at 6 rpm with rotor No. 3.
[0143]
(14) The solder resist composition obtained in (13) above was applied to the surface of the uppermost layer and the lowermost circuit board of the multilayered circuit board obtained in (11) with a thickness of 20 μm. Next, after performing a drying process at 70 ° C. for 20 minutes and 100 ° C. for 30 minutes, a soda lime glass base slope having a thickness of 5 mm in which a circular pattern (mask pattern) of the solder resist opening is drawn by the chromium layer, 1000 mJ / cm with the side on which the chromium layer is formed adhered to the solder resist layer²Were exposed to UV light and DMTG developed. Further, a solder resist having openings 44 and 46 corresponding to the pad portion (opening diameter: 200 μm) is heat-treated at 80 ° C. for 1 hour, 100 ° C. for 1 hour, 120 ° C. for 1 hour, and 150 ° C. for 3 hours. Layers 40 and 42 (thickness 20 μm) were formed.
[0144]
(15) Next, the substrate on which the solder resist layers 40 and 42 are formed is an electroless nickel plating solution having a pH of 5 comprising nickel chloride 30 g / 1, sodium hypophosphite 10 g / 1, and sodium citrate 10 g / 1. And a nickel plating layer 52 having a thickness of 5 μm was formed in the opening.
[0145]
Further, the substrate was placed on an electroless gold plating solution composed of 2 g / 1 gold cyanide, 75 g / 1 ammonium chloride, 50 g / 1 sodium citrate, and 10 g / 1 sodium hypophosphite at 93 ° C. A gold plating layer 54 having a thickness of 0.03 μm was formed on the nickel plating layer by dipping for 2 seconds, and a covering metal layer composed of the nickel plating layer 52 and the gold plating layer 54 was formed.
[0146]
(16) Then, a solder paste made of tin / lead solder having a melting point of about 183 ° C. is printed on the solder pad exposed from the opening 44 of the solder resist layer 40 covering the uppermost single-sided circuit board A, and 183 ° C. Then, a solder bump 56 is formed, and tin / antimony solder having a melting point of about 230 ° C. is supplied to the solder pad exposed from the opening 46 of the solder resist layer 42 covering the lowermost single-sided circuit board B4. Then, by reflowing in an atmosphere near 230 ° C., the conductive connection pins (or solder balls) 60 were connected, and the multilayer circuit board 100 was manufactured.
[0147]
【The invention's effect】
As described above, according to the present invention, a part of the conductive bump is made to wrap around the interface between the opening constituting the via hole and the conductive material. For this reason, the adhesiveness and connection strength between the conductive material forming the via hole and the conductor circuit can be enhanced via the plastic conductive material (for example, solder) constituting the conductive bump. Furthermore, when the conductive bump is made of solder and the conductive material is copper, the electrical resistance at the contact interface between different metals is high, but the conductive material that forms the via hole by the conductive bump wraps around. The contact area between the conductive bump and the conductive material (via hole) can be reduced.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a multilayer circuit board according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view of the multilayer circuit board according to the first embodiment of the present invention.
FIG. 3 is a manufacturing process diagram of a single-sided circuit board constituting the multilayer circuit board shown in FIG. 1;
4 is a manufacturing process diagram of a single-sided circuit board constituting the multilayer circuit board shown in FIG. 1; FIG.
5 is a manufacturing process diagram of a single-sided circuit board constituting the multilayer circuit board shown in FIG. 1; FIG.
6 is a manufacturing process diagram of a single-sided circuit board constituting the multilayer circuit board shown in FIG. 1; FIG.
7 is a manufacturing process diagram of the multilayer circuit board shown in FIG. 1; FIG.
8 is a manufacturing process diagram of the multilayer circuit board shown in FIG. 1; FIG.
FIG. 9 is a manufacturing process diagram of the multilayer circuit board according to the first modification of the first embodiment.
FIG. 10 is a manufacturing process diagram of the multilayer circuit board according to the second modification of the first embodiment.
FIG. 11 is a manufacturing process diagram of the multilayer circuit board according to the third modification of the first embodiment.
FIG. 12 is a manufacturing process diagram of the multilayer circuit board according to the fourth modification example of the first embodiment.
13 is an enlarged view of a portion C in FIG. 1. FIG.
[Explanation of symbols]
10 Insulating substrate
12 Copper foil
16 opening
17 Copper plating
18 Bahia Hall
18a Constriction
24 Solder bump
26 Adhesive layer
28 Conductor circuit
29 Tin thin film layer
30 copper foil
32 Adhesive layer
36, 38 conductor circuit
40, 42 Solder resist layer
44, 46 opening
52 Nickel layer
54 Gold layer
56 Solder bump
60 Conductive connection pins
A1 single-sided circuit board
B1, B2, B3, B4 single-sided circuit board
C single-sided circuit board

Claims

Insulating base material, conductor circuit formed on one surface of the insulating base material, reaching the conductor circuit from the other surface of the insulating base material, and making the side wall interfere with laser incident light and reflected light Multilayered by laminating a single-sided circuit board comprising a via hole containing a conductive material filled in a plurality of constricted openings and a conductive bump formed on the via hole A circuit board,
In a multilayer circuit board that interconnects single-sided circuit boards by bringing the conductive bumps of one single-sided circuit board into contact with the conductive circuits of another single-sided circuit board,
A multilayer circuit board characterized in that a part of the conductive bumps wrap around the interface between the opening constituting the via hole and the conductive material.

2. The multilayer circuit board according to claim 1, wherein the conductive bump is formed of at least one of Pb—Sn solder, Ag—Sn solder, indium solder, and tin.

The multilayer circuit board according to claim 1, wherein the conductor circuit has an average roughness (Ra) of 0.5 to 5 μm.

A method for producing a multilayer circuit board, comprising at least the following steps (a) to (c):
(A) The opening reaching the conductor circuit from the other surface of the insulating base material on which the conductor circuit is formed on one surface causes the incident light of the laser and the reflected light to interfere with each other, so that a plurality of constrictions are formed on the side wall. Forming and drilling a portion;
(B) filling the opening with a conductive material to form a via hole, and providing a conductive bump on the via hole to form a single-sided circuit board;
(C) The conductive bump of the single-sided circuit board of 1 and the conductor circuit provided with the coating layer of the other single-sided circuit board are brought into contact with each other and pressed, and a part of the conductive bump is formed on the via hole. The process of wrapping around the interface between the opening to be formed and the conductive material.