KR100763692B1 - Multilayer printed-circuit board and semiconductor device - Google Patents

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이비덴 가부시키가이샤
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Abstract

절연성 경질기재의 한쪽 면 또는 양면에 도체회로를 가지고, 이 절연성 경질기재를 관통하여 상기 도체회로에 이르는 개구에 도전성 물질이 충전되어 된 비아 홀을 갖는 회로기판의 여러 장이 접착제층을 사이에 두고 적층되어, 일괄하여 가열 프레스됨으로써 형성되는 다층 회로기판이다. 적층된 복수의 회로기판 중, 가장 바깥쪽에 위치하는 한쪽 회로기판의 표면에는, 그 비아 홀의 바로 위에 위치하여 도전성 범프가 형성되고, 가장 바깥쪽에 위치하는 다른 쪽 회로기판의 표면에는, 그 비아 홀의 바로 위에 위치하여 도전성 핀 또는 볼이 배설되어 된다. 이러한 다층 회로기판을 팩키지 기판으로 하고, 그 위에 LSI 칩 등의 전자부품을 탑재하여 반도체 장치를 구성한다. 또한, 이러한 다층 회로기판을 코어기판으로서, 그 양면 또는 한쪽 면에 빌드 업 배선층을 형성하고, 빌드 업 배선층의 가장 바깥쪽 도체회로의 표면에는, 솔더 범프를 설치하고, 또한 빌드 업 배선층의 다른 쪽을 구성하는 가장 바깥쪽 도체층의 표면에는, 도전성 핀 또는 볼을 배설하여, 고밀도 배선 및 전자부품의 고밀도 설치에 유리한 다층 회로기판을 제공한다. Several sheets of a circuit board having conductor circuits on one side or both sides of the insulating hard substrate and having via holes filled with conductive material in the openings penetrating through the insulating hard substrate to the conductor circuit are laminated with the adhesive layer interposed therebetween. And a multi-layer circuit board formed by collectively hot pressing. Of the plurality of stacked circuit boards, a conductive bump is formed on the surface of one of the outermost circuit boards located directly on the outermost side thereof, and a conductive bump is formed on the surface of the other circuit board located on the outermost side of the plurality of circuit boards. It is located above and the conductive pins or balls are disposed. Such a multilayer circuit board is used as a package board, and electronic components such as LSI chips are mounted thereon to constitute a semiconductor device. The multi-layered circuit board is used as a core board, and a build-up wiring layer is formed on both surfaces or one side thereof, and solder bumps are provided on the surface of the outermost conductor circuit of the build-up wiring layer and the other side of the build-up wiring layer. Conductive pins or balls are disposed on the surface of the outermost conductor layer constituting the multi-layered circuit board, which is advantageous for high-density wiring and high-density installation of electronic components.

절연성 경질기재, 비아 홀, 다층 회로기판Insulating hard substrate, via hole, multilayer circuit board

Description

다층 회로기판 및 반도체 장치{Multilayer printed-circuit board and semiconductor device}Multilayer printed circuit board and semiconductor device

본 발명은, 초 고밀도 배선에 유리한 다층 회로기판이나, 그 다층 회로기판상에 빌드 업(build up) 배선층을 더 형성한 다층 프린트 배선판 및 그들에 탑재되는 반도체부품을 포함한 반도체 장치에 관한 것으로, 특히, 충전 비아 홀(via hole)을 갖는 한쪽 면 회로기판의 여러 장을, 또는 양면 회로기판을 코어로서 그 양면에 한쪽 면 회로기판을 각각 적층하고, 그 적층된 회로기판 끼리를 접착제를 매개로 하여 일괄 가열 프레스함으로써 형성되는 다층 회로기판이나, 그 다층 회로기판의 적어도 한쪽 면에 빌드 업 배선층을 형성한 다층프린트 배선판 및 그들을 사용한 반도체 장치를 제안한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device including a multilayer circuit board advantageous for ultra high density wiring, a multilayer printed wiring board in which a build up wiring layer is further formed on the multilayer circuit board, and semiconductor components mounted thereon. A plurality of single sided circuit boards having filled via holes, or one sided circuit boards are laminated on both sides of the double sided circuit board as a core, and the laminated circuit boards are bonded to each other by an adhesive agent. A multilayer circuit board formed by a batch heat press, a multilayer printed wiring board having a build-up wiring layer formed on at least one surface of the multilayer circuit board, and a semiconductor device using them are proposed.

최근, IC 칩을 설치하는 팩키지 기판은, 전자공업이 진보함에 따라 전자기기의 소형화 또는 고속화에 대응하여, 더 섬세한 패턴(finer pattern)에 의한 고밀도화 및 신뢰성이 높은 것이 요구되고 있다. In recent years, package substrates on which IC chips are installed have been required to have higher density and higher reliability by a finer pattern in response to miniaturization or high speed of electronic devices as the electronic industry advances.

이러한 팩키지 기판으로서, 1997년, 1월호의 「표면 설치기술」에는, 다층 코어기판의 양면에 빌드 업 다층 배선층이 형성된 것이 개시되어 있다. As such a package board | substrate, the "surface installation technique" of January, 1997 discloses that the buildup multilayer wiring layer was formed on both surfaces of a multilayer core board | substrate.

그러나, 상기에 게시된 종래 기술의 팩키지 기판에서는, 다층 코어기판내의 도체층과 빌드 업 배선층과의 접속은, 다층 코어기판의 표면에 관통구멍(through hole)으로부터 배선한 내층 패드를 설치하여, 이 내층 패드에 비아 홀을 접속시켜 행했다. 이 때문에, 관통구멍의 랜드형상이 오뚜기 형상 또는 아령 형상으로 되어, 그 내층 패드의 영역이 관통구멍의 배치밀도의 향상을 저해하여, 관통구멍의 형성수에는 일정 한계가 있었다. 또한, 배선의 고밀도화를 꾀하기 위해 코어기판을 다층화 하면, 외층의 빌드 업 배선층은, 다층 코어기판내의 도체층과 충분한 전기적 접속을 확보할 수 없다고 하는 문제가 있었다. However, in the above-described package board of the prior art, the connection between the conductor layer and the build-up wiring layer in the multilayer core board is provided by providing an inner layer pad wired from the through hole on the surface of the multilayer core board. The via hole was connected to the inner layer pad. For this reason, the land shape of the through-hole is in the shape of an pentagon or a dumbbell, and the area of the inner pad prevents the improvement of the placement density of the through-hole, and the number of the through-holes has a certain limit. In addition, when the core substrate is multilayered in order to increase the wiring density, there is a problem that the build-up wiring layer of the outer layer cannot secure sufficient electrical connection with the conductor layer in the multilayer core substrate.

또한, 이러한 문제점에 대해서는, 본 발명자들은 먼저, 특원평 제10-15346호(특개평 제11-214846호)로서 그 개선방법을 제안했다. Moreover, with respect to such a problem, the present inventors first proposed the improvement method as JP-A-10-15346 (JP-A-11-214846).

이러한 개선제안에 의한 다층 프린트 배선판은, 내층에 도체층을 갖는 다층 코어기판상에, 층간 수지 절연층과 도체층이 번갈아 적층되어 각 도체층 사이가 비아 홀에서 접속된 빌드 업 배선층이 형성되어 된 다층 프린트 배선판에 있어서, 다층 코어기판에는, 관통구멍이 형성되고, 그 관통구멍에는 충전재가 충전됨과 동시에 상기 충전재의 관통구멍으로부터의 노출면을 덮어 도체층이 형성되며, 그 도체층에는 비아 홀이 접속된 구성으로, 그것에 의해 관통구멍의 배치밀도가 향상되어, 고밀도화된 관통구멍을 사이에 두고 다층화 된 코어기판내의 도체회로와의 접속을 확보할 수 있도록 되어 있다.In the multilayer printed wiring board according to this improvement, an interlayer resin insulating layer and a conductor layer are alternately stacked on a multilayer core substrate having a conductor layer in an inner layer, and a build-up wiring layer is formed in which each conductor layer is connected in a via hole. In a multilayer printed wiring board, through-holes are formed in the multilayer core board, and the through-holes are filled with a filler, and a conductor layer is formed covering the exposed surface from the through-holes of the filler, and via-holes are formed in the conductor layer. With the connected structure, the arrangement density of the through holes is thereby improved, so that the connection with the conductor circuit in the multilayered core substrate can be secured with the through holes densified.

그러나, 이러한 구성의 다층 프린트 배선판에 있어서의 관통구멍은, 다층화된 코어기판에 드릴 등으로 관통구멍을 뚫어, 그 관통구멍의 벽면 및 기판표면에 무전해 도금을 행해 형성되기 때문에, 그 개구성이나 경제성을 고려하면, 형성될 수 있는 관통구멍 개구경의 하한은 300 ㎛ 정도이고, 현재 전자산업계의 요청을 만족할 만한 초 고밀도 배선을 실현하기 위해서는, 50∼250 ㎛ 정도의 보다 작은 개구경과, 보다 좁은 관통구멍 랜드 피치(through-hole land pitch)를 얻기 위한 기술개발이 요망되고 있다. However, the through hole in the multilayer printed wiring board having such a structure is formed by drilling a through hole in a multilayered core substrate by a drill or the like and electroless plating the wall surface and the substrate surface of the through hole. In consideration of economics, the lower limit of the through hole opening diameter that can be formed is about 300 µm, and in order to realize ultra-high density wiring that satisfies the current electronic industry's request, a smaller opening diameter of about 50 to 250 µm, There is a demand for technology development to obtain a narrow through-hole land pitch.

따라서, 본 발명자들은, 경질재료로 된 코어재의 한쪽 면 또는 양면에 도체회로를 가지고, 그 한쪽 면으로부터 코어재를 관통하여 도체회로에 이르는 충전 비아 홀을 형성하여 된 회로기판의 여러 장을 서로 적층하여, 접착제를 매개로 하여 일괄 가열 프레스함으로써 다층 코어기판을 형성하면, 다층 코어기판에 관통구멍을 설치하지 않고, 다층 코어기판내의 도체회로 끼리 및 다층 코어기판내의 도체회로와 다층 코어기판상에 형성한 빌드 업 배선층과의 전기적 접속이, 다층 코어기판에 형성한 충전 비아 홀과, 그 바로 위에 형성한 빌드 업 배선층내의 비아 홀을 사이에 두고 충분히 확보할 수 있는 것을 알게 되었다. Therefore, the present inventors have a conductor circuit on one side or both sides of a core material made of a hard material, and laminated several sheets of circuit boards by forming filling via holes from the one side through the core material to the conductor circuit. When the multi-layer core board is formed by batch heat pressing through an adhesive agent, the through-holes are not formed in the multi-layer core board, but the conductor circuits in the multi-layer core board and the conductor circuits in the multi-layer core board and the multi-layer core board are formed. It has been found that the electrical connection with one build-up wiring layer can be sufficiently secured between the filling via hole formed in the multi-layer core substrate and the via hole in the build-up wiring layer formed just above it.

또한, 이러한 다층 회로기판의 가장 바깥쪽 표면에는, LSI 칩 등의 여러 가지 전자부품이 탑재되지만, 그 전자부품을 탑재하는 방법으로서는, 가장 바깥쪽 표면에 형성된 도체회로상의 소정 위치에, 전자부품의 단자부를 삽입하기 위한 부품구멍이나, 그 부품구멍을 둘러싼 개소에 부품구멍의 지름 보다 조금 큰 지름을 갖는 접속용 랜드를 형성시켜 두고, 여기에 전자부품의 리드군이 납땜(soldering)에 의해 접속되는 핀 설치방식이나, 도체회로상의 소정 위치에 형성시킨 랜드상에 크림 솔더를 미리 도포해 두고, 전자부품의 단자부가 크림 솔더에 접촉하도록 놓은 후, 솔더가 용융하는 온도범위내로 유지된 분위기내에서 리플로(reflow)시킴으로 써, 전자부품이 접속되는 표면 설치방식 등을 들 수 있다. In addition, various electronic components such as an LSI chip are mounted on the outermost surface of the multilayer circuit board. However, as a method of mounting the electronic components, the electronic component is placed at a predetermined position on the conductor circuit formed on the outermost surface. A connection hole having a diameter slightly larger than the diameter of the component hole is formed in a component hole for inserting the terminal portion or a part surrounding the component hole, and the lead group of the electronic component is connected by soldering. After applying the cream solder on the land formed in the pin installation method or the predetermined position on the conductor circuit in advance and placing the terminal part of the electronic component in contact with the cream solder, the solder is ripple in the atmosphere maintained within the melting temperature range. By reflow, the surface mounting method to which an electronic component is connected, etc. are mentioned.

그러나, 상기와 같은 방법으로는, 도체회로상에 적절한 크기의 지름을 갖는 랜드를 설치하는 것이 불가결하다. 또한, 최근 전자기기의 소형화, 고기능화의 요청에 따라, 전자부품의 탑재수가 많아지면, 랜드의 총면적은 무시할 수 없을 정도로 커져, 고밀도화의 저해요인으로 되어 있었다. However, in the above manner, it is indispensable to provide a land having an appropriately sized diameter on the conductor circuit. In recent years, as the number of electronic components to be mounted has increased due to the demand for miniaturization and high functionalization of electronic devices, the total land area of the land has become so large that it cannot be ignored, which has been a deterrent to densification.

또한, 전자부품을 접속하기 위한 납땜 작업시에는, 불필요한 개소로 솔더가 흘러, 단락(short-circuit), 단선 등이 일어나는 것을 방지하기 위한 솔더 레지스트(solder-resist)를, 미리 도포해 두는 것도 불가결하다. 이 때문에, 솔더 레지스트 인쇄시 위치가 어긋나는 오차를 고려하여, 배선 사이에 여유를 두고 설계할 필요가 있어, 이 것도 고밀도화의 저해요인으로 되어 있었다. In addition, during the soldering operation for connecting electronic components, it is also essential to apply a solder-resist in advance to prevent solder from flowing to unnecessary locations and short-circuit or disconnection. Do. For this reason, it is necessary to design with a space between wirings in consideration of the error of the position shift at the time of printing a solder resist, and this also became a deterrent to densification.

발명의 개시Disclosure of the Invention

본 발명은, 종래 기술이 안고 있는 상술한 과제를 해결하기 위해 개발된 것으로, 그 목적으로 하는 것은, 고밀도 배선화 및 고밀도 설치화가 가능한 다층 회로기판이나 다층 프린트 배선판 및 그들을 사용한 반도체 장치를 제안하는 것에 있다. SUMMARY OF THE INVENTION The present invention was developed to solve the above-mentioned problems in the prior art, and an object thereof is to propose a multilayer circuit board, a multilayer printed wiring board, and a semiconductor device using the same, which enable high density wiring and high density installation. .

발명자들은, 상기 목적의 실현을 위해 예의 연구한 결과, 이하에 나타내는 내용을 요지 구성으로 하는 발명에 이르렀다. 즉, As a result of earnestly researching for the said objective, the inventors came to the invention which makes the content shown below the summary structure. In other words,

(1) 본 발명의 다층 회로기판은, 절연성 경질기재의 한쪽 면 또는 양면에 도체회로를 가지고, 이 절연성 경질기재를 관통하여 도체회로에 이르는 개구에 도전성 물질이 충전되어 된 비아 홀을 갖는 회로기판의 여러 장이 접착제층을 사이에 두고 적층되어, 일괄하여 가열 프레스됨으로써 형성된 다층 회로기판에 있어서, (1) The multilayer circuit board of the present invention has a circuit board having a conductor circuit on one side or both sides of an insulating hard substrate, and having a via hole filled with a conductive material through an opening through the insulating hard substrate to the conductor circuit. In the multilayer circuit board formed by stacking a plurality of sheets of adhesive with an adhesive layer interposed therebetween,

상기 적층된 복수의 회로기판 중, 가장 바깥쪽에 위치하는 한쪽 회로기판의 표면에는, 상기 비아 홀의 바로 위에 위치하여 그 비아 홀에 전기적으로 접속되는 도전성 범프(bump)가 형성되고, 또한 가장 바깥쪽에 위치하는 다른 쪽 회로기판의 표면에는, 상기 비아 홀의 바로 위에 위치하여 그 비아 홀에 전기적으로 접속되는 도전성 핀 또는 볼이 배설되어 있는 것을 특징으로 한다.On the surface of one of the stacked circuit boards, the outermost circuit board is formed with a conductive bump located directly above the via hole and electrically connected to the via hole. On the surface of the other circuit board, conductive pins or balls positioned immediately above the via holes and electrically connected to the via holes are disposed.

(2) 또한, 본 발명의 다층 회로기판은, 절연성 경질기재의 한쪽 면에 도체회로를 가지고, 이 절연성 경질기재를 관통하여 상기 도체회로에 이르는 개구에 도전성 물질이 충전되어 된 비아 홀을 갖는 한쪽 면 회로기판(single-sided circuit board)의 여러 장과, 절연성 경질기재의 한쪽 면에 도체회로를 가지고, 이 절연성 경질기재를 관통하여 상기 도체회로에 이르는 개구를 갖는 한쪽 면 회로기판이 접착제층을 사이에 두고 각각 적층되어, 일괄하여 가열됨으로써 형성된 다층 회로기판에 있어서, (2) In addition, the multilayer circuit board of the present invention has a conductor circuit on one side of an insulating hard substrate, and has a via hole filled with a conductive material in an opening through the insulating hard substrate to the conductor circuit. A single-sided circuit board having several sheets of single-sided circuit boards and a conductor circuit on one side of an insulating hard substrate, and having an opening through the insulating hard substrate to the conductor circuit, the adhesive layer is used. In the multilayer circuit board which is laminated between each other, and formed by heating collectively,

상기 적층된 복수의 회로기판 중, 가장 바깥쪽에 위치하는 한쪽 회로기판의 표면에는, 상기 비아 홀의 바로 위에 위치하여 그 비아 홀에 전기적으로 접속되는 도전성 범프가 형성되고, 가장 바깥쪽에 위치하는 다른 쪽 회로기판의 개구내에는, 그 회로기판의 도체회로에 전기적으로 접속되는 도전성 핀 또는 볼이 배설되어 있는 것을 특징으로 한다. On the surface of one of the plurality of stacked circuit boards, the outermost circuit board is formed with a conductive bump located directly above the via hole and electrically connected to the via hole. A conductive pin or ball electrically connected to the conductor circuit of the circuit board is disposed in the opening of the substrate.

상기(1)에 기재의 다층 회로기판에 있어서, 상기 복수의 회로기판 중, 가장 바깥쪽에 위치하는 한쪽 회로기판의 표면에는, 그 도체회로를 덮어 솔더 레지스트층이 설치되고, 그 솔더 레지스트에 형성한 개구로부터 노출되는 도체층/비아 홀에 접속하는 도전성 범프가 비아 홀 바로 위에 형성되며, 또한 가장 바깥쪽에 위치하는 다른 쪽 회로기판의 표면에도, 그 도체회로를 덮어 솔더 레지스트층이 설치되어, 그 솔더 레지스트층에 형성한 개구로부터 노출되는 도체층/비아 홀에 접속하는 도전성 핀 또는 볼이 비아 홀 바로 위에 배설되어 있는 것이 바람직하다. In the multilayer circuit board according to the above (1), a solder resist layer is provided on the surface of one of the plurality of circuit boards located at the outermost side to cover the conductor circuit, and a solder resist layer is formed on the solder resist. A conductive bump connected to the conductor layer / via hole exposed from the opening is formed directly over the via hole, and a solder resist layer is provided on the surface of the other circuit board located at the outermost side to cover the conductor circuit. It is preferable that the conductive pin or ball connected to the conductor layer / via hole exposed from the opening formed in the resist layer is disposed directly on the via hole.

상기(1) 또는 (2)에 기재의 다층 회로기판에 있어서, 각 회로기판에 형성되는 인접하는 비아 홀 사이의 거리는, 상기 한쪽 회로기판으로부터 다른 쪽 회로기판으로 향함에 따라 커지도록 형성되는 것이 바람직하다. In the multilayer circuit board according to the above (1) or (2), the distance between adjacent via holes formed in each circuit board is preferably formed so as to become larger as it is directed from the one circuit board to the other circuit board. Do.

(3) 본 발명의 반도체 장치는, 상기(1) 또는 (2)에 기재의 다층 회로기판과, 그 다층 회로기판의 가장 바깥쪽의 한쪽 회로기판에 형성된 도전성 범프에 전기적으로 접속된 전자부품을 포함하여 된 것을 특징으로 한다.(3) The semiconductor device of the present invention comprises an electronic component electrically connected to the multilayer circuit board according to (1) or (2) above and a conductive bump formed on one of the outermost circuit boards of the multilayer circuit board. It is characterized by including.

상기(3)에 기재의 반도체 장치에 있어서는, 전자부품을 탑재하는 회로기판의 주연부에는 스티프너(stiffener)가 배치됨과 동시에, 그 회로기판에 마주 보는 가장 바깥쪽의 회로기판에 형성된 비아 홀 중, 전자부품 탑재위치에 마주 보는 위치에 있는 비아 홀에 대해 칩 콘덴서가 전기적으로 접속되는 것이 바람직하다.In the semiconductor device described in (3) above, a stiffener is disposed at the periphery of the circuit board on which the electronic component is mounted, and at the same time, electrons are formed among the via holes formed in the outermost circuit board facing the circuit board. It is preferable that the chip capacitor be electrically connected to the via hole at the position opposite to the component mounting position.

(4) 또한, 본 발명의 반도체 장치는, 절연성 경질기재의 한쪽 면 또는 양면에 도체회로를 가지고, 이 절연성 경질기재를 관통하여 상기 도체회로에 이르는 개구에 전해 도금이 충전되어 된 비아 홀을 가지며, 그 비아 홀 위치에 대응하여, 그 비아 홀에 전기적으로 접속되는 돌기상 도체를 가져서 된 회로기판의 여러 장이 접착제층을 사이에 두고 적층되어, 일괄해서 가열 프레스됨으로써 형성된 다층 회로기판과, 그 다층 회로기판의 가장 바깥쪽에 위치하는 회로기판에 전기적으로 접속된 LSI 칩 등의 전자부품을 포함하여 된 반도체 장치에 있어서, (4) The semiconductor device of the present invention also has a conductor circuit on one side or both sides of the insulating hard base material, and has a via hole filled with electrolytic plating in the opening through the insulating hard base material to the conductive circuit. A multilayer circuit board which is formed by laminating a plurality of sheets of a circuit board having a projecting conductor electrically connected to the via hole, with an adhesive layer interposed therebetween and correspondingly to the via hole position, and collectively hot pressing the multilayer circuit board; In a semiconductor device comprising an electronic component such as an LSI chip electrically connected to a circuit board located at the outermost side of the circuit board,

상기 가장 바깥쪽에 위치하는 한쪽 회로기판의 표면에는, 상기 비아 홀의 바로 위에 위치하여 그 비아 홀에 전기적으로 접속하는 범프가 형성됨과 동시에, 그 도전성 범프에 대해 상기 전자부품이 전기적으로 접속되어,On the surface of one of the outermost circuit boards, a bump is formed directly on the via hole and electrically connected to the via hole, and the electronic component is electrically connected to the conductive bump.

상기 전자부품이 탑재된 회로기판과 반대쪽에 있는 가장 바깥쪽에 위치하는 회로기판의 표면에는, 상기 전자부품 바로 아래에 있는 비아 홀에 대해 칩 콘덴서가 전기적으로 접속되어 있는 것을 특징으로 한다.A chip capacitor is electrically connected to a via hole directly below the electronic component on a surface of the outermost circuit board opposite to the circuit board on which the electronic component is mounted.

상기(4)에 기재의 반도체 장치에 있어서, 전자부품이 탑재된 회로기판의 주연부에는, 기판의 휘어짐 방지를 위한 스티프너가 접착 ·고정되어 있는 것이 바람직하다. In the semiconductor device described in (4) above, it is preferable that a stiffener for preventing bending of the substrate is adhered to and fixed to the peripheral portion of the circuit board on which the electronic component is mounted.

(5) 본 발명의 다층 회로기판은, (5) The multilayer circuit board of the present invention,

내층에 도체회로를 갖는 다층 코어기판의 한쪽 면 또는 양면에, 층간 수지 절연층과 도체층이 번갈아 적층되고, 각 도체층 사이가 비아 홀로 접속된 빌드 업 배선층이 형성되어 된 다층 회로기판에 있어서, In a multilayer circuit board in which an interlayer resin insulating layer and a conductor layer are alternately stacked on one side or both sides of a multilayer core substrate having a conductor circuit in the inner layer, and a build-up wiring layer is formed between the conductor layers connected via via holes.

상기 다층 코어기판은, 절연성 경질기재의 양면 또는 한쪽 면에 도체회로를 가지고, 이 절연성 경질기재를 관통하여 상기 도체회로에 이르는 구멍에, 도전성 물질이 충전되어 된 비아 홀을 갖는 회로기판의 여러 장이 접착제층을 사이에 두고 적층되어, 일괄하여 가열 프레스됨으로써 형성되어 있는 것을 특징으로 한다. The multi-layered core substrate has a plurality of circuit boards having conductor circuits on both surfaces or one side of the insulating hard substrate, and via holes filled with conductive material in the holes penetrating through the insulating hard substrate to the conductor circuit. It is laminated | stacked across the adhesive bond layer, It is formed by heat-pressing collectively, It is characterized by the above-mentioned.

상기(5)에 기재의 다층 회로기판에 있어서, 다층 코어기판의 양면에 빌드 업 배선층을 형성하고, 빌드 업 배선층의 한쪽을 구성하는 가장 바깥쪽 도체층의 표면에는, 솔더 범프(solder bump)가 설치됨과 동시에, 상기 빌드 업 배선층의 다른 쪽을 구성하는 가장 바깥쪽의 도체층 표면에는, 도전성 핀 또는 볼이 배설되어 있는 것이 바람직하다.In the multilayer circuit board described in (5) above, a solder bump is formed on the surface of the outermost conductor layer forming one of the build-up wiring layers by forming a build-up wiring layer on both sides of the multilayer core board. It is preferable that conductive pins or balls are disposed on the outermost surface of the conductor layer constituting the other side of the build-up wiring layer while being provided.

또한, 빌드 업 배선층을 구성하는 가장 바깥쪽의 도체층을, 솔더 레지스트층으로 덮고, 그 솔더 레지스트층에 설치한 개구로부터 노출되는 가장 바깥쪽의 도체층을 도체 패드(또는 접속용 단자의 형태)에 형성함으로써, 어미기판(mother board)으로서 바람직한 다층 프린트 배선판이 제공된다.The outermost conductor layer constituting the build-up wiring layer is covered with a solder resist layer, and the outermost conductor layer exposed from the opening provided in the solder resist layer is a conductor pad (or a form of a terminal for connection). By forming in the substrate, a multilayer printed wiring board suitable as a mother board is provided.

더욱이, 상기(5)에 기재의 다층 회로기판에 있어서, 다층 코어기판의 한쪽 면에 빌드 업 배선층을 형성하고, 빌드 업 배선층의 가장 바깥쪽의 도체층 표면에는, 비아 홀 바로 위에 위치하여, LSI 등의 반도체 칩을 포함하는 전자부품에 접속되는 솔더 범프가 배설되고, 또한 다층화 코어기판의 다른 쪽 표면에 노출되는 도체회로상에는, 상기 충전 비아 홀의 바로 위에 위치하여, 어미기판에 접속되는 도전성 핀 또는 볼이 배설되어 있는 것이 바람직하다. 또한, 빌드 업 배선층을 구성하는 가장 바깥쪽의 도체층 및 다층 코어기판의 다른 면을 솔더 레지스트층으로 덮어, 그 솔더 레지스트층에 설치한 개구로부터 노출되는 가장 바깥쪽 도체층의 한쪽에 도체 패드를 형성하고, 다층 코어기판의 다른 쪽 표면에 노출되는 도체회로상에는, 상기 충전 비아 홀의 바로 위에 위치하여, 어미기판에 접속되는 도전성 핀 또는 볼을 형성하는 것이 바람직하다. Furthermore, in the multilayer circuit board described in (5) above, a build-up wiring layer is formed on one side of the multilayer core board, and the LSI is located immediately above the via hole on the outermost conductor layer surface of the build-up wiring layer. A conductive bump connected to an electronic component including a semiconductor chip, etc., disposed on the conductor circuit exposed to the other surface of the multi-layered core board, is located directly above the filling via hole and connected to the mother board, or It is preferable that the ball is disposed. In addition, the outermost conductor layer constituting the build-up wiring layer and the other side of the multilayer core substrate are covered with a solder resist layer, and a conductor pad is placed on one side of the outermost conductor layer exposed from the opening provided in the solder resist layer. It is preferable to form a conductive pin or ball located directly above the filling via hole and connected to the mother substrate on the conductor circuit exposed on the other surface of the multilayer core substrate.

또한, 상기(1)∼(5)에 기재의 다층 회로기판에 있어서, 도전성 물질은, 전해 도금처리에 의해 형성된 금속도금, 또는, 금속입자와 열경화성 수지 또는 열가소성 수지로 된 도전성 페이스트인 것이 바람직하다. In the multilayer circuit board according to (1) to (5), the conductive material is preferably a metal plating formed by electroplating, or a conductive paste made of metal particles, a thermosetting resin or a thermoplastic resin. .

상기(1)∼(5)에 기재의 다층 회로기판에 있어서, 다층 코어기판을 구성하는 각 회로기판은, 그 비아 홀 위치에 대응하여, 그 비아 홀에 전기적으로 접속된 돌기상 도체가 형성되어 있는 것이 바람직하고, 또한 그 돌기상 도체는, 도전성 페이스트로부터 형성되는 것이 바람직하다. In the multilayer circuit board described in (1) to (5) above, each circuit board constituting the multilayer core board is formed with a protruding conductor electrically connected to the via hole in correspondence with the via hole position. It is preferable that there exists, and it is preferable that the protrusion conductor is formed from an electrically conductive paste.

더욱이, 상기(1)∼(5)에 기재의 다층 회로기판에 있어서, 빌드 업 배선층의 비아 홀의 일부는, 다층 코어기판에 형성된 비아 홀의 바로 위에 위치하여, 그 비아 홀에 직접 접속되어 있는 것이 바람직하다. Further, in the multilayer circuit board described in (1) to (5) above, it is preferable that a part of the via hole of the build-up wiring layer is located directly above the via hole formed in the multilayer core board and directly connected to the via hole. Do.

상기(1)∼(5)에 기재의 다층 회로기판에 있어서, 다층화된 코어기판을 구성하는 기본단위로서의 한쪽 면/양면 회로기판은, 유리천 에폭시 수지기재(glass epoxy resin), 유리천 비스말레이미드트리아진 수지기재, 유리천 폴리페닐렌에테르 수지기재, 아라미드 부직포-에폭시 수지기재, 아라미드 부직포-폴리이미드 수지기재로부터 선택되는 어느 하나의 경질기재로부터 형성되는 것이 바람직하고, 두께가 20∼100 ㎛인 유리천 에폭시 수지기재로부터 형성되어, 충전 비아 홀 지름이 50∼250 ㎛인 것이 바람직하다. In the multilayer circuit board described in (1) to (5) above, one side / duplex circuit board as a basic unit constituting the multilayered core board is made of glass epoxy resin and glass cloth bismale. It is preferably formed from any one hard substrate selected from midtriazine resin substrate, glass cloth polyphenylene ether resin substrate, aramid nonwoven fabric-epoxy resin substrate, aramid nonwoven fabric-polyimide resin substrate, and has a thickness of 20 to 100 탆. It is preferable that it is formed from the phosphorus glass cloth epoxy resin base material, and the filling via hole diameter is 50-250 micrometers.

더욱이, 각 회로기판의 비아 홀은, 펄스 에너지가 0.5∼10O mJ, 펄스 폭이 1∼100 μs, 펄스 간격이 0.5 ms 이상, 쇼트수가 1∼50의 조건하에서, 유리천 에폭시 수지기재의 표면에 조사되는 탄산가스 레이저에 의해 형성된 개구에 대해 형성되는 것이 바람직하다. Further, the via holes of each circuit board were formed on the surface of the glass cloth epoxy resin substrate under conditions of pulse energy of 0.5 to 100 mJ, pulse width of 1 to 100 µs, pulse interval of 0.5 ms or more, and short number of 1 to 50. It is preferable that it is formed with respect to the opening formed by the carbon dioxide laser irradiated.

도면의 간단한 설명Brief description of the drawings

도1은 본 발명을 구성하는 한쪽 면 회로기판의 한 적층상태를 나타내는 도, 도2는 본 발명을 구성하는 한쪽 면 회로기판의 다른 적층상태를 나타내는 도, 도3은 본 발명을 구성하는 한쪽 면 회로기판의 또 다른 적층상태를 나타내는 도, 도4는 본 발명을 구성하는 한쪽 면 회로기판의 또 다른 적층상태를 나타내는 도, 도5(a)∼(g)는 본 발명을 구성하는 양면 회로기판의 제조공정의 일부를 나타내는 도, 도6(a)∼(f)는 본 발명을 구성하는 한쪽 면 회로기판의 제조공정의 일부를 나타내는 도, 도7은 본 발명의 다층 회로기판의 한 실시형태(한쪽 면 회로기판과 양면 회로기판으로부터 구성한다)를 나타내는 도, 도8은 본 발명의 다층 회로기판의 다른 실시형태(한쪽 면 회로기판 만으로 구성된다)를 나타내는 도, 도9는 도8에 나타내는 실시형태에 있어서의 충전 비아 홀 위치를 설명하기 위한 도, 도10은 본 발명의 반도체 장치를 나타내는 도, 도11은 본 발명의 다른 실시형태를 나타내는 도, 도12(a)∼(f)는 본 발명의 또 다른 실시형태(다층화 코어기판의 한쪽 면에 빌드 업 배선층을 형성한 형태)의 다층 회로기판의 제조공정의 일부를 나타내는 도, 도13(a)∼(c)는 마찬가지로 다층 회로기판의 제조공정의 일부를 나타내는 도, 도14(a) 및 (b)는 마찬가지로 다층 회로기판의 제조공정의 일부를 나타내는 도, 도15(a)∼(f)는 본 발명의 다층 회로기판의 다른 실시형태(다층화 코어기판의 양면에 빌드 업 배선층을 형성했다)의 다층 회로기판의 제조공정의 일부를 나타내는 도, 도16(a)∼(c)는 마찬가지로 다층 회로기판의 제조공정의 일부를 나타내는 도, 도17(a)∼(b)는 마찬가지로 다층 회로기판의 제조공정의 일부를 나타내는 도, 도18은 도17(b)에 나타내는 실시형태에 더하여 BGA나 PGA를 배설한 또 다른 실시형태를 나타내는 도이다.1 is a diagram showing one stacked state of a single side circuit board constituting the present invention, FIG. 2 is a diagram showing another stacked state of a single side circuit board constituting the present invention, and FIG. 3 is a single face constituting the present invention. Fig. 4 shows another stacked state of the circuit board. Fig. 4 shows another stacked state of one side circuit board of the present invention. Figs. 5 (a) to (g) show double-sided circuit boards of the present invention. 6 (a) to 6 (f) show a part of the manufacturing process of the present invention, and FIG. 7 shows a part of the manufacturing process of the single side circuit board constituting the present invention, and FIG. 7 shows one embodiment of the multilayer circuit board of the present invention. FIG. 8 is a diagram showing one configuration of a single-sided circuit board and a double-sided circuit board. FIG. 8 shows another embodiment of the multilayer circuit board of the present invention (consists of only one-sided circuit board.) FIG. 9 is shown in FIG. Charge in embodiment Fig. 10 illustrates a semiconductor device of the present invention, Fig. 11 shows another embodiment of the present invention, and Figs. 12A to 12F show another embodiment of the present invention. 13 (a) to 13 (c) show a part of the manufacturing process of the multilayer circuit board of the form (the form in which the build-up wiring layer is formed on one side of the multilayer core board). Figs. 14A and 14B show part of a manufacturing process of a multilayer circuit board, and Figs. 15A to 15F show another embodiment of the multilayer circuit board of the present invention (multilayer core board). FIG. 16 (a) to FIG. 16 (c) likewise show a part of the manufacturing process of the multilayer circuit board. FIG. 17 (a) shows a part of the manufacturing process of the multilayer circuit board. ) To (b) likewise show part of the manufacturing process of the multilayer circuit board. 18 is a diagram showing still another embodiment in which BGAs and PGAs are disposed in addition to the embodiment shown in FIG. 17 (b).

발명을 실시하기 위한 최선의 형태Best Mode for Carrying Out the Invention

(1) 본 발명은, 절연성 경질기재의 한쪽 면 또는 양면에 도체회로를 가지고, 이 절연성 경질기재를 관통하여 상기 도체회로에 이르는 개구에 도전성 물질이 충전되어 된 비아 홀을 갖는 한쪽 면/양면 회로기판을 구성단위로서, 이들 여러 장을 적절히 조합시키고, 또는 필요에 따라, 이들의 한쪽 면 또는 양면 회로기판에 가하여, 개구에 도전성 물질이 충전된 비아 홀을 갖지만 도체회로를 갖지 않는 회로기판을 조합시켜, 접착제층을 사이에 두고 적층한 후, 일괄하여 가열 프레스함으로써 성형한 다층화 기판을 팩키지 기판으로서 사용한 점에 특징이 있다. (1) The present invention is a one-sided / double-sided circuit having a conductor circuit on one side or both sides of an insulating hard base material, and having a via hole filled with a conductive material in an opening through the insulating hard base material to the conductor circuit. A substrate is used as a structural unit, and these sheets are appropriately combined or, if necessary, added to one or both circuit boards thereof, and a circuit board having a via hole filled with a conductive material in the opening but not having a conductor circuit. It is characteristic that the multilayered board | substrate shape | molded by laminating | stacking by laminating | stacking with an adhesive bond layer between them, and heat-molding collectively as a package substrate.

즉, 적층 ·일괄 프레스 성형된 복수의 회로기판 중, 가장 바깥쪽에 위치하는 한쪽 회로기판의 표면에는, 전자부품의 접속용 단자에 접속되도록 비아 홀의 바로 위에 위치하여 비아 홀에 전기적으로 접속되는 도전성 범프가 형성되고, 또한 가장 바깥쪽에 위치하는 다른 쪽 회로기판의 표면에는, 어미기판상의 접속용 구멍 또는 접속용 패드에 접속되도록, 비아 홀의 바로 위에 위치하여 그 비아 홀에 전기적으로 접속하는 도전성 핀(PGA) 또는 볼(BGA)이 배설되어 있는 점에 특징이 있다. That is, among the plurality of laminated and collective press-formed circuit boards, the conductive bumps are located directly on the via holes so as to be connected to terminals for connecting electronic components, and electrically connected to the via holes on the surface of one of the circuit boards located at the outermost side. Is formed on the outermost surface of the other circuit board, a conductive pin (PGA) located directly above the via hole and electrically connected to the via hole so as to be connected to a connection hole or a connection pad on the motherboard. ) Or the ball (BGA) is characterized by the fact that.

① 상기 다층화 기판을, 예를 들면 4장의 한쪽 면 회로기판 A∼D를 사용하여 구성하는 경우에는, 예를 들면 도1에 나타내는 바와 같이, 가장 바깥쪽에 위치하는 한쪽의 회로기판 A의 표면에는, 도체회로가 노출되고, 가장 바깥쪽에 위치하는 다른 쪽의 회로기판 D의 표면에는, 비아 홀에 접속하는 돌기상 도체가 노출된 구조로 되며, 또한, 도2에 나타내는 바와 같이, 가장 바깥쪽에 위치하는 회로기판 A 및 D의 표면에는, 도체회로가 노출된 구조로 된다. (1) In the case where the multilayered substrate is configured using, for example, four single-sided circuit boards A to D, for example, as shown in FIG. 1, the surface of one of the circuit boards A located at the outermost side, The conductor circuit is exposed, and the projection circuit conductor connected to the via hole is exposed on the surface of the other circuit board D located on the outermost side. As shown in FIG. 2, the outermost circuit board D is exposed. The surface of the circuit boards A and D has a structure in which a conductor circuit is exposed.

② 또한, 상기 다층화 기판을, 3장의 한쪽 면 회로기판 A, B, C와, 1장의 양면 회로기판 E를 사용하여 구성하는 경우에는, 예를 들면 도3에 나타내는 바와 같이, 가장 바깥쪽에 위치하는 회로기판 A, C의 표면에는, 각각 도체회로가 노출된 구조로 된다. (2) In addition, when the multilayer board is formed using three single-sided circuit boards A, B, and C and one double-sided circuit board E, for example, as shown in FIG. The surface of the circuit boards A and C has a structure in which the conductor circuits are exposed.

③ 더욱이, 상기 다층화 회로기판을, 3장의 한쪽 면 회로기판 A, B, C와, 1장의 도체회로를 갖지 않는 회로기판 F를 사용하여 구성하는 경우에는, 예를 들면 도4에 나타내는 바와 같이, 가장 바깥쪽에 위치하는 회로기판 A, F의 표면에는, 각각 비아 홀에 접속하는 돌기상 도체가 노출된 구조로 된다. (3) In addition, when the multilayered circuit board is constituted using three single-sided circuit boards A, B, and C and a circuit board F having no one conductor circuit, for example, as shown in FIG. The outermost surface of the circuit boards A and F has a structure in which protrusion conductors connected to the via holes are exposed.

상기 ①~③과 같은 조합 이외에도 다층화 기판을 구성할 수 있지만, 이러한 다층화 기판을 구성하는 가장 바깥쪽 회로기판 도체회로의 비아 홀 바로 위에 위치하는 부분은, 도체 패드에 형성되고, 또한 가장 바깥쪽의 회로기판 표면에 노출되는 돌기상 도체는, 그 노출부분이 가열 프레스시에 용융되어 절연성 기재의 표면상에 거의 원형으로 퍼진 도체 패드에 형성되어, 다층 회로기판이 형성된다. In addition to the combinations 1) to 3), the multilayer board can be formed. However, the portion located directly above the via hole of the outermost circuit board conductor circuit constituting the multilayer board is formed in the conductor pad and the outermost part. The protruding conductor exposed on the circuit board surface is formed in a conductor pad whose exposed portion is melted at the time of hot press and spread almost circularly on the surface of the insulating substrate, thereby forming a multilayer circuit board.

도1에 나타내는 바와 같은 조합에 의하면, 최상층의 회로기판 표면에 노출되는 도체회로상에, LSI 등의 반도체 칩을 포함한 전자부품에 접속되도록, 적절한 솔더체를 공급하여 솔더 범프가 형성되고, 또한 최하층 회로기판의 비아 홀 위치에 돌기상 도체에 의해 형성되는 도체 패드상에는, 어미기판상의 커넥터(connector) 또는 접속용 패드에 접속되도록, T형 핀 또는 솔더 볼이 배설되는 것이 바람직한 실시의 형태이다.According to the combination as shown in Fig. 1, a solder bump is formed by supplying an appropriate solder body so as to be connected to an electronic component including a semiconductor chip such as an LSI, on a conductor circuit exposed on the uppermost circuit board surface, and the lowermost layer. It is a preferred embodiment that T-type pins or solder balls are disposed on the conductor pads formed by the protruding conductors at the via hole positions of the circuit board so as to be connected to a connector or a connection pad on the mother board.

또한, 가장 바깥쪽 회로기판의 표면에 노출되는 도체회로상에, 적절한 솔더체를 공급함으로써, T형 핀 또는 솔더 볼이 접속되어, 최하층 회로기판의 비아 홀 위치에 돌기상 도체에 의해 형성된 도체 패드에, 솔더 범프를 형성할 수도 있다. Further, by supplying an appropriate solder body on the conductor circuit exposed on the outermost circuit board surface, T-type pins or solder balls are connected to each other, and conductor pads formed by protruding conductors at the via hole positions of the lowermost circuit board. It is also possible to form solder bumps.

어떤 조합에 의한 구성이더라도, 상기 솔더 범프는, 가장 바깥쪽에 위치하는 한쪽 회로기판의 도체회로의 일부에 형성된 도체 패드상 또는 비아 홀 바로 위의 돌기상 도체에 의해 형성된 도체 패드상에 형성되고, T형 핀 또는 솔더 볼은, 가장 바깥쪽에 위치하는 다른 쪽 회로기판의 표면에 노출되는 비아 홀 바로 위의 돌기상 도체에 의해 형성된 도체 패드상 또는 도체회로의 일부에 형성된 도체 패드상에 각각 배설되게 된다. In any combination, the solder bumps are formed on the conductor pads formed on a part of the conductor circuit of one of the outermost circuit boards or on the conductor pads formed by the protruding conductors directly above the via holes, and T The mold pins or solder balls are respectively disposed on the conductor pads formed by the protruding conductors directly on the via holes exposed on the surface of the outermost circuit board, or on the conductor pads formed on the part of the conductor circuit. .

다른 실시형태로서는, 가장 바깥쪽에 위치하는 한쪽 회로기판의 표면에는, 그 도체회로를 덮어 솔더 레지스트층을 설치하여, 그 솔더 레지스트층에 형성한 개구로부터 노출되는 도체층/비아 홀에 접속하는 도전성 범프를 비아 홀 바로 위에 형성하고, 또한 가장 바깥쪽에 위치하는 다른 쪽 회로기판의 표면에도, 그 도체회로를 덮어 솔더 레지스트층을 설치하여, 그 솔더 레지스트층에 형성한 개구로부터 노출되는 도체층/비아 홀에 접속하는 도전성 핀 또는 볼을 비아 홀 바로 위에 형성할 수도 있다. In another embodiment, a conductive bump is formed on the surface of one of the outermost circuit boards so as to cover the conductor circuit and provide a solder resist layer, which is connected to the conductor layer / via hole exposed from the opening formed in the solder resist layer. Is formed directly over the via hole, and a solder resist layer is provided on the surface of the other circuit board located at the outermost side to cover the conductor circuit, and the conductor layer / via hole exposed from the opening formed in the solder resist layer. Conductive pins or balls to be connected to may be formed directly on the via holes.

이러한 구성에 의하면, 다층 회로기판내에 충전 비아 홀이 고밀도로 설치되고, 이렇게 하여 고밀도화된 비아 홀 중, 가장 바깥쪽에 위치하는 회로기판의 표면에 노출되는 비아 홀의 바로 위에 위치하여, 도전성 범프나, 도전성 핀 또는 볼이 배설되기 때문에, 다층 회로기판내의 배선층은, 이러한 도전성 범프, 도전성 핀 또는 볼을 사이에 두고, LSI 등의 반도체 칩을 포함한 전자부품이나 어미기판에 최단의 배선길이로 접속되어, 고밀도 배선화가 가능해진다. According to this structure, the filling via hole is densely installed in the multilayer circuit board, and is located directly above the via hole exposed to the surface of the circuit board located at the outermost side of the densified via hole, thereby providing a conductive bump or a conductive material. Since the pins or balls are disposed, the wiring layer in the multilayer circuit board is connected to the electronic component or the mother board including the semiconductor chip such as LSI with the shortest wiring length with such conductive bumps, conductive pins or balls interposed therebetween, Wiring becomes possible.

더욱이, 본 발명에 의한 다층 회로기판은, 기본이 되는 한쪽 면 또는 양면 회로기판을 동일재료로 형성하여, 그들을 적층한 구조이기 때문에, 열팽창에 기인하는 계면을 기점으로 하는 균열이나 박리가 일어나기 어렵고, 따라서, 온도사이클 시험에 대한 신뢰성도 향상된다. Furthermore, since the multilayer circuit board according to the present invention has a structure in which one side or both sides of the circuit board are formed of the same material and are laminated on them, cracking and peeling, starting from an interface due to thermal expansion, are less likely to occur. Therefore, the reliability for the temperature cycle test is also improved.

또한, 한쪽 면 회로기판 만을 사용하여 다층 회로기판을 구성한 실시형태의 경우에는, 배선형성의 유무에 관계 없이 휘어짐이 발생하기 어려워진다는 유익성이 있다.Further, in the embodiment in which the multilayer circuit board is formed using only one side circuit board, there is an advantage that the warpage becomes less likely to occur regardless of the wiring formation.

더욱이, 상기 실시형태에 있어서는, 도전성 범프, 도전성 핀 및 볼은, 다층 회로기판의 가장 바깥쪽에 위치하는 회로기판의 표면에 노출되는 비아 홀의 바로 위에 위치하여 형성되기 때문에, 종래 기술과 같이 솔더 레지스트층을 반드시 형성할 필요가 없어진다. 왜냐하면, 가장 바깥쪽에 위치하는 회로기판의 절연층이, 솔더 레지스트의 역할을 다 하고 있기 때문이다. Further, in the above embodiment, the conductive bumps, the conductive pins and the balls are formed directly over the via holes exposed on the surface of the circuit board located at the outermost side of the multilayer circuit board, so that the solder resist layer as in the prior art. It is not necessary to form a. This is because the outermost insulating layer of the circuit board serves as a solder resist.

(2) 또한, 본 발명의 다층 회로기판은, 적층된 복수의 회로기판으로 된 다층화 기판 중, 가장 바깥쪽에 위치하는 한쪽 회로기판의 표면에는, 비아 홀의 바로 위에 위치하여 그 비아 홀에 전기적으로 접속하는 도전성 범프가 형성되고, 또한 가장 바깥쪽에 위치하는 다른 쪽 회로기판의 개구내에는 도전성 물질이 충전되지 않고, 그 도체회로에 전기적으로 접속되는 도전성 핀 또는 볼이 배설되는 점에 특징이 있다. (2) In addition, the multilayer circuit board of the present invention is located on the surface of one of the multilayered boards of the plurality of stacked circuit boards, which is located on the outermost side, directly above the via hole and electrically connected to the via hole. The conductive bumps are formed, and the conductive pins or balls electrically connected to the conductor circuits are provided without filling the conductive material in the openings of the other circuit board located at the outermost side.

이러한 구성에 의하면, 다층화 기판을 구성하는 한쪽 면 회로기판의 가장 바깥쪽에 위치하는 회로기판의 하나가 충전 비아 홀을 갖지 않는 보강판(reinforcing plate)으로서 기능한다. 왜냐하면, 비아 홀은, 내층의 비아 랜드 보다도 작기 때문에, 비아 형성시의 상태는, 비아 랜드의 주위를 가장 바깥쪽 회로기판의 절연층이 누르고 있는 것이 되기 때문이다. 더욱이, 그와 같은 회로기판에 설치한 개구내에 도전성 핀 또는 볼이 도체회로와 전기적으로 접속하도록 배설되기 때문에, 솔더 레지스트층을 필요로 하지 않는다.According to this structure, one of the circuit boards located at the outermost side of the one-side circuit board constituting the multilayered board functions as a reinforcing plate having no filling via hole. This is because the via hole is smaller than the via land in the inner layer, so that the state at the time of via formation is that the insulating layer of the outermost circuit board is held around the via land. Moreover, since the conductive pins or balls are arranged to electrically connect with the conductor circuits in the openings provided in such circuit boards, no solder resist layer is required.

(3) 본 발명은, 상기(1) 또는 (2)에 기재의 다층 회로기판의 가장 바깥쪽의 회로기판에 형성된 도전성 범프에, LSI 칩 등의 전자부품을 전기적으로 접속하여 된 반도체 장치인 것을 특징으로 한다.(3) The present invention is a semiconductor device in which an electronic component such as an LSI chip is electrically connected to a conductive bump formed on the outermost circuit board of the multilayer circuit board described in (1) or (2) above. It features.

이러한 구성에 의하면, 도전성 범프의 평탄성이 유지되기 때문에, 그 범프와 전자부품과의 사이의 미접속이나 접속불량이 없어진다. According to this structure, since the flatness of the conductive bumps is maintained, there is no disconnection or poor connection between the bumps and the electronic components.

상기 반도체 장치에 있어서, 전자부품을 탑재하는 회로기판에는, 전자부품을 둘러싼 그 주연부에 스티프너가 배치됨과 동시에, 전자부품을 탑재하는 회로기판과 마주 보는 가장 바깥쪽의 회로기판에 형성된 비아 홀 중, 전자부품 탑재위치에 마주 보는 위치에 있는 비아 홀에, 칩 콘덴서가 직접 접속되는 것이 바람직하다. In the above semiconductor device, a stiffener is arranged on the periphery of the circuit board on which the electronic component is mounted, and among the via holes formed in the outermost circuit board facing the circuit board on which the electronic component is mounted, It is preferable that the chip capacitor is directly connected to the via hole at the position facing the electronic component mounting position.

이러한 구성에 의하면, LSI 칩 등의 전자부품과, 칩 콘덴서와이 사이의 거리를 최단화 할 수 있어, 양자 사이의 루프 인덕턴스(loop inductance)를 작게 할 수 있다.According to such a structure, the distance between electronic components, such as an LSI chip, and a chip capacitor can be shortened, and the loop inductance between both can be made small.

(4) 더욱이, 본 발명은, 충전 비아 홀을 전해 도금에 의해 형성한 복수의 한쪽 면 회로기판을 적층 ·일괄 프레스하여 형성한 다층화 기판과, 그 다층화 기판의 가장 바깥쪽에 위치하는 회로기판에 전기적으로 접속된 LSI 칩 등의 전자부품을 포함하여 된 반도체 장치에 있어서, (4) Furthermore, the present invention provides a multilayer board formed by stacking and collectively pressing a plurality of single-sided circuit boards formed by filling electroplating via holes, and a circuit board located at the outermost side of the multilayer board. In a semiconductor device including an electronic component such as an LSI chip connected by

상기 가장 바깥쪽에 위치하는 한쪽 회로기판의 표면에는, 상기 비아 홀의 바로 위에 위치하여 그 비아 홀에 전기적으로 접속하는 도전성 범프가 형성됨과 동시에, 그 도전성 범프에 대해 전자부품이 솔더 볼을 사이에 두고 전기적으로 접속되고, 상기 전자부품이 탑재된 회로기판과 반대쪽에 있는 가장 바깥쪽에 위치하는 회로기판의 표면에는, 상기 전자부품 바로 아래에 있는 비아 홀에 대해 칩 콘덴서가 전기적으로 접속되어 있는 것을 특징으로 한다. On the surface of one of the outermost circuit boards, a conductive bump is formed directly above the via hole and electrically connected to the via hole, and an electronic component is electrically connected to the conductive bump with a solder ball interposed therebetween. The chip capacitor is electrically connected to the via hole directly below the electronic component on the surface of the outermost circuit board opposite to the circuit board on which the electronic component is mounted. .

이러한 구성에 의하면, LSI 등의 전자부품과, 칩 콘덴서와의 사이의 거리를 최단화 할 수 있어, 양자 사이의 루프 인덕턴스를 작게 할 수 있다. According to such a structure, the distance between an electronic component, such as LSI, and a chip capacitor can be shortened, and the loop inductance between both can be made small.

상기 반도체 장치에 있어서는, 전자부품이 탑재된 회로기판의 주연부에는, 회로기판을 구성하는 각 재료의 열팽창률의 차이에 기인하는, 기판 전체의 휘어짐을 방지하기 위한 스티프너가 접착 ·고정되어 있는 것이 바람직한 실시의 형태이다. In the above semiconductor device, it is preferable that a stiffener is attached and fixed to the periphery of the circuit board on which the electronic component is mounted, to prevent warpage of the entire substrate due to the difference in thermal expansion coefficient of each material constituting the circuit board. Embodiment.                 

이 스티프너는, 예를 들면, BT, FR4, FR5와 같은 유리-수지 복합재료나, 동 등의 금속재료로부터 형성되어, 회로기판에 탑재된 전자부품을 둘러싸듯이 배설되는 것이 바람직하다. This stiffener is preferably formed from a glass-resin composite material such as BT, FR4, FR5, or a metal material such as copper, and is disposed so as to surround an electronic component mounted on a circuit board.

(5) 본 발명의 다층 회로기판은, 절연성 경질기재의 한쪽 면 또는 양면에 도체회로를 가지고, 이 절연성 경질기재를 관통하여 상기 도체회로에 이르는 개구에 도전성 물질이 충전되어 된 비아 홀을 갖는 회로기판을 구성단위로서, 그들의 복수를 적층 ·일괄 프레스하여 된 다층화 기판을 코어로 하여, 그 다층화 코어기판의 한쪽 면 또는 양면에 빌드 업 배선층을 형성한 점에 특징이 있다. (5) The multilayer circuit board of the present invention has a circuit having a conductor circuit on one side or both sides of an insulating hard substrate and a via hole filled with a conductive material in an opening through the insulating hard substrate to the conductor circuit. A feature is that a build-up wiring layer is formed on one side or both sides of the multilayered core substrate using the multilayered substrate obtained by laminating and collectively pressing a plurality of them as a structural unit as a core.

상기 빌드 업 배선층을 다층화 코어기판의 양면에 형성하는 한 실시형태에 있어서는, 다층화 코어기판의 양면에 대해, 층간 수지 절연층과 도체회로를 번갈아 적층하여, 각 도체회로 사이가 비아 홀에 의해 전기적으로 접속된 구조로, 빌드 업 배선층의 가장 바깥쪽에 위치하는 한쪽 도체회로의 표면의 적어도 일부를, 각각 도체 패드에 형성하여, 그들의 도체 패드상에 솔더 범프 등의 도전성 범프를 형성하여 전자부품의 접속용 단자 또는 도전성 핀이나 볼에 접속되도록 하여, 가장 바깥쪽에 위치하는 다른 쪽 도체회로의 표면의 적어도 일부를, 도체 패드에 형성하고, 그 도체 패드상에 도전성 핀 또는 볼을 배설하여, 어미기판상의 접속용 구멍(커넥터) 또는 접속용 패드에 접속되도록 구성한다.In one embodiment in which the build-up wiring layer is formed on both sides of the multilayer core board, the interlayer resin insulating layer and the conductor circuit are alternately laminated on both surfaces of the multilayer core board, and the conductive circuit is electrically connected to each other by via holes. In the connected structure, at least a part of the surface of one conductor circuit located at the outermost part of the build-up wiring layer is formed on each of the conductor pads, and conductive bumps such as solder bumps are formed on the conductor pads to connect the electronic components. At least a part of the surface of the other conductor circuit located on the outermost side is formed in the conductor pad so as to be connected to the terminal or the conductive pin or the ball, and the conductive pin or the ball is disposed on the conductor pad to connect to the motherboard. It is comprised so that it may be connected to the hole for a connector (connector), or a connection pad.

상기의 실시형태에 있어서는, 빌드 업 배선층의 가장 바깥쪽에 위치하는 도체회로를 덮어 솔더 레지스트층을 설치하고, 그 솔더 레지스트층에 형성한 개구로부터 노출되는 도체회로의 일부를 각각 도체 패드에 형성하여, 그들의 도체 패드상 에 도전성 범프나, 도전성 핀 또는 볼을 배설함으로써, 전자부품을 탑재하는데 바람직한 팩키지 기판용 다층 회로기판이 형성된다. In the above embodiment, the solder resist layer is provided to cover the conductor circuit located at the outermost part of the build-up wiring layer, and a part of the conductor circuit exposed from the opening formed in the solder resist layer is formed in the conductor pad, respectively. By arranging conductive bumps, conductive pins or balls on these conductor pads, a multilayer circuit board for package substrates suitable for mounting electronic components is formed.

또한, 상기의 실시형태에 있어서는, 빌드 업 배선층의 가장 바깥쪽에 위치하는 도체회로를 덮어 솔더 레지스트층을 설치하고, 그 솔더 레지스트층에 형성한 개구로부터 노출되는 도체회로의 일부를 각각 도체 패드에 형성함으로써, 어미기판용 다층 회로기판으로서 사용되는데 바람직한 형태로 할 수 있다. 이러한 실시형태에 있어서는, 도체 패드상에는, 필요에 따라 팩키지 기판과의 전기적 접속을 행하기 위한 커넥터를 설치하는 것이 바람직하다. In the above embodiment, a solder resist layer is provided to cover the conductor circuit located at the outermost part of the build-up wiring layer, and a part of the conductor circuit exposed from the opening formed in the solder resist layer is formed in the conductor pad, respectively. By doing so, it can be made a preferable form, although it is used as a multilayer circuit board for motherboards. In such an embodiment, it is preferable to provide a connector for conducting electrical connection with the package substrate on the conductor pad as necessary.

마찬가지로, 상기 빌드 업 배선층을 다층화 코어기판의 한쪽 면에 형성하는 실시형태에 있어서는, 빌드 업 배선층의 가장 바깥쪽에 위치하는 한쪽 도체회로 표면의 적어도 일부를, 도체 패드에 형성하고, 그 도체 패드상에 솔더 범프 등의 도전성 범프를 형성하여 전자부품의 접속용 단자 또는 도전성 핀이나 볼에 접속되 도록 하고, 한편, 다층화 코어기판의 빌드 업 배선층이 형성되지 않는 쪽의 도체회로 표면의 적어도 일부를, 도체 패드에 형성하고, 그 도체 패드상에 도전성 핀 또는 볼을 배설하여, 어미기판상의 접속용 구멍(커넥터) 또는 접속용 패드에 접속되도록 구성한다. Similarly, in the embodiment in which the build-up wiring layer is formed on one side of the multilayered core substrate, at least a part of the surface of one conductor circuit positioned on the outermost side of the build-up wiring layer is formed on the conductor pad, and on the conductor pad. A conductive bump such as a solder bump is formed to be connected to a terminal for connecting an electronic component, or to a conductive pin or ball, and at least a part of the surface of the conductor circuit on the side where the build-up wiring layer of the multilayered core board is not formed is formed. It is formed in the pad, the conductive pin or the ball is disposed on the conductor pad, and is configured to be connected to the connection hole (connector) or the connection pad on the motherboard.

상기 각 실시형태와 같은 구성에 의하면, 다층화 코어기판에 관통구멍을 설치하는 것이 불필요해지기 때문에, 랜드 등의 패드 배설의 자유도가 향상된다. 그 결과, 충전 비아 홀을 고밀도로 설치할 수 있고, 이렇게 고밀도화된 비아 홀을 사이에 두고, 외층의 빌드 업 배선층은, 다층화 코어기판내의 도체회로와 충분한 접속을 확보할 수 있게 되어, 고밀도 배선화가 가능해진다. 또한, 다층 코어화 기판내에 있어서도 배선을 한층 고밀도화 하는 것이 가능해진다. According to the same structure as each of the above embodiments, it is unnecessary to provide through holes in the multilayered core substrate, so that the degree of freedom of pad placement such as lands is improved. As a result, the filling via hole can be provided with high density, and the build-up wiring layer of the outer layer can secure sufficient connection with the conductor circuit in the multilayered core substrate, with the via hole thus densified, thereby enabling high density wiring. Become. In addition, the wiring can be further densified even in the multilayer cored substrate.

더욱이, 빌드 업 배선층내에 비아 홀이 고밀도로 설치되고, 이렇게 해서 고밀도화된 비아 홀 중, 가장 바깥쪽에 위치하는 층간 수지 절연층에 형성한 개구로부터 노출되는 도체 패드상에, 도전성 범프나, 도전성 핀 또는 도전성 볼이 배설되기 때문에, 다층 회로기판내의 빌드 업 배선층은, 이러한 도전성 범프, 도전성 핀 또는 도전성 볼을 사이에 두고, LSI 등의 반도체 칩을 포함한 전자부품이나 어미기판에 최단의 배선길이로 접속되어, 고밀도 배선화 및 전자부품의 고밀도 설치화가 가능해진다.Further, via holes are densely provided in the build-up wiring layer, and conductive bumps, conductive pins, or the like are formed on the conductive pads exposed from the openings formed in the outermost interlayer resin insulating layer among the via holes which are thus densified. Since the conductive balls are disposed, the build-up wiring layer in the multilayer circuit board is connected to the electronic component or the mother board including the semiconductor chip such as LSI at the shortest wiring length with the conductive bumps, the conductive pins or the conductive balls interposed therebetween. As a result, high-density wiring and high-density installation of electronic components can be achieved.

상술한 바와 같은 (1)∼(5)에 기재된 다층 회로기판 및 반도체 장치에 있어서, 다층화 기판을 구성하는 양면/한쪽 면 회로기판에 사용되는 절연성 기재는, 반경화 상태의 프리프레그(prepreg)가 아니라, 완전히 경화된 수지재료로부터 형성되는 경질의 절연성 기재로, 이러한 재료를 사용함으로써, 절연성 기재상으로 동박을 가열 프레스에 의해 압착시킬 때에, 프레스압에 의한 절연성 기재의 최종적인 두께의 변동이 없어지기 때문에, 비아 홀의 위치가 어긋나는 것을 최소한도로 억제하여, 비아 랜드 지름을 작게할 수 있다. 따라서 배선 피치를 작게 하여 배선밀도를 향상시킬 수 있다. 또한, 기재의 두께를 실질적으로 일정하게 유지할 수 있기 때문에, 충전 비아 홀 형성용 개구를 레이저 가공에 의해 형성하는 경우에는, 그 레이저 조사조건의 설정이 용이해진다. In the multilayer circuit board and the semiconductor device according to (1) to (5) described above, the insulating substrate used for the double-sided / one-sided circuit board constituting the multilayered board is a prepreg in a semi-cured state. However, by using such a material as a hard insulating substrate formed from a completely cured resin material, there is no variation in the final thickness of the insulating substrate due to the press pressure when the copper foil is pressed by the hot press onto the insulating substrate. Since the position of the via hole is reduced, the via land diameter can be reduced to a minimum and the via land diameter can be reduced. Therefore, wiring density can be improved by making wiring pitch small. Moreover, since the thickness of a base material can be kept substantially constant, when forming the opening for filling via hole formation by laser processing, setting of the laser irradiation conditions becomes easy.

이러한 절연성 수지 기재로서는, 유리천 에폭시 수지기재, 유리천 비스말레 이미드트리아진 수지기재, 유리천 폴리페닐렌에테르 수지기재, 아라미드 부직포-에폭시 수지기재, 아라미드 부직포-폴리이미드 수지기재로부터 선택되는 경질기재가 사용되는 것이 바람직하고, 유리천 에폭시 수지기재가 가장 바람직하다. As such an insulating resin base material, it is hard selected from glass cloth epoxy resin base material, glass cloth bismaleimide triazine resin base material, glass cloth polyphenylene ether resin base material, aramid nonwoven fabric-epoxy resin base material, aramid nonwoven fabric-polyimide resin base material It is preferable that a base material is used, and a glass cloth epoxy resin base material is the most preferable.

또한, 상기 절연성 기재의 두께는, 20∼600 ㎛가 바람직하다. 그 이유는, 절연성을 확보하기 위해서이다. 20 ㎛ 미만의 두께로는, 강도가 저하되어 취급이 어려워짐과 동시에, 전기적 절연성에 대한 신뢰성이 낮아지기 때문이고, 600 ㎛를 초과하면, 미세한 비아 홀 형성용 개구가 어려워짐과 동시에, 기판 그 자체가 두꺼워지기 때문이다. Moreover, as for the thickness of the said insulating base material, 20-600 micrometers is preferable. The reason is to ensure insulation. When the thickness is less than 20 µm, the strength decreases, handling becomes difficult, and reliability of electrical insulation becomes low. When the thickness exceeds 600 µm, the opening for forming fine via holes becomes difficult and the substrate itself. Is thickened.

상기 범위의 두께를 갖는 유리 에폭시 기판상에 형성되는 비아 홀 형성용 개구는, 펄스 에너지가 O.5∼10O mJ, 펄스 폭이 1∼100 μs, 펄스 간격이 O.5 ms 이상, 쇼트수가 1∼5O의 조건으로 조사되는 탄산가스 레이저에 의해 형성되는 것이 바람직하고, 그 개구경은 50∼250 ㎛의 범위인 것이 바람직하다. 그 이유는, 50 ㎛ 미만으로는 개구에 도전성 물질을 충전하기 어려워짐과 동시에, 접속신뢰성이 낮아지기 때문이고, 250 ㎛를 초과하면, 고밀도화가 곤란해지기 때문이다.The via hole forming opening formed on the glass epoxy substrate having the thickness in the above range has a pulse energy of 0.5 to 10 mJ, a pulse width of 1 to 100 µs, a pulse interval of 0.5 ms or more, and a short number of 1 It is preferable that it is formed by the carbon dioxide gas laser irradiated on condition of -50, and it is preferable that the opening diameter is 50-250 micrometers. The reason for this is that it is difficult to fill the opening with a conductive material at less than 50 µm, and the connection reliability is low. When the thickness exceeds 250 µm, it is difficult to increase the density.

이러한 탄산가스 레이저에 의한 개구 형성전에, 절연성 기재의 도체회로 형성면과 반대쪽 면에 수지 필름을 점착시켜, 그 수지 필름상에 레이저조사를 행하는 것이 바람직하다. It is preferable to make a resin film stick to the surface opposite to the conductor circuit formation surface of an insulating base material, and to perform laser irradiation on this resin film before formation of the opening by such a carbon dioxide gas laser.

이 수지 필름은, 비아 홀 형성용 개구내를 데스미어(desmeare) 처리하여, 그 데스미어 처리한 후의 개구내에 전해 도금처리에 의해 금속도금을 충전할 때의 보호마스크로서 기능하고, 또 비아 홀의 금속도금층의 바로 위에 돌기상 도체를 형성하기 위한 인쇄용 마스크로서 기능한다.This resin film functions as a protective mask when the inside of the opening for via hole formation is desmearized and the metal plating is filled by the electroplating process in the opening after the desmear treatment. It functions as a printing mask for forming the protruding conductor directly on the metal plating layer.

상기 수지 필름은, 예를 들면, 점착제층의 두께가 1∼20 ㎛이고, 필름 자체의 두께가 O∼50 ㎛인 PET 필름으로부터 형성되는 것이 바람직하다. It is preferable that the said resin film is formed from the PET film whose thickness of an adhesive layer is 1-20 micrometers, and the thickness of the film itself is 0-50 micrometers, for example.

그 이유는, PET 필름의 두께에 의존하여 후술하는 돌기상 도체의 높이가 결정되기 때문에, 10 ㎛ 미만의 두께로는 돌기상 도체가 지나치게 낮아 접속불량이 되기 쉽고, 반대로 5O ㎛를 초과한 두께로는, 접속계면에서 돌기상 도체가 지나치게 확장되기 때문에, 더 섬세한 패턴의 형성을 할 수 없기 때문이다. The reason for this is that the height of the projecting conductor described later is determined depending on the thickness of the PET film, so that the projecting conductor is too low at a thickness of less than 10 µm, which leads to poor connection, and conversely to a thickness exceeding 50 µm. This is because, because the projecting conductor is excessively expanded at the connection interface, a more delicate pattern cannot be formed.

상기 절연성 기재를 관통하는 개구내부에 충전되는 도전성 물질로서는, 도전성 페이스트나 전해 도금처리에 의해 형성되는 금속도금이 바람직하다. As a conductive material filled in the opening which penetrates the said insulating base material, the metal plating formed by an electrically conductive paste or an electroplating process is preferable.

충전공정을 심플하게 하여, 제조비용을 줄이고 제품 수율을 향상시키기 위해서는 도전성 페이스트의 충전이 적합하지만, 접속 신뢰성면에서는 전해 도금처리에 의해 형성되는 금속도금, 예를 들면, 주석, 은, 솔더, 동/주석, 동/은 등의 금속도금이 바람직하고, 특히 전해동도금이 가장 적합하다.In order to simplify the filling process and reduce the manufacturing cost and improve the product yield, the filling of the conductive paste is suitable. However, in terms of connection reliability, metal plating formed by electroplating, for example, tin, silver, solder, copper, etc. Metal plating, such as / tin and copper / silver, is preferable, and electrolytic copper plating is the most suitable especially.

이와 같이 도전성 물질이 충전된 개구는, 절연성 기재에 형성한 도체회로 끼리를 전기적으로 접속하는 비아 홀을 형성하지만, 본 발명에 의한 팩키지 기판으로서의 다층 회로기판 및 그것을 사용한 반도체 장치의 실시형태에 따라, 적층되는 각 회로기판에 형성되는 비아 홀은, 그 인접하는 비아 홀 사이의 거리가, LSI 칩 등의 전자부품을 탑재하는 쪽에 있는 가장 바깥쪽의 회로기판에 대해서는 가장 작고, 어미기판에 접속되는 쪽에 있는 가장 바깥쪽의 다른 회로기판에 대해서는 가장 크게 되도록 형성되는, 즉, 적층되는 각 회로기판에 형성되는 비아 홀의 배치밀도는, LSI 칩 등의 전자부품을 탑재하는 쪽의 회로기판으로부터 어미기판에 접속되는 쪽의 회로기판에 향함에 따라 작아지도록 형성되는 것이 바람직하고, 이러한 구성에 의하면, 배선의 인회성(引回性)이 향상된다.The opening filled with the conductive material thus forms a via hole for electrically connecting the conductor circuits formed in the insulating substrate, but according to the embodiment of the multilayer circuit board as the package substrate according to the present invention and the semiconductor device using the same, The via holes formed in the stacked circuit boards have a distance between adjacent via holes being the smallest for the outermost circuit board on the side where the electronic component such as the LSI chip is mounted, and connected to the motherboard. The arrangement density of via holes formed in each of the stacked circuit boards, i.e., the largest of the other outermost circuit boards, is connected to the motherboard from the circuit board of the electronic component such as the LSI chip. It is preferable that it is formed so as to be small as it is directed to the circuit board of the side to be formed, and according to this configuration, The Castle (引 回 性) is improved.

상기 절연성 기재의 한쪽 면 또는 양면에 형성되는 도체회로는, 두께가 5∼18 ㎛인 동박을, 반경화 상태가 유지된 수지 접착제층을 사이에 두고 가열 프레스한 후, 적절한 에칭처리를 함으로써 형성되는 것이 바람직하다The conductor circuit formed on one side or both sides of the insulating base is formed by performing an appropriate etching treatment after hot pressing a copper foil having a thickness of 5 to 18 μm with a resin adhesive layer maintained in a semi-cured state therebetween. It is desirable

이러한 가열 프레스는, 적절한 온도 및 가압력하에서 행해지고, 보다 바람직하게는, 감압하에서 행해져, 반경화 상태의 수지 접착제층 만을 경화함으로써, 동박을 절연성 기재에 대해 확실히 접착할 수 있기 때문에, 종래의 프리프레그를 사용한 회로기판에 비해 제조시간이 단축된다. Such a hot press is carried out under an appropriate temperature and pressing force, and more preferably, under reduced pressure, by hardening only the resin adhesive layer in a semi-cured state, the copper foil can be reliably adhered to the insulating base material. The manufacturing time is shortened compared to the used circuit board.

이러한 도체회로가 절연성 기재의 양면에 형성되는 회로기판은, 다층화 기판의 코어로서 사용할 수 있고, 각 비아 홀에 대응한 기판표면에는, 도체회로의 일부로서의 비아 랜드(패드)가, 그 구경이 50∼250 ㎛의 범위로 형성되는 것이 바람직하다.A circuit board in which such a conductor circuit is formed on both sides of an insulating substrate can be used as a core of a multilayer board, and via lands (pads) as part of a conductor circuit have a diameter of 50 on the substrate surface corresponding to each via hole. It is preferable to form in the range of -250 micrometers.

또한, 절연성 기재의 한쪽 면에 도체회로가 형성되는 한쪽 면 회로기판은, 양면 회로기판과 함께 적층되는 회로기판으로서 사용될 뿐 아니라, 한쪽 면 회로기판 만을 적층하여 다층화 기판을 형성할 수도 있다. In addition, the one-sided circuit board on which the conductive circuit is formed on one side of the insulating substrate is not only used as a circuit board laminated with the double-sided circuit board, but also a single-sided circuit board can be laminated to form a multilayer board.

이러한 한쪽 면 회로기판에 있어서는, 충전 비아 홀의 바로 위에 돌기상 도체가 형성되는 것이 바람직하다.In such a single-sided circuit board, it is preferable that a protruding conductor is formed directly on the filling via hole.

상기 돌기상 도체는, 도전성 페이스트나 저융점 금속으로부터 형성되는 것이 바람직하고, 각 회로기판을 적층하여, 일괄해서 가열 프레스하는 공정에 있어서, 도전성 페이스트 또는 저융점 금속이 열변형하기 때문에, 상기 비아 홀내에 충전되는 도전성 물질이나 금속도금층 높이의 격차를 흡수할 수 있고, 또한, 접속불량을 방지하여 접속 신뢰성이 우수한 다층 회로기판을 얻을 수 있다. The protruding conductor is preferably formed from a conductive paste or a low melting point metal, and in the step of laminating each circuit board and heating and pressing them collectively, since the conductive paste or the low melting point metal is thermally deformed, the via hole is used. It is possible to absorb a gap between the height of the conductive material and the metal plating layer filled in the inside, and to prevent connection failure, thereby obtaining a multilayer circuit board having excellent connection reliability.

상기 돌기상 도체는, 비아 홀내에 충전되는 도전성 물질, 예를 들면 도전성 페이스트와 동일한 재료로, 또한 동일한 충전공정에 의해 형성할 수도 있다. The protruding conductor may be formed of the same material as the conductive material filled in the via hole, for example, the conductive paste and by the same filling process.

상기 적층 ·가열 프레스에 의해 형성된 다층화 기판의, 가장 바깥쪽에 위치하는 회로기판 중, LSI 칩 등의 전자부품을 탑재하는 쪽에 있는 회로기판의 표면에, 비아 홀의 바로 위에 위치하여 형성되는 도전성 범프는, 예를 들면, 도트 매트릭스상 또는 그 보다 조금 빗긴 매트릭스상으로 형성된다. The conductive bump formed on the surface of the circuit board on the side where the electronic component such as the LSI chip is mounted on the surface of the multilayer board formed by the lamination / heating press is located directly above the via hole. For example, it is formed in the dot matrix form or the matrix form slightly more combed.

또한, 가장 바깥쪽에 위치하는 회로기판 중, 어미기판에 접속되는 쪽에 있는 다른 회로기판의 표면에, 비아 홀의 바로 위에 위치하여 형성된 도전성 핀 또는 도전성 볼은, 예를 들면, 상기 도전성 범프와 마찬가지로, 도트 매트릭스상 또는 그 보다 조금 빗긴 매트릭스상으로 형성된다. Further, among the circuit boards located on the outermost side, the conductive pins or conductive balls formed on the surface of the other circuit board on the side connected to the mother board, just above the via holes, are, for example, similar to the conductive bumps. It is formed in a matrix form or a matrix shape slightly less than that.

이하, 본 발명의 다층 회로기판 및 그것을 사용한 반도체 장치를 제조하는 방법에 대해서, 첨부도면을 참조로 하여 구체적으로 설명한다. EMBODIMENT OF THE INVENTION Hereinafter, the multilayer circuit board of this invention and the method of manufacturing the semiconductor device using the same are demonstrated concretely with reference to an accompanying drawing.

(A) 적층용 회로기판의 형성(A) Formation of Laminating Circuit Board

(1) 본 발명의 다층 회로기판을 제조하는데 있어서, 그것을 구성하는 기본이 되는 회로기판은, 절연성 기재(10)의 한쪽 면에 동박(12)이 부착된 것을 출발재료로서 사용한다. (1) In manufacturing the multilayer circuit board of the present invention, the circuit board serving as a base for forming the multilayer circuit board is one having a copper foil 12 attached to one surface of the insulating base 10 as a starting material.                 

이 절연성 기재(1O)는, 예를 들면, 유리천 에폭시 수지기재, 유리천 비스말레이미드트리아진 수지기재, 유리천 폴리페닐렌에테르 수지기재, 아라미드 부직포-에폭시 수지기재, 아라미드 부직포-폴리이미드 수지기재로부터 선택되는 경질의 적층기재가 사용될 수 있지만, 유리천 에폭시 수지기재가 가장 바람직하다. This insulating base material 10 is a glass cloth epoxy resin base material, a glass cloth bismaleimide triazine resin base material, a glass cloth polyphenylene ether resin base material, an aramid nonwoven fabric-epoxy resin base material, an aramid nonwoven fabric-polyimide resin, for example. Hard laminate substrates selected from substrates can be used, but glass cloth epoxy resin substrates are most preferred.

상기 절연성 기재(10)의 두께는, 20∼600 ㎛가 바람직하다. 그 이유는, 20 ㎛ 미만의 두께로는, 강도가 저하되어 취급이 어려워짐과 동시에, 전기적 절연성에 대한 신뢰성이 낮아지고, 600 ㎛를 초과하는 두께로는 미세한 비아 홀의 형성 및 도전성 페이스트의 충전이 어려워짐과 동시에, 기판 그 자체가 두꺼워지기 때문이다.As for the thickness of the said insulating base material 10, 20-600 micrometers is preferable. The reason for this is that the thickness of less than 20 μm decreases the strength and makes handling difficult, while the reliability of electrical insulation is low, and the thickness of more than 600 μm results in the formation of fine via holes and the filling of the conductive paste. This is because the substrate itself becomes thick while being difficult.

또한 동박(12)의 두께는, 5∼18 ㎛가 바람직하다. 그 이유는, 후술하는 바와 같은 레이저가공을 사용하여, 절연성 기재에 비아 홀 형성용 개구를 형성할 때에, 지나치게 얇으면 관통되어 버리기 때문이고, 반대로 지나치게 두꺼우면 에칭에 의해, 미세한 선폭의 도체회로 패턴을 형성하기 어렵기 때문이다. Moreover, as for the thickness of the copper foil 12, 5-18 micrometers is preferable. The reason for this is that when the opening for forming the via hole is formed in the insulating substrate using laser processing as described later, it is penetrated if it is too thin. On the contrary, if it is too thick, the conductor circuit pattern having a fine line width is formed by etching. This is because it is difficult to form.

상기 절연성 기재(10) 및 동박(12)으로서는, 특히, 에폭시 수지를 유리직물(glass cloth)에 함침시켜 B 스테이지로 한 프리프레그와, 동박을 적층하여 가열 프레스함으로써 얻어지는 한쪽 면 동장 적층판을 사용하는 것이 바람직하다. 그 이유는, 동박(12)이 후술하는 바와 같이 에칭된 후의 취급중에, 배선 패턴이나 비아 홀의 위치가 어긋나지 않아, 위치 정밀도가 우수하기 때문이다.As the insulating base material 10 and the copper foil 12, in particular, a prepreg made by impregnating an epoxy resin in a glass cloth to form a B stage, and a one-side copper clad laminate obtained by laminating and heating a copper foil, are used. It is preferable. This is because the position of the wiring pattern and the via hole do not shift during handling after the copper foil 12 is etched as described later, and the positional accuracy is excellent.

(2) 다음에, 양면에 도체회로가 형성된 회로기판을 제조하는 경우에는, 이러한 절연성 기재(10)의 동박(12)이 부착된 표면과 반대쪽 표면에, 보호 필름(14)을 부착 한다(도5(a)참조). (2) Next, when manufacturing the circuit board with the conductor circuit formed on both surfaces, the protective film 14 is affixed on the surface opposite to the surface to which the copper foil 12 of this insulating base material 10 was attached (FIG. 5 (a)).

이 보호 필름(14)은, 후술하는 돌기상 도체를 형성하는 도전성 페이스트의 인쇄용 마스크로서 사용되고, 예를 들면, 표면에 점착층을 설치한 폴리에틸렌테레프탈레이트(PET) 필름이 사용될 수 있다.This protective film 14 is used as a mask for printing a conductive paste for forming a projection conductor described later. For example, a polyethylene terephthalate (PET) film having an adhesive layer formed on its surface can be used.

상기 PET 필름(14)은, 점착제층의 두께가 1∼20 ㎛, 필름 자체의 두께가 10∼50 ㎛인 것이 사용된다. As for the said PET film 14, the thing whose thickness of an adhesive layer is 1-20 micrometers and the thickness of the film itself is 10-50 micrometers is used.

(3) 이어서, 절연성 기재(10)상에 부착된 PET 필름(14)상으로부터 탄산가스 레이저조사를 행하고, PET 필름(14)을 관통하여, 절연성 기재(10)의 표면으로부터 동박(12)(또는 도체회로 패턴)에 이르는 개구(16)를 형성한다(도5(b)참조).(3) Next, carbon dioxide laser irradiation is carried out from the PET film 14 attached on the insulating base 10, and penetrates the PET film 14, and the copper foil 12 (from the surface of the insulating base 10) ( Or an opening 16 leading to a conductor circuit pattern) (see Fig. 5 (b)).

이 레이저 가공은, 펄스 발진형 탄산가스 레이저 가공장치에 의해 행해지고, 그 가공조건은, 펄스 에너지가 O.5∼10O mJ, 펄스 폭이 1∼100 μs, 펄스 간격이 0.5 ms 이상, 쇼트수가 1∼50의 범위내인 것이 바람직하다. The laser processing is performed by a pulse oscillation type carbon dioxide laser processing apparatus, and the processing conditions include a pulse energy of 0.5 to 10 mJ, a pulse width of 1 to 100 µs, a pulse interval of 0.5 ms or more, and a short count of 1 It is preferable to exist in the range of -50.

이러한 가공조건하에서 형성될 수 있는 비아 구경은, 50∼250 ㎛인 것이 바람직하다. The via aperture that can be formed under such processing conditions is preferably 50 to 250 µm.

(4) 상기 (3)의 공정에서 형성된 개구(16)의 측면 및 저면에 잔류하는 수지잔재(resin residue)를 제거하기 위해, 데스미어처리를 행한다.(4) A desmear treatment is performed to remove resin residues remaining on the side and bottom of the opening 16 formed in the step (3).

이 데스미어처리는, 산소 플라즈마 방전처리, 코로나 방전처리, 자외선 레이저처리 또는 엑시머 레이저처리 등에 의해 행해진다. 특히, 개구내에 자외선 레이저 또는 엑시머 레이저를 조사함으로써 데스미어 처리하는 것이, 접속신뢰성 확보의 관점에서 바람직하다. This desmear treatment is performed by oxygen plasma discharge treatment, corona discharge treatment, ultraviolet laser treatment or excimer laser treatment. In particular, it is preferable to perform a desmear treatment by irradiating an ultraviolet laser or an excimer laser into the opening from the viewpoint of securing connection reliability.                 

이 데스미어처리를, 예를 들면, YAG 제3고조파를 사용한 자외선 레이저 조사에 의해 행하는 경우의 레이저 조사조건은, 발신 주파수가 3∼15 KHz, 펄스 에너지가 0.1∼5 mJ, 쇼트수가 5∼30의 범위가 바람직하다. Laser irradiation conditions in the case of performing this desmear treatment by, for example, ultraviolet laser irradiation using the third harmonic of YAG, have a transmission frequency of 3 to 15 KHz, a pulse energy of 0.1 to 5 mJ, and a short number of 5 to 30. The range of is preferable.

(5) 다음에, 데스미어처리된 기판에 대해, 이하와 같은 조건으로 동박(12)을 도금리드하는 전해 동도금처리를 행하고, 개구(16)내에 전해 동도금(18)을 충전하여, 충전 비아 홀(20)을 형성한다(도5(c)참조). 이 도금 처리에 의해, 개구(16)의 상부에 후술하는 도전성 페이스트(22)를 충전하는 약간의 빈틈을 남기고 전해 동도금(18)이 충전된다. (5) Next, the desmeared substrate is subjected to an electrolytic copper plating process for plating the copper foil 12 under the following conditions, and the electrolytic copper plating 18 is filled in the opening 16 to fill the via vias. (20) is formed (see Fig. 5 (c)). By this plating process, the electrolytic copper plating 18 is filled in the upper part of the opening 16, leaving some gap which fills the electrically conductive paste 22 mentioned later.

[전해 동도금 수용액][Electrolytic Copper Plating Solution]

황산동 ·5수화물 : 65 g/lCopper sulfate, pentahydrate: 65 g / l

레벨링제(아토텍제, HL) : 2O ml/lLeveling agent (manufactured by Atotech, HL): 2O ml / l

황산 : 220 g/lSulfuric acid: 220 g / l

광택제(아토텍제, UV) : 0.5 ml/lPolishing agent (Atotech, UV): 0.5 ml / l

염소이온 : 40 ppmChlorine Ion: 40 ppm

[전해 도금 조건][Electroplating Condition]

버블링 : 3.0ℓ/분Bubbling: 3.0ℓ / min

전류밀도 : O.5 A/dm2 Current density: O.5 A / dm 2

설정 전류값 : 0.18 ASet current value: 0.18 A

도금시간: : 130분 Plating time: 130 minutes                 

(6) 상기 (5)에서 전해 동도금(18)이 충전되지 않은 개구(16)의 빈틈 또는 패인 부분에 대해, 보호 필름(14)을 인쇄용 마스크로서 도전성 페이스트(22)를 충전하여, 절연성 기재(10)의 표면으로부터 보호 필름(14)의 두께에 상당하는 만큼 돌출된 도체부분(24)(이하, 「돌기상 도체」라고 한다)을 형성한다(도5(d)참조). (6) In the above-mentioned (5), the conductive paste 22 is filled with the protective film 14 as a mask for printing on the gaps or indentations of the openings 16 in which the electrolytic copper plating 18 is not filled. A conductor portion 24 (hereinafter referred to as a "projection conductor") that protrudes from the surface of the surface 10 by the thickness of the protective film 14 is formed (see Fig. 5 (d)).

(7) 이어서, 돌기상 도체(24)를 포함한 절연성 기재(10)의 표면에 접착제층(26)을 형성한다(도5(e)참조). 이 접착제(26)는 반경화 상태, 즉 B 스테이지의 접착제로, 도체회로 패턴이 형성되어야 할 동박을 접착하기 위한 것으로, 예를 들면, 에폭시 수지 와니스(varnish)가 사용되고, 그 층두께는 10∼50 ㎛의 범위가 바람직하다. (7) Next, the adhesive bond layer 26 is formed in the surface of the insulating base material 10 including the protrusion conductor 24 (refer FIG. 5 (e)). This adhesive 26 is a semi-hardened state, that is, an adhesive of a B stage, for bonding copper foil to which a conductor circuit pattern should be formed, for example, an epoxy resin varnish is used, and the layer thickness is 10-. The range of 50 micrometers is preferable.

(8) 상기 (7)의 공정에서 접착제층(26)을 설치한 절연성 기재(10)의 표면에, 동박(28)을 가열 프레스에 의해 압착하여, 접착제층(26)을 경화시킨다(도5(f)참조). (8) The copper foil 28 is crimped | bonded by the heat press to the surface of the insulating base material 10 which provided the adhesive bond layer 26 at the process of said (7), and hardens the adhesive bond layer 26 (FIG. 5). (f)).

그 때, 동박(28)은 경화한 접착제층(26)을 사이에 두고 절연성 기재(10)에 접착되어, 돌기상 도체(24)와 동박(28)이 전기적으로 접속된다. 이 동박(28)의 두께는, 5∼18 ㎛가 바람직하다. In that case, the copper foil 28 is adhere | attached to the insulating base material 10 through the hardened adhesive bond layer 26, and the protrusion conductor 24 and the copper foil 28 are electrically connected. As for the thickness of this copper foil 28, 5-18 micrometers is preferable.

(9) 이어서, 절연성 기재(10)의 양면에 부착된 동박(12) 및 (28)상에, 각각 에칭 보호 필름을 부착하고, 소정의 회로패턴의 마스크로 피복한 후, 에칭처리를 행하여, 비아 랜드를 포함한 도체회로 패턴(30) 및 (32)를 형성한다(도5(g)참조).(9) Next, on the copper foils 12 and 28 attached to both surfaces of the insulating base material 10, an etching protection film was affixed, respectively, coat | covered with the mask of a predetermined circuit pattern, and an etching process is performed, Conductor circuit patterns 30 and 32 including via lands are formed (see Fig. 5 (g)).

이 처리공정에 있어서는, 먼저, 동박(12) 및 (28)의 표면에 감광성 드라이 필름 레지스트를 부착한 후, 소정의 회로패턴을 따라 노광, 현상 처리하여 에칭레지스트를 형성하고, 에칭레지스트 비형성부분의 금속층을 에칭하여, 비아 랜드를 포함한 도체회로 패턴(30) 및 (32)를 형성한다. In this treatment step, first, a photosensitive dry film resist is attached to the surfaces of the copper foils 12 and 28, and then exposed and developed along a predetermined circuit pattern to form an etching resist to form an etching resist non-forming portion. The metal layer is etched to form conductor circuit patterns 30 and 32 including via lands.

에칭액으로서는, 황산-과산화수소, 과황산염, 염화제2동, 염화제2철의 수용액으로부터 선택되는 적어도 1종의 수용액이 바람직하다.As the etching solution, at least one aqueous solution selected from aqueous solutions of sulfuric acid-hydrogen peroxide, persulfate, cupric chloride and ferric chloride is preferable.

상기 동박(12) 및 (28)을 에칭하여 도체회로(30) 및 (32)를 형성하는 전처리로서, 더 섬세한 패턴을 형성하기 쉽게 하기 위해, 미리 동박의 표면 전면을 에칭하여 두께를 1∼10 ㎛, 보다 바람직하게는 2∼8 ㎛ 정도까지 얇게 할 수 있다.As a pretreatment for etching the copper foils 12 and 28 to form the conductor circuits 30 and 32, in order to easily form a more delicate pattern, the entire surface of the copper foil is etched in advance so as to have a thickness of 1 to 10. The thickness can be made thinner, more preferably about 2 to 8 mu m.

도체회로의 일부로서의 비아 랜드는, 그 내경이 비아 홀 구경과 거의 동일하지만, 그 외경은 50∼250 ㎛의 범위로 형성되는 것이 바람직하다.The via land as part of the conductor circuit has an inner diameter almost equal to the via hole diameter, but the outer diameter is preferably formed in the range of 50 to 250 m.

(10) 다음에, 상기 (8)의 공정에서 형성한 도체회로(30) 및 (32)의 표면을, 필요에 따라 조화처리하여(조화층(roughened layer)의 표시는 생략한다), 양면 회로기판(34)을 형성한다. (10) Next, the surfaces of the conductor circuits 30 and 32 formed in the above step (8) are roughened as necessary (the display of the roughened layer is omitted). The substrate 34 is formed.

이 조화처리는, 다층화할 때에 접착제층과의 밀착성을 개선하여, 박리(데라미네이션)를 방지하기 위함이다. This roughening process is for improving adhesiveness with an adhesive bond layer at the time of multilayering, and preventing peeling (delamination).

조화처리 방법으로서는, 예를 들면, 소프트 에칭처리나, 흑화(산화)-환원처리, 동-니켈-인으로 된 바늘상 합금도금(에바라 유지라이트제: 상품명 인터플레이트)의 형성, 멕크사제의 상품명 「멕크에치본드(MecEtchbond)」라는 에칭액에 의한 표면조화가 있다. As the roughening method, for example, soft etching treatment, blackening (oxidation) -reduction treatment, formation of a needle-like alloy plating (copper nickel-phosphor: trade name interplate) made of copper-nickel-phosphor, There is surface roughening by etching liquid of a brand name "MecEtchbond".

이 실시형태에 있어서는, 상기 조화층의 형성은, 에칭액을 사용하여 형성되는 것이 바람직하고, 예를 들면, 도체회로의 표면을 제2동착체와 유기산의 혼합수용액으로부터 에칭액을 사용하여 에칭처리함으로써 형성할 수 있다. 이러한 에칭액은, 스프레이나 버블링 등의 산소공존 조건하에서, 동도체회로 패턴을 용해시킬 수 있고, 반응은, 다음과 같이 진행하는 것으로 추정된다. In this embodiment, it is preferable that the roughening layer is formed by using an etching solution. For example, the surface of the conductor circuit is formed by etching using a etching solution from a mixed aqueous solution of a second complex and an organic acid. can do. Such etching liquid can dissolve a copper conductor circuit pattern under oxygen coexistence conditions, such as spraying and bubbling, and it is estimated that reaction advances as follows.

Cu + Cu (II) An → 2Cu (I) An/2 Cu + Cu (II) A n → 2 Cu (I) A n / 2

2Cu (I) An/2 + n/4O2 + nAH (에어레이션)2Cu (I) A n / 2 + n / 4O 2 + nAH (Aeration)

→ 2Cu (Ⅱ) An + n/2H2O ¡Æ 2Cu (II) A n + n / 2H 2 O

식중, A는 착화제(킬레이트제로서 작용), n은 배위수를 나타낸다.Wherein A represents a complexing agent (acting as a chelating agent) and n represents a coordination number.

상기 식에 나타내어지는 바와 같이, 발생한 제1동착체는, 산의 작용으로 용해되고, 산소와 결합하여 제2동착체로 되어, 다시 동의 산화에 기여한다. 본 발명에 있어서 사용되는 제2동착체는, 아졸류의 제2동착체가 좋다. 이 유기산-제2동착체로 된 에칭액은, 아졸류의 제2동착체 및 유기산(필요에 따라 할로겐이온)을, 물에 용해하여 조제할 수 있다.As shown in the above formula, the generated first complex is dissolved by the action of an acid, combines with oxygen to form a second complex, and further contributes to copper oxidation. The second complex used in the present invention is preferably an azole second complex. The etching liquid which consists of this organic acid-second copper complex can melt | dissolve the 2nd complex of azoles and organic acid (halogen ion as needed) in water, and can prepare it.

이러한 에칭액은, 예를 들면, 이미다졸동(II)착체 10중량부, 글리콜산 7중량부, 염화칼륨 5중량부를 혼합한 수용액으로부터 형성된다. Such etching liquid is formed from the aqueous solution which mixed 10 weight part of imidazole copper (II) complexes, 7 weight part of glycolic acids, and 5 weight part of potassium chloride, for example.

본 발명의 다층 회로기판을 구성하는 양면 회로기판은, 상기(1)∼(10)의 공정에 따라 제조된다.The double-sided circuit board constituting the multilayer circuit board of the present invention is manufactured according to the process (1) to (10) above.

(11) 다음에, 이러한 양면 회로기판의 표면이나 이면에 대해 각각 적층되는 한쪽 면 회로기판의 제조시에, 먼저, 절연성 기재(10)의 한쪽 면에 부착된 동박(12)(도6(a)참조)상에, 에칭 보호필름을 부착하고, 소정의 회로패턴의 마스크로 피복한 후, 에칭처리를 행하여, 비아 랜드를 포함한 도체회로 패턴(40)를 형성한다(도6(b)참조).(11) Next, at the time of manufacturing the one-sided circuit board laminated on the surface or the back surface of the double-sided circuit board, first, the copper foil 12 attached to one side of the insulating base 10 (Fig. 6 (a) After attaching the etching protection film on the substrate and coating it with a mask having a predetermined circuit pattern, the etching process is performed to form the conductor circuit pattern 40 including the via land (see Fig. 6 (b)). .

이 처리공정에 있어서는, 먼저, 동박(12)의 표면에 감광성 드라이필름 레지스트를 부착한 후, 소정의 회로패턴을 따라 노광, 현상처리하여 에칭 레지스트를 형성하고, 에칭레지스트 비형성부분의 금속층을 에칭하여, 비아 랜드를 포함한 도체회로 패턴(40)을 형성한다. In this treatment step, first, a photosensitive dry film resist is attached to the surface of the copper foil 12, and then exposed and developed along a predetermined circuit pattern to form an etching resist, and the metal layer of the non-etched resist forming portion is etched. Thus, the conductor circuit pattern 40 including the via land is formed.

에칭액으로서는, 황산-과산화수소, 과황산염, 염화제2동, 염화제2철의 수용액으로부터 선택되는 적어도 1종의 수용액이 바람직하다. As the etching solution, at least one aqueous solution selected from aqueous solutions of sulfuric acid-hydrogen peroxide, persulfate, cupric chloride and ferric chloride is preferable.

상기 동박(12)을 에칭하여 도체회로(40)를 형성하는 전처리로서, 더 섬세한 패턴을 형성하기 쉽게 하기 위해, 미리 동박의 표면 전면을 에칭하여 두께를 1∼10 ㎛, 보다 바람직하게는 2∼8 ㎛ 정도까지 얇게 할 수 있다. As a pretreatment for etching the copper foil 12 to form the conductor circuit 40, in order to easily form a more delicate pattern, the entire surface of the copper foil is etched in advance to have a thickness of 1 to 10 µm, more preferably 2 to It can be thinned to about 8 micrometers.

(12) 절연성 기재(10)의 한쪽 면에 도체회로(40)를 형성한 후, 상기(2)∼(6)의 공정에 따른 처리를 행하고, 그 후, PET 필름(14)을 절연성 기재(10)의 표면으로부터 박리시킨다(도6(c)∼도6(e)참조). (12) After the conductor circuit 40 is formed on one surface of the insulating base 10, the process according to the above steps (2) to (6) is performed, and then the PET film 14 is placed on the insulating base ( It peels from the surface of 10 (refer FIG. 6 (c)-FIG. 6 (e)).

상기(6)의 공정에 따라 형성한 돌기상 도체(44)(양면 회로기판의 돌기상 도체(24)와 구별하기 위해 부호(44)로 나타낸다)의 절연성 기재(10)의 표면으로부터의 돌출 높이는, 보호 필름(14)의 두께와 거의 비슷하게, 5∼30 ㎛의 범위가 바람직하다. The protruding height from the surface of the insulating base 10 of the protruding conductor 44 (indicated by the reference numeral 44 to distinguish it from the protruding conductor 24 of the double-sided circuit board) formed in accordance with the step (6) is Almost similar to the thickness of the protective film 14, the range of 5-30 micrometers is preferable.

그 이유는, 5 ㎛ 미만으로는, 접속불량을 초래하기 쉽고, 30 ㎛를 초과하면 저항값이 높아짐과 동시에, 가열 프레스공정에 있어서 돌기상 도체(24)가 열변형했을 때에, 절연성 기판의 표면을 따라 지나치게 확산되기 때문에, 더 섬세한 패턴을 형성할 수 없게 되기 때문이다. The reason is that if the thickness is less than 5 m, it is easy to cause a connection failure, and if the thickness exceeds 30 m, the resistance value increases, and when the protrusion conductor 24 is thermally deformed in the hot pressing step, the surface of the insulating substrate It is because it spreads too much along, and it becomes impossible to form a more delicate pattern.                 

또한, 상기 돌기상 도체(44)는, 프레큐어(precure)되는 것이 바람직하다. 그 이유는, 돌기상 도체(44)는 반경화 상태라도 딱딱하여, 적층 프레스 단계에서 접착제층이 연화되기 전에, 적층되는 다른 회로기판의 도체회로(도체 패드)와 전기적 접촉이 가능해지기 때문이다.Moreover, it is preferable that the said projection conductor 44 is precure. The reason is that the projecting conductor 44 is hard even in the semi-cured state, so that electrical contact with the conductor circuits (conductor pads) of other circuit boards to be laminated becomes possible before the adhesive layer softens in the lamination press step.

이러한 돌기상 도체(44)는, 가열 프레스시에 변형하여 접촉면적이 증대되기 때문에, 도통저항(electrical resistance)을 낮게 할 수 있고, 또한 돌기상 도체(44)의 높이의 격차가 시정된다. Since the protruding conductor 44 deforms at the time of hot pressing to increase the contact area, the electrical resistance can be lowered, and the height difference of the protruding conductor 44 is corrected.

(13) 이어서, 절연성 기재(10)의 돌기상 도체(44)를 포함한 표면에 수지 접착제(46)를 도포한다(도6(f)참조). (13) Next, the resin adhesive 46 is apply | coated to the surface containing the protrusion conductor 44 of the insulating base material 10 (refer FIG. 6 (f)).

이러한 수지 접착제는, 예를 들면, 절연성 기재(10)의 돌기상 도체(44)를 포함한 표면 전체 또는 돌기상 도체(44)를 포함하지 않는 표면에 도포되어, 건조화된 상태의 미경화 수지로 된 접착제층으로서 형성된다. 이 접착제층은, 취급이 용이해지기 때문에, 프레큐어 해 두는 것이 바람직하고, 그 두께는, 5∼50 ㎛의 범위가 바람직하다.Such a resin adhesive is applied to the entire surface including the protruding conductor 44 of the insulating base 10 or the surface not including the protruding conductor 44, and is made of an uncured resin in a dried state. It is formed as an adhesive layer. Since this adhesive bond layer becomes easy to handle, it is preferable to precure, and the thickness has the preferable range of 5-50 micrometers.

상기 접착제층(46)은, 유기계 접착제로 된 것이 바람직하고, 유기계 접착제로서는, 에폭시 수지, 폴리이미드 수지, 열경화형 폴리페놀렌에테르(PPE), 에폭시 수지와 열가소성 수지와의 복합 수지, 에폭시 수지와 실리콘 수지와의 복합 수지, BT 레진으로부터 선택되는 1종 이상의 수지인 것이 바람직하다. The adhesive layer 46 is preferably an organic adhesive, and as the organic adhesive, an epoxy resin, a polyimide resin, a thermosetting polyphenolene ether (PPE), a composite resin of an epoxy resin and a thermoplastic resin, an epoxy resin, It is preferable that it is 1 or more types of resin chosen from composite resin with BT resin, and BT resin.

유기계 접착제인 미경화 수지의 도포방법은, 커튼 코팅기, 스핀 코팅기, 롤 코팅기, 스프레이 코팅기, 스크린인쇄 등을 사용할 수 있다. 또한, 접착제층의 형 성은, 접착제 시트를 라미네이트함으로써 할 수도 있다. As a coating method of the uncured resin which is an organic adhesive, a curtain coater, a spin coater, a roll coater, a spray coater, screen printing, etc. can be used. In addition, formation of an adhesive bond layer can also be carried out by laminating an adhesive sheet.

상기 한쪽 면 회로기판(50)은, 절연성 기재(10)의 한쪽 표면에 도체회로(40)를 가지고, 다른 쪽 표면에는 도전성 페이스트의 일부가 노출되어 형성되는 돌기상 도체(44)를 가지며, 더욱이 돌기상 도체(44)를 포함한 절연성 기재(10)의 표면에 접착제층(46)을 가져 형성되고, 그들의 여러 장이 서로 적층 접착되거나, 미리 제조된 양면 회로기판(34)에 적층 접착되어, 다층화 기판(60)이 형성되지만, 수지 접착제(46)는 이러한 적층단계에서 사용되는 것이 바람직하다. The one side circuit board 50 has a conductor circuit 40 on one surface of the insulating base 10, and a protrusion conductor 44 formed on the other surface by exposing a part of the conductive paste. The adhesive layer 46 is formed on the surface of the insulating substrate 10 including the protruding conductor 44, and several sheets thereof are laminated or bonded to each other, or laminated and bonded to a pre-fabricated double-sided circuit board 34 to form a multilayered substrate. Although 60 is formed, the resin adhesive 46 is preferably used in this lamination step.

(B) 다층화 기판의 제작(B) Fabrication of Multilayered Substrate

상기(A)의 각 처리공정에 따라 제조된 양면 회로기판(34)의 양면에, 3장의 한쪽 면 회로기판(50, 52) 및 (54)가 적층되어 된 4층기판이, 가열온도 150∼200℃, 가압력 1 M∼4 MPa의 조건하에서, 1도의 프레스성형에 의해 일체화되어 다층화 기판(60)이 형성된다(도7 참조).The four-layer substrate in which three single-sided circuit boards 50, 52 and 54 are laminated on both surfaces of the double-sided circuit board 34 manufactured in accordance with the above-described processing steps (A) has a heating temperature of 150 to Under the conditions of 200 DEG C and a pressing force of 1 M to 4 MPa, the multilayered substrate 60 is formed by being integrated by 1 degree press molding (see Fig. 7).

상기와 같은 조건하에서, 가압과 동시에 가열함으로써, 각 한쪽 면 회로기판의 접착제층(46)이 경화되어, 인접하는 한쪽 면 회로기판과의 사이에서 강고한 접착이 행해진다. 또한, 가열 프레스로서는, 진공 열 프레스를 사용하는 것이 바람직하다.Under the conditions described above, by heating simultaneously with the pressurization, the adhesive layer 46 of each side circuit board is cured, and firm adhesion is performed between adjacent side circuit boards. Moreover, as a hot press, it is preferable to use a vacuum hot press.

상술한 실시의 형태로는, 1층의 양면 회로기판과 3층의 한쪽 면 회로기판을 사용하여 4층으로 다층화 했지만, 5층 또는 6층을 초과하는 다층화에도 적용할 수 있다. In the above-described embodiment, although multilayered into four layers using a single-sided double-sided circuit board and a three-sided one-sided circuit board, the present invention can also be applied to multilayers having more than five layers or six layers.

(C) 도전성 범프나, 도전성 핀, 도전성 볼의 배설 (C) Exclusion of electroconductive bump, electroconductive pin, electroconductive ball                 

상기 (B)의 각 처리공정에 따라 형성된 다층화된 회로기판 중, 가장 바깥쪽에 위치하는 회로기판에 도전성 범프를 설치하여, LSI 칩 등의 전자부품을 직접 탑재하도록 하고, 또한 가장 바깥쪽에 위치하는 다른 쪽 회로기판에 도전성 핀 또는 도전성 볼을 배설하여, 어미기판상의 접속용 단자(커넥터) 또는 도전성 볼에 직접적으로 접속할 수 있는 팩키지 기판으로서 구성한다. Among the multilayered circuit boards formed in accordance with the above-described processing steps (B), conductive bumps are provided on the outermost circuit boards to directly mount electronic components such as LSI chips, and other outermost circuit boards are provided. Conductive pins or conductive balls are disposed on the circuit board, and a package board can be directly connected to a connection terminal (connector) or a conductive ball on the mother board.

예를 들면, 도7에 나타내는 바와 같은 다층화 기판(60)은, 가장 바깥쪽에 위치하는 회로기판(50) 및 (54)의 도체회로(40)가 각각 바깥쪽에 노출된 구조로, 이러한 다층화 기판의 경우에는, 각각의 도체회로(40)상에 비아 홀 바로 위에 위치한 적절한 솔더 패드부를 설치하여, 이들 솔더 패드부상에 적절한 솔더체를 공급하여 도전성 범프(62)를 형성하거나, 도전성 핀(64) 또는 도전성 볼(66)을 배설하도록 구성한다. For example, the multilayered substrate 60 as shown in FIG. 7 has a structure in which the conductor circuits 40 of the circuit boards 50 and 54 located at the outermost side are exposed to the outside, respectively. In this case, an appropriate solder pad portion located directly above the via hole is provided on each of the conductor circuits 40, and an appropriate solder body is supplied onto these solder pad portions to form the conductive bumps 62, or the conductive pins 64 or It is comprised so that the electroconductive ball 66 may be arrange | positioned.

또한, 도전성 범프(62)를 형성하는 솔더체로서는, 융점이 비교적 낮은 주석/납 솔더(융점 183℃)나 주석/은 솔더(융점 220℃)를 사용하고, 도전성 핀(64)이나 도전성 볼(66)을 접속하는 솔더체로서는, 융점이 230℃∼270℃로 비교적 융점이 높은 주석/안티몬 솔더, 주석/은 솔더, 주석/은/동 솔더를 사용하는 것이 바람직하다. As the solder body for forming the conductive bumps 62, a tin / lead solder (melting point of 183 ° C) and a tin / silver solder (melting point of 220 ° C) having a relatively low melting point are used, and the conductive pin 64 or the conductive ball ( As the solder body connecting 66), it is preferable to use tin / antimony solder, tin / silver solder, tin / silver / copper solder having a relatively high melting point of 230 ° C to 270 ° C.

또한, 도8에 나타내는 바와 같은 4장의 한쪽 면 회로기판(70, 72, 74) 및 (76)이 순서대로 적층되어 된 4층기판을, 적절한 가열, 가압조건하에서, 1도의 프레스성형에 의해 일체화한 다층화 기판(80)을 사용하는 경우에는, 가장 바깥쪽에 위치하는 한쪽 회로기판(70)은, 그 비아 홀의 바로 아래에 있는 돌기상 도체가 용융되어 절연성 기재(10)의 표면상에 거의 원형의 도체 패드를 형성하고, 다른 쪽 회로기판(76)은, 그 도체회로(40)의 비아 홀 바로 윗부분이 도체 패드에 형성된 구조가 된다. In addition, a four-layer substrate in which four single-sided circuit boards 70, 72, 74 and 76 are stacked in this order as shown in Fig. 8 is integrated by one-degree press molding under suitable heating and pressing conditions. In the case where one multilayer board 80 is used, the outermost circuit board 70 has a substantially circular shape on the surface of the insulating substrate 10 by melting the protruding conductor immediately below the via hole. The conductor pad is formed, and the other circuit board 76 has a structure in which a portion directly above the via hole of the conductor circuit 40 is formed in the conductor pad.

이러한 다층화 기판(80)의 경우에는, 최하층의 회로기판(70)은, 그 비아 홀 바로 아래의 도체 패드상에, 도전성 핀(64) 또는 도전성 볼(66)이 접속되어, 어미기판(도시를 생략했다)의 접속용 단자 또는 솔더 볼에 접속되도록 되어 있고, 또한 최상층의 회로기판(76)은, 그 도체회로(40)의 일부에 형성한 도체 패드상에 도전성 범프(62)가 형성되어, LSI 칩 등의 전자부품(82)의 솔더 볼(84)에 접속되 도록 구성된다. In the case of such a multilayered substrate 80, the lowermost circuit board 70 has conductive pins 64 or conductive balls 66 connected to the conductor pads immediately below the via holes, and the mother substrate (not shown). Conductive bumps 62 are formed on the conductor pads formed on a part of the conductor circuit 40, and the circuit board 76 of the uppermost layer is connected to a terminal for connection or a solder ball. It is comprised so that it may be connected to the solder ball 84 of electronic components 82, such as an LSI chip.

도8에 있어서 파선으로 나타내는 바와 같이, 가장 바깥쪽의 회로기판(70) 및 (76)의 표면에 솔더 레지스트층(83)을 형성하더라도 좋다. 이 경우, 솔더 레지스트 조성물을 도포하여, 그 도막을 건조한 후, 이 도막에, 개구부를 묘사한 포토 마스크필름을 놓고, 노광, 현상처리함으로써, 도체회로(40)중, 솔더 패드부분을 노출시킨 개구를 형성하여, 그 노출된 솔더 패드부분에, 도전성 범프(62), 도전성 핀(64) 또는 도전성 볼(66)을 설치한다. As shown by the broken line in FIG. 8, the solder resist layer 83 may be formed on the surfaces of the outermost circuit boards 70 and 76. In this case, after apply | coating a soldering resist composition and drying the coating film, the opening which exposed the solder pad part of the conductor circuit 40 by exposing and developing the photomask film which described the opening part in this coating film is exposed and developed. The conductive bumps 62, the conductive pins 64, or the conductive balls 66 are provided in the exposed solder pad portions.

상기 실시형태에 있어서, 도전성 패드나, 도전성 핀, 도전성 볼을 포함한 다층화 기판(80)과, 그 다층화 기판(80)상에 탑재되는 전자부품(82)으로부터 반도체 장치가 구성되고, 또한 이러한 전자부품을 포함한 다층화 기판(80)과, 그것이 설치되는 어미기판을 포함한 전체로서도 반도체 장치가 구성된다. In the above embodiment, the semiconductor device is constituted from the multilayer board 80 including the conductive pad, the conductive pin, and the conductive ball, and the electronic component 82 mounted on the multilayer board 80. The semiconductor device is also constituted as a whole including the multilayered substrate 80 including the substrate and the mother substrate on which the multilayered substrate 80 is provided.

도10은, 다층화 기판(80)의 가장 바깥쪽에 위치하는 한쪽 회로기판(70)에 대 해 칩 콘덴서(86)가 접속 ·고정되고, 다른 쪽 회로기판(76)의 외주연(circumference)을 따라 휘어짐 방지를 위한 스티프너(88)가 고착되어 있는 다른 반도체 장치를 나타낸다.10, the chip capacitor 86 is connected and fixed to one circuit board 70 located on the outermost side of the multilayered substrate 80, and along the circumference of the other circuit board 76. As shown in FIG. Another semiconductor device to which the stiffener 88 for preventing warpage is fixed is shown.

이러한 반도체 장치에 있어서는, 칩 콘덴서(86)는, 세라믹, 티탄산바륨 등의 고 유전체로부터 형성되고, 탑재된 전자부품(82)의 바로 아래에 위치하는 비아 볼에 전기적으로 접속되어, 루프 인덕턴스를 줄일 수 있다.In such a semiconductor device, the chip capacitor 86 is formed from a high dielectric such as ceramic or barium titanate, and is electrically connected to a via ball located directly below the mounted electronic component 82 to reduce loop inductance. Can be.

또한, 스티프너(88)는, BT, FR4, FR5와 같은 유리 에폭시 복합재료나, 동 등의 금속재료로부터 형성되고, 회로기판을 구성하는 각 재료의 열팽창량의 차이에 기인하는 휘어짐을 방지하고 있다. In addition, the stiffener 88 is formed from a glass epoxy composite material such as BT, FR4, FR5, or a metal material such as copper, and prevents warping due to a difference in thermal expansion amount of each material constituting the circuit board. .

더욱이, 도11에 나타내는 바와 같이, 다층화 기판(80)을 구성하는 가장 바깥쪽의 회로기판의 한쪽은, 그 도체회로(40)에 형성한 도체 패드상에 도전성 범프(62)를 형성하고, 다른 쪽 회로기판(여기서는 최하층의 회로기판(70))은, 절연성 기재(10)에 설치한 개구(16)에 전해 동도금층을 충전하지 않은 구성으로 하여, 그 개구(16)내에 노출되는 도체회로(40)에 형성한 도체 패드부에, 적절한 솔더체를 공급하여 도전성 핀(64)을 접속시킨 구조로 할 수도 있다. Furthermore, as shown in Fig. 11, one of the outermost circuit boards constituting the multilayered substrate 80 forms conductive bumps 62 on the conductor pads formed in the conductor circuit 40, and the other. The circuit board (in this case, the lowermost circuit board 70) has a structure in which the electrolytic copper plating layer is not filled in the opening 16 provided in the insulating base 10, and the conductor circuit exposed in the opening 16 ( It is also possible to have a structure in which an appropriate solder body is supplied to the conductive pad portion formed in 40 to connect the conductive pins 64.

이러한 구조는, 도전성 핀(64)이 절연성 기재(10)에 의해 그 주위가 둘러싸여 있기 때문에, 미리 솔더 레지스트층을 설치할 필요가 없어진다.This structure eliminates the need for providing a solder resist layer before the conductive pin 64 is surrounded by the insulating base 10.

상기 실시의 형태에 있어서, 각 솔더 패드부상에 「니켈-금」으로 된 금속층을 형성하는 것이 바람직하고, 니켈층은 1∼7 ㎛가 바람직하며, 금층은 0.01∼0.06 ㎛가 좋다. 이 이유는, 니켈층은 지나치게 두꺼우면 저항값의 증대를 초래하고, 지 나치게 얇으면 박리되기 쉽기때문이다. 한편 금층은, 지나치게 두꺼우면 비용이 증가되고, 지나치게 얇으면 솔더체와의 밀착효과가 저하되기 때문이다. In the said embodiment, it is preferable to form the metal layer of "nickel-gold" on each solder pad part, 1-7 micrometers is preferable for a nickel layer, and 0.01-0.06 micrometers is preferable for a gold layer. This is because, if the nickel layer is too thick, the resistance value is increased, and if the nickel layer is too thin, it is easy to peel off. On the other hand, if the gold layer is too thick, the cost increases, and if the gold layer is too thin, the adhesion effect to the solder body is lowered.

이러한 솔더 패드부상에 설치한 니켈-금으로 된 금속층상에, 솔더체를 공급하여, 이 솔더체의 용융 ·고화에 의해 도전성 범프를 형성하고, 또는 도전성 핀이나 도전성 볼을 솔더 패드부에 접합하여, 다층 회로기판이 형성된다. A solder body is supplied onto the nickel-gold metal layer provided on the solder pad portion to form a conductive bump by melting and solidifying the solder body, or the conductive pins or conductive balls are bonded to the solder pad portion. , A multilayer circuit board is formed.

상기 솔더체의 공급방법으로서는, 솔더 전사법이나 인쇄법을 사용할 수 있다.The solder transfer method or the printing method can be used as a supply method of the said solder body.

여기서, 솔더 전사법은, 프리프레그에 솔더 박을 붙이고, 이 솔더 박을 개구부분에 상당하는 개소 만을 남기고 에칭함으로써, 솔더 패턴을 형성하여 솔더 캐리어필름으로 하고, 이 솔더 캐리어필름을, 기판의 솔더 레지스트 개구부분에 플럭스(flux)를 도포한 후, 솔더 패턴이 패드에 접촉하도록 적층하고, 이것을 가열하여 전사하는 방법이다. Here, in the solder transfer method, a solder foil is attached to a prepreg and the solder foil is etched leaving only a portion corresponding to an opening portion to form a solder pattern to form a solder carrier film, and the solder carrier film is used as a solder on a substrate. After flux is applied to the resist opening portion, the solder pattern is laminated so as to contact the pad, which is heated and transferred.

한편, 인쇄법은, 패드에 상당하는 개소에 개구를 설치한 인쇄 마스크(메탈 마스크)를 기판에 놓고, 솔더 페이스트를 인쇄하여 가열처리하는 방법이다. 솔더로서는, 주석-은, 주석-인듐, 주석-아연, 주석-비스머스 등을 사용할 수 있다. On the other hand, the printing method is a method in which a printing mask (metal mask) having an opening provided at a position corresponding to a pad is placed on a substrate, and the solder paste is printed and heated. As the solder, tin-silver, tin-indium, tin-zinc, tin-bismuth or the like can be used.

(D1) 한쪽 면 빌드 업 배선층의 형성(D1) Formation of one side build up wiring layer

상기(A) 및 (B)의 공정에 의해서 형성된 다층화 기판(60)의 한쪽 면에, 빌드 업 배선층을 형성한 실시형태에 대해서 설명한다. 다층화 기판(60)을 구성하는 양면 및 한쪽 면 회로기판의 도시는, 간단화의 목적으로 모두 생략한다(도12(a)참조). EMBODIMENT OF THE INVENTION Embodiment which formed the buildup wiring layer in one surface of the multilayered board | substrate 60 formed by the process of said (A) and (B) is demonstrated. The illustration of the double-sided and one-sided circuit boards constituting the multilayered board 60 is omitted for the purpose of simplicity (see Fig. 12 (a)).                 

① 다층화 기판(60)의 한쪽 면에 있는 도체회로(40)의 표면에 동-니켈-인으로 된 조화층(63)을 형성한다(도12(b)참조). (1) A roughening layer 63 made of copper-nickel-in is formed on the surface of the conductor circuit 40 on one side of the multilayered substrate 60 (see Fig. 12 (b)).

이 조화층(63)은, 무전해 도금에 의해 형성된다. 이 무전해 도금 수용액의 액조성은, 동이온농도, 니켈이온농도, 차아인산이온농도가, 각각 2.2×1O-2∼4.1×1O-2 mol/l, 2.2×1O-3∼4.1×1O-3 mol/l, 0.20∼0.25 mol/l인 것이 바람직하다. This roughening layer 63 is formed by electroless plating. The liquid composition of this electroless plating aqueous solution is copper ion concentration, nickel ion concentration, hypophosphite ion concentration, respectively, 2.2x10 <-2> -4.1x10 <-2> mol / l, 2.2x10 <-3> -4.1x10 < 0 > - It is preferable that they are 3 mol / l and 0.20-0.25 mol / l.

상기 이온농도범위는 그러한 농도범위의 용액 중에서 석출되는 피막의 결정구조가 바늘상 구조가 되고 우수한 앵커효과를 갖는다는 점에서 바람직하다. 이 무전해 도금 수용액에는 상기 화합물에 더하여 착화제(complexing agent)나 첨가제를 가하더라도 좋다. The ion concentration range is preferable in that the crystal structure of the film deposited in the solution in such a concentration range becomes a needle-like structure and has an excellent anchoring effect. In addition to the above compound, a complexing agent or an additive may be added to the electroless plating solution.

조화층의 형성방법으로서는, 상술한 바와 같이, 동-니켈-인 바늘상 합금 도금에 의한 처리, 산화-환원처리, 동 표면을 입계(粒界)를 따라 에칭하는 처리로 조화면을 형성하는 방법 등이 있다.As a method of forming the roughened layer, as described above, a rough surface is formed by treatment with copper-nickel-phosphorus alloy plating, oxidation-reduction treatment, and treatment of etching the copper surface along grain boundaries. Etc.

② 다음에, 상기①에서 제작한 조화층(63)을 갖는 다층화 기판(60)상에, 층간 수지 절연층(65)을 형성한다(도12(c)). (2) Next, an interlayer resin insulating layer 65 is formed on the multilayered substrate 60 having the roughened layer 63 produced in the above ① (Fig. 12 (c)).

층간 수지 절연층(65)의 형성에는, 미리 점도 등을 조정한 액상으로 한 수지를 커튼 코팅기, 롤 코팅기, 인쇄 등에 의해 도포하여 형성하는 방법, 반경화의 B 스테이지 상태로 한 필름상으로 한 것을 부착하는 방법, 또는 판상으로 된 수지막을 압착, 가열 압착하여 형성시키는 방법을 행할 수 있다. In the formation of the interlaminar resin insulating layer 65, a method of applying and forming a liquid resin having a viscosity or the like adjusted in advance by means of a curtain coater, a roll coater, printing, or the like, and forming a film in a B stage state of semi-curing The method of adhering or the method of forming a plate-shaped resin film by crimping | bonding and heat-pressing can be performed.

상기 층간 절연 수지층을 형성하는 수지로서는, 열경화성 수지, 열가소성 수 지, 감광성 수지(자외선 경화성 수지 등도 의미한다), 열경화성 수지의 일부를 아크릴화 한 수지, 열경화성 수지와 열가소성 수지의 수지 복합체, 감광성 수지와 열가소성 수지의 수지 복합체로부터 선택되는 적어도 1종류 이상을 사용하는 것이 바람직하다. 그들 이외에도 경화제, 반응촉진제, 광반응중합제, 첨가제, 용제 등을 함유시킬 수도 있다.Examples of the resin for forming the interlayer insulating resin layer include a thermosetting resin, a thermoplastic resin, a photosensitive resin (also means an ultraviolet ray curable resin), a resin obtained by acrylating a part of the thermosetting resin, a resin composite of a thermosetting resin and a thermoplastic resin, a photosensitive resin, It is preferable to use at least 1 type or more chosen from the resin composite of a thermoplastic resin. In addition to these, a curing agent, a reaction accelerator, a photoreaction polymerizer, an additive, a solvent, or the like may be contained.

상기 열경화성 수지로서는, 에폭시 수지, 페놀 수지, 폴리이미드 수지, 비스말레이드 수지, 폴리페닐렌 수지, 폴리올레핀 수지, 플루오르 수지 등을 사용할 수 있다. As the thermosetting resin, an epoxy resin, a phenol resin, a polyimide resin, a bismaleade resin, a polyphenylene resin, a polyolefin resin, a fluorine resin, or the like can be used.

상기 에폭시 수지로서는, 페놀노볼락형, 크레졸노볼락형 등의 노볼락형 에폭시 수지, 디시클로펜타디엔 변성한 지환식 에폭시 수지 등을 사용할 수 있다. As said epoxy resin, novolak-type epoxy resins, such as a phenol novolak-type and a cresol novolak-type, an alicyclic epoxy resin modified | denatured by dicyclopentadiene, etc. can be used.

상기 감광성 수지로서는, 아크릴 수지, 또한, 열경화성 수지에 감광화 하는 경우는, 열경화성 수지의 열경화기에 메타크릴산이나 아크릴산 등을 아크릴화 반응시킨다.As said photosensitive resin, when photosensitive to acrylic resin and a thermosetting resin, methacrylic acid, acrylic acid, etc. are made to acrylate-react to the thermosetting resin of a thermosetting resin.

열가소성 수지로서는, 페녹시 수지, 폴리에테르술폰(PES), 폴리술폰(PSF), 폴리페닐렌술폰(PPS), 폴리페닐렌설파이드(PPES), 폴리페닐에테르(PPE), 폴리에테르이미드(PI) 등을 사용할 수 있다. As the thermoplastic resin, phenoxy resin, polyether sulfone (PES), polysulfone (PSF), polyphenylene sulfone (PPS), polyphenylene sulfide (PPES), polyphenyl ether (PPE), polyetherimide (PI) Etc. can be used.

상기 수지 복합체로서는, 열경화성 수지와 열가소성 수지, 감광성 수지와 열가소성 수지와의 조합이 있다. Examples of the resin composite include a combination of a thermosetting resin and a thermoplastic resin, a photosensitive resin and a thermoplastic resin.

상기 열경화성 수지와 열가소성 수지와의 조합으로서는, 페놀 수지와 폴리에테르술폰, 폴리이미드 수지와 폴리술폰, 에폭시 수지와 폴리에테르술폰, 에폭시 수 지와 페녹시 수지 등이 있다.Examples of the combination of the thermosetting resin and the thermoplastic resin include phenol resins, polyether sulfones, polyimide resins and polysulfones, epoxy resins and polyether sulfones, epoxy resins and phenoxy resins.

상기 감광성 수지와 열가소성 수지와의 조합으로서는, 에폭시기의 일부를 아크릴화 한 에폭시 수지와 폴리에테르술폰, 아크릴 수지와 페녹시 수지 등이 있다. 수지 복합체의 혼합비율은, 열경화성 수지(감광성 수지)/열가소성 수지= 95/5∼50/50이 좋다. 내열성을 손상시키지 않고, 높은 인성값(靭性値)을 확보할 수 있기 때문이다. As a combination of the said photosensitive resin and a thermoplastic resin, there exist an epoxy resin, a polyether sulfone, an acrylic resin, a phenoxy resin, etc. which acrylated a part of epoxy group. The mixing ratio of the resin composite is preferably thermosetting resin (photosensitive resin) / thermoplastic resin = 95/5 to 50/50. This is because a high toughness value can be secured without impairing heat resistance.

상기 층간 수지 절연층은 2층구성 이상으로 하더라도 좋다. 즉 2층의 다른 수지에 의해 수지층으로부터 형성하더라도 좋다. 예를 들면, 필름성분을 적게 하여 절연성을 향상시키고, 상층에는, 산 또는 산화제에 대해 가용성 필러를 함침시킴으로써, 무전해 도금막과 밀착성을 높이는 구성으로 하더라도 좋다. 형성시키는 수지층의 두께는, 20∼70 ㎛의 사이에서 형성시키는 것이 바람직하다. 특히 바람직한 것은, 25∼5O ㎛의 사이로, 그 두께라면 절연성면에서도 도금막과의 밀착성면에서도 쉽게 통과할 수 있기 때문이다.The interlayer resin insulating layer may be a two-layer structure or more. That is, you may form from a resin layer with two layers of other resin. For example, it is good also as a structure which improves adhesiveness by reducing a film component, improving insulation, and making an upper layer impregnate a soluble filler with an acid or an oxidizing agent. It is preferable to form the thickness of the resin layer to form between 20-70 micrometers. It is especially preferable because it is between 25-50 micrometers, and if it is the thickness, it can pass easily also from an insulating surface and adhesiveness with a plating film.

상기 수지필름은, 산 또는 산화제에 가용성 입자(이하, 가용성 입자라고 한다)가 산 또는 산화제에 난용성 수지(이하, 난용성 수지라고 한다)중에 분산된 것이다. 또한, 본 발명에서 사용하는 「난용성」「가용성」이라는 말은, 동일의 산 또는 산화제로 된 용액에 동일시간 침지한 경우에, 상대적으로 용해속도가 빠른 것을 편의상 「가용성」이라고 부르고, 상대적으로 용해속도가 느린 것을 편의상 「난용성」이라고 부른다. In the resin film, soluble particles (hereinafter referred to as soluble particles) in an acid or an oxidizing agent are dispersed in a poorly soluble resin (hereinafter referred to as poorly soluble resin) in an acid or an oxidizing agent. In addition, the term "poorly soluble" and "soluble" used in the present invention, when immersed in a solution of the same acid or oxidizing agent for the same time, is called "solubility" for the relatively quick dissolution rate, and relatively The slow dissolution rate is called "poorly soluble" for convenience.

상기 가용성 입자로서는, 예를 들면, 산 또는 산화제에 가용성 수지입자(이 하, 가용성 수지입자), 산 또는 산화제에 가용성 무기입자(이하, 가용성 무기입자), 산 또는 산화제에 가용성 금속입자(이하, 가용성 금속입자) 등을 들 수 있다. 이들 가용성 입자는, 단독으로 사용하더라도 좋고, 2종 이상 병용하더라도 좋다. Examples of the soluble particles include soluble resin particles (hereinafter, soluble resin particles) in acids or oxidants, soluble inorganic particles (hereinafter, soluble inorganic particles) in acids or oxidants, soluble metal particles (hereinafter, Soluble metal particles). These soluble particles may be used alone or in combination of two or more thereof.

상기 가용성 입자의 형상은 특별히 한정되지 않고, 구상, 파쇄상 등을 들 수 있다. 또한, 상기 가용성 입자의 형상은, 똑같은 형상인 것이 바람직하다. 균일한 거칠기의 요철을 갖는 조화면을 형성할 수 있기 때문이다. The shape of the said soluble particle is not specifically limited, Spherical shape, a crushed shape, etc. are mentioned. Moreover, it is preferable that the shape of the said soluble particle is the same shape. This is because a roughened surface having unevenness of uniform roughness can be formed.

상기 가용성 입자의 평균입경으로서는, O.1∼1O ㎛가 바람직하다. 이 입경의 범위라면, 2종류 이상의 다른 입경의 것을 함유하더라도 좋다. 즉, 평균입경이 0.1∼0.5 ㎛인 가용성 입자와 평균입경이 1∼3 ㎛인 가용성 입자를 함유하는 것 등이다. 이것에 의해, 보다 복잡한 조화면을 형성할 수 있고, 도체회로와의 밀착성도 우수하다. 또한, 본 발명에 있어서, 가용성 입자의 입경이란, 가용성 입자의 가장 긴 부분의 길이다. As an average particle diameter of the said soluble particle, 0.1-10 micrometers is preferable. If it is the range of this particle diameter, you may contain two or more types of different particle diameters. That is, it contains the soluble particle whose average particle diameter is 0.1-0.5 micrometer, and the soluble particle whose average particle diameter is 1-3 micrometers. Thereby, a more complicated roughening surface can be formed and adhesiveness with a conductor circuit is also excellent. In addition, in this invention, the particle diameter of a soluble particle is the length of the longest part of a soluble particle.

상기 가용성 수지입자로서는, 열경화성 수지, 열가소성 수지 등으로 된 것을 들 수 있고, 산 또는 산화제로 된 용액에 침지한 경우에, 상기 난용성 수지 보다도 용해속도가 빠른 것이라면 특별히 한정되지 않는다. Examples of the soluble resin particles include thermosetting resins, thermoplastic resins, and the like. The soluble resin particles are not particularly limited as long as they are faster than the poorly soluble resin when immersed in a solution of acid or oxidizing agent.

상기 가용성 수지입자의 구체예로서는, 예를 들면, 에폭시 수지, 페놀 수지, 폴리이미드 수지, 폴리페닐렌 수지, 폴리올레핀 수지, 플루오르 수지 등으로 된 것을 들 수 있고, 이들 수지의 1종으로 된 것이더라도 좋고, 2종 이상의 수지 혼합물로 된 것이더라도 좋다. As a specific example of the said soluble resin particle, what consists of an epoxy resin, a phenol resin, a polyimide resin, a polyphenylene resin, a polyolefin resin, a fluorine resin, etc. is mentioned, for example, It may be made of one type of these resins. Or two or more resin mixtures.                 

또한, 상기 가용성 수지입자로서는, 고무로 된 수지입자를 사용할 수도 있다. 상기 고무로서는, 예를 들면, 폴리부탄디엔 고무, 에폭시 변성, 우레탄 변성, (메타)아크릴로니트릴 변성 등의 각종 변성 폴리부타디엔 고무, 카르복실기를 함유한 (메타)아크릴로니트릴 ·부타디엔고무 등을 들 수 있다. 이들 고무를 사용함으로써, 가용성 수지입자가 산 또는 산화제에 용해되기 쉬워진다. 즉, 산을 사용하여 가용성 수지입자를 용해할 때에는, 강산 이외의 산으로도 용해할 수 있고, 산화제를 사용하여 가용성 수지입자를 용해할 때에는, 비교적 산화력이 약한 과망간산으로도 용해할 수 있다. 또한, 크롬산을 사용한 경우에도, 저농도로 용해할 수 있다. 그 때문에, 산이나 산화제가 수지표면에 잔류함 없이, 후술하는 바와 같이, 조화면 형성후, 염화파라듐 등의 촉매를 부여할 때에, 촉매가 부여되지 않거나, 촉매가 산화되거나 하는 일이 없다.As the soluble resin particles, rubber resin particles can also be used. As said rubber | gum, various modified polybutadiene rubbers, such as a polybutanediene rubber, an epoxy modification, a urethane modification, (meth) acrylonitrile modification, the (meth) acrylonitrile butadiene rubber containing a carboxyl group, etc. are mentioned, for example. Can be. By using these rubbers, soluble resin particles are easily dissolved in an acid or an oxidizing agent. That is, when dissolving soluble resin particles using an acid, it can be dissolved with an acid other than a strong acid, and when dissolving soluble resin particles with an oxidizing agent, it can be dissolved even with permanganic acid having a relatively low oxidizing power. Moreover, even when chromic acid is used, it can melt | dissolve at low concentration. Therefore, no acid or oxidant remains on the resin surface, and as described later, no catalyst is added or no catalyst is oxidized when a catalyst such as palladium chloride is applied after formation of a roughened surface.

상기 가용성 무기입자로서는, 예를 들면, 알루미늄화합물, 칼슘화합물, 칼륨화합물, 마그네슘화합물 및 규소화합물로 이루어진 군으로부터 선택되는 1종 이상으로 된 입자 등을 들 수 있다. As said soluble inorganic particle, the particle | grains which consist of one or more types chosen from the group which consists of an aluminum compound, a calcium compound, a potassium compound, a magnesium compound, and a silicon compound, etc. are mentioned, for example.

상기 알루미늄화합물로서는, 예를 들면, 알루미나, 수산화알루미늄 등을 들 수 있고, 상기 칼슘화합물로서는, 예를 들면, 탄산칼슘, 수산화칼슘 등을 들 수 있으며, 상기 칼륨화합물로서는, 탄산칼륨 등을 들 수 있고, 상기 마그네슘화합물로서는, 마그네시아, 돌로마이트, 염기성 탄산마그네슘 등을 들 수 있으며, 상기 규소화합물로서는, 실리카, 제올라이트 등을 들 수 있다. 이들은 단독으로 사용하더라도 좋고, 2종 이상 병용하더라도 좋다. Examples of the aluminum compound include alumina, aluminum hydroxide, and the like, and examples of the calcium compound include calcium carbonate and calcium hydroxide. Examples of the potassium compound include potassium carbonate and the like. Examples of the magnesium compound include magnesia, dolomite and basic magnesium carbonate. Examples of the silicon compound include silica and zeolite. These may be used independently and may be used together 2 or more types.                 

상기 가용성 금속입자로서는, 예를 들면, 동, 니켈, 철, 아연, 납, 금, 은, 알루미늄, 마그네슘, 칼슘 및 규소로 이루어진 군으로부터 선택되는 1종 이상으로 된 입자 등을 들 수 있다. 또한, 이들 가용성 금속입자는, 절연성을 확보하기 위해, 표층이 수지 등에 의해 피복되어 있더라도 좋다. As said soluble metal particle, the particle | grains which consist of 1 or more types chosen from the group which consists of copper, nickel, iron, zinc, lead, gold, silver, aluminum, magnesium, calcium, and silicon, etc. are mentioned, for example. In addition, in order to ensure insulation, these soluble metal particles may be coat | covered with resin etc. the surface layer.

상기 가용성 입자를, 2종 이상 혼합하여 사용하는 경우, 혼합하는 2종의 가용성 입자의 조합으로서는, 수지입자와 무기입자와의 조합이 바람직하다. 양자 모두 도전성이 낮기 때문에 수지필름의 절연성을 확보할 수 있음과 동시에, 난용성 수지와의 사이에서 열팽창의 조정을 꾀하기 쉬워, 수지필름으로 된 층간 수지 절연층에 균열이 발생하지 않고, 층간 수지 절연층과 도체회로와의 사이에서 박리가 발생하지 않기 때문이다. In the case where two or more kinds of the soluble particles are mixed and used, as a combination of two kinds of soluble particles to be mixed, a combination of a resin particle and an inorganic particle is preferable. Both of them have low electrical conductivity, which ensures insulation of the resin film and facilitates adjustment of thermal expansion between the poorly soluble resin, and does not cause cracks in the interlayer resin insulating layer made of the resin film. This is because no peeling occurs between the layer and the conductor circuit.

상기 난용성 수지로서는, 층간 수지 절연층에 산 또는 산화제를 사용하여 조화면을 형성할 때에, 조화면의 형상을 유지할 수 있는 것이라면 특별히 한정되지 않고, 예를 들면, 열경화성 수지, 열가소성 수지, 이들의 복합체 등을 들 수 있다. 또한, 이들 수지에 감광성을 부여한 감광성 수지이더라도 좋다. 감광성 수지를 사용함으로써, 층간 수지 절연층에 노광, 현상처리를 사용하여 비아 홀용 개구를 형성할 수 있다. The poorly water-soluble resin is not particularly limited as long as it can maintain the shape of the roughened surface when forming a roughened surface using an acid or an oxidizing agent in the interlaminar resin insulating layer. Examples thereof include thermosetting resins, thermoplastic resins, and the like. Complexes; and the like. Moreover, the photosensitive resin which gave photosensitive property to these resin may be sufficient. By using photosensitive resin, the via hole opening can be formed in an interlayer resin insulating layer using exposure and a development process.

이들 중에서는, 열경화성 수지를 함유하고 있는 것이 바람직하다. 그것에 의해, 도금액 또는 여러 가지 가열처리에 의해서도 조화면의 형상을 유지할 수 있기 때문이다. In these, it is preferable to contain a thermosetting resin. This is because the shape of the roughened surface can be maintained even by the plating liquid or various heat treatments.

상기 난용성 수지의 구체예로서는, 예를 들면, 에폭시 수지, 페놀 수지, 폴 리이미드 수지, 폴리페닐렌 수지, 폴리올레핀 수지, 플루오르 수지 등을 들 수 있다. 이들 수지는 단독으로 사용하더라도 좋고, 2종 이상을 병용하더라도 좋다. As an example of the said poorly water-soluble resin, an epoxy resin, a phenol resin, a polyimide resin, a polyphenylene resin, a polyolefin resin, a fluorine resin etc. are mentioned, for example. These resins may be used independently and may use 2 or more types together.

더 나아가서는, 1분자중에, 2개 이상의 에폭시기를 갖는 에폭시 수지가 보다 바람직하다. 상술의 조화면을 형성할 수 있을 뿐 아니라, 내열성 등도 우수하기 때문에, 히트 사이클 조건하에 있어서도, 금속층에 응력의 집중이 발생하지 않고, 금속층의 박리 등이 일어나기 어렵기 때문이다.Furthermore, the epoxy resin which has two or more epoxy groups in 1 molecule is more preferable. This is because not only the above roughened surface can be formed but also excellent in heat resistance and the like, even under heat cycle conditions, stress concentration does not occur in the metal layer, and peeling of the metal layer is difficult to occur.

상기 에폭시 수지로서는, 예를 들면, 크레졸노볼락형 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 페놀노볼락형 에폭시 수지, 알킬페놀노볼락형 에폭시 수지, 비페놀 F형 에폭시 수지, 나프탈렌형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 페놀류와 페놀성 수산기를 갖는 방향족 알데히드와의 축합물의 에폭시화물, 트리글리시딜이소시아눌레이트, 지환식 에폭시 수지 등을 들 수 있다. 이들은, 단독으로 사용하더라도 좋고, 2종 이상을 병용하더라도 좋다. 그것에 의해, 내열성 등이 우수한 것으로 된다.As said epoxy resin, For example, cresol novolak-type epoxy resin, bisphenol-A epoxy resin, bisphenol F-type epoxy resin, phenol novolak-type epoxy resin, alkylphenol novolak-type epoxy resin, biphenol F-type epoxy resin, Naphthalene type epoxy resins, dicyclopentadiene type epoxy resins, epoxides of condensates of phenols with aromatic aldehydes having phenolic hydroxyl groups, triglycidyl isocyanurate, alicyclic epoxy resins, and the like. These may be used independently and may use 2 or more types together. This becomes excellent in heat resistance and the like.

본 발명에서 사용하는 수지필름에 있어서, 상기 가용성 입자는, 상기 난용성 수지중에 거의 균일하게 분산되어 있는 것이 바람직하다. 균일한 거칠기의 요철을 갖는 조화면을 형성할 수 있어, 수지필름에 비아 홀이나 관통구멍을 형성하더라도, 그 위에 형성하는 도체회로의 금속층의 밀착성을 확보할 수 있기 때문이다. 또한, 조화면을 형성하는 표층부에만 가용성 입자를 함유하는 수지필름을 사용하더라도 좋다. 그것에 의해, 수지필름의 표층부 이외에는 산 또는 산화제에 접촉되는 일이 없기 때문에, 층간 수지 절연층을 사이에 둔 도체회로간 절연성이 확실히 유지된다. In the resin film used by this invention, it is preferable that the said soluble particle is disperse | distributed substantially uniformly in the said poorly water-soluble resin. This is because a roughened surface having uniform roughness and irregularities can be formed, and even if a via hole or a through hole is formed in the resin film, the adhesion of the metal layer of the conductor circuit formed thereon can be secured. Moreover, you may use the resin film containing soluble particle only in the surface layer part which forms rough surface. Thereby, since it does not contact with an acid or an oxidizing agent other than the surface layer part of a resin film, insulation between conductor circuits which hold | interposed the interlayer resin insulating layer is maintained reliably.

상기 수지필름에 있어서, 난용성 수지중에 분산되어 있는 가용성 입자의 배합량은, 수지필름에 대해, 3∼40중량%가 바람직하다. 가용성 입자의 배합량이 3중량% 미만에서는, 목적으로 하는 요철을 갖는 조화면을 형성할 수 없는 경우가 있고, 40중량%를 초과하면, 산 또는 산화제를 사용하여 가용성 입자를 용해했을 때, 수지필름의 심부까지 용해되어 버려, 수지필름으로 된 층간 수지 절연층을 사이에 둔 도체회로간 절연성을 유지할 수 없어, 단락의 원인이 되는 경우가 있다. In the said resin film, 3-40 weight% of the compounding quantity of the soluble particle disperse | distributed in poorly soluble resin is preferable with respect to a resin film. If the blending amount of the soluble particles is less than 3% by weight, it may not be possible to form a rough surface having the desired irregularities, and if it exceeds 40% by weight, when the soluble particles are dissolved using an acid or an oxidizing agent, the resin film It melt | dissolves to the core part of this, and may not maintain insulation between conductor circuits which interposed the interlayer resin insulation layer which consists of resin films, and may cause a short circuit.

상기 수지필름은, 상기 가용성 입자, 상기 난용성 수지 이외에, 경화제, 그 밖의 성분 등을 함유하고 있는 것이 바람직하다. It is preferable that the said resin film contains a hardening | curing agent, another component, etc. other than the said soluble particle and the said poorly soluble resin.

상기 경화제로서는, 예를 들면, 이미다졸계 경화제, 아민계 경화제, 구아니딘계 경화제, 이들 경화제의 에폭시 첨가생성물(epoxy adduct)이나 이들 경화제를 마이크로캡슐화 한 것, 트리페닐포스핀, 테트라페닐포스포늄(tetraphenyl phosphonium) ·테트라페닐보레이트(tetraphenyl borate) 등의 유기포스핀계 화합물 등을 들 수 있다.Examples of the curing agent include imidazole-based curing agents, amine-based curing agents, guanidine-based curing agents, microencapsulated epoxy adducts of these curing agents and these curing agents, triphenylphosphine, tetraphenylphosphonium ( organic phosphine compounds such as tetraphenyl phosphonium) and tetraphenyl borate; and the like.

상기 경화제의 함유량은, 수지필름에 대해 0.05∼10중량%인 것이 바람직하다. 0.05중량% 미만에서는, 수지필름의 경화가 불충분하기 때문에, 산이나 산화제가 수지필름에 침입하는 정도가 커져, 수지필름의 절연성이 손상되어지는 경우가 있다. 한편, 10중량%를 초과하면, 과잉의 경화제성분이 수지의 조성을 변성시키는 경우가 있어, 신뢰성의 저하를 초래해 버리는 경우가 있다. It is preferable that content of the said hardening | curing agent is 0.05 to 10 weight% with respect to a resin film. If it is less than 0.05 weight%, since hardening of a resin film is inadequate, the grade which an acid and an oxidant invade a resin film may become large, and the insulation of a resin film may be impaired. On the other hand, when it exceeds 10 weight%, the excess hardening | curing agent component may modify the composition of resin, and may cause the fall of reliability.

상기 그 밖의 성분으로서는, 예를 들면, 조화면의 형성에 영향을 주지 않는 무기화합물 또는 수지 등의 필러를 들 수 있다. 상기 무기화합물로서는, 예를 들면, 실리카, 알루미나, 돌로마이트 등을 들 수 있고, 상기 수지로서는, 예를 들면, 폴리이미드 수지, 폴리아크릴 수지, 폴리아미드이미드 수지, 폴리페닐렌 수지, 멜라닌 수지, 올레핀계 수지 등을 들 수 있다. 이들 필러를 함유시킴으로써, 열팽창계수의 정합이나 내열성, 내약품성의 향상 등을 꾀하여 프린트 배선판의 성능을 향상시킬 수 있다. As said other component, filler, such as an inorganic compound or resin which does not affect formation of a roughening surface, is mentioned, for example. Examples of the inorganic compound include silica, alumina, dolomite, and the like. Examples of the resin include polyimide resin, polyacrylic resin, polyamideimide resin, polyphenylene resin, melanin resin and olefin. System resin, etc. are mentioned. By including these fillers, the performance of the printed wiring board can be improved by matching the thermal expansion coefficient, improving the heat resistance, and chemical resistance.

또한, 상기 수지필름은, 용제를 함유하고 있더라도 좋다. 상기 용제로서는, 예를 들면, 아세톤, 메틸에틸케톤, 시클로헥사논 등의 케톤류, 초산에틸, 초산부틸, 셀로솔브아세테이트나 톨루엔, 크실렌 등의 방향족 탄화수소 등을 들 수 있다. 이들은 단독으로 사용하더라도 좋고, 2종류 이상 병용하더라도 좋다. Moreover, the said resin film may contain the solvent. As said solvent, ketones, such as acetone, methyl ethyl ketone, cyclohexanone, ethyl acetate, butyl acetate, an aromatic hydrocarbon, such as cellosolve acetate, toluene, xylene, etc. are mentioned, for example. These may be used independently and may be used together 2 or more types.

특히 본 발명에서는, 후술하는 비아 홀(102)을 형성하는 층간 수지절연재로서, 열경화성 수지와 열가소성 수지의 복합체를 수지 매트릭스로 한 무전해 도금용 접착제를 사용하는 것이 바람직하다. 또한, 반경화 상태의 수지필름을 적층하여 사용하더라도 좋다. Especially in this invention, it is preferable to use the electroless-plating adhesive which used the composite of a thermosetting resin and a thermoplastic resin as a resin matrix as an interlayer resin insulating material which forms the via hole 102 mentioned later. Moreover, you may laminate | stack and use the resin film of a semi-hardened state.

③ 상기 ②에서 형성한 무전해 도금용 접착제층을 건조한 후, 비아 홀 형성용 개구부(65a)를 설치한다(도12(d)). (3) After drying the adhesive layer for electroless plating formed in the above (2), a via hole forming opening 65a is provided (Fig. 12 (d)).

감광성 수지의 경우는, 노광, 현상하고 나서 열경화함으로써, 또한, 열경화성 수지의 경우는, 열경화한 후 레이저 가공함으로써 상기 접착제층(65)에 비아 홀 형성용 개구부(65a)를 설치한다. In the case of the photosensitive resin, the via hole formation opening part 65a is provided in the said adhesive bond layer 65 by thermosetting after exposure and image development, and also in the case of thermosetting resin, by thermosetting and laser-processing.

④ 다음에, 경화한 상기 접착제층(65)의 표면에 존재하는 에폭시 수지입자를 산 또는 산화제에 의해 분해 또는 용해하여 제거하고, 접착제층 표면에 조화처리를 행해 조화면(65b)으로 한다(도12(e)). (4) Then, the epoxy resin particles present on the surface of the cured adhesive layer 65 are decomposed or dissolved by an acid or an oxidizing agent and removed, and the surface of the adhesive layer is roughened to obtain a rough surface 65b (Fig. 12 (e)).

여기서, 상기 산으로서는, 인산, 염산, 황산, 또는 포름산이나 초산 등의 유기산이 있지만, 특히 유기산을 사용하는 것이 바람직하다. 조화처리한 경우에, 비아 홀로부터 노출되는 금속도체층을 부식시키기 어렵기 때문이다. Here, as said acid, although there are organic acids, such as phosphoric acid, hydrochloric acid, a sulfuric acid, or formic acid, acetic acid, it is preferable to use an organic acid especially. It is because it is difficult to corrode the metal conductor layer exposed from a via hole in the case of roughening process.

한편, 상기 산화제로서는, 크롬산, 과망간산염(과망간산칼륨 등)을 사용하는 것이 바람직하다. On the other hand, it is preferable to use chromic acid and permanganate (potassium permanganate) as said oxidizing agent.

⑤ 다음에, 접착제층(65)표면의 조화면(65b)에 촉매핵을 부여한다. (5) Next, a catalyst nucleus is applied to the roughened surface 65b on the surface of the adhesive layer 65.

촉매핵의 부여에는, 귀금속이온이나 귀금속콜로이드 등을 사용하는 것이 바람직하고, 일반적으로는, 염화파라듐이나 파라듐콜로이드를 사용한다. 또, 촉매핵을 고정하기 위해 가열처리를 행하는 것이 바람직하다. 이러한 촉매핵으로서는 파라듐이 좋다. It is preferable to use a noble metal ion, a noble metal colloid, or the like for the catalyst nucleus, and generally, palladium chloride or palladium colloid is used. Moreover, it is preferable to heat-process in order to fix a catalyst nucleus. As such a catalyst nucleus, palladium is preferable.

⑥ 더욱이, (무전해 도금용)접착제층(65)의 표면에 무전해 도금을 행해, 조화면 전역에 추종하도록, 무전해 도금막(67)을 형성한다(도12(f)). 이 때, 무전해 도금막(67)의 두께는, 0.1∼5 ㎛의 범위가 바람직하고, 보다 바람직하게는 0.5∼3 ㎛로 한다. (6) Furthermore, an electroless plating film 67 is formed so as to electrolessly plate on the surface of the adhesive layer 65 (for electroless plating) to follow the entire roughened surface (Fig. 12 (f)). At this time, the thickness of the electroless plating film 67 is preferably in the range of 0.1 to 5 µm, more preferably 0.5 to 3 µm.

다음에, 무전해 도금막(67)상에 도금 레지스트(68)를 형성한다(도13(a)). 도금 레지스트 조성물로서는, 특히 크레졸노볼락형 에폭시 수지나 페놀노볼락형 에폭시 수지의 아크릴레이트와 이미다졸경화제로 된 조성물을 사용하는 것이 바람직하지만, 그 밖에 시판품 드라이필름을 사용할 수도 있다. Next, a plating resist 68 is formed on the electroless plating film 67 (Fig. 13 (a)). Especially as a plating resist composition, although it is preferable to use the composition which consists of an acrylate and an imidazole hardening agent of a cresol novolak-type epoxy resin and a phenol novolak-type epoxy resin, a commercially available dry film can also be used.                 

⑦ 더욱이, 무전해 도금막(104)상의 도금 레지스트 비형성부에 전해 도금을 행해, 상층 도체회로(72)를 형성해야 할 도체층을 설치함과 동시에 개구부(65a) 내부에 전해 도금막(69)을 충전하여 비아 홀(102)을 형성한다(도12(b)). ⑦ Furthermore, electrolytic plating is performed on the plating resist non-forming portion on the electroless plating film 104 to provide a conductor layer for forming the upper conductor circuit 72 and at the same time, the electroplating film 69 inside the opening 65a. Is filled to form a via hole 102 (Fig. 12 (b)).

이 때, 개구부(65a)의 바깥쪽에 노출되는 전해 도금막(69)의 두께는, 5∼30 ㎛가 바람직하다. 여기서, 상기 전해 도금으로서는, 동도금을 사용하는 것이 바람직하다. At this time, 5-30 micrometers is preferable for the thickness of the electroplating film 69 exposed to the outer side of the opening part 65a. Here, as the electrolytic plating, it is preferable to use copper plating.

⑧ 더욱이, 도금 레지스트(68)를 제거한 후, 황산과 과산화수소의 혼합액이나 과황산나트륨, 과황산암모늄 등의 에칭액으로 도금 레지스트하의 무전해 도금막을 용해 제거하여, 독립된 상층 도체회로(104)와 충전 비아 홀(102)로 한다.(8) Furthermore, after removing the plating resist 68, the electroless plated film under the plating resist is dissolved and removed with a mixed solution of sulfuric acid and hydrogen peroxide, sodium persulfate and ammonium persulfate, and the independent upper conductor circuit 104 and the filling via hole are removed. It is set to (102).

⑨ 다음에, 상층 도체회로(104)의 표면에 조화층(106)을 형성한다. (9) Then, a roughened layer 106 is formed on the surface of the upper conductor circuit 104.

조화층(74)의 형성방법으로서는, 에칭처리, 연마처리, 산화환원처리, 도금처리가 있다.As a method of forming the roughening layer 74, there are an etching treatment, polishing treatment, redox treatment, and plating treatment.

이들 처리중, 산화환원처리는, NaOH(20 g/l), NaClO2(5O g/l), NaPO4(15.O g/l)를 산화욕(흑화욕)으로 하고, NaOH(2.7 g/l), NaBH4(1.O g/l)를 환원욕으로 한다. In these treatments, redox treatment is performed by using NaOH (20 g / l), NaClO 2 (50 g / l), NaPO 4 (15.O g / l) as an oxidation bath (blackening bath), and NaOH (2.7 g). / l) and NaBH 4 (1.O g / l) as a reduction bath.

또한, 동-니켈-인 합금층으로 된 조화층은, 무전해 도금처리에 의한 석출에 의해 형성된다. In addition, the roughening layer which consists of a copper- nickel- phosphorus alloy layer is formed by precipitation by an electroless plating process.

이 합금의 무전해 도금액으로서는, 황산동 1∼40 g/l, 황산니켈 0.1∼6.0 g/l, 구연산 10∼20 g/l, 차아인산염 10∼100 g/l, 붕산 10∼40 g/l, 계면활성제 0.01∼10 g/l로 된 액조성의 도금욕을 사용하는 것이 바람직하다. Examples of the electroless plating solution for this alloy include copper sulfate 1-40 g / l, nickel sulfate 0.1-6.0 g / l, citric acid 10-20 g / l, hypophosphite 10-100 g / l, boric acid 10-40 g / l, It is preferable to use the plating bath of the liquid composition which consists of 0.01-10 g / l surfactant.

더욱이, 이 조화층(106)의 표면을 이온화 경향이 동보다 크고 티탄 이하인 금속 또는 귀금속층으로 피복한다. Moreover, the surface of this roughening layer 106 is covered with a metal or precious metal layer whose ionization tendency is larger than copper and less than or equal to titanium.

주석의 경우는, 플루오르화 붕소 주석과 티오요소의 용액, 또는 염화주석과 티오요소의 용액을 사용한다. 이 때, Cu-Sn의 치환반응에 의해 0.1∼2 ㎛ 정도의 Sn층이 형성된다. 귀금속의 경우는, 스펏터나 증착 등의 방법을 채용할 수 있다.In the case of tin, a solution of tin boron fluoride and thiourea, or a solution of tin chloride and thiourea is used. At this time, a Sn layer having a thickness of about 0.1 to 2 m is formed by the substitution reaction of Cu—Sn. In the case of a noble metal, methods, such as a scatterer and vapor deposition, can be employ | adopted.

⑩ 다음에, 이 기판상에 층간 수지 절연층으로서, 무전해 도금용 접착제층(108)을 형성한다. ⑩ Next, an electroless plating adhesive layer 108 is formed on this substrate as an interlayer resin insulating layer.

⑪ 더욱이, 상기 공정③~⑨를 반복하여, 비아 홀(102)의 바로 위에 다른 비아 홀(도시를 생략한다)을 설치함과 동시에 상층 도체회로(104) 보다도 더 바깥쪽에 상층 도체회로(110)를 설치하고(도13(c)참조), 이 상층 도체회로(110)의 표면 및 도시를 생략한 비아 홀의 내벽을 포함한 표면을 조화처리하여 조화층(112)을 설치한다. ⑪ Furthermore, by repeating the above steps ③ to ⑨, another via hole (not shown) is provided immediately above the via hole 102, and the upper conductor circuit 110 is located outside the upper conductor circuit 104. (See Fig. 13 (c)), and the roughening layer 112 is provided by roughening the surface including the surface of the upper conductor circuit 110 and the inner wall of the via hole (not shown).

⑫ 이어서, 이렇게 해서 얻어진 빌드 업 배선층의 가장 바깥쪽의 표면을 덮어, 솔더 레지스트 조성물(90)을 도포하고, 그 도막을 건조한 후, 이 도막에 개구부를 묘사한 포토마스크 필름을 놓고 노광, 현상처리 함으로써, 도체층중 솔더 패드가 될 도체부분(도체 패드, 비아 홀을 포함한다)을 노출시킨 개구(91)를 형성한다(도14(a)참조). ⑫ Subsequently, the outermost surface of the thus obtained build-up wiring layer was covered, the solder resist composition 90 was applied, the coating film was dried, and a photomask film depicting an opening was placed on the coating film, followed by exposure and development. As a result, an opening 91 in which the conductor portion (including the conductor pad and the via hole) to be the solder pad in the conductor layer is exposed is formed (see Fig. 14 (a)).

여기서, 노출되는 개구(91)의 개구경은, 솔더 패드가 될 도체부분의 직경 보다도 크게할 수 있고, 또한, 그 도체부분을 완전히 노출시키더라도 좋다. 또한, 반 대로 상기 개구(91)의 개구경은, 상기 솔더 패드가 될 도체부분의 직경 보다도 작게 할 수 있고, 그 도체부분의 연주를 솔더 레지스트층(90)으로 피복할 수 있다. 이 경우, 솔더 패드가 될 부분을 솔더 레지스트층(90)으로 누를 수 있고, 최종적으로는 솔더 패드의 박리를 방지할 수 있도록 구성하는 것이 바람직하다. Here, the opening diameter of the opening 91 exposed can be made larger than the diameter of the conductor part used as a solder pad, and you may expose the conductor part completely. On the other hand, the opening diameter of the opening 91 can be made smaller than the diameter of the conductor portion to be the solder pad, and the performance of the conductor portion can be covered with the solder resist layer 90. In this case, it is preferable that the part to be a solder pad can be pressed by the solder resist layer 90, and finally, it is comprised so that peeling of a solder pad can be prevented.

⑬ 더욱이, 상기 솔더 레지스트층(90)의 개구부(91)로부터 노출된 상기 도체부분상에 「니켈-금」으로 된 금속층을 형성하여, 솔더 패드가 형성된다. ⑬ Furthermore, a metal layer of “nickel-gold” is formed on the conductor portion exposed from the opening portion 91 of the solder resist layer 90 to form a solder pad.

니켈층(92)은 1∼7 ㎛가 바람직하고, 금층은 0.01∼0.06 ㎛가 좋다. 이 이유는, 니켈층(92)은, 지나치게 두꺼우면 저항값의 증대를 초래하고, 지나치게 얇으면 박리되기 쉽기 때문이다. 한편 금층(94)은, 지나치게 두꺼우면 비용이 증가되고, 지나치게 얇으면 솔더체와의 밀착효과가 저하되기 때문이다. 1-7 micrometers is preferable for the nickel layer 92, and 0.01-0.06 micrometers is preferable for the gold layer. This is because if the nickel layer 92 is too thick, an increase in the resistance value is caused, and if the nickel layer 92 is too thin, the nickel layer 92 is likely to peel off. On the other hand, if the gold layer 94 is too thick, the cost increases, and if the gold layer 94 is too thin, the adhesion effect with the solder body is reduced.

⑭ 더욱이, 다층화기판의 한쪽 면에 형성한 빌드 업 배선층의 가장 바깥쪽에 위치하는 솔더 레지스트층의 한쪽에 형성한 개구부(91)(윗쪽에 위치하는 개구부)로부터 노출되는 도체회로(솔더 패드)상에는, 솔더체를 공급하여 솔더 범프(96)를 형성함과 동시에, 다층화 기판의 빌드 업 배선층이 형성되지 않는 쪽의 표면에 노출된 도체회로(110)(솔더 패드)상에는, 솔더체를 공급하여 T 핀(98) 또는 솔더 볼(100)을 형성함으로써, 다층 회로기판이 제조된다(도14(b)참조). 상 Moreover, on the conductor circuit (solder pad) exposed from the opening 91 (opening upper position) formed in one side of the solder resist layer located on the outermost side of the build-up wiring layer formed on one side of the multilayer board, While supplying the solder body to form the solder bumps 96, the solder body is supplied onto the conductor circuit 110 (solder pad) exposed on the surface where the build-up wiring layer of the multilayered substrate is not formed. By forming 98 or solder balls 100, a multilayer circuit board is manufactured (see Fig. 14 (b)).

솔더체의 공급방법으로서는, 솔더 전사법이나 인쇄법을 사용할 수 있다. As the solder body supply method, a solder transfer method or a printing method can be used.

여기서, 솔더 전사법은, 프리프레그에 솔더 박을 부착하고, 이 솔더 박을 개구부분에 상당하는 개소 만을 남기고 에칭함으로써, 솔더 패턴을 형성하여 솔더 캐리어 필름으로 하고, 이 솔더 캐리어 필름을, 기판의 솔더 레지스트 개구부분에 플 럭스를 도포한 후, 솔더 패턴이 패드에 접촉하도록 적층하고, 이를 가열하여 전사하는 방법이다. 한편, 인쇄법은, 패드에 상당하는 개소에 관통구멍을 설치한 인쇄 마스크(메탈마스크)를 기판에 놓고, 솔더 페이스트를 인쇄하여 가열처리하는 방법이다. 솔더로서는, 주석-은, 주석-인듐, 주석-아연, 주석-비스머스 등을 사용할 수 있다. Here, in the solder transfer method, the solder foil is attached to the prepreg, and the solder foil is etched leaving only a portion corresponding to the opening portion, thereby forming a solder pattern to form a solder carrier film. After flux is applied to the solder resist openings, the solder pattern is laminated so as to contact the pad, which is heated and transferred. On the other hand, the printing method is a method of printing and soldering a solder paste by placing a printing mask (metal mask) provided with through holes in a portion corresponding to a pad on a substrate. As the solder, tin-silver, tin-indium, tin-zinc, tin-bismuth or the like can be used.

또한, 솔더 범프(96)를 형성하는 솔더체로서는, 융점이 비교적 낮은 주석/납 솔더(융점 183℃)나 주석/은 솔더(융점 220℃)를 사용하여, 도전성 T 핀(98)이나 도전성 볼(100)을 접속하는 솔더체로서는, 융점이 230℃∼270℃로 비교적 융점이 높은 주석/안티몬 솔더, 주석/은 솔더, 주석/은/솔더를 사용하는 것이 바람직하다. In addition, as a solder body which forms the solder bump 96, the tin T / lead solder (melting point 183 degreeC) and the tin / silver solder (melting point 220 degreeC) which are comparatively low melting | fusing point are used, and the conductive T pin 98 and the conductive ball are used. As a solder body which connects (100), it is preferable to use tin / antimony solder, tin / silver solder, tin / silver / solder with melting | fusing point comparatively high 230-270 degreeC.

(D2) 양면 빌드 업 배선층의 형성(D2) Formation of Both Sides Build-Up Wiring Layer

상기 (A) 및 (B)의 공정에 의해 형성된 다층화 코어기판(60)의 양면에 빌드 업 배선층을 형성한 실시형태에 대해서는, 상기 (D1)의 한쪽 면 빌드 업 배선층의 형성공정 ①~⑫에 따른 처리를 행한 후(도17(a)참조), 빌드 업 배선층의 가장 바깥쪽 도체회로(110)의 일부에, 니켈층(92)과 금층(94)을 포함하여 된 솔더 패드(95)를 형성함으로써, 어미기판으로서 사용하기에 바람직한 다층 회로기판이 제조된다(도17(b)참조).In the embodiment in which the build-up wiring layer is formed on both surfaces of the multilayered core substrate 60 formed by the steps (A) and (B), the step (1) to the step of forming the one-side build-up wiring layer (D1) is described. After performing the processing according to (see Fig. 17 (a)), the solder pad 95 including the nickel layer 92 and the gold layer 94 is formed in a part of the outermost conductor circuit 110 of the build-up wiring layer. By forming, a multilayer circuit board suitable for use as a mother board is manufactured (see Fig. 17 (b)).

더욱이, 상기 양면 빌드 업 배선층의 한쪽을 구성하는 가장 바깥쪽의 도체회로(110)상에 형성된 솔더 패드(95)상에, 솔더체를 공급하여 솔더 범프(96)를 형성함과 동시에, 다른 쪽 빌드 업 배선층을 구성하는 가장 바깥쪽의 도체회로(82)상에 형성된 솔더 패드(95)상에, 솔더체를 공급하여 T 핀(98) 또는 솔더 볼(1O0)을 배설함으로써, 전자부품의 고밀도 설치가 가능한 팩키지 기판으로서 사용하기에 바람직한 회로기판이 제조된다(도18 참조). Furthermore, on the solder pad 95 formed on the outermost conductor circuit 110 constituting one side of the double-sided build-up wiring layer, a solder body is supplied to form a solder bump 96 and the other side. The high density of electronic components is provided by supplying a solder body on the solder pads 95 formed on the outermost conductor circuits 82 constituting the build-up wiring layer and disposing the T pins 98 or solder balls 100. A circuit board suitable for use as an installable package substrate is manufactured (see Fig. 18).

이하, 실시예를 토대로 설명한다.Hereinafter, it demonstrates based on an Example.

(실시예 1)(Example 1)

(1) 먼저, 다층화 기판을 구성하는 양면 회로기판을 제작한다. 이 회로기판은, 에폭시 수지를 유리 직물에 함침(impregnate)시켜 B 스테이지로 한 프리프레그와, 동박을 적층하여 가열 프레스함으로써 얻어지는 한쪽 면 동장 적층판을 출발재료로서 사용한다. (1) First, a double-sided circuit board constituting the multilayer board is produced. This circuit board uses a prepreg obtained by impregnating an epoxy resin in a glass fabric to form a B stage, and a one-side copper clad laminate obtained by laminating and hot pressing copper foil as a starting material.

이 절연성 기재(10)의 두께는 75 ㎛, 동박(12)의 두께는 12 ㎛이고, 이 적층판의 동박 형성면과 반대 쪽 표면에, 두께가 1O ㎛인 점착제층을 갖고, 또한 필름 자체의 두께가 12 ㎛인 PET 필름(14)을 라미네이트한다. The thickness of this insulating base material 10 is 75 micrometers, and the thickness of the copper foil 12 is 12 micrometers, and has the adhesive layer which is 100 micrometers in thickness on the surface opposite to the copper foil formation surface of this laminated board, and also the thickness of the film itself. The PET film 14 having a thickness of 12 μm is laminated.

(2) 이어서, PET 필름(14)상으로부터 탄산가스 레이저 조사를 행하여, PET 필름(14) 및 절연성 기재(10)를 관통하여 동박(12)에 이르는 비아 홀 형성용 개구(16)를 형성하고, 더욱이 그 개구(16)내를 자외선 레이저 조사에 의해 데스미어처리했다. (2) Subsequently, carbon dioxide laser irradiation is performed on the PET film 14 to form an opening 16 for via hole formation penetrating the PET film 14 and the insulating base 10 to reach the copper foil 12. Furthermore, the inside of the opening 16 was desmeared by ultraviolet laser irradiation.

이 실시예에 있어서는, 비아 홀 형성용 개구의 형성에는, 미쓰비시 전기제의 고 피크 단 펄스 발진형 탄산가스 레이저 가공기를 사용하여, 전체로서 두께 22 ㎛인 PET 필름을 수지면에 라이네이트한, 기재 두께 75 ㎛인 유리천 에폭시 수지기재에, 마스크이미지법으로 PET 필름쪽에서 레이저 빔 조사하여 1OO구멍/초의 스피드로, 150 ㎛Ø의 비아 홀 형성용 개구를 형성했다. In this embodiment, the substrate thickness obtained by laminating a PET film having a thickness of 22 μm as a whole to the surface of the water by using a Mitsubishi Electric high peak short pulse oscillation type carbon dioxide laser processing machine for forming the via hole forming opening. The glass cloth epoxy resin material of 75 micrometers was laser-beamed from the PET film side by the mask image method, and the opening for via-hole formation of 150 micrometers (phi) was formed at the speed | rate of 100 hole / sec.

또한, 데스미어 처리용 YAG 제3고조파를 사용한 자외선 레이저 조사장치는, 미쓰비시 전기사제의 GT605LDX를 사용하고, 그 데스미어처리를 위한 레이저 조사조건은, 발신주파수가 5 KHz, 펄스 에너지가 O.8 mJ, 쇼트수가 10이었다. The UV laser irradiation apparatus using YAG third harmonic for desmear treatment uses GT605LDX manufactured by Mitsubishi Electric Corporation, and the laser irradiation condition for the desmear treatment has a transmission frequency of 5 KHz and a pulse energy of 0.88. mJ and the number of shorts were 10.

(3) 데스미어처리를 끝낸 기판에 대해, 동박(12)을 도금 리드로 하는 전해 동도금 처리를 행해, 개구(16)의 상부에 약간의 빈틈을 남기고, 그 개구(16)내에 전해 동도금(18)을 충전하여 비아 홀(20)을 형성한다. (3) An electrolytic copper plating process using the copper foil 12 as a plating lead is performed on the substrate after the desmear treatment, leaving some gaps in the upper portion of the opening 16, and electrolytic copper plating 18 in the opening 16. ) Is filled to form the via hole 20.

(4) 더욱이, PET 필름(14)을 인쇄 마스크로서, 개구(16)에 충전된 동도금층(18)상에 도전성 페이스트(22)를 충전하여, 절연성 기재(10)의 표면으로부터 거의 PET 필름(14)의 두께 만큼 돌출되는 돌기상 도체(24)를 형성한다. (4) Furthermore, the conductive paste 22 was filled on the copper plating layer 18 filled in the opening 16 using the PET film 14 as a printing mask, and the PET film 14 was almost removed from the surface of the insulating base 10. A protruding conductor 24 is formed to protrude by the thickness of 14).

(5) 다음에, PET 필름(14)을 절연성 기재(10)의 표면으로부터 박리시킨 후, 에폭시 수지 접착제를 돌기상 도체(24)쪽 전면에 도포하고, 100℃에서 30분간의 건조를 행하여 두께 20 ㎛의 접착제층(26)을 형성했다. (5) Next, after peeling the PET film 14 from the surface of the insulating base material 10, an epoxy resin adhesive is applied to the entire surface of the protruding conductor 24, and dried at 100 ° C. for 30 minutes to give a thickness. An adhesive layer 26 of 20 mu m was formed.

(6) 상기(5)에서 형성한 접착제층(26)상에, 두께 12 ㎛인 동박(28)을, 가열온도 180℃, 가열시간 70분, 압력 2 MPa, 진공도 2.5×103 Pa의 조건하에서 가열 프레스했다. (6) On the adhesive bond layer 26 formed in said (5), the copper foil 28 of thickness 12micrometer was made into the conditions of the heating temperature of 180 degreeC, the heating time of 70 minutes, the pressure of 2 MPa, and the vacuum degree of 2.5 * 10 <3> Pa. Under heat press.

(7) 그 후, 기판 양면의 동박(12) 및 (28)에 적절한 에칭처리를 행해, 도체회로(30) 및 (32)(비아 랜드를 포함한다)를 형성하여, 양면 회로기판(34)을 제작했다. (7) Subsequently, the copper foils 12 and 28 on both sides of the substrate are subjected to an appropriate etching process to form the conductor circuits 30 and 32 (including via lands) to form the double-sided circuit board 34. Made.

(8) 다음에, 적층용 한쪽 면 회로기판을 제작한다. 이 회로기판은, 양면 회로기판(34)과 동일한 한쪽 면 동장 적층판을 출발재료로서 사용했다. (8) Next, one side circuit board for lamination is produced. This circuit board used the same one-side copper clad laminated board as the double-sided circuit board 34 as a starting material.

먼저, 절연성 기재(10)상의 동박(12)에 적절한 에칭처리를 행해, 도체회로(40)를 형성하고, 더욱이, 도체회로(40)와 반대쪽에 위치하는 절연성 기재(10)의 표면에, PET 필름(14)을 라미네이트했다. First, an appropriate etching process is performed on the copper foil 12 on the insulating base 10 to form a conductor circuit 40, and further, on the surface of the insulating base 10 positioned opposite to the conductor circuit 40, PET is formed. The film 14 was laminated.

(9) 그 후, 상기(2)∼(5)의 공정에 따라 처리함으로써, 절연성 기재(10)의 한쪽 표면에 도체회로(40)가 형성되고, 절연성 기재(10)의 다른 쪽 면으로부터 도체회로(40)에 이르는 개구내에 전해 동도금(18)이 충전되는 동시에, 그 전해동도금(18)상에 돌기상 도체(44)가 형성되고, 더욱이 돌기상 도체(44)를 포함한 절연성 기재(10)의 표면에 에폭시 수지 접착제(46)가 도포되었다. (9) After that, the conductor circuit 40 is formed on one surface of the insulating base 10 by treating according to the steps (2) to (5) above, and the conductor is formed from the other side of the insulating base 10. The electrolytic copper plating 18 is filled in the opening leading to the circuit 40, and a protruding conductor 44 is formed on the electrolytic copper plating 18, and further, the insulating base 10 including the protruding conductor 44. The epoxy resin adhesive 46 was apply | coated to the surface of ().

이 에폭시 수지 접착제는 프레큐어되고, 다층화를 위한 접착제층을 형성하여, 이러한 한쪽 면 회로기판(50)을 3장 제작했다. This epoxy resin adhesive was precured, the adhesive layer for multilayering was formed, and three such one side circuit boards 50 were produced.

(10) 상기(1)∼(9)의 처리에 의해 형성된, 1장의 양면 회로기판(34)과, 3장의 한쪽 면 회로기판(50, 52) 및 (54)를, 도3에 나타내는 바와 같은 소정위치에 스택(stack)하고, 진공 열 프레스를 사용하여 180℃의 온도로 적층 일괄 프레스함으로써, 다층화 기판(60)을 작성했다. (10) The one double-sided circuit board 34 and the three single-sided circuit boards 50, 52, and 54 formed by the processing (1) to (9) described above are as shown in FIG. The multilayered substrate 60 was created by stacking at a predetermined position and laminating batch pressing at a temperature of 180 ° C. using a vacuum hot press.

(11) 이러한 다층 회로기판(60)을 구성하는 가장 바깥쪽의 회로기판 중, 한쪽 회로기판(50)(하층기판)의 도체회로(40)상에, 용융온도가 약 230℃인 주석/안티몬 솔더에 의해 T 핀(64) 또는 솔더 볼(66)을 접속하고, 다른 쪽 회로기판(54)(상층기판)의 도체회로(40)상에는, 용융온도가 약 183℃인 주석/납 솔더로 된 솔더체를 공급 하여, 솔더 범프(62)를 형성하여 다층 회로기판을 제작하고, 더욱이, 이 다층 회로기판의 상층 회로기판에 전자부품(82)을 놓은 상태에서, 주석/납 솔더 용융점 근방의 분위기내에서 리플로시켜, 솔더 범프(62)에 전자부품(82)의 솔더 볼(84)을 용융 고착시킴으로써, 다층 회로기판과 전자부품으로 된 반도체 장치를 제조했다. (11) Tin / antimony having a melting temperature of about 230 DEG C on the conductor circuit 40 of one of the outermost circuit boards constituting the multilayer circuit board 60 (lower layer board). The T pin 64 or the solder ball 66 is connected by solder, and on the conductor circuit 40 of the other circuit board 54 (upper layer), a tin / lead solder having a melting temperature of about 183 ° C. The solder body is supplied to form a solder bump 62 to fabricate a multilayer circuit board. Furthermore, the electronic component 82 is placed on the upper circuit board of the multilayer circuit board, and the atmosphere is near the tin / lead solder melting point. By reflowing inside, the solder balls 84 of the electronic component 82 were melted and fixed to the solder bumps 62, thereby manufacturing a semiconductor device made of a multilayer circuit board and an electronic component.

(실시예 2)(Example 2)

4층의 한쪽 면 회로기판을 도1에 나타내는 바와 같은 소정위치에 적층하고, 일괄 가열 프레스함으로써 다층화 기판을 형성하여, 가장 바깥쪽에 위치하는 한쪽 회로기판의 도체회로(도체 패드)에 대해 솔더 범프를 형성하고, 다른 쪽 회로기판의 바깥쪽에 노출되는 돌기상 도체가 가열 프레스되어 형성된 솔더 패드에 대해, T 핀 또는 솔더 볼이 접착된 것 이외에는, 실시예 1과 동일하게 하여 다층 회로기판 및 반도체 장치를 제조했다. One-sided circuit boards of four layers are laminated at a predetermined position as shown in Fig. 1, and a batch heat press is formed to form a multilayered substrate, and solder bumps are applied to the conductor circuits (conductor pads) of one of the outermost circuit boards. The multilayer circuit board and the semiconductor device were formed in the same manner as in Example 1 except that the T pins or the solder balls were adhered to the solder pads formed by forming a heat-pressing protrusion formed on the other side of the circuit board. Manufactured.

(실시예 3)(Example 3)

도2에 나타내는 바와 같이, 4층의 한쪽 면 회로기판 중, 가장 바깥쪽에 위치하는 회로기판의 한쪽을, 그 도체회로에 형성한 솔더 패드상에 솔더 범프를 형성하고, 가장 바깥쪽에 위치하는 회로기판의 다른 쪽을, 절연성 기재에 설치한 개구에 전해 동도금층을 충전하지 않는 구성으로 하여, 그 개구내에 노출되는 도체회로에 형성한 솔더 패드에, 솔더체를 공급하여 T 핀을 접속시킨 구조로 한 것 이외에는, 실시예 1과 동일하게 하여 다층 회로기판 및 반도체 장치를 제조했다. As shown in Fig. 2, one of the four-sided circuit boards, one of the outermost circuit boards is formed with solder bumps on the solder pads formed in the conductor circuit, and the circuit board is located at the outermost side. The other side of the structure is a structure in which the electrolytic copper plating layer is not filled in the opening provided in the insulating base material, and the solder body is supplied to the solder pad formed in the conductor circuit exposed in the opening to connect the T pin. A multilayer circuit board and a semiconductor device were manufactured in the same manner as in Example 1 except for this.

(실시예 4)(Example 4)

도2에 나타내는 바와 같이, 4층의 한쪽 면 회로기판 중, 가장 바깥쪽에 위치 하는 표면 및 이면의 회로기판상에 솔더 레지스트층을 설치하고, 그 솔더 레지스트층에 형성한 개구로부터 노출되는 솔더 패드상에 솔더 범프를 형성한 것 이외에는, 실시예 3과 동일하게 하여 다층 회로기판 및 반도체 장치를 제조했다. As shown in Fig. 2, a solder resist layer is provided on the outermost surface and the rear surface circuit board of the four-sided one side circuit board, and the solder pad shape is exposed from the opening formed in the solder resist layer. A multilayer circuit board and a semiconductor device were manufactured in the same manner as in Example 3, except that the solder bumps were formed in the same.

(실시예 5)(Example 5)

도1에 나타내는 바와 같이, 4층의 한쪽 면 회로기판 중, 가장 바깥쪽에 위치하는 표면 및 이면의 회로기판상에 솔더 레지스트층을 설치하고, 그 솔더 레지스트층에 형성한 개구로부터 노출되는 솔더 패드상에 솔더 범프를 형성한 것 이외에는, 실시예 3과 동일하게 하여 다층 회로기판 및 반도체 장치를 제조했다. As shown in Fig. 1, a solder resist layer is provided on the outermost surface and the rear surface circuit board of the four-layered one side circuit board, and is exposed to the solder pads formed from the openings formed in the solder resist layer. A multilayer circuit board and a semiconductor device were manufactured in the same manner as in Example 3, except that the solder bumps were formed in the same.

(실시예 6)(Example 6)

(1) 실시예 1의 공정(1)∼(1O)에 따른 처리를 행하여, L/S= 75 ㎛/75 ㎛, 랜드 지름이 250 ㎛, 비아 홀 구경이 150 ㎛, 도체층의 두께가 12 ㎛, 그리고 절연층의 두께가 75 ㎛인 다층화 코어기판(60)을 제조했다. (1) The process according to the steps (1) to (10) of Example 1 was carried out, with L / S = 75 µm / 75 µm, land diameter of 250 µm, via hole diameter of 150 µm, and conductor layer thickness 12 A multilayered core substrate 60 having a thickness of 75 mu m and an insulating layer was prepared.

(2) 다음에, 양면에 도체회로(40)를 형성한 다층 코어기판(60)((도15(a)참조)을, 황산동 8 g/l, 황산니켈 0.6 g/l, 구연산 15 g/l, 차아인산나트륨 29 g/l, 붕산 31 g/l, 계면활성제 0.1 g/l로 된 pH=9의 무전해 도금액에 침지하여, 상기 도체회로(40)의 표면에 두께 3 ㎛인 동-니켈-인으로 된 조화층(62)을 형성했다. 이어서, 그 기판을 수세하고, 0.1 mol/l 플루오르화 붕소 주석-1.0 mol/l 티오요소액으로 된 무전해 주석치환 도금욕에 50℃에서 1시간 침지하고, 상기 조화층(63)의 표면에 0.3 ㎛인 주석층을 설치했다(도15(b)참조, 단, 주석층에 대해서는 도시하지 않는다). (2) Next, the multilayer core substrate 60 (see Fig. 15 (a)) in which the conductor circuit 40 was formed on both surfaces was made of copper sulfate 8 g / l, nickel sulfate 0.6 g / l and citric acid 15 g /. 1, copper phosphate having a thickness of 3 μm on the surface of the conductor circuit 40 by immersing in an electroless plating solution of pH = 9 consisting of 29 g / l sodium hypophosphite, 31 g / l boric acid, and 0.1 g / l surfactant. A roughened layer 62 of nickel-phosphorus was formed, and the substrate was washed with water at 50 ° C. in an electroless tin-substituted plating bath made of 0.1 mol / l boron fluoride tin-1.0 mol / l thiourea liquid. It was immersed for 1 hour, and the tin layer which is 0.3 micrometers was provided in the surface of the said roughening layer 63 (refer FIG. 15 (b), but a tin layer is not shown).                 

(3) 하기 ①~③에서 얻은 조성물을 혼합 교반하여, 무전해 도금용 접착제를 조제했다. (3) The composition obtained by the following ①-③ was mixed and stirred, and the adhesive agent for electroless plating was prepared.

① 크레졸노볼락형 에폭시 수지(니혼카야쿠제, 분자량 2500)의 25% 아크릴화물을 35중량부(고형분 80%), 감광성 단량체(도아고세이제, 알로닉스 M315) 4중량부, 소포제(산노푸코제, S-65) O.5중량부, NMP 3.6중량부를 교반 혼합했다. ① 35 parts by weight (80% solids) of a 25% acrylate of a cresol novolak-type epoxy resin (manufactured by Nihon Kayaku, molecular weight 2500), 4 parts by weight of a photosensitive monomer (Doagosei, Alonics M315), an antifoaming agent (product made by Sanofoko) S-65) 0.5 part by weight and 3.6 parts by weight of NMP were stirred and mixed.

② 폴리에테르술폰(PES) 8중량부, 에폭시 수지입자(산요카세이제, 폴리머 폴)의 평균입경 0.5 ㎛인 것을 7.245중량부를 혼합한 후, NMP 2O 중량부를 더 첨가하여 교반 혼합했다. (2) After mixing 7.245 weight part of 8 weight part of polyether sulfone (PES) and the average particle diameter of 0.5 micrometer of epoxy resin particles (made by Sanyokasei, polymer pole), NMP2O weight part was further added and stirred and mixed.

③ 이미다졸 경화제(시코쿠카세이제, 2E4MZ-CN) 2중량부, 광개시제(치바가이기제, 이루가큐아 I-907) 2중량부, 광증감제(니혼카야쿠제, DETX-S) O.2중량부, NMP 1.5중량부를 교반 혼합했다.③ 2 parts by weight of imidazole curing agent (manufactured by Shikoku Kasei, 2E4MZ-CN), 2 parts by weight of photoinitiator (Cibagaigizer, Irugaqua I-907), photosensitizer (made by Nihon Kayaku, DETX-S) O.2 The weight part and NMP 1.5 weight part were stirred and mixed.

(4) 상기(3)에서 조제한 무전해 도금용 접착제를 상기(2)의 처리를 행한 기판(60)에 도포하고(도15(c)참조), 건조시켜 접착제층을 형성한 그 기판(60)의 양면에, 85 ㎛Ø의 흑원이 인쇄된 포토마스크 필름을 밀착시켜, 초 고압수은등에 의해 5OO mJ/cm2로 노광했다. 이를 DMDG(디에틸렌글리콜디메틸에테르)용액으로 스프레이 현상함으로써, 접착제층에 85 ㎛Ø의 비아 홀이 되는 개구부(65a)를 형성했다. 더욱이, 해당 기판을 초 고압수은등에 의해 300O mJ/cm2로 노광하고, 100℃에서 1시간, 그 후 150℃에서 5시간의 가열처리를 행함으로써, 포토마스크 필름에 상당하는 치수정밀도가 우수한 개구를 갖는 두께 35 ㎛인 층간 절연재층(65)(접착제층)을 형성했다(도15(d)참조). 또한, 비아 홀이 되는 개구부(65a)에는, 주석도금층을 부분적으로 노출시켰다. (4) The board | substrate 60 which apply | coated the electroless-plating adhesive agent prepared by said (3) to the board | substrate 60 which processed the said (2) (refer FIG. 15 (c)), and dried and formed the adhesive bond layer. ), A photomask film printed with a 85 μm black circle was brought into close contact with each other, and exposed at 50,000 mJ / cm 2 with an ultrahigh pressure mercury lamp. This was spray-developed with a DMDG (diethylene glycol dimethyl ether) solution to form an opening 65a serving as a 85 µm via hole in the adhesive layer. Furthermore, the substrate was exposed to 300 mJ / cm 2 with an ultra-high pressure mercury lamp and heated at 100 ° C. for 1 hour and then at 150 ° C. for 5 hours, thereby providing excellent dimensional accuracy equivalent to a photomask film. An interlayer insulating material layer 65 (adhesive layer) having a thickness of 35 µm was formed (see Fig. 15 (d)). In addition, the tin plating layer was partially exposed in the opening 65a serving as the via hole.

(5) 비아 홀 형성용 개구부(65a)를 형성한 기판을, 크롬산에 20분간 침지하여, 접착제층 표면에 존재하는 에폭시 수지입자를 용해 제거하고, 해당 접착제층(65)의 표면을 Rmax=1∼5 ㎛ 정도의 깊이로 조화하여 조화면(65b)을 형성하고, 그 후, 중화용액(시프레이사제)에 침지하고 나서 수세했다. (5) The board | substrate with which the via-hole formation opening 65a was formed is immersed in chromic acid for 20 minutes, the epoxy resin particle which exists in the surface of an adhesive bond layer is melted and removed, and the surface of this adhesive bond layer 65 is Rmax = 1. The rough surface 65b was formed in harmony with the depth of about -5 micrometers, and it washed with water, after immersing in the neutralization solution (made by Cypress company) after that.

(6) 접착제층 표면의 조화층(65b)(조화깊이 3.5 ㎛)에 대해, 파라듐촉매(아토텍제)를 부여함으로써, 접착제층(65) 및 비아 홀 형성용 개구부(65a)의 표면에 촉매핵을 부여했다. (6) A catalyst is applied to the surface of the adhesive layer 65 and the via hole forming opening 65a by applying a palladium catalyst (manufactured by Atotech) to the roughened layer 65b (harmonized depth 3.5 µm) on the adhesive layer surface. Granted nuclear.

(7) 이하의 조성의 무전해 동도금욕중에 기판을 침지하고, 조화면 전체에 두께 0.6 ㎛의 무전해 동도금막(67)을 형성했다(도15(f)참조). 이 때, 그 무전해 도금막(67)은 얇기 때문에, 그 막 표면에는, 접착제층(65)의 조화면(65b)에 추종한 요철이 관찰되었다. (7) The substrate was immersed in an electroless copper plating bath having the following composition, and an electroless copper plating film 67 having a thickness of 0.6 mu m was formed on the entire roughened surface (see Fig. 15 (f)). At this time, since the electroless plating film 67 was thin, the unevenness | corrugation which followed the roughening surface 65b of the adhesive bond layer 65 was observed on the film surface.

[무전해 도금 수용액][Electroless Plating Solution]

NiSO4 : 0.OO3 mol/l NiSO 4 : 0.OO3 mol / l

주석산 : 0.20 mol/l Tartaric acid: 0.20 mol / l

황산동 : 0.03 mol/lCopper sulfate: 0.03 mol / l

HCHO : O.O5 mol/lHCHO: O.O5 mol / l

NaOH : O.1O mol/l NaOH: O.1O mol / l                 

α, α'-비피리딜 : 40 mg/l α, α'-bipyridyl: 40 mg / l

폴리에틸렌글리콜(PEG) : 0.1 g/lPolyethylene glycol (PEG): 0.1 g / l

[무전해 도금 조건][Electroless Plating Conditions]

33℃의 액온도Liquid temperature of 33 ℃

(8) 상기 (7)에서 형성한 무전해 동도금막(67)상에 시판의 감광성 드라이 필름을 붙이고, 마스크를 놓아, 1OO mJ/cm2로 노광, O.8% 탄산나트륨으로 현상처리하여, 두께 15 ㎛인 도금 레지스트(68)를 설치했다(도16(a)참조). (8) Applying a commercially available photosensitive dry film on the electroless copper plating film 67 formed in the above (7), placing a mask, exposing to 100 mJ / cm 2 , developing with 0.8% sodium carbonate, and thickness A plating resist 68 having a thickness of 15 mu m was provided (see Fig. 16 (a)).

(9) 다음에, 이하의 조건으로, 도금 레지스트 비형성부분에 전해 도금을 행해, 두께 20 ㎛인 전해 도금막(69)을 설치하여 상층 도체회로(104)를 형성해야 할 도체층을 설치함과 동시에, 개구부내를 도금막(69)으로 충전하여 비아 홀(102)을 형성했다(도16(b)참조). (9) Next, electroplating is performed on the plating resist non-formed portion under the following conditions to provide an electroconductive plating film 69 having a thickness of 20 µm to provide a conductor layer on which the upper conductor circuit 104 should be formed. At the same time, the via hole 102 was filled with the plating film 69 to form the via hole 102 (see Fig. 16B).

[전해 도금 수용액][Electroplating Solution]

황산동 ·5수화물 : 60 g/lCopper sulfate, pentahydrate: 60 g / l

레벨링제(아토텍제, HL) : 40 ml/lLeveling agent (manufactured by Atotech, HL): 40 ml / l

황산 : 190 g/1Sulfuric acid: 190 g / 1

광택제(아토텍제, UV) : 0.5 ml/l Polishing agent (Atotech, UV): 0.5 ml / l

염소이온 : 40 ppmChlorine Ion: 40 ppm

[전해 도금 조건][Electroplating Condition]

버블링 : 3.0 ℓ/분 Bubbling: 3.0 L / min                 

전류밀도 : O.5 A/dm2 Current density: O.5 A / dm 2

설정전류값 : O.18 A Set value: O.18 A

도금시간 : 130분Plating time: 130 minutes

(10) 도금 레지스트(68)를 박리, 제거한 후, 황산과 과산화수소의 혼합액이나 과황산나트륨, 과황산암모늄 등의 에칭액으로 도금 레지스트하의 무전해 도금막(67)을 용해 제거하여, 무전해 도금막(67)과 전해 동도금막(69)으로 된 두께 약 20 ㎛, L/S=25 ㎛/25 ㎛의 상층 도체회로(104)를 형성했다. 이 때, 비아 홀(102)의 표면은 평탄하고, 도체회로 표면과 비아 홀 표면의 레벨은 동일했다. (10) After the plating resist 68 is peeled off and removed, the electroless plating film 67 under the plating resist is dissolved and removed by a solution of sulfuric acid and hydrogen peroxide, an etchant such as sodium persulfate, ammonium persulfate, and the like. 67) and an upper conductor circuit 104 having a thickness of about 20 mu m and an L / S = 25 mu m / 25 mu m, which is formed of an electrolytic copper plating film 69. At this time, the surface of the via hole 102 was flat, and the levels of the conductor circuit surface and the via hole surface were the same.

(11) 이 기판에 상기(2)와 동일하게 하여 조화층(84)을 형성하고, 더욱이 상기 (3)∼(10)의 순서를 반복하여, 상층의 층간 수지 절연층(108)과 도체회로(110)(비아 홀(80)을 포함한다)를 더 형성하고, 다층화 기판(60)의 양면에 빌드 업 배선층을 형성했다. (11) The roughening layer 84 is formed in this board | substrate similarly to said (2), Furthermore, the procedure of said (3)-(10) is repeated, and the upper interlayer resin insulating layer 108 and the conductor circuit are repeated. (110) (including via holes 80) were further formed, and build-up wiring layers were formed on both sides of the multilayered substrate 60.

또한, 여기서는, 도체회로(110)의 표면에 동-니켈-인으로 된 조화층(112)을 설치하지만, 이 조화층(112) 표면에는 주석치환 도금층을 형성하지 않는다. In addition, although the roughening layer 112 of copper- nickel- phosphorus is provided in the surface of the conductor circuit 110 here, the tin substitution plating layer is not formed in the roughening layer 112 surface.

(12) 한편, DMDG에 용해시킨 60중량%의 크레졸노볼락형 에폭시 수지(니혼카야쿠제)의 에폭시기 50%를 아크릴화 한 감광성 부여 올리고머(분자량 4000)를 46.67중량부, 메틸에틸케톤에 용해시킨 80중량%의 비스페놀 A형 에폭시 수지(유카쉘제, 에피코트 1OO1) 14.121중량부, 이미다졸경화제(시코쿠카세이제, 2E4MZ-CN) 1.6중량부, 감광성 단량체인 다가 아크릴 단량체(니혼카야쿠제, R604) 1.5중량부, 마찬가지로 다가 아크릴 단량체(교에이샤제, DPE6A) 30중량부, 아크릴산 에스테르중합물로 된 레벨링제(교에이샤제, 폴리 플로 No.75) O.36중량부를 혼합하여, 이 혼합물에 대해 광개시제로서의 벤조페논(간토카가쿠제) 2O중량부, 광증감제로서의 EAB(호도가야카가쿠제) 0.2중량부를 가하고, DMDG(디에틸렌글리콜디메틸에테르) 10중량부를 더 가하여, 점도를 25℃에서 1.4±0.3 pa ·s로 조정한 솔더 레지스트 조성물을 얻었다. (12) On the other hand, 46.67 parts by weight of a photosensitive imparting oligomer (molecular weight 4000) in which 50% of an epoxy group of 60% by weight of a cresol novolak type epoxy resin (manufactured by Nihon Kayaku) dissolved in DMDG was acrylated was dissolved in methyl ethyl ketone. 14.121 parts by weight of bisphenol A type epoxy resin (manufactured by Yucca Shell, Epicoat 1001) by weight, 1.6 parts by weight of imidazole curing agent (manufactured by Shikoku Chemical Co., Ltd., 2E4MZ-CN), a polyvalent acrylic monomer (made by Nihon Kayaku, R604) 1.5 30 parts by weight of a polyhydric acrylic monomer (manufactured by Kyoeisha Co., Ltd., DPE6A), and 0.36 parts by weight of a leveling agent (manufactured by Kyoeisha Co., Ltd., Polyfloor No. 75) were mixed. 20 parts by weight of benzophenone (manufactured by Kanto-Kagaku) as a photoinitiator, 0.2 parts by weight of EAB (manufactured by Hodogaya Kagaku) as a photosensitizer were added, and 10 parts by weight of DMDG (diethylene glycol dimethyl ether) was added to obtain a viscosity of 1.4 ± 25 ° C. Set to 0.3 pas Obtaining a solder resist composition.

또한, 점도측정은, B형 점도계(도쿄케이키, DVL-B형)를 사용하여 행하고, 60 rpm의 경우는 로터 No.4, 6 rpm의 경우는 로터 No.3에 의했다. In addition, a viscosity measurement was performed using the Brookfield viscometer (Tokyo Keiki, DVL-B type), and it was rotor No. 4 at 60 rpm, and rotor No. 3 at 6 rpm.

(13) 상기(11)에서 얻어진 빌드 업 배선층의 양면에, 상기 (12)에서 얻어진 솔더 레지스트 조성물을 20 ㎛의 두께로 도포했다. 이어서, 70℃에서 20분간, 70℃에서 30분간의 건조처리를 행한 후, 크롬층에 의해 솔더 레지스트 개구부의 원 패턴(마스크패턴)이 묘사된 두께 5 mm의 소다 라임(soda lime) 유리기판을, 크롬층이 형성된 쪽을 솔더 레지스트층에 밀착시켜 1OOO mJ/cm2의 자외선으로 노광하여, DMTG 현상 처리했다. 더욱이, 8O℃에서 1시간, 1O0℃에서 1시간, 120℃에서 1시간, 150℃에서 3시간의 조건으로 가열처리하여, 패드부분이 개구된(개구경 200 ㎛) 솔더 레지스트층(90)(두께 20 ㎛)을 형성했다. (13) The soldering resist composition obtained by said (12) was apply | coated to both surfaces of the buildup wiring layer obtained by said (11) in thickness of 20 micrometers. Subsequently, after drying at 70 ° C. for 20 minutes and at 70 ° C. for 30 minutes, a soda lime glass substrate having a thickness of 5 mm in which the original pattern (mask pattern) of the solder resist openings were depicted by the chromium layer was obtained. The side in which the chromium layer was formed was brought into close contact with the solder resist layer, and exposed to ultraviolet light of 100 mJ / cm 2 , thereby performing DMTG development. Furthermore, the soldering resist layer 90 which opened the pad part (opening diameter 200 micrometers) by heat-processing on the conditions of 1 hour at 80 degreeC, 1 hour at 10 degreeC, 1 hour at 120 degreeC, and 3 hours at 150 degreeC. 20 micrometers thick).

(14) 다음에, 솔더 레지스트층(90)을 형성한 기판을, 염화니켈 30 g/l, 차아인산나트륨 10 g/l, 구연산나트륨 1O g/l로 된 pH=5의 무전해 니켈도금액에 20분간 침지하여, 개구부에 두께 5 ㎛인 니켈 도금층(92)을 형성했다. 더욱이, 그 기판을, 시안화 금칼륨 2 g/l, 염화암모늄 75 g/l, 구연산나트륨 50 g/l, 차아인산나트륨 10 g/l로 된 무전해 금도금액에 93℃의 조건에서 23초간 침지함으로써, 니켈 도금층(92)상에 두께 0.03 ㎛인 도금층(94)을 형성했다. (14) Next, the substrate on which the solder resist layer 90 was formed was subjected to an electroless nickel plating solution having a pH = 5 of 30 g / l nickel chloride, 10 g / l sodium hypophosphite, and 10 g / l sodium citrate. It was immersed in 20 minutes, and the nickel plating layer 92 of thickness 5micrometer was formed in the opening part. Furthermore, the substrate was immersed in an electroless gold plating solution consisting of 2 g / l gold potassium cyanide, 75 g / l ammonium chloride, 50 g / l sodium citrate and 10 g / l sodium hypophosphite for 23 seconds at 93 ° C. Thus, a plating layer 94 having a thickness of 0.03 µm was formed on the nickel plating layer 92.

이것에 의해, 상층 도체회로(112)상에 니켈도금층(92)과 금도금층(94)을 포함한 솔더 패드(95)가 형성되어, 한쪽 면 3층, 양면 6층의 어미기판에 사용하기에 바람직한 다층 회로기판을 제작했다(도17(b)참조). As a result, a solder pad 95 including a nickel plated layer 92 and a gold plated layer 94 is formed on the upper conductor circuit 112, which is suitable for use in a mother substrate having three layers on one side and six layers on both sides. A multilayer circuit board was produced (see Fig. 17 (b)).

이렇게 하여 제조한 다층 회로기판으로는, 다층화 코어기판의 비아 홀의 랜드형상을 진원으로 할 수 있고, 랜드 피치를 600 ㎛ 정도로 할 수 있기 때문에, 비아 홀을 밀집하여 형성할 수 있고, 비아 홀의 고밀도화를 쉽게 달성할 수 있다. 또한, 다층화 코어기판중의 비아 홀수를 늘릴 수 있기 때문에, 다층 코어기판내의 도체회로와 빌드 업 배선층내의 도체회로와의 전기적 접속을 충분히 확보할 수 있다. In the multilayer circuit board manufactured in this way, since the land shape of the via hole of the multilayer core board can be rounded and the land pitch can be about 600 µm, the via holes can be densely formed to increase the density of the via holes. Easy to achieve. In addition, since the number of vias in the multilayered core substrate can be increased, electrical connection between the conductor circuit in the multilayer core substrate and the conductor circuit in the build-up wiring layer can be sufficiently secured.

또한, 빌드 업 배선층의 가장 바깥쪽에 설치한 솔더 패드(95)에 대해, LSI 등의 반도체 칩을 포함하는 전자부품을 탑재하는 팩키지 기판의 도전성 볼(솔더 볼)이 접속되기 때문에, 팩키지 기판의 설치에 유리해진다. Moreover, since the conductive ball (solder ball) of the package board | substrate which mounts the electronic component containing semiconductor chips, such as LSI, is connected to the solder pad 95 provided in the outermost part of a buildup wiring layer, installation of a package board | substrate is carried out. To be advantageous.

(실시예 7)(Example 7)

실시예 6을 따라 제조한 다층 회로기판의, 가장 바깥쪽에 있는 한쪽 상층 도체회로(112)상에 형성한 솔더 패드(95)상에는, 솔더 범프(96)를 형성하고, 가장 바깥쪽에 있는 다른 쪽 상층 도체회로(112)상에 형성한 솔더 패드(95)상에는, T 핀(98) 또는 솔더 볼(100)을 배설한, 팩키지 기판에 바람직한 다층 회로기판을 제조했다(도18 참조). On the solder pad 95 formed on the outermost one upper conductor circuit 112 of the multilayer circuit board manufactured according to Example 6, a solder bump 96 is formed and the outermost upper layer On the solder pad 95 formed on the conductor circuit 112, a multilayer circuit board suitable for a package substrate in which the T pin 98 or the solder ball 100 was disposed was manufactured (see Fig. 18).

이렇게 하여 제조된 다층 회로기판으로는, 빌드 업 배선층의 윗쪽에 설치한 솔더 레지스트층(90)의 개구로부터 노출된 금도금층(94)(솔더 패드)에 배설한 솔더 범프(96)를 매개로 하여 LSI 칩 등의 전자부품에 접속되어, 빌드 업 배선층의 아래쪽에 설치한 솔더 레지스트층(90)의 개구로부터 노출된 금도금층(94)(솔더 패드)에 설치한 도전성 핀(98) 또는 도전성 볼(100)을 매개로 하여 어미기판상의 접속단자 등에 접속되기 때문에, 전자부품의 고밀도 설치가 가능해진다. As the multilayer circuit board manufactured in this way, the solder bumps 96 disposed on the gold plating layer 94 (solder pad) exposed from the openings of the solder resist layer 90 provided on the upper side of the build-up wiring layer were used as a medium. Conductive pin 98 or conductive ball connected to an electronic component such as an LSI chip and provided in the gold plating layer 94 (solder pad) exposed from the opening of the solder resist layer 90 provided below the build-up wiring layer. Since it is connected to a connection terminal on the motherboard and the like via 100), high-density installation of electronic components is possible.

(실시예 8)(Example 8)

다층화 기판을 구성하는 양면 회로기판 및 한쪽 면 회로기판의 비아 홀 형성용 비관통구멍에, 도전성 페이스트를 충전하여 비아 홀을 형성함과 동시에, 그 비아 홀 형성과 동일 공정에 의해 비아 홀상에 도전성 페이스트를 충전하여, 돌기상 도체를 형성한 것 이외에는, 실시예 6과 동일하게 하여 다층 회로기판을 제조했다. A via hole is formed by filling a conductive paste into the non-through hole for via hole formation of the double-sided circuit board and the single-sided circuit board constituting the multilayer board, and at the same time as the via hole formation, the conductive paste is formed on the via hole. The multilayer circuit board was manufactured in the same manner as in Example 6 except that the film was filled with the protrusion conductor.

(실시예 9)(Example 9)

층간 수지 절연층을, 두께 20 ㎛의 에폭시 수지필름을 열 압착시킴으로써 형성하고, 탄산가스 레이저를 조사하여 직경 60 ㎛인 비아 홀 형성용 개구를 설치하여, 그 개구내 벽면을 포함한 층간 수지 절연층의 표면을 과망간산용액에 의해 조화처리를 행한 것 이외에는, 실시예 6과 동일하게 하여 다층 회로기판을 제조했다. An interlayer resin insulating layer is formed by thermally compressing an epoxy resin film having a thickness of 20 μm, and irradiated with a carbon dioxide laser to provide an opening for forming a via hole having a diameter of 60 μm, and the interlayer resin insulating layer including the inner wall of the opening. A multilayer circuit board was produced in the same manner as in Example 6 except that the surface was roughened with a permanganic acid solution.

상기 에폭시 수지필름은, 페녹시 수지와의 수지 복합체인 것이 바람직하고, 조화층 형성용 입자를 함유시키고 있다. It is preferable that the said epoxy resin film is a resin composite with a phenoxy resin, and contains the roughening layer formation particle | grains.                 

(실시예 10)(Example 10)

다층화 코어기판을 구성하는 양면 회로기판 및 한쪽 면 회로기판의 비아 홀 형성용 비관통구멍에, 도전성 페이스트를 충전하여 비아 홀을 형성함과 동시에, 그 비아 홀 형성과 동일 공정에 의해 비아 홀상에 도전성 페이스트를 충전하여, 돌기상 도체를 형성한 것 이외에는, 실시예 9와 동일하게 하여 다층 회로기판을 제작했다. A via hole is formed by filling a conductive paste into a non-through hole for forming a via hole of a double-sided circuit board and a single-sided circuit board. The conductive hole is formed on the via hole by the same process as that of the via hole. A multilayer circuit board was produced in the same manner as in Example 9 except that the paste was filled to form a projection conductor.

(실시예 11)(Example 11)

층간 수지 절연층을, 두께 20 ㎛인 폴리올레핀 수지필름을 열 압착시킴으로써 형성하고, 탄산가스 레이저를 조사하여 직경 60 ㎛의 비아 홀 형성용 개구를 설치하고, 그 후, 무전해 도금막을 형성하는 대신에, 조화처리를 행하지 않고, 스펏터링에 의해 개구내 벽면을 포함한 층간 수지 절연층의 포면에 두께 0.1 ㎛인 동 스펏터막 또는 동-니켈 스펏터막을 형성한 것 이외에는 실시예 6과 동일하게 하여 다층 회로기판을 제조했다. An interlayer resin insulating layer is formed by thermally compressing a polyolefin resin film having a thickness of 20 µm, and irradiated with a carbon dioxide laser to provide an opening for forming a via hole having a diameter of 60 µm, and then instead of forming an electroless plating film. The multilayer circuit was carried out in the same manner as in Example 6 except that a copper sprayer film or a copper-nickel scatterer film having a thickness of 0.1 µm was formed on the surface of the interlayer resin insulating layer including the inner wall of the aperture by sputtering without performing roughening treatment. The substrate was prepared.

(실시예 12)(Example 12)

다층화 코어기판을 구성하는 양면 회로기판 및 한쪽 면 회로기판의 비아 홀 형성용 비관통구멍에, 도전성 페이스트를 충전하여 비아 홀을 형성함과 동시에, 그 비아 홀 형성과 동일 공정에 의해 비아 홀상에 도전성 페이스트를 충전하여, 돌기상 도체를 형성한 것 이외에는, 실시예 11과 동일하게 하여 다층 회로기판을 제작했다. A via hole is formed by filling a conductive paste into a non-through hole for forming a via hole of a double-sided circuit board and a single-sided circuit board. The conductive hole is formed on the via hole by the same process as that of the via hole. A multilayer circuit board was produced in the same manner as in Example 11 except that the paste was filled to form the projection conductor.

(실시예 13) (Example 13)                 

(1) 실시예 1의 공정(1)∼(1O)에 따른 처리를 행하여, L/S=75 ㎛/75 ㎛, 랜드경이 250 ㎛, 비아 홀 구경이 150 ㎛, 도체층의 두께가 12 ㎛, 그리고 절연층의 두께가 75 ㎛인 다층화 코어기판(60)을 제조했다. (1) The process according to the processes (1) to (10) of Example 1 was carried out, and L / S = 75 µm / 75 µm, the land diameter was 250 µm, the via hole diameter was 150 µm, and the thickness of the conductor layer was 12 µm. And a multilayered core substrate 60 having an insulating layer thickness of 75 µm.

(2) 다음에, 양면에 도체회로(40)를 형성한 다층 코어기판(60)((도12(a)참조)의 한쪽 면에 대해, 실시예 6의 공정(2)∼(14)의 처리를 행해, 다층화 코어기판(60)의 한쪽 면에 빌드 업 배선층을 형성하여, 그 상층 도체회로(112)상을 덮은 솔더 레지스트층(90)의 개구(91)내에 노출된, 니켈도금층(92)과 금도금층(94)을 포함한 솔더 패드(95)를 형성했다. (2) Next, with respect to one side of the multilayer core substrate 60 (see Fig. 12 (a)) in which the conductor circuit 40 was formed on both surfaces, the process (2) to (14) of Example 6 was carried out. The nickel-plated layer 92 exposed to the opening 91 of the solder resist layer 90 covering the upper conductor circuit 112 by forming a build-up wiring layer on one side of the multilayered core substrate 60 by performing the treatment. ) And a solder pad 95 including a gold plated layer 94.

(3) 상기 솔더 패드(95)상에는, 솔더 범프(96)를 형성하여, 빌드 업 배선층이 형성되지 않는 다층화 기판(60)의 도체회로(40)상에는, T 핀(98) 또는 솔더 볼(100)을 배설하여, 팩키지 기판에 알맞는 한쪽 면 3층의 다층 회로기판을 제조했다(도14(b)참조). (3) A solder bump 96 is formed on the solder pad 95, and the T pin 98 or the solder ball 100 is formed on the conductor circuit 40 of the multilayered substrate 60 in which the build-up wiring layer is not formed. ), A multilayer circuit board having three layers on one side suitable for a package substrate was produced (see Fig. 14 (b)).

(실시예 14)(Example 14)

다층화 기판을 구성하는 양면 회로기판 및 한쪽 면 회로기판의 비아 홀 형성용 비관통구멍에, 도전성 페이스트를 충전하여 비아 홀을 형성함과 동시에, 그 비아 홀 형성과 동일 공정에 의해 비아 홀상에 도전성 페이스트를 충전하여, 돌기상 도체를 형성한 것 이외에는, 실시예 13과 동일하게 하여 다층 회로기판을 제조했다. A via hole is formed by filling a conductive paste into the non-through hole for via hole formation of the double-sided circuit board and the single-sided circuit board constituting the multilayer board, and at the same time as the via hole formation, the conductive paste is formed on the via hole. The multilayer circuit board was manufactured in the same manner as in Example 13 except that the electrode was filled with the protrusion conductor.

(실시예 15)(Example 15)

층간 수지 절연층을, 두께 20 ㎛인 에폭시 수지필름을 열 압착시킴으로써 형성하고, 탄산가스 레이저를 조사하여 직경 60 ㎛ 비아 홀 형성용 개구를 설치하여, 그 개구내 벽면을 포함한 층간 수지 절연층의 표면을 과망간산용액에 의해 조화처리를 행한 것 이외에는, 실시예 13과 동일하게 하여 다층 회로기판을 제조했다. An interlayer resin insulating layer is formed by thermally compressing an epoxy resin film having a thickness of 20 µm, irradiated with a carbon dioxide laser to provide an opening for forming a 60 µm via hole, and the surface of the interlayer resin insulating layer including the inner wall of the opening. The multilayer circuit board was manufactured in the same manner as in Example 13 except that the roughening treatment was performed with the permanganic acid solution.

상기 에폭시 수지필름은, 페녹시 수지와의 수지 복합체인 것이 바람직하고, 조화층 형성용 입자를 함유시키고 있다. It is preferable that the said epoxy resin film is a resin composite with a phenoxy resin, and contains the roughening layer formation particle | grains.

(실시예 16)(Example 16)

다층화 코어기판을 구성하는 양면 회로기판 및 한쪽 면 회로기판의 비아 홀 형성용 비관통구멍에, 도전성 페이스트를 충전하여 비아 홀을 형성함과 동시에, 그 비아 홀 형성과 동일 공정에 의해 비아 홀상에 도전성 페이스트를 충전하여, 돌기상 도체를 형성한 것 이외에는, 실시예 15와 동일하게 하여 다층 회로기판을 제작했다. A via hole is formed by filling a conductive paste into a non-through hole for forming a via hole of a double-sided circuit board and a single-sided circuit board. The conductive hole is formed on the via hole by the same process as that of the via hole. A multilayer circuit board was produced in the same manner as in Example 15 except that the paste was filled to form a projection conductor.

(실시예 17)(Example 17)

층간 수지 절연층을, 두께 20 ㎛의 폴리올레핀 수지필름을 열 압착시킴으로써 형성하여, 탄산가스 레이저를 조사하여 직경 60 ㎛인 비아 홀 형성용 개구를 설치하고, 그 후, 무전해 도금막을 형성하는 대신에, 조화처리를 행하지 않고, 스펏터링에 의해 개구내 벽면을 포함한 층간 수지 절연층의 표면에 두께 O.1 ㎛인 동 스펏터막 또는 동-니켈 스퍼터막을 형성한 것 이외에는 실시예 13과 동일하게 하여 다층 회로기판을 제조했다. An interlayer resin insulating layer is formed by thermocompression-bonding a polyolefin resin film having a thickness of 20 µm, irradiated with a carbon dioxide laser to provide an opening for forming a via hole having a diameter of 60 µm, and thereafter, instead of forming an electroless plating film. In the same manner as in Example 13, except that a copper sputtered film or a copper-nickel sputtered film having a thickness of 0.1 µm was formed on the surface of the interlayer resin insulating layer including the inner wall of the opening by sputtering without performing roughening treatment. The circuit board was manufactured.

(실시예 18) (Example 18)                 

다층화 코어기판을 구성하는 양면 회로기판 및 한쪽 면 회로기판의 비아 홀 형성용 비관통구멍에, 도전성 페이스트를 충전하여 비아 홀을 형성함과 동시에, 그 비아 홀 형성과 동일 공정에 의해 비아 홀상에 도전성 페이스트를 충전하여, 돌기상 도체를 형성한 것 이외에는, 실시예 17과 동일하게 하여 다층 회로기판을 제작했다. A via hole is formed by filling a conductive paste into a non-through hole for forming a via hole of a double-sided circuit board and a single-sided circuit board. The conductive hole is formed on the via hole by the same process as that of the via hole. A multilayer circuit board was produced in the same manner as in Example 17 except that the paste was filled to form a projection conductor.

(비교예)(Comparative Example)

(1) 두께 0.8 ㎛의 양면 동장 적층판으로 된 절연기판을 코어기판으로 하여, 그 코어기판에 직경 300 ㎛인 관통구멍을 드릴로 삭공(削孔)하고, 그 후, 무전해 도금, 전해 도금처리를 행해 관통구멍을 포함하는 도체층을 형성하고, 더욱이, 관통구멍을 포함하는 도체층의 전 표면에 조화층을 설치하여, 관통구멍내에 비도전성 구멍 매움용 충전재를 충전하여, 건조 경화시켰다. (1) Using an insulating substrate made of a double-sided copper clad laminate with a thickness of 0.8 [mu] m as a core substrate, a through hole having a diameter of 300 [mu] m was drilled into the core substrate by a drill, and then electroless plating and electroplating treatment. To form a conductor layer including the through hole, and further, a roughened layer was formed on the entire surface of the conductor layer including the through hole, and the filler for filling the non-conductive hole filling was filled in the through hole and dried.

(2) 이어서, 관통구멍으로부터 밀려 나온 충전재를 제거하여 평탄화하고, 그 표면에 무전해 도금, 전해 도금처리를 행해 두껍게 하여, 도체회로 및 관통구멍에 충전된 충전재를 덮는 도체층이 되는 부분을 형성했다. (2) Subsequently, the filler pushed out from the through hole is removed and planarized, and the surface thereof is electroless plated and electroplated to thicken to form a portion which becomes a conductor layer covering the conductor circuit and the filler filled in the through hole. did.

(3) 도체회로 및 관통구멍에 충전된 충전재를 덮는 도체층이 되는 부분을 형성한 기판 표면에, 에칭 레지스트를 형성하고, 그 에칭 레지스트 비형성부분의 도금막을 에칭 제거하고, 더욱이 에칭 레지스트를 박리 제거하여, 독립된 도체회로 및 충전재를 덮는 도체층을 형성했다. (3) An etching resist is formed on the surface of the substrate on which the portion of the conductor circuit and the filler filling the through-hole is formed, the etching resist is formed, the plating film of the non-etching resist formation portion is etched away, and the etching resist is further peeled off. It removed and formed the conductor layer which covers an independent conductor circuit and a filler.

더욱이, 실시예 4의 (2)∼(14)와 같은 공정에 따라 다층 회로기판을 제조했다. Furthermore, a multilayer circuit board was manufactured according to the same process as in (2) to (14) of Example 4.                 

상기 실시예 1∼5에 대해서, LSI 칩 등의 전자부품으로부터 솔더 범프, BGA(ball grid array) 또는 PGA(pin grid array)까지의 배선길이, 랜드 형성수 및 랜드 총면적을 조사한 결과, 종래의 프린트 배선판에 비해, 배선길이로 8/10∼1/2이 되고, 랜드 형성수는 1.5∼2.0배, 랜드 면적은 2/3∼8/10으로 되어 고밀도 배선이 가능해지고, 실시예 4 및 5에 대해서는, 팩키지 기판으로서의 절연성이 더욱 향상되는 것이 확인되었다.In Examples 1 to 5, the wiring length, land formation number, and land total area from an electronic component such as an LSI chip to a solder bump, a ball grid array (BGA) or a pin grid array (PGA) were examined. Compared to the wiring board, the wiring length is 8/10 to 1/2, the number of land formations is 1.5 to 2.0 times, and the land area is 2/3 to 8/10, enabling high density wiring. It was confirmed that the insulation as a package substrate is further improved.

실시예 6∼18에 대해서, LSI 칩 등의 전자부품으로부터 솔더 범프, BGA(ball grid array) 또는 PGA(pin grid array)까지의 배선길이 및 코어의 랜드 형성수를 조사한 결과, 비교예에 비해 배선길이를 10∼25% 단축시켜, 단위면적(cm2)당 코아랜드수를 1O∼3O% 증가시킬 수 있어, 전기 특성이나 신뢰성에 악영향을 초래하는 것은 확인되지 않았다. In Examples 6 to 18, the wiring lengths from the solder parts, the ball grid array (BGA) or the pin grid array (PGA), and the number of land formations of the core were examined from electronic components such as LSI chips. By reducing the length by 10 to 25%, the number of core lands per unit area (cm 2 ) can be increased by 10 to 30%, and it has not been confirmed that adversely affects the electrical characteristics and reliability.

이상 설명한 바와 같이, 본 발명의 다층 회로기판에 의하면, 경질의 절연성 기재의 한쪽 면 또는 양면에 도체회로를 가지고, 도체회로 형성면과 반대쪽 면으로부터 레이저 조사에 의해 형성한 미세한 개구에 도전성 물질을 충전한 비아 홀을 갖는 한쪽 면 또는 양면 회로기판을 기본구성으로서, 그들을 적절히 조합시켜 적층하여 일괄 열 프레스함으로써 형성한 다층화 기판은, 기판내의 배선밀도를 대폭 높일 수 있어, 종래와 같은 관통구멍을 설치하지 않고, 회로기판 사이의 전기적 접속을 충전 비아 홀을 사이에 두고 충분히 확보할 수 있기 때문에, LSI 칩 등의 전자부품을 탑재하는 팩키지 기판으로서 바람직하게 이용할 수 있다. As described above, according to the multilayer circuit board of the present invention, the conductive material is filled in the minute openings formed by laser irradiation from one side or both sides of the hard insulating base material and on the opposite side to the conductor circuit forming surface. The multilayered substrate formed by one-sided or double-sided circuit boards having one via hole as a basic configuration, laminated by appropriately combining them, and thermally pressing them collectively can greatly increase the wiring density in the substrate, and does not provide through holes as in the prior art. Instead, the electrical connection between the circuit boards can be sufficiently secured with the via via hole interposed therebetween, so that it can be suitably used as a package substrate for mounting electronic components such as an LSI chip.

더욱이 그와 같은 다층화 기판을 코어로서, 그 다층화 코어기판의 한쪽 면 또는 양면에 빌드 업 배선층을 설치한 다층 회로기판은, 팩키지 기판으로서 뿐 아니라, 팩키지 기판을 탑재하는 어미기판로서 바람직하게 이용하는 것이 가능하다. Furthermore, such a multilayered board is used as a core, and the multilayered circuit board having a build-up wiring layer provided on one or both sides of the multilayered core board can be preferably used as a mother board on which a package board is mounted as well as a package board. Do.

다층 회로기판의 가장 바깥쪽에 있는 한쪽 회로기판에는 도전성 범프를 형성하고, 가장 바깥쪽에 있는 다른 쪽 회로기판에는 도전성 핀 또는 도전성 볼을 배설한 구성은, 팩키지 기판으로서 바람직하고, 전자부품이나 어미기판와의 전기적 접속을 이루는 도전성 범프, 도전성 핀 또는 도전성 볼을 고밀도로 배치할 수 있기 때문에, 고밀도 배선 및 전자부품의 고밀도 설치가 가능해진다. 또한, 응력도 완화되는 구조이기 때문에, 배선에 휘어짐도 없고, T 핀이나 도전성 범프의 평탄성도 확보할 수 있다. Conductive bumps are formed on one of the outermost circuit boards of the multilayer circuit board, and conductive pins or conductive balls are disposed on the outermost circuit board of the multilayer circuit board, which is preferable as a package board. Since the conductive bumps, the conductive pins, or the conductive balls constituting the electrical connection can be arranged at a high density, high density wiring and high-density installation of electronic components can be made. In addition, since the stress is also relaxed, the wiring is not warped and the flatness of the T pin and the conductive bump can be ensured.

Claims (21)

완전히 경화된 수지로부터 형성되는 절연성 경질기재의 한쪽 면 또는 양면에 도체회로를 가지고, 이 절연성 경질기재를 관통하여 상기 도체회로에 이르는 개구에 도전성 물질이 충전되어 된 비아 홀을 갖는 회로기판의 여러 장이 접착제층을 사이에 두고 적층되어, 이들 복수의 회로기판이 일괄하여 가열 프레스됨으로써 형성된 다층 회로기판에 있어서,Several sheets of circuit boards have conductor circuits on one or both sides of an insulating hard substrate formed from a fully cured resin, and have via holes filled with conductive material in an opening through the insulating hard substrate to the conductor circuit. In the multilayer circuit board which is laminated | stacked by the adhesive bond layer, and formed by heat-pressing these several circuit boards collectively, 상기 비아 홀을 형성하는 개구에 충전된 도전성 물질의 바로 위에 돌기상 도체가 형성되고,A protruding conductor is formed directly on the conductive material filled in the opening forming the via hole, 상기 각 절연성 수지기재의 표면에 접착제층이 형성되며, An adhesive layer is formed on the surface of each insulating resin base material, 상기 다층 회로기판 중, 가장 바깥쪽에 위치하는 한쪽 회로기판의 표면에는, 상기 비아 홀의 바로 위에 위치하여 그 비아 홀에 전기적으로 접속되는 도전성 범프가 형성되고, 가장 바깥쪽에 위치하는 다른 쪽 회로기판의 표면에는, 상기 비아 홀 바로 위에 위치하여 그 비아 홀에 전기적으로 접속되는 도전성 핀 또는 도전성 볼이 배설되어 있는 것을 특징으로 하는 다층 회로기판. On the surface of one of the multilayer circuit boards, the outermost circuit board is formed with a conductive bump located directly above the via hole and electrically connected to the via hole, and the surface of the other circuit board located at the outermost side. And a conductive pin or conductive ball positioned immediately above the via hole and electrically connected to the via hole. 완전히 경화된 수지로부터 형성되는 절연성 경질기재의 한쪽 면에 도체회로를 가지고, 이 절연성 경질기재를 관통하여 상기 도체회로에 이르는 개구내에 도전성 물질이 충전되어 된 비아 홀을 갖는 한쪽 면 회로기판의 여러 장과, Several sides of a circuit board having a conductor circuit on one side of an insulating hard substrate formed from a fully cured resin and having a via hole filled with a conductive material in an opening through the insulating hard substrate to the conductor circuit. Berry Fruit, 완전히 경화된 수지로부터 형성되는 절연성 경질기재의 한쪽 면에 도체회로를 가지고, 이 절연성 경질기재를 관통하여 상기 도체회로에 이르는 개구를 갖는 한쪽 면 회로기판이 접착제층을 사이에 두고 각각 적층되어, 이들 복수의 회로기판이 일괄하여 가열 프레스됨으로써 형성된 다층 회로기판에 있어서, One side circuit boards having conductor circuits on one side of the insulating hard substrate formed from the fully cured resin and having openings penetrating through the insulating hard substrate to the conductor circuits are respectively laminated with the adhesive layer interposed therebetween. In a multilayer circuit board formed by heating and pressing a plurality of circuit boards collectively, 상기 비아 홀을 형성하는 개구에 충전된 도전성 물질의 바로 위에 돌기상 도체가 형성되고,A protruding conductor is formed directly on the conductive material filled in the opening forming the via hole, 상기 다층 회로기판 중, 가장 바깥쪽에 위치하는 한쪽 회로기판의 표면에는, 상기 비아 홀의 바로 위에 위치하여 그 비아 홀에 전기적으로 접속되는 도전성 범프가 형성되고, 가장 바깥쪽에 위치하는 다른 쪽 회로기판의 개구내에는, 그 회로기판의 도체회로에 전기적으로 접속되는 도전성 핀 또는 볼이 배설되어 있는 것을 특징으로 하는 다층회로기판. On the surface of one of the multilayer circuit boards, the outermost circuit board is formed with a conductive bump located directly above the via hole and electrically connected to the via hole, and the opening of the other circuit board located at the outermost side. A multilayer circuit board is provided with conductive pins or balls electrically connected to the conductor circuits of the circuit board. 제1항에 있어서, 상기 다층 회로기판 중, 가장 바깥쪽에 위치하는 한쪽 회로기판의 표면에는, 그 도체회로를 덮어 솔더 레지스트층이 설치되고, 그 솔더 레지스트에 형성한 개구로부터 노출되는 도체층 또는 비아 홀에 접속하는 도전성 범프가 비아 홀 바로 위에 형성되며, 또한 가장 바깥쪽에 위치하는 다른 쪽 회로기판의 표면에도, 그 도체회로를 덮어 솔더 레지스트층이 설치되고, 그 솔더 레지스트층에 형성한 개구로부터 노출되는 도체층 또는 비아 홀에 접속하는 도전성 핀 또는 도전성 볼이 비아 홀 바로 위에 배설되어 있는 것을 특징으로 하는 다층 회로기판. 2. The conductor layer or via according to claim 1, wherein a solder resist layer is provided on the surface of one of the multilayer circuit boards located at the outermost side to cover the conductor circuit, and is exposed from an opening formed in the solder resist. A conductive bump connected to the hole is formed directly on the via hole, and a solder resist layer is provided on the surface of the other circuit board located at the outermost side to cover the conductor circuit, and is exposed from the opening formed in the solder resist layer. A conductive circuit or a conductive ball connected to a conductor layer or via hole to be formed is disposed directly on the via hole. 제1항 또는 제2항에 있어서, 상기 다층 회로기판을 구성하는 각 회로기판의 비아 홀에 충전되는 도전성 물질은, 전해 도금처리에 의해 형성된 금속도금층으로, 그 금속도금층에 전기적으로 접속하는 돌기상 도체가 형성되어 있는 것을 특징으로 하는 다층 회로기판. The conductive material filled in the via holes of each circuit board constituting the multilayer circuit board is a metal plated layer formed by an electroplating process, and a projection image electrically connected to the metal plated layer. A multilayer circuit board, wherein a conductor is formed. 제4항에 있어서, 상기 돌기상 도체는, 도전성 페이스트로부터 형성되는 것을 특징으로 하는 다층 회로기판.The multilayer circuit board according to claim 4, wherein the projecting conductor is formed from a conductive paste. 제1항 또는 제2항에 있어서, 상기 다층 회로기판을 구성하는 각 회로기판의 비아 홀에 충전되는 도전성 물질은, 금속입자와 열경화성 또는 열가소성 수지로 된 도전성 페이스트인 것을 특징으로 하는 다층 회로기판.The multilayer circuit board according to claim 1 or 2, wherein the conductive material filled in the via holes of each circuit board constituting the multilayer circuit board is a conductive paste made of metal particles and a thermosetting or thermoplastic resin. 제1항 또는 제2항에 있어서, 상기 다층 회로기판에 형성되는 인접하는 비아 홀 사이의 거리는, 상기 한쪽 회로기판으로부터 다른 쪽 회로기판으로 향함에 따라 커지도록 형성되는 것을 특징으로 하는 다층 회로기판. The multilayer circuit board according to claim 1 or 2, wherein a distance between adjacent via holes formed in said multilayer circuit board is increased as it goes from said one circuit board to said other circuit board. 제1항 또는 제2항의 다층 회로기판을 포함하고, 그 다층 회로기판의 가장 바깥쪽의 회로기판에 형성된 도전성 범프에 전기적으로 접속된 전자부품을 탑재하여 된 반도체 장치. A semiconductor device comprising the multilayer circuit board according to claim 1 or 2, wherein an electronic component is mounted electrically connected to a conductive bump formed on the outermost circuit board of the multilayer circuit board. 제8항에 있어서, 상기 전자부품을 탑재하는 가장 바깥쪽 회로기판의 주연부에는 스티프너가 배치됨과 동시에, 그 회로기판과 마주 보는 가장 바깥쪽 다른 회로기판의 표면에는, 콘덴서 칩이 전기적으로 접속되어 된 반도체 장치. 10. The capacitor chip according to claim 8, wherein a stiffener is arranged at the periphery of the outermost circuit board on which the electronic component is mounted, and a capacitor chip is electrically connected to the surface of the outermost circuit board facing the circuit board. Semiconductor device. 삭제delete 삭제delete 하나 이상의 내층 도체회로를 갖는 다층 코어기판과, 그 다층 코어기판의 한쪽 면 또는 양면에 형성되고, 또한 층간 수지 절연층과 도체층이 번갈아 적층되는 동시에, 각 도체층 사이가 하나 이상의 비아 홀로 접속되어 된 빌드 업 배선층으로 된 다층 회로기판에 있어서, It is formed on one side or both sides of the multilayer core substrate having at least one inner layer conductor circuit, and the interlayer resin insulating layer and the conductor layer are alternately laminated, and at least one via hole is connected between the conductor layers. In a multilayer circuit board made of a built-up wiring layer, 상기 다층 코어기판은, 절연성 경질기재의 한쪽 면 또는 양면에 하나 이상의 도체회로를 가지고, 이 절연성 경질기재를 관통하여 상기 도체회로에 이르는 구멍에, 도전성 물질이 충전되어 된 비아 홀을 갖는 회로기판의 여러 장이 접착제층을 사이에 두고 적층되어, 이들 복수의 회로기판이 일괄하여 가열 프레스됨으로써 형성되어 있는 것을 특징으로 하는 다층 회로기판. The multi-layer core board has a circuit board having at least one conductor circuit on one side or both sides of an insulating hard substrate, and having a via hole filled with a conductive material in a hole passing through the insulating hard substrate to the conductor circuit. A multilayer circuit board, wherein a plurality of sheets are stacked with an adhesive layer interposed therebetween, and the plurality of circuit boards are collectively formed by heat pressing. 제12항에 있어서, 상기 다층 코어기판의 양면에 상기 빌드 업 배선층이 형성되어 된 다층 회로기판으로서,The multilayer circuit board according to claim 12, wherein the build-up wiring layer is formed on both surfaces of the multilayer core board. 빌드 업 배선층의 한쪽을 구성하는 가장 바깥쪽의 도체층 표면에는, 솔더 범프가 설치되고, 또한 빌드 업 배선층의 다른 쪽을 구성하는 가장 바깥쪽의 도체층 표면에는, 도전성 핀 또는 볼이 배설되어 있는 것을 특징으로 하는 다층 회로기판. Solder bumps are provided on the outermost conductor layer surface constituting one of the buildup wiring layers, and conductive pins or balls are disposed on the outermost conductor layer surfaces constituting the other of the buildup wiring layers. Multilayer circuit board, characterized in that. 제12항에 있어서, 상기 다층 코어기판의 양면에 상기 빌드 업 배선층이 형성되어 된 다층 회로기판으로서, The multilayer circuit board according to claim 12, wherein the build-up wiring layer is formed on both surfaces of the multilayer core board. 상기 빌드 업 배선층의 가장 바깥쪽의 도체층은, 솔더 레지스트층에 덮이고, 그 솔더 레지스트층에 설치한 개구로부터 노출되는 상기 도체층의 적어도 일부는, 도체 패드 또는 접속용 단자의 형태로 형성되어 있는 것을 특징으로 하는 다층 회로기판. The outermost conductor layer of the build-up wiring layer is covered by the solder resist layer, and at least a part of the conductor layer exposed from the opening provided in the solder resist layer is formed in the form of a conductor pad or a terminal for connection. Multilayer circuit board, characterized in that. 제12항에 있어서, 상기 도전성 물질은, 전해 도금처리에 의해 형성된 금속도금층으로, 그 금속도금층에 전기적으로 접속되어 돌기상 도체가 형성되어 있는 것을 특징으로 하는 다층 회로기판. 13. The multilayer circuit board according to claim 12, wherein the conductive material is a metal plating layer formed by electroplating, and is electrically connected to the metal plating layer to form a projection conductor. 제15항에 있어서, 상기 돌기상 도체는, 도전성 페이스트로부터 형성되는 것을 특징으로 하는 다층 회로기판. The multilayer circuit board according to claim 15, wherein the projecting conductor is formed from a conductive paste. 제12항에 있어서, 상기 도전성 물질은, 금속입자와 열경화성 또는 열가소성 수지로 된 도전성 페이스트인 것을 특징으로 하는 다층 회로기판. 13. The multilayer circuit board of claim 12, wherein the conductive material is a conductive paste made of metal particles and a thermosetting or thermoplastic resin. 제12항에 있어서, 상기 빌드 업 배선층의 비아 홀의 일부는, 상기 다층 코어기판에 형성된 비아 홀의 바로 위에 위치하여, 그 비아 홀에 직접 접속되어 있는 것을 특징으로 하는 다층 회로기판. The multilayer circuit board of claim 12, wherein a part of the via hole of the build-up wiring layer is located directly above the via hole formed in the multi-layer core board and directly connected to the via hole. 제12항에 있어서, 상기 다층 코어기판을 구성하는 각 회로기판의 절연성 기재는, 유리천 에폭시 수지기재, 유리천 비스말레이미드트리아진 수지기재, 유리천 폴리페닐렌에테르 수지기재, 아라미드 부직포-에폭시 수지기재, 아라미드 부직포-폴리이미드 수지기재로부터 선택되는 어느 하나의 경질기재로부터 형성되는 것을 특징으로 하는 다층 회로기판.The insulating base of each circuit board constituting the multilayer core board is a glass cloth epoxy resin material, a glass cloth bismaleimide triazine resin material, a glass cloth polyphenylene ether resin material, aramid nonwoven fabric-epoxy. A multi-layered circuit board, characterized in that it is formed from any one hard substrate selected from a resin substrate and an aramid nonwoven-polyimide resin substrate. 제19항에 있어서, 상기 다층 코어기판을 구성하는 각 회로기판의 절연성 기재는, 두께가 20∼100 ㎛인 유리천 에폭시 수지기재로부터 형성되고, 상기 충전 비아 홀 지름은 50∼250 ㎛인 것을 특징으로 하는 다층 회로기판. 20. The insulating base of each circuit board constituting the multilayer core substrate is formed from a glass cloth epoxy resin material having a thickness of 20 to 100 µm, and the filling via hole diameter is 50 to 250 µm. Multilayer circuit board. 제20항에 있어서, 상기 다층 코어기판을 구성하는 각 회로기판의 비아 홀은, 펄스 에너지가 0.5∼10O mJ, 펄스 폭이 1∼100 μs, 펄스 간격이 0.5 ms 이상, 쇼트수가 1∼50의 조건으로, 유리천 에폭시 수지기재의 표면에 조사되는 탄산가스 레이저에 의해 형성된 개구에 대해 형성되어 있는 것을 특징으로 하는 다층 회로기판. 21. The via hole of each circuit board constituting the multilayer core substrate has a pulse energy of 0.5 to 10 mJ, a pulse width of 1 to 100 s, a pulse interval of 0.5 ms or more, and a short number of 1 to 50. A multi-layer circuit board, which is formed under the conditions, with respect to an opening formed by a carbon dioxide laser irradiated onto a surface of a glass cloth epoxy resin material.
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