JP2004258000A - スキャンテスト回路および半導体集積回路装置 - Google Patents
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Abstract
【課題】クロック１周期内のポジティブエッジとネガティブエッジで各々１データを出力するスキャンフリップフロップ回路であっても、スキャンフリップフロップ回路を小型化することを目的とする。
【解決手段】スキャンテストに要するサイクル数を大幅に短縮するクロック１周期内のポジティブエッジとネガティブエッジで各々１データを出力するスキャンテスト回路において、Ｑ１出力とＱ２出力の選択を単純な２−１セレクタＳ２と制御信号の組み合わせ信号で実現するため、従来の技術に比べて面積増加を抑制し、このスキャンフリップフロップ回路を小型化することができる。
【選択図】 図４
【解決手段】スキャンテストに要するサイクル数を大幅に短縮するクロック１周期内のポジティブエッジとネガティブエッジで各々１データを出力するスキャンテスト回路において、Ｑ１出力とＱ２出力の選択を単純な２−１セレクタＳ２と制御信号の組み合わせ信号で実現するため、従来の技術に比べて面積増加を抑制し、このスキャンフリップフロップ回路を小型化することができる。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の製造上の良否を判定するスキャンテストに用いられるスキャンテスト回路および半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路の製造不良を判定する手法の一つとしてスキャンテストがある。以下、従来の半導体集積回路装置について、図１，図２を用いて説明する。
【０００３】
図１は従来のスキャンテスト回路を有する半導体集積回路装置の構成図，図２は従来の半導体集積回路装置の動作を示すタイミングチャートである。
図１において、１０１は被検査回路、１０２は入力端子、１０３は出力端子、１０４はスキャンパターンをスキャンフリップフロップにシフトインするためのスキャン入力端子、１０５はスキャンフリップフロップに保持したデータをシフトアウトして半導体集積回路の外部出力で観測するためのスキャン出力端子、１０６Ａ〜１０６Ｆはスキャンフリップフロップ、１０７はスキャンフリップフロップをシフトレジスタとして接続したスキャンチェーン、１０８はクロック信号である。
【０００４】
次に動作について説明する。ここでスキャンフリップフロップはスキャン制御信号が”Ｌ”の時、被検査回路１０１からのデータを取得する通常動作を行い、スキャン制御信号が”Ｈ”の時、スキャンチェーンからのデータを取得するスキャンテスト動作を行うとする。
【０００５】
図２において、スキャン制御信号が”Ｈ”の時、スキャン入力端子からクロック信号１０８の３周期で”Ｈ”，”Ｌ”，”Ｈ”のデータを入力すると、タイミングｄではスキャンフリップフロップ１０６Ａ，１０６Ｂ，１０６Ｃにそれぞれ”Ｈ”，”Ｌ”，”Ｈ”が保持される。次に、タイミングｅまでにスキャン制御信号を”Ｌ”にし、クロック信号の１周期にわたり通常動作を行う。ここで被検査回路１０１が入力値をそのまま出力する回路であるとするならば、タイミングｅではスキャンフリップフロップ１０６Ｄ，１０６Ｅ，１０６Ｆにそれぞれ”Ｈ”，”Ｌ”，”Ｈ”のデータが出力して保持される。さらに、タイミングｆまでにスキャン制御信号を”Ｈ”にすると、スキャン出力端子１０５でクロック信号１０８の３周期で”Ｈ”，”Ｌ”，”Ｈ”を順次観測することができる。
【０００６】
従来のスキャンテスト回路では、スキャンチェーン中のスキャンフリップフロップにスキャン入力端子からスキャンパターンをシフトインし、被検査回路のデータをスキャン出力端子へシフトアウトするためにポジティブエッジに同期するクロックを用いているが、この方法ではスキャンチェーン１本当たりのスキャンフリップフロップ数が長大化するにつれ、シフトインまたはシフトアウトに必要なクロック（サイクル）数が増加するため、スキャンテストに多くの時間を要する。
【０００７】
そこで、近年、１クロックのポジティブエッジとネガティブエッジでそれぞれ１データを出力するスキャンフリップフロップ回路を用いてスキャンテストを行うという技術が提案されている（例えば、特許文献１参照）。
【０００８】
【特許文献１】
特開平１１−３５２１９１号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、特許文献１に示す技術では、１クロックのポジティブエッジとネガティブエッジでそれぞれ１データを出力するスキャンフリップフロップ回路を用いているが、スキャンフリップフロップ回路の構成で２入力の制御信号を持つ２入力のセレクタを用いているため、スキャンフリップフロップ回路の面積が増加するという問題点があった。
【００１０】
本発明は、上記の従来の問題点を解決するもので、クロック１周期内のポジティブエッジとネガティブエッジで各々１データを出力するスキャンフリップフロップ回路であっても、スキャンフリップフロップ回路を小型化することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１記載のスキャンテスト回路は、第１の出力端子および第２の出力端子からクロック信号１周期内のポジティブエッジまたはネガティブエッジのいずれかのタイミングで各々１入力データを出力して保持するフリップフロップと、通常動作時にスキャン制御信号により被検査回路からの入力信号を選択し、スキャンテスト時に前記スキャン制御信号によりスキャンチェーンからの入力信号を選択して前記スキャンフリップフロップに入力する第１の選択回路と、前記スキャン制御信号と前記クロック信号より生成した出力制御信号により通常動作時に第１の出力端子からの出力信号を出力し、スキャンテスト時に前記出力制御信号によりクロック信号１周期内のポジティブエッジまたはネガティブエッジのいずれかのタイミングで前記第１の出力端子または前記第２の出力端子からの出力信号を出力する第２の選択回路とを有することを特徴とする。
【００１２】
請求項２記載の半導体集積回路装置は、請求項１記載のスキャンテスト回路によりスキャンチェーンを構成し、スキャン制御信号とクロック信号より出力制御信号を生成する出力制御回路とを有することを特徴とする。
【００１３】
以上のように、クロック１周期内のポジティブエッジとネガティブエッジで各々１データを出力するスキャンフリップフロップ回路であっても、スキャンフリップフロップ回路を小型化することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、図３，図４，図５を参照しながら説明する。
【００１５】
図３は本発明のスキャンテスト回路を有する半導体集積回路装置の構成図，図４は本発明のスキャンテスト回路の構成図，図５は本発明の半導体集積回路装置の動作を示すタイミングチャートである。
【００１６】
図３において、３０２は通常動作とスキャンテストを切り替えるスキャン制御信号であり、３０３はクロック信号１０８とスキャン制御信号３０２でスキャンフリップフロップの出力を切り替える改良型スキャンフリップフロップ出力制御回路である。３０１Ａ〜３０６Ｆはスキャン制御信号３０２が”Ｌ”の時、通常動作を行い、スキャン制御信号３０２が”Ｈ”の時、１クロック信号のポジティブエッジとネガティブエッジで各々１データを出力する改良型スキャンフリップフロップである。
【００１７】
以上の回路が、通常動作時は改良型スキャンフリップフロップ３０１Ａ〜３０６Ｆおよび被検査回路１０１が任意に接続され、スキャンテスト時には改良型スキャンフリップフロップ３０１Ａ〜３０６Ｆによりスキャンチェーンを構成し、改良型スキャンフリップフロップ出力制御回路３０３によりクロック信号のポジティブエッジとネガティブエッジによる出力を制御してスキャンテストを行う構成となっている。
【００１８】
図４において、４００はクロック信号のポジティブエッジで入力信号を出力端子Ｑ１から出力して保持し、クロック信号のネガティブエッジで入力信号を出力端子Ｑ２から出力して保持するフリップフロップであり、Ｄは入力信号を入力する入力端子，ＣＬＫはクロック信号を入力するクロック入力端子である。４０１は１クロックのポジティブエッジとネガティブエッジでデータを出力することができる改良型スキャンフリップフロップであり、スキャン制御信号３０２で被検査回路１０１からの入力データとスキャンチェーンからの入力データを選択することができる第１のセレクタＳ１を備え、スキャン制御信号３０２とクロック信号１０８からの入力できまる改良型スキャンフリップフロップ出力制御回路３０３の出力信号により、第１の出力Ｑ１と第２の出力Ｑ２を選択して出力することができる第２のセレクタＳ２を備えたものである。スキャン制御信号３０２が”Ｌ”の時、通常動作を行い、スキャン制御信号３０２が”Ｈ”の時にクロック信号１０８のポジティブエッジで第２の出力Ｑ２からのデータを出力し、クロック信号１０８のネガティブエッジで第１の出力Ｑ１からのデータを出力するようになっている。
【００１９】
次に、以上の回路による動作について説明する。
ここでスキャンフリップフロップはスキャン制御信号３０２が”Ｌ”の時、被検査回路からのデータを取得する通常動作を行い、スキャン制御信号３０２が”Ｈ”の時、スキャンチェーンからのデータを取得するスキャンテスト動作を行うとする。
【００２０】
図５において、まず、スキャン制御信号３０２が”Ｈ”の期間でスキャン入力端子１０４からクロック信号１０８の１．５周期で”Ｈ”，”Ｌ”，”Ｈ”のデータを入力すると、クロック信号１０８が”Ｈ”の時は改良型スキャンフリップフロップ４０１の第２の出力Ｑ２からのデータを出力し、クロック信号１０８が”Ｌ”の時は改良型スキャンフリップフロップ４０１の第１の出力Ｑ１からのデータを出力するため、タイミングｄではスキャンフリップフロップ３０１Ａ，３０１Ｂ，３０１Ｃにそれぞれ”Ｈ”，”Ｌ”，”Ｈ”が出力して保持される。
【００２１】
次に、タイミングｅまでにスキャン制御信号３０２を”Ｌ”にし、クロック信号１０８がポジティブエッジになるタイミングｆで通常動作を行う。ここで被検査回路１０１が改良型スキャンフリップフロップの第１の出力Ｑ１からの出力値をそのまま出力するとするならば、タイミングｆではスキャンフリップフロップ３０１Ｄ，３０１Ｅ，３０１Ｆにそれぞれ”Ｈ”，”Ｌ”，”Ｈ”のデータが出力して保持される。
【００２２】
次に、タイミングｇまでにスキャン制御信号３０２を”Ｈ”にすると、クロック信号１０８のポジティブエッジで改良型スキャンフリップフロップ４０１の第２の出力Ｑ２からのデータを出力して保持し、クロック信号１０８のネガティブエッジで改良型スキャンフリップフロップ４０１の第１の出力Ｑ１からのデータを出力して保持するため、スキャン出力端子１０５でクロック信号の１．５周期で”Ｈ”，”Ｌ”，”Ｈ”を観測することができる。
【００２３】
このように本発明によれば、上記回路のスキャンテストを３．５周期で行うことが可能である。すなわち、図１に示す従来のスキャンフリップフロップ回路では１つのスキャンフリップフロップ回路にデータを保持したりデータを出力するには、それぞれ１周期必要であり、スキャンインおよびスキャンアウト動作に６周期必要であった。これに対して、本実施の形態１によるスキャンフリップフロップ回路では１つのスキャンフリップフロップにデータを保持したりデータを出力するのに必要な周期は、それぞれ０．５周期であり、スキャンインおよびスキャンアウト動作は３．５周期ですむ。このため、スキャンテストを行うためのクロック（サイクル）数を削減する効果が得られる。
【００２４】
さらに、クロック信号のポジティブエッジで入力信号を出力端子Ｑ１から出力して保持し、クロック信号のネガティブエッジで入力信号を出力端子Ｑ２から出力して保持するスキャンフリップフロップのＱ１出力とＱ２出力の選択を単純な２−１セレクタと制御信号の組み合わせ信号で実現するため、従来の技術に比べて、このスキャンフリップフロップ回路を小型化することができる。
【００２５】
なお、本実施の形態では、改良型スキャンフリップフロップ出力制御回路としてスキャン制御信号とクロック信号の２入力ＡＮＤを用いて説明したが、２入力ＡＮＤの代わりにクロックの１周期内のポジティブエッジとネガティブエッジで各々出力が得られるような制御回路を用いてもよい。
【００２６】
【発明の効果】
以上のように本発明によれば、スキャンテストに要するサイクル数を大幅に短縮するクロック１周期内のポジティブエッジとネガティブエッジで各々１データを出力するスキャンテスト回路において、Ｑ１出力とＱ２出力の選択を単純な２−１セレクタと制御信号の組み合わせ信号で実現するため、従来の技術に比べて面積増加を抑制し、このスキャンフリップフロップ回路を小型化することができる。
【図面の簡単な説明】
【図１】従来のスキャンテスト回路を有する半導体集積回路装置の構成図
【図２】従来の半導体集積回路装置の動作を示すタイミングチャート
【図３】本発明のスキャンテスト回路を有する半導体集積回路装置の構成図
【図４】本発明のスキャンテスト回路の構成図
【図５】本発明の半導体集積回路装置の動作を示すタイミングチャート
【符号の説明】
１０１ 被検査回路
１０２ 入力端子
１０３ 出力端子
１０４ スキャン入力端子
１０５ スキャン出力端子
１０６Ａ スキャンフリップフロップ
１０６Ｂ スキャンフリップフロップ
１０６Ｃ スキャンフリップフロップ
１０６Ｄ スキャンフリップフロップ
１０６Ｅ スキャンフリップフロップ
１０６Ｆ スキャンフリップフロップ
１０７ スキャンチェーン
１０８ クロック信号
３０１Ａ 改良型スキャンフリップフロップ
３０１Ｂ 改良型スキャンフリップフロップ
３０１Ｃ 改良型スキャンフリップフロップ
３０１Ｄ 改良型スキャンフリップフロップ
３０１Ｅ 改良型スキャンフリップフロップ
３０１Ｆ 改良型スキャンフリップフロップ
３０２ スキャン制御信号
３０３ 改良型スキャンフリップフロップ出力制御回路
４００ フリップフロップ
４０１ 改良型スキャンフリップフロップ
ＣＬＫ クロック入力端子
Ｄ 入力端子
Ｑ１ 出力端子
Ｑ２ 出力端子
Ｓ１ セレクタ
Ｓ２ セレクタ
【発明の属する技術分野】
本発明は、半導体集積回路の製造上の良否を判定するスキャンテストに用いられるスキャンテスト回路および半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路の製造不良を判定する手法の一つとしてスキャンテストがある。以下、従来の半導体集積回路装置について、図１，図２を用いて説明する。
【０００３】
図１は従来のスキャンテスト回路を有する半導体集積回路装置の構成図，図２は従来の半導体集積回路装置の動作を示すタイミングチャートである。
図１において、１０１は被検査回路、１０２は入力端子、１０３は出力端子、１０４はスキャンパターンをスキャンフリップフロップにシフトインするためのスキャン入力端子、１０５はスキャンフリップフロップに保持したデータをシフトアウトして半導体集積回路の外部出力で観測するためのスキャン出力端子、１０６Ａ〜１０６Ｆはスキャンフリップフロップ、１０７はスキャンフリップフロップをシフトレジスタとして接続したスキャンチェーン、１０８はクロック信号である。
【０００４】
次に動作について説明する。ここでスキャンフリップフロップはスキャン制御信号が”Ｌ”の時、被検査回路１０１からのデータを取得する通常動作を行い、スキャン制御信号が”Ｈ”の時、スキャンチェーンからのデータを取得するスキャンテスト動作を行うとする。
【０００５】
図２において、スキャン制御信号が”Ｈ”の時、スキャン入力端子からクロック信号１０８の３周期で”Ｈ”，”Ｌ”，”Ｈ”のデータを入力すると、タイミングｄではスキャンフリップフロップ１０６Ａ，１０６Ｂ，１０６Ｃにそれぞれ”Ｈ”，”Ｌ”，”Ｈ”が保持される。次に、タイミングｅまでにスキャン制御信号を”Ｌ”にし、クロック信号の１周期にわたり通常動作を行う。ここで被検査回路１０１が入力値をそのまま出力する回路であるとするならば、タイミングｅではスキャンフリップフロップ１０６Ｄ，１０６Ｅ，１０６Ｆにそれぞれ”Ｈ”，”Ｌ”，”Ｈ”のデータが出力して保持される。さらに、タイミングｆまでにスキャン制御信号を”Ｈ”にすると、スキャン出力端子１０５でクロック信号１０８の３周期で”Ｈ”，”Ｌ”，”Ｈ”を順次観測することができる。
【０００６】
従来のスキャンテスト回路では、スキャンチェーン中のスキャンフリップフロップにスキャン入力端子からスキャンパターンをシフトインし、被検査回路のデータをスキャン出力端子へシフトアウトするためにポジティブエッジに同期するクロックを用いているが、この方法ではスキャンチェーン１本当たりのスキャンフリップフロップ数が長大化するにつれ、シフトインまたはシフトアウトに必要なクロック（サイクル）数が増加するため、スキャンテストに多くの時間を要する。
【０００７】
そこで、近年、１クロックのポジティブエッジとネガティブエッジでそれぞれ１データを出力するスキャンフリップフロップ回路を用いてスキャンテストを行うという技術が提案されている（例えば、特許文献１参照）。
【０００８】
【特許文献１】
特開平１１−３５２１９１号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、特許文献１に示す技術では、１クロックのポジティブエッジとネガティブエッジでそれぞれ１データを出力するスキャンフリップフロップ回路を用いているが、スキャンフリップフロップ回路の構成で２入力の制御信号を持つ２入力のセレクタを用いているため、スキャンフリップフロップ回路の面積が増加するという問題点があった。
【００１０】
本発明は、上記の従来の問題点を解決するもので、クロック１周期内のポジティブエッジとネガティブエッジで各々１データを出力するスキャンフリップフロップ回路であっても、スキャンフリップフロップ回路を小型化することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１記載のスキャンテスト回路は、第１の出力端子および第２の出力端子からクロック信号１周期内のポジティブエッジまたはネガティブエッジのいずれかのタイミングで各々１入力データを出力して保持するフリップフロップと、通常動作時にスキャン制御信号により被検査回路からの入力信号を選択し、スキャンテスト時に前記スキャン制御信号によりスキャンチェーンからの入力信号を選択して前記スキャンフリップフロップに入力する第１の選択回路と、前記スキャン制御信号と前記クロック信号より生成した出力制御信号により通常動作時に第１の出力端子からの出力信号を出力し、スキャンテスト時に前記出力制御信号によりクロック信号１周期内のポジティブエッジまたはネガティブエッジのいずれかのタイミングで前記第１の出力端子または前記第２の出力端子からの出力信号を出力する第２の選択回路とを有することを特徴とする。
【００１２】
請求項２記載の半導体集積回路装置は、請求項１記載のスキャンテスト回路によりスキャンチェーンを構成し、スキャン制御信号とクロック信号より出力制御信号を生成する出力制御回路とを有することを特徴とする。
【００１３】
以上のように、クロック１周期内のポジティブエッジとネガティブエッジで各々１データを出力するスキャンフリップフロップ回路であっても、スキャンフリップフロップ回路を小型化することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、図３，図４，図５を参照しながら説明する。
【００１５】
図３は本発明のスキャンテスト回路を有する半導体集積回路装置の構成図，図４は本発明のスキャンテスト回路の構成図，図５は本発明の半導体集積回路装置の動作を示すタイミングチャートである。
【００１６】
図３において、３０２は通常動作とスキャンテストを切り替えるスキャン制御信号であり、３０３はクロック信号１０８とスキャン制御信号３０２でスキャンフリップフロップの出力を切り替える改良型スキャンフリップフロップ出力制御回路である。３０１Ａ〜３０６Ｆはスキャン制御信号３０２が”Ｌ”の時、通常動作を行い、スキャン制御信号３０２が”Ｈ”の時、１クロック信号のポジティブエッジとネガティブエッジで各々１データを出力する改良型スキャンフリップフロップである。
【００１７】
以上の回路が、通常動作時は改良型スキャンフリップフロップ３０１Ａ〜３０６Ｆおよび被検査回路１０１が任意に接続され、スキャンテスト時には改良型スキャンフリップフロップ３０１Ａ〜３０６Ｆによりスキャンチェーンを構成し、改良型スキャンフリップフロップ出力制御回路３０３によりクロック信号のポジティブエッジとネガティブエッジによる出力を制御してスキャンテストを行う構成となっている。
【００１８】
図４において、４００はクロック信号のポジティブエッジで入力信号を出力端子Ｑ１から出力して保持し、クロック信号のネガティブエッジで入力信号を出力端子Ｑ２から出力して保持するフリップフロップであり、Ｄは入力信号を入力する入力端子，ＣＬＫはクロック信号を入力するクロック入力端子である。４０１は１クロックのポジティブエッジとネガティブエッジでデータを出力することができる改良型スキャンフリップフロップであり、スキャン制御信号３０２で被検査回路１０１からの入力データとスキャンチェーンからの入力データを選択することができる第１のセレクタＳ１を備え、スキャン制御信号３０２とクロック信号１０８からの入力できまる改良型スキャンフリップフロップ出力制御回路３０３の出力信号により、第１の出力Ｑ１と第２の出力Ｑ２を選択して出力することができる第２のセレクタＳ２を備えたものである。スキャン制御信号３０２が”Ｌ”の時、通常動作を行い、スキャン制御信号３０２が”Ｈ”の時にクロック信号１０８のポジティブエッジで第２の出力Ｑ２からのデータを出力し、クロック信号１０８のネガティブエッジで第１の出力Ｑ１からのデータを出力するようになっている。
【００１９】
次に、以上の回路による動作について説明する。
ここでスキャンフリップフロップはスキャン制御信号３０２が”Ｌ”の時、被検査回路からのデータを取得する通常動作を行い、スキャン制御信号３０２が”Ｈ”の時、スキャンチェーンからのデータを取得するスキャンテスト動作を行うとする。
【００２０】
図５において、まず、スキャン制御信号３０２が”Ｈ”の期間でスキャン入力端子１０４からクロック信号１０８の１．５周期で”Ｈ”，”Ｌ”，”Ｈ”のデータを入力すると、クロック信号１０８が”Ｈ”の時は改良型スキャンフリップフロップ４０１の第２の出力Ｑ２からのデータを出力し、クロック信号１０８が”Ｌ”の時は改良型スキャンフリップフロップ４０１の第１の出力Ｑ１からのデータを出力するため、タイミングｄではスキャンフリップフロップ３０１Ａ，３０１Ｂ，３０１Ｃにそれぞれ”Ｈ”，”Ｌ”，”Ｈ”が出力して保持される。
【００２１】
次に、タイミングｅまでにスキャン制御信号３０２を”Ｌ”にし、クロック信号１０８がポジティブエッジになるタイミングｆで通常動作を行う。ここで被検査回路１０１が改良型スキャンフリップフロップの第１の出力Ｑ１からの出力値をそのまま出力するとするならば、タイミングｆではスキャンフリップフロップ３０１Ｄ，３０１Ｅ，３０１Ｆにそれぞれ”Ｈ”，”Ｌ”，”Ｈ”のデータが出力して保持される。
【００２２】
次に、タイミングｇまでにスキャン制御信号３０２を”Ｈ”にすると、クロック信号１０８のポジティブエッジで改良型スキャンフリップフロップ４０１の第２の出力Ｑ２からのデータを出力して保持し、クロック信号１０８のネガティブエッジで改良型スキャンフリップフロップ４０１の第１の出力Ｑ１からのデータを出力して保持するため、スキャン出力端子１０５でクロック信号の１．５周期で”Ｈ”，”Ｌ”，”Ｈ”を観測することができる。
【００２３】
このように本発明によれば、上記回路のスキャンテストを３．５周期で行うことが可能である。すなわち、図１に示す従来のスキャンフリップフロップ回路では１つのスキャンフリップフロップ回路にデータを保持したりデータを出力するには、それぞれ１周期必要であり、スキャンインおよびスキャンアウト動作に６周期必要であった。これに対して、本実施の形態１によるスキャンフリップフロップ回路では１つのスキャンフリップフロップにデータを保持したりデータを出力するのに必要な周期は、それぞれ０．５周期であり、スキャンインおよびスキャンアウト動作は３．５周期ですむ。このため、スキャンテストを行うためのクロック（サイクル）数を削減する効果が得られる。
【００２４】
さらに、クロック信号のポジティブエッジで入力信号を出力端子Ｑ１から出力して保持し、クロック信号のネガティブエッジで入力信号を出力端子Ｑ２から出力して保持するスキャンフリップフロップのＱ１出力とＱ２出力の選択を単純な２−１セレクタと制御信号の組み合わせ信号で実現するため、従来の技術に比べて、このスキャンフリップフロップ回路を小型化することができる。
【００２５】
なお、本実施の形態では、改良型スキャンフリップフロップ出力制御回路としてスキャン制御信号とクロック信号の２入力ＡＮＤを用いて説明したが、２入力ＡＮＤの代わりにクロックの１周期内のポジティブエッジとネガティブエッジで各々出力が得られるような制御回路を用いてもよい。
【００２６】
【発明の効果】
以上のように本発明によれば、スキャンテストに要するサイクル数を大幅に短縮するクロック１周期内のポジティブエッジとネガティブエッジで各々１データを出力するスキャンテスト回路において、Ｑ１出力とＱ２出力の選択を単純な２−１セレクタと制御信号の組み合わせ信号で実現するため、従来の技術に比べて面積増加を抑制し、このスキャンフリップフロップ回路を小型化することができる。
【図面の簡単な説明】
【図１】従来のスキャンテスト回路を有する半導体集積回路装置の構成図
【図２】従来の半導体集積回路装置の動作を示すタイミングチャート
【図３】本発明のスキャンテスト回路を有する半導体集積回路装置の構成図
【図４】本発明のスキャンテスト回路の構成図
【図５】本発明の半導体集積回路装置の動作を示すタイミングチャート
【符号の説明】
１０１ 被検査回路
１０２ 入力端子
１０３ 出力端子
１０４ スキャン入力端子
１０５ スキャン出力端子
１０６Ａ スキャンフリップフロップ
１０６Ｂ スキャンフリップフロップ
１０６Ｃ スキャンフリップフロップ
１０６Ｄ スキャンフリップフロップ
１０６Ｅ スキャンフリップフロップ
１０６Ｆ スキャンフリップフロップ
１０７ スキャンチェーン
１０８ クロック信号
３０１Ａ 改良型スキャンフリップフロップ
３０１Ｂ 改良型スキャンフリップフロップ
３０１Ｃ 改良型スキャンフリップフロップ
３０１Ｄ 改良型スキャンフリップフロップ
３０１Ｅ 改良型スキャンフリップフロップ
３０１Ｆ 改良型スキャンフリップフロップ
３０２ スキャン制御信号
３０３ 改良型スキャンフリップフロップ出力制御回路
４００ フリップフロップ
４０１ 改良型スキャンフリップフロップ
ＣＬＫ クロック入力端子
Ｄ 入力端子
Ｑ１ 出力端子
Ｑ２ 出力端子
Ｓ１ セレクタ
Ｓ２ セレクタ
Claims (2)
- 第１の出力端子および第２の出力端子からクロック信号１周期内のポジティブエッジまたはネガティブエッジのいずれかのタイミングで各々１入力データを出力して保持するフリップフロップと、
通常動作時にスキャン制御信号により被検査回路からの入力信号を選択し、スキャンテスト時に前記スキャン制御信号によりスキャンチェーンからの入力信号を選択して前記スキャンフリップフロップに入力する第１の選択回路と、
前記スキャン制御信号と前記クロック信号より生成した出力制御信号により通常動作時に第１の出力端子からの出力信号を出力し、スキャンテスト時に前記出力制御信号によりクロック信号１周期内のポジティブエッジまたはネガティブエッジのいずれかのタイミングで前記第１の出力端子または前記第２の出力端子からの出力信号を出力する第２の選択回路と
を有することを特徴とするスキャンテスト回路。 - 請求項１記載のスキャンテスト回路によりスキャンチェーンを構成し、
スキャン制御信号とクロック信号より出力制御信号を生成する出力制御回路とを有することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003052104A JP2004258000A (ja) | 2003-02-28 | 2003-02-28 | スキャンテスト回路および半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003052104A JP2004258000A (ja) | 2003-02-28 | 2003-02-28 | スキャンテスト回路および半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004258000A true JP2004258000A (ja) | 2004-09-16 |
Family
ID=33117047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003052104A Pending JP2004258000A (ja) | 2003-02-28 | 2003-02-28 | スキャンテスト回路および半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004258000A (ja) |
-
2003
- 2003-02-28 JP JP2003052104A patent/JP2004258000A/ja active Pending
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