JP2004253855A - ディジタルpll回路 - Google Patents
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Abstract
【解決手段】位相比較器10、分周比制御部20、可変分周器16、固定分周器18でPLLループを構成する。可変分周器16の分周比は、位相比較器10での位相比較結果に応じて、位相比較周期ごとに1回、通常の分周比に対して1分周増加または1分周減少される。可変分周器22の動作クロックは可変分周器16の動作クロックの2倍に設定され、位相比較器10での位相比較結果に応じて、位相比較周期ごとに2回、通常の分周比に対して1分周増加または1分周減少される。その結果、可変分周器22の分周比切換に伴うその出力クロックのジッタ量は、可変分周器16の分周比切換に伴うその出力クロックのジッタ量の1/2に抑えられる。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、ディジタルPLL回路に関し、ジッタ特性と周波数引き込み範囲特性の両立を図ったものである。
【0002】
【従来の技術】
ディジタルPLL回路は、例えば、ルーター、ターミナルアダプタ等のディジタル通信用端末において、網クロックと同期した信号処理用内部クロックを生成するのに利用される。従来のISDN端末に内蔵されていたLSI素子内のディジタルPLL回路の具体例を図2に示す。位相比較器10の一方入力端には、4kHzの網クロックが入力される。水晶発振器12からは12.288MHzのクロック信号が発振される。このクロック信号は固定分周器14で2分周されて6.144MHzのクロック信号となり、さらに可変分周器16および固定分周器18で順次分周された後、位相比較器10の他方入力端に入力される。位相比較器10は両入力を位相比較して、その位相の前後関係(どちらが先でどちらが後か)に応じた信号を出力する。
【0003】
分周比制御部20は位相比較器10の出力信号に応じて可変分周器16の分周比を可変制御する。すなわち、可変分周器16の分周比は3分周、4分周、5分周に切換可能であり、通常は4分周に設定され、6.144MHzのクロック信号を4分周して1.536MHzのクロック信号を出力する。固定分周器18の分周比は384分周に設定され、1.536MHzのクロック信号を384分周して4kHzのクロック信号を生成し位相比較器10に入力する。位相比較器10での位相比較の結果、固定分周器18から出力されるクロック信号が網クロックに対し遅れている時は、可変分周器16の分周比はその位相比較周期内で1回(すなわち、可変分周器16の分周出力の1周期分)3分周に切り換えられ(該位相比較周期内の残りの期間は4分周に保持される。)、その結果可変分周器16の出力クロック信号さらには固定分周器18の出力クロック信号は、該位相比較周期内で6.144MHzクロックの1クロック分位相が進まされる。逆に、固定分周器18から出力されるクロック信号が網クロックに対し進んでいる時は、可変分周器16の分周比はその位相比較周期内で1回(すなわち、可変分周器16の分周出力の1周期分)5分周に切り換えられ(該位相比較周期内の残りの期間は4分周に保持される。)、その結果可変分周器16の出力クロック信号さらには固定分周器18の出力クロック信号は、該位相比較周期内で6.144MHzクロックの1クロック分位相が遅らされる。
【0004】
このようにして位相比較周期ごとに、位相比較器10の両入力の位相の前後関係に応じて、可変分周器16の出力クロック信号の位相が、6.144MHzクロックの1クロック分位相が遅らされ、あるいは進まされて調整され、網クロックに位相ロックされる。網クロックに位相ロックされた可変分周器16の出力クロック信号は、該LSI素子内で網同期クロックとして各種信号処理に利用される。また、該可変分周器16の出力クロック信号は、該LSI素子の外部に出力されて、該ISDN端末内の他の回路素子に供給され、網同期クロックとして各種信号処理に利用される。
【0005】
【発明が解決しようとする課題】
図2のディジタルPLL回路によれば、位相比較器10からは、位相比較周期ごとに必ず、一方の入力の位相が他方の入力の位相に対して遅れている、または進んでいるという比較結果が出力される(両入力の位相が一致しているという比較結果は出力されない。)。したがって、可変分周器16は位相比較周期ごとに1回、4分周から3分周に、または4分周から5分周に切り換えられ、可変分周器16の出力クロック信号には、この分周比の切換の都度6.144MHzクロックの1クロック分(約160nsec)のジッタ(位相変動)が生じる。また、この分周比の切換により、位相比較周期ごとに6.144MHzクロックの1クロック分の位相調整ができるので、このディジタルPLL回路の周波数引き込み範囲は、網クロックの周波数である4kHzを中心として、4kHzの1周期につき6.144MHzクロックの±1クロック分位相がずれる周波数の範囲となる。
【0006】
したがって、図2のディジタルPLL回路おいて分周比切換えに伴うジッタを減少させるには可変分周器16の入力クロック周波数を高くすればよいが、そうすると周波数引き込み範囲が狭くなってしまう。逆に、周波数引き込み範囲を広げるには可変分周器16の入力クロック周波数を低くすればよいが、そうすると分周比切換えに伴うジッタが大きくなってしまう。このため、ジッタ特性と周波数引き込み範囲特性を両立させることができなかった。また、図2のディジタルPLL回路によれば、位相比較周期ごとに必ず可変分周器16の分周比の切換が行われ、その都度ジッタが発生する。
【0007】
この発明は、前記従来の技術における問題を解決して、ジッタ特性と周波数引き込み範囲特性の両立を図ったディジタルPLL回路を提供しようとするものである。また、この発明は、併せて、分周比の切換回数を減少させたディジタルPLL回路を提供しようとするものである。
【0008】
【課題を解決するための手段】
この発明のディジタルPLL回路は、所定周波数の発振信号を出力する発振器と、該発振器の発振信号に基づく第1のクロック信号を入力して分周する第1の可変分周器と、該第1の可変分周器の分周出力に基づくクロック信号と所定の入力信号とを位相比較し、該位相比較ごとに該両信号の位相の前後関係を示す位相比較結果を出力する位相比較器と、該位相比較器の位相比較結果に基づき前記第1の可変分周器の分周比を、次に位相比較が行われるまでの間に、一時的に、その通常の分周比に対して、前記第1の可変分周器の分周出力に基づくクロック信号の位相が前記入力信号の位相よりも進んでいる時は所定量増加させ、遅れている時は所定量減少させることにより、該第1の可変分周器の分周出力の位相を変化させて、該第1の可変分周器の分周出力を前記入力信号に位相同期させる第1の分周比制御部と、前記第1のクロック信号に同期した第2のクロック信号を入力して分周する第2の可変分周器と、前記第2の可変分周器の分周比を、前記位相比較器の位相比較結果に応じて、一時的に、その通常の分周比に対して所定量増加させまたは所定量減少させることにより、該第2の可変分周器の分周出力の位相を変化させて、該第2の可変分周器の分周出力を前記入力信号に位相同期させる第2の分周比制御部とを具備し、前記第2の可変分周器の分周比の増加または減少によるその分周出力の1周期当たりの位相変化量が、前記第1の可変分周器の分周比の増加または減少によるその分周出力の1周期当たりの位相変化量よりも小さくなるように該第2の可変分周器の分周比の増加量および減少量が設定されているものである。
【0009】
これによれば、第2の可変分周器の分周比の増加または減少によるその分周出力の1周期当たりの位相変化量が、第1の可変分周器の分周比の増加または減少によるその分周出力の1周期当たりの位相変化量よりも小さいので、第2の可変分周器からは分周比の変化によるジッタが、第1の可変分周器の分周比の変化によるジッタよりも少ない分周出力が得られる。また、PLLループを構成する第1の可変分周器の分周比の増加または減少によるその分周出力の1周期当たりの位相変化量が、第2の可変分周器の分周比の増加または減少によるその分周出力の1周期当たりの位相変化量よりも大きいので、周波数引き込み範囲を広く確保することができる。したがって、第2の可変分周器から分周比の変化に伴うジッタが小さい分周出力が得られ、しかも周波数引き込み範囲が広いディジタルPLL回路が実現される。
【0010】
前記第2の分周比制御部は、前記第1の可変分周器の分周出力に対する前記第2の可変分周器の分周出力の位相差を、前記前記第1の可変分周器の分周比の変化によるその分周出力の1周期当たりの位相変化量よりも小さい値に収まらせる回数、前記第2の可変分周器の分周比の変化を実行するものとすることができ、これにより、第2の可変分周器の分周出力を入力信号に高精度に位相同期させることができる。
【0011】
前記第2の可変分周器の通常の分周比は、例えば前記第1の可変分周器の通常の分周比よりも高く(例えば2以上の整数倍に)設定することができる。また、前記第2のクロック信号を例えば前記発振器の発振信号とし、前記第1のクロック信号を該発振器の発信信号を分周した信号とすることができる。また、前記第2のクロック信号の周波数を前記第1のクロック信号の周波数に対しa倍(aは2以上の整数。後述する実施の形態では,a=2としている。)に設定し、前記第2の可変分周器の通常の分周比を前記第1の可変分周器の通常の分周比に対しa倍よりも低く設定して、前記第1の可変分周器の分周出力の周波数よりも前記第2の可変分周器の分周出力の周波数を高く調整することができる。また、前記第2のクロック信号の周波数を前記第1のクロック信号の周波数に対しa倍(aは2以上の整数)に設定し、前記第2の可変分周器の通常の分周比を前記第1の可変分周器の通常の分周比に対しa倍に設定して、前記第1の可変分周器の分周出力と前記第2の可変分周器の分周出力とを等しい周波数に調整することができる。
【0012】
この発明のディジタルPLL回路は、所定周波数の発振信号を出力する発振器と、該発振器の発振信号に基づく第1のクロック信号を入力して分周する第1の可変分周器と、該第1の可変分周器の分周出力に基づくクロック信号と所定の入力信号とを位相比較し、該位相比較ごとに該両信号の位相の前後関係を示す位相比較結果を出力する位相比較器と、該位相比較器の位相比較結果に基づき前記第1の可変分周器の分周比を、次に位相比較が行われるまでの間に1回(該第1の可変分周器の分周出力の1周期分)、その通常の分周比に対して、前記第1の可変分周器の分周出力に基づくクロック信号の位相が前記入力信号の位相よりも進んでいる時は+1変化させ、遅れている時は−1変化させることにより、該第1の可変分周器の分周出力の位相を変化させて、該第1の可変分周器の分周出力を前記入力信号に位相同期させる第1の分周比制御部と、前記第1のクロック信号に同期した(前記発振器の発振信号に基づく)クロック信号であって該第1のクロック信号よりも周波数が高い第2のクロック信号を入力して分周する第2の可変分周器と、前記第2の可変分周器の分周比を、前記位相比較器の位相比較結果に応じて、一時的に、その通常の分周比に対して+1または−1変化させることにより、該第2の可変分周器の分周出力の位相を変化させて、該第2の可変分周器の分周出力を前記入力信号に位相同期させる第2の分周比制御部とを具備してなるものである。
【0013】
これによれば、第2の可変分周器の動作クロック(第2のクロック信号)の周波数を高くするほど、その分周比切換に伴う分周出力のジッタ量を小さくすることができ、第1の可変分周器の動作クロック(第1のクロック信号)の周波数を低くするほど周波数引き込み範囲を広くすることができ、ジッタ特性と周波数引き込み範囲特性の両立を図ることができる。
【0014】
この発明のディジタルPLL回路は、所定周波数の発振信号を出力する発振器と、該発振器の発振信号に基づく第1のクロック信号を入力して分周する第1の可変分周器と、該第1の可変分周器の分周出力に基づくクロック信号と所定の入力信号とを位相比較し、該位相比較ごとに該両信号の位相の前後関係を示す位相比較結果を出力する位相比較器と、該位相比較器の位相比較結果に基づき前記第1の可変分周器の分周比を、次に位相比較が行われるまでの間に1回(該第1の可変分周器の分周出力の1周期分)、その通常の分周比に対して、前記第1の可変分周器の分周出力に基づくクロック信号の位相が前記入力信号の位相よりも進んでいる時は+1変化させ、遅れている時は−1変化させることにより、該第1の可変分周器の分周出力の位相を変化させて、該第1の可変分周器の分周出力を前記入力信号に位相同期させる第1の分周比制御部と、前記第1のクロック信号に同期した(前記発振器の発振信号に基づく)クロック信号であって該第1のクロック信号よりも周波数がa倍(aは2以上の整数)高い第2のクロック信号を入力して分周する第2の可変分周器と、前記位相比較器の位相比較結果に基づき前記第2の可変分周器の分周比を、前記位相比較の1周期に相当する時間内(例えば、次に位相比較が行われるまでの間)にa回(すなわち第2の可変分周器の分周出力のa周期分)例えば均等に分散して、その通常の分周比に対して、前記第1の可変分周器の分周出力に基づくクロック信号の位相が前記入力信号の位相よりも進んでいる時は+1変化させ、遅れている時は−1変化させることにより、該第2の可変分周器の分周出力の位相を変化させて、該第2の可変分周器の分周出力を前記入力信号に位相同期させる第2の分周比制御部とを具備してなるものである。
【0015】
これによれば、第2の可変分周器の分周比切換に伴うジッタを分散させて、その1回の分周比切換で発生するジッタ量を低減することができる。また、第1の可変分周器の分周比切換で発生するジッタ量に応じた回数分第2の可変分周器の分周比を切り換えるので、第2の可変分周器の分周出力を入力信号に高精度に位相同期させることができる。
【0016】
この発明のディジタルPLL回路は、所定周波数の発振信号を出力する発振器と、該発振器の発振信号に基づく第1のクロック信号を入力して分周する第1の可変分周器と、該第1の可変分周器の分周出力に基づくクロック信号と所定の入力信号とを位相比較し、該位相比較ごとに該両信号の位相の前後関係を示す位相比較結果を出力する位相比較器と、該位相比較器の位相比較結果に基づき前記第1の可変分周器の分周比を、次に位相比較が行われるまでの間に1回(該第1の可変分周器の分周出力の1周期分)、その通常の分周比に対して、前記第1の可変分周器の分周出力に基づくクロック信号の位相が前記入力信号の位相よりも進んでいる時は+1変化させ、遅れている時は−1変化させることにより、該第1の可変分周器の分周出力の位相を変化させて、該第1の可変分周器の分周出力を前記入力信号に位相同期させる第1の分周比制御部と、前記第1のクロック信号に同期した(前記発振器の発振信号に基づく)クロック信号であって該第1のクロック信号よりも周波数が高いまたは該第1のクロック信号と周波数が等しい第2のクロック信号を入力して分周する第2の可変分周器と、前記第2の可変分周器の分周比を、前記位相比較器の位相比較結果に応じて、一時的に、その通常の分周比に対して+1または−1変化させることにより、該第2の可変分周器の分周出力の位相を変化させて、該第2の可変分周器の分周出力を前記入力信号に位相同期させるものであって、前記第1の可変分周器の分周出力に対する前記第2の可変分周器の分周出力の位相差が、前記前記第1の可変分周器の分周比の変化によるその分周出力の1周期当たりの位相変化量に相当する時間以上に達するごとに1回、前記第2の可変分周器の分周比の変化を実行する第2の分周比制御部とを具備してなるものである。
【0017】
これによれば、第1の可変分周器の分周比切換の累積値がある一定の閾値を超えた場合に第2の可変分周器の分周比を切り換えるようにしたので、第1の可変分周器の分周比が位相比較周期ごとに+1,−1,+1,−1,…と交互に切り換えられる場合(分周比切換が不要な場合)に、閾値の設定によっては、第2の可変分周器の分周比がこれに連動して切り換えられるのを回避することができ、ジッタの発生回数を減少させることができる。
【0018】
この場合、前記第2の可変分周器が、前記第1のクロック信号に同期した(前記発振器の発振信号に基づく)クロック信号であって該第1のクロック信号よりも周波数がa倍(aは2以上の整数)高い第2のクロック信号を入力して分周するものであり、前記第2の分周比制御部が、前記位相比較の結果、前記第1の可変分周器の分周出力に基づくクロック信号の位相が前記入力信号の位相よりも遅れている時にaカウントアップする第1のカウンタと、前記位相比較の結果、前記第1の可変分周器の分周出力に基づくクロック信号の位相が前記入力信号の位相よりも進んでいる時にaカウントアップする第2のカウンタと、前記位相比較の周期の1/a周期ごとに、前記第1のカウンタと前記第2のカウンタのカウント値を監視し、(a)両カウント値とも0以外の時は次の監視タイミングまでの間前記第2の可変分周器の分周比を通常の分周比のまま維持しかつ両カウンタのカウント値をそれぞれ1カウントダウンさせ、(b)前記第1のカウンタのカウント値が0で前記第2のカウンタのカウント値が1以上の所定値よりも大の時は次の監視タイミングまでの間に1回前記第2の可変分周器の分周比を+1変化させかつ前記第2のカウンタのカウント値を1カウントダウンさせ、(c)前記第1のカウンタのカウント値が1以上の所定値よりも大で前記第2のカウンタのカウント値が0の時は次の監視タイミングまでの間に1回前記第2の可変分周器の分周比を−1変化させかつ前記第1のカウンタのカウント値を1カウントダウンさせ、(d)前記両カウンタのカウント値の組み合わせがそれ以外の時は次の監視タイミングまでの間前記第2の可変分周器の分周比を通常の分周比のまま維持しかつ両カウンタのカウント値をそのまま維持するカウンタ監視および制御部とを具備してなるものとすることができる。これによれば、第1の可変分周器の分周比が位相比較周期ごとに+1,−1,+1,−1,…と交互に切り換えられる場合に、第2の可変分周器の分周比を第1の可変分周器の分周比切換で発生するジッタ量に応じた回数分切り換える場合に比べて、該第2の可変分周器の分周比の切換回数を減少させることができる。特に、上記(b)および(c)の「1以上の所定値」を「a/2」にすれば(すなわち、「1以上の所定値よりも大きい時」が「a/2よりも大きい時」を意味する場合には)、第1の可変分周器の分周比が位相比較周期ごとに+1,−1,+1,−1,…と交互に切り換えられる場合に、第2の可変分周器の分周比がこれに連動して切り換えられるのを回避することができ、第2の可変分周器の分周比を位相比較周期ごとに切り換える場合に比べて、該第2の可変分周器の分周比の切換回数を減少させることができ、前記第2図の従来回路に比べてジッタの発生回数を減少させることができる。
【0019】
【発明の実施の形態】
この発明をルーター、ターミナルアダプタ等のディジタル通信用端末に適用した場合の実施の形態を図1に示す。図2の従来回路と共通する部分には、同一の符号を用いる。なお、図1の実施の形態では、図2の従来回路の構成を流用しつつ、2.048MHzのクロック信号を生成出力する場合について示している。従来回路を流用した部分を一点鎖線で示す。位相比較器10の一方入力端には、4kHzの網クロックが入力される。水晶発振器12からは12.288MHzのクロック信号が発振される。このクロック信号は固定分周器14で2分周されて6.144MHzのクロック信号となり、さらに可変分周器16および固定分周器18で順次分周された後、位相比較器10の他方入力端に入力される。位相比較器10は両入力を位相比較して、その位相の前後関係に応じた信号を出力する。
【0020】
分周比制御部20は位相比較器10の出力信号に応じて可変分周器16の分周比を可変制御する。すなわち、可変分周器16の分周比は3分周、4分周、5分周に切換可能であり、通常は4分周に設定され、6.144MHzのクロック信号を4分周して1.536MHzのクロック信号を出力する。固定分周器18の分周比は384分周に設定され、1.536MHzのクロック信号を384分周して4kHzのクロック信号を生成し位相比較器10に入力する。位相比較器10での位相比較の結果、固定分周器18から出力されるクロック信号が網クロックに対し遅れている時は、可変分周器16の分周比はその位相比較周期内で1回(すなわち、可変分周器16の分周出力の1周期分)3分周に切り換えられ(該位相比較周期内の残りの期間は4分周に保持される。)、その結果可変分周器16の出力クロック信号さらには固定分周器18の出力クロック信号は、該位相比較周期内で6.144MHzクロックの1クロック分位相が進まされる。逆に、固定分周器18から出力されるクロック信号が網クロックに対し進んでいる時は、可変分周器16の分周比はその位相比較周期内で1回(すなわち、可変分周器16の分周出力の1周期分)5分周に切り換えられ(該位相比較周期内の残りの期間は4分周に保持される。)、その結果可変分周器16の出力クロック信号さらには固定分周器18の出力クロック信号は、該位相比較周期内で6.144MHzクロックの1クロック分位相が遅らされる。
【0021】
このようにして位相比較周期ごとに、位相比較器10の両入力の位相の前後関係が判定され、可変分周器16の出力クロック信号の位相が、6.144MHzクロックの1クロック分位相が遅らされ、あるいは進まされて調整され、網クロックに位相ロックされる。
【0022】
可変分周器22は水晶発振器12から出力される12.288MHzのクロック信号を分周する。分周比制御部24は、分周比制御部20による可変分周器16の分周比制御に応じて(すなわち、位相比較器10の位相比較結果に応じて)、可変分周器22の分周比を可変制御する。すなわち、可変分周器22の分周比は5分周、6分周、7分周に切換可能であり、通常は6分周に設定され、12.288MHzのクロック信号を6分周して2.048MHzのクロック信号を出力する。可変分周器22の分周比を位相比較器10の位相比較周期内で1回(すなわち、可変分周器22の分周出力の1周期分)5分周に切り換えると、可変分周器22の出力クロック信号は、該位相比較周期内で12.288MHzの1クロック分位相が進まされる。また、可変分周器22の分周比を位相比較器10の位相比較周期内で1回(すなわち、可変分周器22の分周出力の1周期分)7分周に切り換えると、可変分周器22の出力クロック信号は、該位相比較周期内で12.288MHzの1クロック分位相が遅らされる。可変分周器22の動作クロック周波数(12.288MHz)は、可変分周器16の動作クロック周波数(6.144MHz)の2倍(すなわち、a=2)であるので、位相比較器10の位相比較周期内で、可変分周器22の出力クロック信号は、可変分周器16の出力クロック信号に比べて1/2の時間単位で位相調整をすることができる。
【0023】
そこで、分周比制御部24は、可変分周器16の分周比が位相比較周期内で1回、4分周から3分周に切り換えられる時は、その位相比較周期内で、可変分周器22の分周比を、2回均等に分散して、6分周から5分周に切り換える。また、可変分周器16の分周比が位相比較周期内で1回、4分周から5分周に切り換えられる時は、その位相比較周期内で、可変分周器22の分周比を、2回均等に分散して、6分周から7分周に切り換える。これにより、該位相比較周期内全体での位相補正量は、可変分周器16と可変分周器22とで等しくなり、その結果、可変分周器22の出力クロック信号は網クロックに位相ロックされる。この場合、可変分周器22の出力クロック信号の1回当たりの位相補正量は、可変分周器16の出力クロック信号の1回当たりの位相補正量に比べて1/2となるので、分周比切換えに伴い発生する可変分周器22の出力クロック信号のジッタは、可変分周器16の分周比切換えに伴い発生する出力クロック信号のジッタの1/2に抑えられる。また、このディジタルPLL回路の周波数引き込み範囲は、網クロックの周波数である4kHzを中心として、4kHzの1周期につき6.144MHzクロックの±1クロック分位相がずれる周波数の範囲であり(つまり、位相比較周期内で網クロックに対する位相ずれが1/6.144MHz以下であれば、ロック状態に引き込める。)、図2の従来回路と同じ周波数引き込み範囲が確保される。
【0024】
網クロックに位相ロックされた可変分周器22の出力クロック信号は、該LSI素子内で網同期クロックとして各種信号処理に利用される。また、該可変分周器22の出力クロック信号は、該LSI素子の外部に出力されて、該ISDN端末内の他の回路素子に供給され、網同期クロックとして各種信号処理に利用される。
【0025】
以上の説明では、可変分周器16の分周比が切り換えられる都度、可変分周器22の分周比を切り換えるようにしたが、可変分周器16の分周比の4分周から3分周への切換と4分周から5分周への切換が位相比較周期ごとに交互に連続して生じるような場合(位相比較器10の両入力の位相がほとんど一致している場合)には、その都度可変分周器22の分数比を切換える必要はなく、むしろ、その都度切り換えない方が分周比切換えに伴うジッタ発生がないので望ましいものと考えられる。そこで、分周比制御部24は、そのような場合に、可変分周器22の分周比の切換を行わないようにすることもできる。そのような動作を実現する分周比制御部24の構成例を図3に示す。分周比制御部20は位相比較周期ごとに、位相比較結果に応じて、網クロックに対し遅れている場合は−1分周指令(可変分周器16の分周比を1回、4分周から3分周に−1変化させる指令)を出力し、網クロックに対し進んでいる場合は+1分周指令(可変分周器16の分周比を1回、4分周から5分周に+1変化させる指令)を出力する。−1分周指令、+1分周指令は可変分周器16に送られる。可変分周器16は−1分周指令を入力すると、その位相比較周期内で1回(すなわち、可変分周器16の分周出力の1周期分)、4分周から3分周に切り換えられ、これにより可変分周器16の分周出力は可変分周器16の動作クロックである6.144MHzクロックの1クロック分位相が進まされる。また、可変分周器16は+1分周指令を入力すると、その位相比較周期内で1回(すなわち、可変分周器16の分周出力の1周期分)、4分周から5分周に切り換えられ、これにより可変分周器16の分周出力は可変分周器16の動作クロックである6.144MHzクロックの1クロック分位相が遅らされる。
【0026】
分周比制御部20から出力される−1分周指令、+1分周指令は分周比制御部24にも送られる。分周比制御部24は2個のカウンタ(A)26,カウンタ(B)28と、カウンタ監視および制御部30と、カウンタ監視タイミング生成部32を備えている。カウンタ(A)26は−1分周指令が入力されるごとに2カウントダウンする。カウンタ(B)28は+1分周指令が入力されるごとに2カウントアップする。カウンタ監視タイミング生成部32はカウンタ(A)26,(B)28のカウント値を位相比較周期の1/2の期間ごとに監視するためのタイミング信号を生成するもので、例えば可変分周器22の出力クロック信号の2周期ごとの立ち上がりタイミングでカウンタ監視タイミング信号を出力する。カウンタ監視および制御部30は、カウンタ監視タイミングごとに、カウンタ(A)26,(B)28のカウント値を監視し、その都度両カウント値の関係に応じて、−1分周指令(可変分周器22の分周比を1回、6分周から5分周に−1変化させる指令)もしくは+1分周指令(可変分周器22の分周比を1回、6分周から7分周に+1変化させる指令)を出力し、または−1分周指令、+1分周指令のいずれも出力しない。可変分周器22は−1分周指令を入力すると、分周比が1回(すなわち、可変分周器22の分周出力の1周期分)、6分周から5分周に切り換えられ、これにより分周出力は可変分周器22の動作クロックである12.288MHzクロックの1クロック分位相が進まされる。また、可変分周器22は+1分周指令を入力すると、分周比が1回(すなわち、可変分周器22の分周出力の1周期分)、6分周から7分周に切り換えられ、これにより分周出力は可変分周器22の動作クロックである12.288MHzクロックの1クロック分位相が遅らされる。また、カウンタ監視および制御部30は、カウンタ(A)26,(B)28のカウント値を監視するごとに、両カウント値の関係に応じて、該カウンタ(A)26,(B)28のカウント値を1カウントダウンする制御を併せて行う。
【0027】
カウンタ監視および制御部30による制御アルゴリズムを図4に示す。位相比較周期の1/2の期間ごとのカウンタ監視タイミングが到来するごとに、カウンタ(A)26,(B)28のカウント値を監視する(S1)。その結果、カウンタ(A)26,(B)28のいずれも0でない場合は(S2)、−1分周指令、+1分周指令のいずれも出力することなく、カウンタ(A)26,(B)28のカウント値をそれぞれ1カウントダウンする(S3)。カウンタ(A)26のカウント値が0で、カウンタ(B)28のカウント値が2以上の場合は(S4)、+1分周指令を出力するとともに、カウンタ(B)28のカウント値を1カウントダウンする(S5)。カウンタ(A)26のカウント値が2以上で、カウンタ(B)28のカウント値が0の場合は(S6)、−1分周指令を出力するとともに、カウンタ(A)26のカウント値を1カウントダウンする(S7)。以上のいずれにも該当しない場合(カウンタ(A)26,(B)28のカウント値がともに0の場合、あるいはカウンタ(A)26,(B)28のカウント値のうち一方が0で他方が1の場合)は、何もしない(すなわち、−1分周指令、+1分周指令のいずれも出力せず、カウンタ(A)26,(B)28の1カウントダウンも行わない。)。
【0028】
以上のアルゴリズムによれば、可変分周器22の出力クロック信号は、可変分周器16の出力クロック信号に対し、12.288MHzの1クロック分の位相差で同期するように制御される。また、可変分周器16の分周比の4分周から3分周への切換と4分周から5分周への切換が位相比較周期ごとに交互に連続して生じるような場合(位相比較器10の両入力の位相がほとんど一致している場合)には、カウンタ(A)26,(B)28のカウント値は0,1の組み合わせと1,0の組み合わせを交互に繰り返すのみで、−1分周指令、+1分周指令のいずれも出力されないので、可変分周器22の分周比の切換は行われない。以上の動作により、可変分周器22の不要な分周比切り換えは回避され、分周比切換えに伴い発生する可変分周器22の出力クロック信号のジッタは抑制される。
【0029】
図1のディジタルPLL回路の動作例を図5に示す。図5において(a)〜(e)は図1の各部の信号で、(a)は位相比較器10の一方入力である網クロック信号I(Fi)、(b)は位相比較器10の他方入力である固定分周器18の出力クロック信号I’(Fi’)、(c)は可変分周器16の出力クロック信号O(Fx)、(d),(e)はそれぞれ可変分周器22の出力クロック信号(このディジタルPLL回路の出力クロック信号)O’(Fy)で、そのうち(d)は分周比制御部24が、可変分周器16の分周比が切り換えられる都度、可変分周器22の分周比を切り換えるようにした場合のもの、(e)は分周比制御部24を図3のように構成して、図4の制御アルゴリズムにより動作させた場合のものである。(f)、(g)は(e)の場合の図3のカウンタ(A)26,(B)28のカウント値である。なお、図5では、可変分周器16,22および固定分周器18の分周比は、以上の説明とは異なり、それぞれ次のように変更している。すなわち、可変分周器16の分周比は、通常の分周比がmで、m−1,m,m+1の3段階に切り換わる。可変分周比22の分周比は、通常の分周比が2mで、2m−1,2m,2m+1の3段階に切り換わる。可変分周器22の通常の分周比(2m)は可変分周器16の通常の分周比(m)の2倍であり、可変分周器22の動作クロック周波数(12.288MHz)は、可変分周器16の動作クロック周波数(6.144MHz)の2倍であるので、可変分周器16,22の出力クロック信号O(Fx),O’(Fy)の周波数は等しい値に制御される。固定分周器18の分周比は4分周としている。
【0030】
位相比較器10は、図5(a)の網クロック信号I(Fi)と、同(b)のクロック信号I’(Fi’)とを、クロック信号I’(Fi’)の立ち上がりのタイミングごとに位相比較し、その都度両クロック信号の前後関係を示す位相比較結果を出力する。分周比制御部20は、網クロック信号I(Fi)に対しクロック信号I’(Fi’)の位相が遅れているという位相比較結果が出力されたときは、次の位相比較が行われる時までに1回、可変分周器16の分周比をmからm−1に切り換える。逆に、網クロック信号I(Fi)に対しクロック信号I’(Fi’)の位相が進んでいるという位相比較結果が出力されたときは、次の位相比較が行われる時までに1回、可変分周器16の分周比をmからm+1に切り換える。位相比較器10からは、両入力の位相が等しいという位相比較結果は出されないので、可変分周器16の分周比の切り換えは、位相比較周期ごとに必ず1回行われる。図5の例では、位相比較タイミングIでは、網クロック信号I(Fi)に対しクロック信号I’(Fi’)の位相が遅れているので、その直後に(該位相比較タイミングIが属する可変分周器16の出力クロック信号の周期で)可変分周器16の分周比がmからm−1に1回切り換えられ、その結果可変分周器16の出力クロックは6.144MHzの1クロック分位相が進まされる。また、位相比較タイミングIIでは、網クロック信号I(Fi)に対しクロック信号I’(Fi’)の位相が進んでいるので、すぐに(該位相比較タイミングIIが属する、可変分周器16の出力クロック信号の周期で)可変分周器16の分周比がmからm+1に1回切り換えられ、その結果可変分周器16の出力クロックは6.144MHzの1クロック分位相が遅らされる。
【0031】
分周比制御部24は、可変分周器16の分周比が切り換えられる都度可変分周器22の分周比を切り換えるように設定されている場合は、図5(d)に示すように、可変分周器16の分周比を切り換えるタイミングと、その中間のタイミングに可変分周器22の分周比を切り換える。すなわち、位相比較タイミングIでは、網クロック信号I(Fi)に対しクロック信号I’(Fi’)の位相が遅れているので、そのすぐ後のタイミングと中間のタイミング(2クロック後)の2回に分けて可変分周器22の分周比を2mから2m−1に切り換える。その結果、可変分周器22の出力クロックは12.288MHzの1クロック分ずつ2回に分けて位相が進まされる。また、位相比較タイミングIIでは、網クロック信号I(Fi)に対しクロック信号I’(Fi’)の位相が進んでいるので、そのすぐ後のタイミングと中間のタイミング(2クロック後)の2回に分けて可変分周器22の分周比を2mから2m+1に切り換える。その結果、可変分周器22の出力クロックは12.288MHzの1クロック分ずつ2回に分けて位相が遅らされる。したがって、可変分周器22の1回の分周比切換えに伴い発生する該可変分周器22の出力クロック信号のジッタは12.288MHzの1クロック分に抑えられる。
【0032】
なお、以上は可変分周器22の動作クロック周波数が可変分周器16の動作クロック周波数(6.144MHz)の2倍(12.288MHz)である場合について説明したが、3倍(18.432MHz)である場合には位相比較周期の1/3周期ごとに可変分周器22の分周比を−1または+1変化させればよく、4倍(24.576MHz)である場合には位相比較周期の1/4周期ごとに可変分周器22の分周比を−1または+1変化させればよい。すなわち、一般化して言えば、可変分周器22の動作クロック周波数が可変分周器16の動作クロック周波数のa倍(aは2以上の整数)である場合は、位相比較周期の1/a周期ごとに可変分周器22の分周比を−1または+1変化させればよいことになる。
【0033】
一方、分周比制御部24を図3のように構成して、図4のアルゴリズムで制御する場合は、可変分周器22の分周比はカウンタ(A)26,(B)28のカウント値に応じて図5(g)に示すように切り換えられる。すなわち、図5(g)では、カウンタ監視タイミングは、可変分周器22の出力クロック信号の2周期ごとの立ち上がりタイミングとして定められており(ただし、これに限らず。次の位相比較タイミングよりも前であればどのタイミングでもよい)、カウンタ監視タイミングiでは、カウンタ(A)26,(B)28のカウント値は0,0であるので、何も生じない。位相比較タイミングIでは網クロック信号I(Fi)に対しクロック信号I’(Fi’)の位相が遅れているので、カウンタ(A)26が2カウントアップされる。カウンタ監視タイミングiiでは、カウンタ(A)26,(B)28のカウント値は2,0であるので、その直後に(該カウンタ監視タイミングiiが属する可変分周器22の出力クロック信号の周期で)可変分周器22の分周比は2mから2m−1に切り換えられ、可変分周器22の出力クロック信号は12.288MHzの1クロック分位相が進まされる。また、これと同時にカウンタ(A)26が1カウントダウンされる。カウンタ監視タイミングiiiでは、カウンタ(A)26,(B)28のカウント値は1,0であるので、何も生じない。位相比較タイミングIIでは、網クロック信号I(Fi)に対しクロック信号I’(Fi’)の位相が進んでいるので、カウンタ(B)28が2カウントアップされる。カウンタ監視タイミングivでは、カウンタ(A)26,(B)28のカウント値は1,2であるので、可変分周器22の分周比の切換えは行われず、カウンタ(A)26,(B)28がともに1カウントダウンされる。カウンタ監視タイミングvでは、カウンタ(A)26,(B)28のカウント値は0,1であるので、何も生じない。以上のようにして、可変分周器22の分周比切換えは抑制され、しかも分周比切換えが行われても、可変分周器22の1回の分周比切換えに伴い発生する該可変分周器22の出力クロック信号のジッタは12.288MHzの1クロック分に抑えられる。
【0034】
なお、以上は可変分周器22の動作クロック周波数が可変分周器16の動作クロック周波数(6.144MHz)の2倍(12.288MHz)である場合について説明したが、3倍(18.432MHz)である場合にはカウンタ監視タイミングを位相比較周期の1/3周期ごとのタイミングとし、カウンタ(A)26,(B)28の1回のカウントアップ数をそれぞれ3とし(1回のカウントダウン数は1のまま)、カウンタ(A)26,(B)28のカウント値の差が3以上の時に可変分周器22の分周比を−1または+1変化させる(図5のステップS4を“A=0 & B>2”に変更し、ステップS6を“A>2 & B=0”に変更する)ことができる。また、4倍(24.576MHz)である場合にはカウンタ監視タイミングを位相比較周期の1/4周期ごとのタイミングとし、カウンタ(A)26,(B)28の1回のカウントアップ数をそれぞれ4とし(1回のカウントダウン数は1のまま)、カウンタ(A)26,(B)28のカウント値の差が4以上の時に可変分周器22の分周比を−1または+1変化させる(図5のステップS4を“A=0 & B>3”に変更し、ステップS6を“A>3 & B=0”に変更する)ことができる。
【0035】
すなわち、一般化して言えば、可変分周器22の動作クロック周波数が可変分周器16の動作クロック周波数のa倍(aは2以上の整数)である場合は、位相比較周期ごとに位相比較結果に応じてカウンタ(A)26,(B)28の一方をaカウントアップし、かつ位相比較周期の1/a周期ごとにカウンタ(A)26,(B)28のカウント値を監視して、両カウント値とも0以外の時は次の監視タイミングまでの間可変分周器22の分周比を通常の分周比のまま維持するとともに、両カウンタ(A)26,(B)28のカウント値をそれぞれ1カウントダウンさせ、カウンタ(A)26のカウント値が0でカウンタ(B)28のカウント値がa/2よりも大の時は次の監視タイミングまでの間に1回、可変分周器22の分周比を+1変化させるとともに、カウンタ(B)28のカウント値を1カウントダウンさせ、カウンタ(A)26のカウント値がa/2よりも大でカウンタ(B)28のカウント値が0の時は次の監視タイミングまでの間に1回、可変分周器22の分周比を−1変化させるとともにカウンタ(A)26のカウント値を1カウントダウンさせ、両カウンタ(A)26,(B)28のカウント値の組み合わせがそれ以外の時は次の監視タイミングまでの間可変分周器22の分周比を通常の分周比のまま維持するとともに両カウンタ(A)26,(B)28のカウント値をそのまま維持するようにすれば、可変分周器16の分周比が位相比較周期ごとに+1,−1,+1,−1,…と交互に切り換えられる場合に、可変分周器22の分周比がこれに連動して切り換えられるのを回避することができる。また、上記「a/2よりも大」に代えて「1よりも大」とすれば、同様の場合に、可変分周器22の分周比の切換回数を、可変分周器16の分周比切換で発生するジッタ量に応じた回数分切り換える場合{図5(d)}に比べて、減少させることができる。
【0036】
なお、前記実施の形態では、可変分周器22の動作クロック周波数(12.288MHz)を、可変分周器16の動作クロック周波数(6.144MHz)の2倍としたが、2倍よりも大きい整数倍とすることもできる。また、前記実施の形態では、この発明をルーター、ターミナルアダプタ等のディジタル通信用端末に適用した場合について説明したが、この発明は、その他の通信機器さらには通信機器以外の電機機器にも適用することができる。
【図面の簡単な説明】
【図1】この発明のディジタルPLL回路の実施の形態を示すブロック図である。
【図2】従来のディジタルPLL回路を示すブロック図である。
【図3】図1の分周比制御部24の構成例を示すブロック図である。
【図4】図3の分周比制御部24による制御アルゴリズムを示すフローチャートである。
【図5】図1のディジタルPLL回路の動作を示すタイムチャートである。
【符号の説明】
10…位相比較器、12…発振器、16…第1の可変分周器、20…第1の分周比制御部、22…第2の可変分周器、24…第2の分周比制御部、26,28…カウンタ、30…カウンタ監視および制御部。
Claims (6)
- 所定周波数の発振信号を出力する発振器と、
該発振器の発振信号に基づく第1のクロック信号を入力して分周する第1の可変分周器と、
該第1の可変分周器の分周出力に基づくクロック信号と所定の入力信号とを位相比較し、該位相比較ごとに該両信号の位相の前後関係を示す位相比較結果を出力する位相比較器と、
該位相比較器の位相比較結果に基づき前記第1の可変分周器の分周比を、次に位相比較が行われるまでの間に、一時的に、その通常の分周比に対して、前記第1の可変分周器の分周出力に基づくクロック信号の位相が前記入力信号の位相よりも進んでいる時は所定量増加させ、遅れている時は所定量減少させることにより、該第1の可変分周器の分周出力の位相を変化させて、該第1の可変分周器の分周出力を前記入力信号に位相同期させる第1の分周比制御部と、
前記第1のクロック信号に同期した第2のクロック信号を入力して分周する第2の可変分周器と、
前記第2の可変分周器の分周比を、前記位相比較器の位相比較結果に応じて、一時的に、その通常の分周比に対して所定量増加させまたは所定量減少させることにより、該第2の可変分周器の分周出力の位相を変化させて、該第2の可変分周器の分周出力を前記入力信号に位相同期させる第2の分周比制御部とを具備し、
前記第2の可変分周器の分周比の増加または減少によるその分周出力の1周期当たりの位相変化量が、前記第1の可変分周器の分周比の増加または減少によるその分周出力の1周期当たりの位相変化量よりも小さくなるように該第2の可変分周器の分周比の増加量および減少量が設定されているディジタルPLL回路。 - 所定周波数の発振信号を出力する発振器と、
該発振器の発振信号に基づく第1のクロック信号を入力して分周する第1の可変分周器と、
該第1の可変分周器の分周出力に基づくクロック信号と所定の入力信号とを位相比較し、該位相比較ごとに該両信号の位相の前後関係を示す位相比較結果を出力する位相比較器と、
該位相比較器の位相比較結果に基づき前記第1の可変分周器の分周比を、次に位相比較が行われるまでの間に1回、その通常の分周比に対して、前記第1の可変分周器の分周出力に基づくクロック信号の位相が前記入力信号の位相よりも進んでいる時は+1変化させ、遅れている時は−1変化させることにより、該第1の可変分周器の分周出力の位相を変化させて、該第1の可変分周器の分周出力を前記入力信号に位相同期させる第1の分周比制御部と、
前記第1のクロック信号に同期したクロック信号であって該第1のクロック信号よりも周波数が高い第2のクロック信号を入力して分周する第2の可変分周器と、
前記第2の可変分周器の分周比を、前記位相比較器の位相比較結果に応じて、一時的に、その通常の分周比に対して+1または−1変化させることにより、該第2の可変分周器の分周出力の位相を変化させて、該第2の可変分周器の分周出力を前記入力信号に位相同期させる第2の分周比制御部と
を具備してなるディジタルPLL回路。 - 前記第2の分周比制御部が、前記第1の可変分周器の分周出力に対する前記第2の可変分周器の分周出力の位相差を、前記前記第1の可変分周器の分周比の変化によるその分周出力の1周期当たりの位相変化量よりも小さい値に収まらせる回数、前記第2の可変分周器の分周比の変化を実行する請求項2記載のディジタルPLL回路。
- 所定周波数の発振信号を出力する発振器と、
該発振器の発振信号に基づく第1のクロック信号を入力して分周する第1の可変分周器と、
該第1の可変分周器の分周出力に基づくクロック信号と所定の入力信号とを位相比較し、該位相比較ごとに該両信号の位相の前後関係を示す位相比較結果を出力する位相比較器と、
該位相比較器の位相比較結果に基づき前記第1の可変分周器の分周比を、次に位相比較が行われるまでの間に1回、その通常の分周比に対して、前記第1の可変分周器の分周出力に基づくクロック信号の位相が前記入力信号の位相よりも進んでいる時は+1変化させ、遅れている時は−1変化させることにより、該第1の可変分周器の分周出力の位相を変化させて、該第1の可変分周器の分周出力を前記入力信号に位相同期させる第1の分周比制御部と、
前記第1のクロック信号に同期したクロック信号であって該第1のクロック信号よりも周波数がa倍(aは2以上の整数)高い第2のクロック信号を入力して分周する第2の可変分周器と、
前記位相比較器の位相比較結果に基づき前記第2の可変分周器の分周比を、前記位相比較の1周期に相当する時間内にa回、その通常の分周比に対して、前記第1の可変分周器の分周出力に基づくクロック信号の位相が前記入力信号の位相よりも進んでいる時は+1変化させ、遅れている時は−1変化させることにより、該第2の可変分周器の分周出力の位相を変化させて、該第2の可変分周器の分周出力を前記入力信号に位相同期させる第2の分周比制御部と
を具備してなるディジタルPLL回路。 - 所定周波数の発振信号を出力する発振器と、
該発振器の発振信号に基づく第1のクロック信号を入力して分周する第1の可変分周器と、
該第1の可変分周器の分周出力に基づくクロック信号と所定の入力信号とを位相比較し、該位相比較ごとに該両信号の位相の前後関係を示す位相比較結果を出力する位相比較器と、
該位相比較器の位相比較結果に基づき前記第1の可変分周器の分周比を、次に位相比較が行われるまでの間に1回、その通常の分周比に対して、前記第1の可変分周器の分周出力に基づくクロック信号の位相が前記入力信号の位相よりも進んでいる時は+1変化させ、遅れている時は−1変化させることにより、該第1の可変分周器の分周出力の位相を変化させて、該第1の可変分周器の分周出力を前記入力信号に位相同期させる第1の分周比制御部と、
前記第1のクロック信号に同期したクロック信号であって該第1のクロック信号よりも周波数が高いまたは該第1のクロック信号と周波数が等しい第2のクロック信号を入力して分周する第2の可変分周器と、
前記第2の可変分周器の分周比を、前記位相比較器の位相比較結果に応じて、一時的に、その通常の分周比に対して+1または−1変化させることにより、該第2の可変分周器の分周出力の位相を変化させて、該第2の可変分周器の分周出力を前記入力信号に位相同期させるものであって、前記第1の可変分周器の分周出力に対する前記第2の可変分周器の分周出力の位相差が、前記前記第1の可変分周器の分周比の変化によるその分周出力の1周期当たりの位相変化量に相当する時間以上に達するごとに1回、前記第2の可変分周器の分周比の変化を実行する第2の分周比制御部と
を具備してなるディジタルPLL回路。 - 前記第2の可変分周器が、前記第1のクロック信号に同期したクロック信号であって該第1のクロック信号よりも周波数がa倍(aは2以上の整数)高い第2のクロック信号を入力して分周するものであり、
前記第2の分周比制御部が、
前記位相比較の結果、前記第1の可変分周器の分周出力に基づくクロック信号の位相が前記入力信号の位相よりも遅れている時にaカウントアップする第1のカウンタと、
前記位相比較の結果、前記第1の可変分周器の分周出力に基づくクロック信号の位相が前記入力信号の位相よりも進んでいる時にaカウントアップする第2のカウンタと、
前記位相比較の周期の1/a周期ごとに、前記第1のカウンタと前記第2のカウンタのカウント値を監視し、両カウント値とも0以外の時は次の監視タイミングまでの間前記第2の可変分周器の分周比を通常の分周比のまま維持しかつ両カウンタのカウント値をそれぞれ1カウントダウンさせ、前記第1のカウンタのカウント値が0で前記第2のカウンタのカウント値が1以上の所定値よりも大の時は次の監視タイミングまでの間に1回前記第2の可変分周器の分周比を+1変化させかつ前記第2のカウンタのカウント値を1カウントダウンさせ、前記第1のカウンタのカウント値が1以上の所定値よりも大で前記第2のカウンタのカウント値が0の時は次の監視タイミングまでの間に1回前記第2の可変分周器の分周比を−1変化させかつ前記第1のカウンタのカウント値を1カウントダウンさせ、前記両カウンタのカウント値の組み合わせがそれ以外の時は次の監視タイミングまでの間前記第2の可変分周器の分周比を通常の分周比のまま維持しかつ両カウンタのカウント値をそのまま維持するカウンタ監視および制御部と
を具備してなる請求項5記載のディジタルPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003039308A JP4103620B2 (ja) | 2003-02-18 | 2003-02-18 | ディジタルpll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
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Application Number | Title | Priority Date | Filing Date |
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JP4103620B2 (ja) | 2008-06-18 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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