JP2004241623A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2004241623A
JP2004241623A JP2003029528A JP2003029528A JP2004241623A JP 2004241623 A JP2004241623 A JP 2004241623A JP 2003029528 A JP2003029528 A JP 2003029528A JP 2003029528 A JP2003029528 A JP 2003029528A JP 2004241623 A JP2004241623 A JP 2004241623A
Authority
JP
Japan
Prior art keywords
semiconductor chip
metal layer
package substrate
semiconductor device
thermal expansion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003029528A
Other languages
English (en)
Other versions
JP4146736B2 (ja
Inventor
Nobutaka Kamo
宣卓 加茂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2003029528A priority Critical patent/JP4146736B2/ja
Publication of JP2004241623A publication Critical patent/JP2004241623A/ja
Application granted granted Critical
Publication of JP4146736B2 publication Critical patent/JP4146736B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83191Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83194Lateral distribution of the layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/10155Shape being other than a cuboid
    • H01L2924/10158Shape being other than a cuboid at the passive surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)

Abstract

【課題】半導体チップをパッケージ基板にダイボンドした半導体装置の放熱特性を均一にする。
【解決手段】半導体チップ1は、一方の面に凹面又は凸面を有するダイボンド可能な金属層3が形成されている。また、別の半導体チップ1は、加熱溶融した接着剤5を用いてパッケージ基板4に接着する半導体チップであって、前記パッケージ基板に対向する面に金属層3を有し、前記金属層は、前記金属層と前記半導体チップとの熱膨張率差に応じて、前記パッケージ基板に対向する面が凹面又は凸面を有する。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は、半導体チップをパッケージ基板に接着する半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体チップには、放熱を目的として、その裏面に金属層、例えば金メッキ層が形成されている。この半導体チップはパッケージ基板に半田を用いて接着され、半導体装置として使用されている。
【0003】
なお、従来の半導体装置の製造方法では、半導体基板の裏面または両面に半導体基板と熱膨張係数が同程度の金属層を形成している(例えば、特許文献1参照。)。
【0004】
【特許文献1】
特開昭63−140540号公報
【0005】
【発明が解決しようとする課題】
半導体チップをパッケージ基板にダイボンドする際には金属層とパッケージ基板が加熱されるが、半導体チップ自体も加熱される。ここで半導体チップと金属層とでは熱膨張率が異なる。例えば、GaAsからなる半導体チップと金メッキ層とでは、金メッキ層のほうが半導体チップより熱膨張率が高いのでバイメタル効果によって半導体チップには反りが生じる。例えば、チップの一辺4mmについて高低差100μmを超える反りが生じる。この反りのために、「浮き」が発生した箇所には他の箇所に比べて半田を厚くする必要があり、半導体チップの金属層とパッケージ基板との間の半田の厚さに不均一さが生じる。一方、半田の熱伝導率は低いため、厚さの不均一さが放熱特性に大きく影響し半導体装置の放熱特性が不均一となる。その結果、半導体装置のデバイス特性が低下する。さらに、連続動作時には半導体チップが劣化するという問題があった。
【0006】
そこで、本発明の目的は、半導体チップをパッケージ基板にダイボンドした半導体装置の放熱特性を均一にすることである。
【0007】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体チップを用意する工程と、
前記半導体チップの一方の面に凹面又は凸面の金属層を形成する工程と、
加熱溶融した接着剤を用いて、前記金属膜の凹面又は凸面をパッケージ基板に接着する工程と
を含むことを特徴とする。
【0008】
上記金属層を形成する工程において、半導体チップより金属層の熱膨張率が大きい場合には、金属層を凹面とし、一方、半導体チップより金属層の熱膨張率が小さい場合には、金属層を凸面とするのが好ましい。
【0009】
なお、上記接着剤としては、例えば、半田、熱可塑性樹脂及び熱硬化性樹脂等を使用できる。
【0010】
【発明の実施の形態】
本発明の実施の形態に係る半導体装置の製造方法について添付図面を用いて説明する。なお、図面において実質的に同一の部材には同一の符号を付している。
【0011】
実施の形態1.
本発明の実施の形態1に係る半導体装置の製造方法について、図1及び図2を用いて説明する。図1は、ダイボンド前の半導体チップ1の裏面の金属層3の形状を示す側面図である。図2は、ダイボンド後の半導体装置の構造を示す側面図である。この半導体装置10は、その一方の面に金属層3を形成した半導体チップ1が、パッケージ基板4に半田5を用いてダイボンドされている。また、この半導体装置10は、半田5に面する金属層3の表面とパッケージ基板4とが互いに平行であって、半田5の厚さがダイボンド面にわたってほぼ均一である。より詳細には、チップの一辺4mmに対して高低差で100μm以下、好ましくは10μm以下である。これにより、この半導体装置10ではダイボンド面について均一な放熱効果が得られる。なお、金属層3が形成されていない半導体チップ1の面は凹面状となっている。また、半導体チップとしては、例えば、GaAsが用いられ、金属層3として、例えば金メッキ層が用いられる。この金属層3の金メッキ層は、半導体チップ1のGaAsより熱膨張率が大きい。
【0012】
なお、半導体チップ1及び金属層3は上記の材料に限られない。また、ここではダイボンド時に加熱溶融する接着剤として半田を用いたが、鉛−スズ合金としての「はんだ」に限られず、鉛フリーはんだ、低温はんだ、及び高温はんだ等を用いてもよい。さらに、加熱溶融する接着剤として熱可塑性樹脂、熱硬化性樹脂等の樹脂接着剤を用いてもよい。
【0013】
上記半導体装置では、上記のように金属層3の熱膨張率が半導体チップ1の熱膨張率より大きい。そこで、図1に示すように、ダイボンド前にあらかじめ半導体チップ1の金属層3の表面を凹面状に形成しておく。これによって、ダイボンドの加熱時には、図2に示すように、金属層3は半導体チップ1より熱膨張率が大きいので、バイメタル効果により反りを生じる。即ち、金属層3の半田5に対向する面が伸びて凹面状から平面に変形し、パッケージ基板4の表面と平行となる。なお、上記の半導体装置では、あらかじめ金属層3の表面を、ダイボンド時の加熱で生じる形状とは逆の形状にしておく。例えば、ダイボンド時の加熱により金属層3の表面が凸面状に反る場合には、図1に示すようにあらかじめ金属層3を凹状に形成しておき、一方、ダイボンド時の加熱により金属層3の表面が凹面状に反る場合には、後述する実施の形態2に示すように凸状に形成しておく。即ち、金属層のパッケージ基板に対向する面を、金属層と半導体チップとの熱膨張率差の正負に応じてそれぞれ凹面又は凸面に形成しておく。なお、金属層3の厚さは不均一となるが、半田5に比べて熱伝導率が高いので、金属層3の厚さの不均一さは放熱特性にはほとんど影響しないと考えられる。
【0014】
次に、この半導体チップ1の製造方法について説明する。
(a)半導体チップ1としてGaAsを用意する。
(b)GaAs1の一方の面に凹面状の金メッキ層3を作成する(図1)。表面のGaAs基板2と裏面の金メッキ層3とで半導体チップ1が構成される。金メッキ層3を凹面状に形成する方法としては、例えば、電気メッキ形成時、GaAs基板2の裏面の中央部と周辺部とで電流密度分布を制御する方法がある。周辺部の電流密度を中央部より多くすることにより、周辺部の金メッキ層3の厚さが中央部より厚くすることができる。
以上の工程により半導体チップ1が作成される。
【0015】
さらに、上記半導体チップ1を半田5を用いてパッケージ基板4にダイボンドして半導体装置10を作製する製造方法について説明する。
(c)半田5を用いて、上記半導体チップ1の金属層3をパッケージ基板4にダイボンドし、半導体装置10を作製する(図2)。チップ1のGaAsと金属層3の金メッキ層とでは金メッキ層の熱膨張率が高いため、ダイボンド時の加熱によって、バイメタル効果によりチップ表面は凹面に湾曲し、金メッキ層3とGaAs1との界面では凸面となる。一方、金メッキ層3と半田5との界面では凹面が伸びてほぼ平面となる。冷却時には半田5がその融点約250℃で固化することによって、半田の融点付近での上記熱変形が室温まで冷却後も維持される。そこで、金メッキ層3のパッケージ基板4と対向する面とパッケージ基板4とが互いに平行となり、半田5の厚さをダイボンド面にわたってほぼ均一にすることができる。そのため半導体装置10の放熱特性をダイボンド面にわたって均一にすることができる。
【0016】
実施の形態2.
本発明の実施の形態2に係る半導体装置の製造方法について図3及び図4を用いて説明する。図3は、半導体装置のダイボンド前における半導体チップ1の裏面の金属層3の形状を示す側面図である。図4は、ダイボンド後の半導体装置の構造を示す側面図である。この半導体装置10は、実施の形態1に係る半導体装置と比較すると、図4に示すように、半導体チップ1の表面が凸面状に湾曲している点で相違する。また、半導体装置の製造方法については、図1に示すように、ダイボンド前に半導体チップ1の裏面の金属層3を凸面状としている点で相違する。これは、金属層3が半導体チップ1より熱膨張率が小さい材料からなる場合である。この場合、半導体チップ1及び金属層3がそれぞれ平行平板の形状である場合にはダイボンド時に加熱されることによって、半導体チップ1の熱膨張率が金属層3の熱膨張率より大きいために実施の形態1とは逆の反りを生じる。それぞれ、半導体チップ1の外面が凸面状に、金属層3の外面が凹面状に変形する。そこで、図3に示すように、ダイボンド前にはあらかじめ上述の変形形状とは逆に、金属層3の表面を凸面状に形成しておく。これによって、金属層3は半導体チップ1より熱膨張率が小さい材料からなるので、ダイボンド時の加熱で半導体チップ1の外面が凸面となるように湾曲し、図4に示すように、ダイボンド後には、半田5と面する金属層3の表面はほぼ平面となる。そこで、半田5と面する金属層3の表面はパッケージ基板4の表面と互いに平行となり、ダイボンド面にわたって半田5の厚さをほぼ均一にすることができる。そのため半導体装置10はダイボンド面にわたって均一な放熱特性を有する。
【0017】
実施の形態3.
本発明の実施の形態3に係る半導体装置の製造方法について図5を用いて説明する。図5の(a)は、半導体装置のダイボンド前における半導体チップ1の裏面の金属層3の形状を示す側面図であり、図5の(b)は、ダイボンド後の半導体装置の構造を示す側面図である。この半導体装置10は、実施の形態1に係る半導体装置と比較すると、図5の(b)に示すように、半導体チップ1の裏面の金属層3の凹面又は凸面が階段状6に構成されている点で相違する。金属層3を形成する工程において、金属層3の凹凸面を階段状6に構成することによって、厳密な凹凸面よりも容易に形成することができる。なお、図5では3段階の階段状6の場合を示したが、これに限られず4段階以上であってもよい。また、この階段状6の凹凸面は、金属層が金メッキ層である場合には、メッキ形成時に、レジスト等によるマスキング工程と、メッキ工程とを複数回繰り返すことによって形成できる。なお、階段状6の金属層3を形成する方法は上記の方法に限られない。
【0018】
実施の形態4.
本発明の実施の形態4に係る半導体装置の製造方法について、図6を用いて説明する。図6の(a)は、半導体装置のダイボンド前におけるパッケージ基板4の形状を示す側面図であり、(b)は、ダイボンド後の半導体装置の構造を示す側面図である。この半導体装置10の製造方法では、実施の形態1に係る半導体装置の製造方法と比較すると、図6の(b)に示すように、半導体チップをパッケージ基板に接着する工程において、あらかじめパッケージ基板4のダイボンド面を凹面状に湾曲させている点で相違する。この湾曲面の形状はあらかじめ各部材の熱膨張率による計算によって求めるか、又は実験によって求めておく。これによって半導体チップ1の裏面の金属層3がダイボンド時に加熱されて変形した場合にも、金属層3とパッケージ基板4の湾曲面がほぼ平行となり、半田5の厚さをダイボンド面にわたって均一にすることができる。そのため半導体装置10の放熱特性をダイボンド面にわたって均一にすることができる。
【0019】
実施の形態5.
本発明の実施の形態5に係る半導体装置の製造方法について図7を用いて説明する。図7の(a)は、半導体装置のダイボンド前におけるパッケージ基板4の形状を示す側面図であり、(b)は、ダイボンド後の半導体装置の構造を示す側面図である。この半導体装置10の製造方法では、実施の形態4に係る半導体装置の製造方法と比較すると、半導体チップをパッケージ基板に接着する工程において、あらかじめパッケージ基板4のダイボンド面を凹面状に湾曲させていると共に、もう一方の主面を凸面状に湾曲させている点で相違する。パッケージ基板4のダイボンド面だけを湾曲させる場合に比べて両面を湾曲させているのでパッケージ基板を容易に作成することができる。
【0020】
実施の形態6.
本発明の実施の形態6に係る半導体装置の製造方法について図8を用いて説明する。図8の(a)は、半導体装置のダイボンド前におけるパッケージ基板4の多層構造を示す側面図であり、(b)は、ダイボンド後の半導体装置の構造を示す側面図である。この半導体装置10は、実施の形態5における半導体装置と比較すると、パッケージ基板を熱膨張率が異なる2層の基板4a、4bからなる多層構造としている点で相違する。また、半導体装置の製造方法については、ダイボンド前、熱膨張率が異なる2層の平行平板の基板4a、4bを積層してパッケージ基板を構成している点で相違する(図8(a))。あらかじめ半導体チップ1のダイボンド時の反りと同程度の反りを生じるように2層の基板4a、4bを組み合わせておくことにより、ダイボンド時に半導体チップ1とパッケージ基板4a、4bとのそれぞれにおいて同程度の反りを生じて、半導体チップ1の裏面の金属層3とパッケージ基板4aとが互いに平行になり、半田5の厚さをダイボンド面にわたって均一にすることができる。これにより、半導体装置10の放熱特性をダイボンド面にわたって均一にすることができる。
【0021】
実施の形態7.
本発明の実施の形態7に係る半導体装置の製造方法について図9を用いて説明する。図9の(a)は、半導体装置のダイボンド前における半導体チップ1の上に突起部11a、11bを設けた構造を示す側面図であり、(b)は、ダイボンド後の半導体装置の構造を示す側面図である。この半導体装置10の製造方法では、実施の形態1から6に係る半導体装置の製造方法と比較すると、半導体チップ1及びパッケージ基板4のいずれの形状も通常の平行平板型であって、半導体チップ1の表面に離間した2点に設けられた突起部11a、11bで外力を加えて、反りの発生を抑制しながらダイボンドする点で相違する。ダイボンド時には、半導体チップ1と金属層3について、室温から高温に至る熱膨張量が異なり、内部応力を生じて反りが発生する。そこで、ダイボンド時に反りを生じる内部応力に対抗する応力を印加して反りを抑制しながら室温まで冷却することによって、ダイボンド時の反りの発生を抑えることができる。これにより半田5に面する金属層3の表面とパッケージ基板4の表面とが互いに平行になり、半田5の厚さをダイボンド面にわたって均一にすることができる。そこで、半導体装置10の放熱特性をダイボンド面にわたって均一にすることができる。
【0022】
なお、半導体チップ1の表面には、3以上の複数の突起部を設けてもよい。さらに、上記のように離間した2点に設けられた突起部に外力を加える際には上方から各突起部を支点とする重りをおいてもよい。また、半導体チップの反りが半導体チップ側の表面が凸面になる場合には中央部に外力を加える。
【0023】
実施の形態8.
本発明の実施の形態8に係る半導体装置の製造方法について図10を用いて説明する。図10の(a)は、半導体装置のダイボンド前における半導体チップ1の裏面の金属層の構造を示す側面図であり、(b)は、ダイボンド後の半導体装置の構造を示す側面図である。この半導体装置10の製造方法は、実施の形態1から6に係る半導体装置の製造方法と比較すると、半導体チップ1の裏面に金属層を形成する工程において、金属層として銅層とタングステン層とが交互に積層されたCu−W積層体13を形成する点で相違する。ここで、銅層(線熱膨張率約16.5×10−6−1)とタングステン層(線熱膨張率約4.5×10−6−1)とは、GaAs基板(線熱膨張率6.0×10−6−1)より熱膨張率が高い材料と低い材料とからなる。そのため、Cu−W積層体13のみかけの熱膨張率はGaAsと同程度となる。そこで、金属層としてCu−W積層体13を用いることによってダイボンド時にも反りを生じない。
【0024】
実施の形態9.
本発明の実施の形態9に係る半導体装置の製造方法について図11を用いて説明する。図11の(a)は、半導体装置のダイボンド前における半導体チップ1の裏面の金属層3にペルチェ素子15を設けた構造を示す側面図であり、(b)は、ダイボンド後の半導体装置の構造を示す側面図である。この半導体装置10の製造方法は、実施の形態1から8に係る半導体装置と比較すると、半導体チップ1の裏面の金属層3の表面にペルチェ素子15を設けている点で相違する。半導体装置10の製造方法において、ダイボンド時にはペルチェ素子15によって金属層3を冷却し、半導体チップ1と金属層3とを室温に維持してそれぞれの熱膨張率差による反りの発生を防止する。このように金属層3とパッケージ基板4の温度差を制御することにより、反りの発生を抑制することができる。また、ダイボンド後には、図11の(b)に示すように、ペルチェ素子15とパッケージ基板4との間の半田5の厚さをダイボンド面にわたって均一にすることができ、放熱特性を均一にできる。
【0025】
実施の形態10.
本発明の実施の形態10に係る半導体装置の製造方法について図12を用いて説明する。図12の(a)は、半導体装置のダイボンド前における半導体チップ1の裏面の金属層の構造を示す側面図であり、(b)は、ダイボンド後の半導体装置の構造を示す側面図である。この半導体装置10は、実施の形態1から9に係る半導体装置と比較すると、GaAsの裏面の金属層として、GaAsより熱膨張率が高い材料からなる高熱膨張率領域23aと、熱膨張率が低い材料からなる低熱膨張率領域23bとが半導体チップ1の裏面の異なる領域にそれぞれ形成されている点で相違する。半導体装置の製造方法において、上記のようにGaAsを挟んで高熱膨張率領域23aと低熱膨張率領域23bとを順に形成することによって、それぞれの領域で凹凸の生じる方向が異なる。その結果、金属層全体としての反り量を減らすことができる。そこで、半田5に面する金属層全体の表面をパッケージ基板4とほぼ平行にすることができ、半田5の厚さをダイボンド面にわたってほぼ均一にし、放熱特性を均一にすることができる。
【0026】
なお、この半導体装置では裏面の一方向にわたって一組の領域23a、23bが順に配置されているが、これに限られず、面に平行な方向に高熱膨張率領域23aと低熱膨張率領域23bとを複数回交互に繰り返して配置してもよい。また、繰り返しの方向は、上記のように直線方向について、一端から他端に繰り返してもよい。あるいは半導体チップ1の中心部から周辺部に向って同心円状に繰り返してもよい。
【0027】
【発明の効果】
本発明の半導体装置の製造方法では、半導体チップの裏面に金属層を形成する工程において、ダイボンド時の加熱によって生じる反りとは逆の側の凹面状又は凸面状の金属層を形成している。これにより、半導体チップをパッケージ基板に接着する工程において、半導体チップの金属層と半田との界面がパッケージ基板の表面と互いに平行となる。そこで、半導体チップとパッケージ基板との間において、接着剤、例えば、半田の厚さを均一にすることができ、放熱特性をダイボンド面にわたって均一にできる。
【図面の簡単な説明】
【図1】本発明の実施の形態1に係る半導体装置のダイボンド前における半導体チップの裏面の金属層の形状を示す側面図である。
【図2】本発明の実施の形態1に係る半導体装置のダイボンド後の半導体装置の構造を示す側面図である。
【図3】本発明の実施の形態2に係る半導体装置のダイボンド前における半導体チップの金属層の形状を示す側面図である。
【図4】本発明の実施の形態2に係る半導体装置のダイボンド後の半導体装置の構造を示す側面図である。
【図5】(a)は、本発明の実施の形態3に係る半導体装置のダイボンド前における半導体チップの裏面の金属層の形状を示す側面図であり、(b)はダイボンド後の半導体装置の構造を示す側面図である。
【図6】(a)は、本発明の実施の形態4に係る半導体装置のダイボンド前のパッケージ基板の形状を示す側面図であり、(b)はダイボンド後の半導体装置の構造を示す側面図である。
【図7】(a)は、本発明の実施の形態5に係る半導体装置のダイボンド前のパッケージ基板の形状を示す側面図であり、(b)はダイボンド後の半導体装置の構造を示す側面図である。
【図8】(a)は、本発明の実施の形態6に係る半導体装置のダイボンド前のパッケージ基板の形状を示す側面図であり、(b)はダイボンド後の半導体装置の構造を示す側面図である。
【図9】(a)は、本発明の実施の形態7に係る半導体装置のダイボンド前の半導体チップに設けられた突起部を示す側面図であり、(b)はダイボンド後の半導体装置の構造を示す側面図である。
【図10】(a)は、本発明の実施の形態8に係る半導体装置のダイボンド前の半導体チップの構造を示す側面図であり、(b)はダイボンド後の半導体装置の構造を示す側面図である。
【図11】(a)は、本発明の実施の形態9に係る半導体装置のダイボンド前の半導体チップの裏面にペルチェ素子を配置した構造を示す側面図であり、(b)はダイボンド後の半導体装置の構造を示す側面図である。
【図12】(a)は、本発明の実施の形態10に係る半導体装置のダイボンド前の半導体チップの裏面に熱膨張率が異なる2種類の金属領域を面に平行に順に配置した構造を示す側面図であり、(b)はダイボンド後の半導体装置の構造を示す側面図である。
【符号の説明】
1 半導体チップ(GaAs)、3 金属層(金メッキ層)、4、4a、4b パッケージ基板、5 半田、6 階段状、10 半導体装置、11a、11b 突起部、13 Cu−W積層体、15 ペルチェ素子、23a 高熱膨張率領域、23b 低熱膨張率領域

Claims (14)

  1. 半導体チップを用意する工程と、
    前記半導体チップの一方の面に凹面又は凸面の金属層を形成する工程と、
    加熱溶融した接着剤を用いて、前記金属膜の凹面又は凸面をパッケージ基板に接着する工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記金属層を形成する工程において、前記半導体チップより前記金属層の熱膨張率が大きい場合には、前記金属層を凹面とすることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記金属層を形成する工程において、前記半導体チップより前記金属層の熱膨張率が小さい場合には、前記金属層を凸面とすることを特徴とする請求項1に記載の半導体装置の製造方法。
  4. 前記金属層を形成する工程において、前記金属層の面を階段状とすることを特徴とする請求項1に記載の半導体装置の製造方法。
  5. 前記金属層を形成する工程において、電気メッキ法を用い、前記半導体チップの面の電流密度分布を制御して前記金属層の厚みを制御することを特徴とする請求項1に記載の半導体装置の製造方法。
  6. 半導体チップを用意する工程と、
    前記半導体チップの一方の面に、前記半導体チップより熱膨張率が大きい第1金属層と前記チップより熱膨張率が小さい第2金属層とを交互に積層して金属層を形成する工程と、
    加熱溶融した接着剤を用いて、前記金属膜をパッケージ基板に接着する工程とを含むことを特徴とする半導体装置の製造方法。
  7. 前記半導体チップは、GaAsを主体とする半導体チップであり、前記金属層は、銅を主体とする第1金属層とタングステンを主体とする第2金属層とが交互に積層されていることを特徴とする請求項6に記載の半導体装置の製造方法。
  8. 半導体チップを用意する工程と、
    前記半導体チップの一方の面に金属層を形成する工程と、
    加熱溶融した接着剤を用いて、前記金属膜をパッケージ基板に接着する工程とを含み、
    前記金属層を形成する工程において、前記半導体チップより熱膨張率が大きい第1金属領域と前記チップより熱膨張率が小さい第2金属領域とを、前記半導体チップの前記パッケージ基板と対向する面の異なる領域にそれぞれ形成することを特徴とする半導体装置の製造方法。
  9. 半導体チップを用意する工程と、
    前記半導体チップの一方の面に金属層を形成する工程と、
    加熱溶融した接着剤を用いて、前記半導体チップを、前記半導体チップに対向する面が凹面又は凸面のパッケージ基板に接着する工程と
    を含むことを特徴とする半導体装置の製造方法。
  10. 前記パッケージ基板は、前記半導体チップの金属層と対向する面とは反対側の面が凸面又は凹面を有することを特徴とする請求項9に記載の半導体装置の製造方法。
  11. 半導体チップを用意する工程と、
    前記半導体チップの一方の面に金属層を形成する工程と、
    加熱溶融した接着剤を用いて、前記半導体チップを、熱膨張率が互いに異なる材料からなる第1基板と第2基板とが積層されたパッケージ基板に接着する工程と
    を含むことを特徴とする半導体装置の製造方法。
  12. 半導体チップを用意する工程と、
    前記半導体チップの一方の面に金属層を形成する工程と、
    加熱溶融した接着剤を用いて、前記半導体チップを、パッケージ基板に接着する工程であって、前記金属層と前記パッケージ基板との間の温度差を制御して前記半導体チップをパッケージ基板に接着する工程と
    を含むことを特徴とする半導体装置の製造方法。
  13. 前記半導体チップを前記パッケージ基板に接着する工程において、前記半導体チップと前記パッケージ基板との間にペルチエ素子を挟む工程を含むことを特徴とする請求項12に記載の半導体装置の製造方法。
  14. 半導体チップを用意する工程と、
    前記半導体チップの一方の面に金属層を形成する工程と、
    前記半導体チップの他方の面に少なくとも2つの突起部を設ける工程と、
    加熱溶融した接着剤を用いて、前記半導体チップの他方の面の2以上の前記突起部に力を加えながら、前記半導体チップをパッケージ基板に接着する工程と
    を含むことを特徴とする半導体装置の製造方法。
JP2003029528A 2003-02-06 2003-02-06 半導体装置の製造方法 Expired - Fee Related JP4146736B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003029528A JP4146736B2 (ja) 2003-02-06 2003-02-06 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003029528A JP4146736B2 (ja) 2003-02-06 2003-02-06 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2004241623A true JP2004241623A (ja) 2004-08-26
JP4146736B2 JP4146736B2 (ja) 2008-09-10

Family

ID=32956684

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003029528A Expired - Fee Related JP4146736B2 (ja) 2003-02-06 2003-02-06 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4146736B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010097859A1 (ja) * 2009-02-26 2010-09-02 パナソニック株式会社 トランジスタ実装体及びその製造方法
DE102015114522A1 (de) * 2015-08-31 2017-03-02 Infineon Technologies Ag Verfahren zum Auflöten eines ersten Lötpartners auf einen zweiten Lötpartner unter Verwendung von Abstandhaltern
WO2019097909A1 (ja) * 2017-11-17 2019-05-23 ソニーセミコンダクタソリューションズ株式会社 半導体素子、半導体装置および半導体素子の製造方法
EP4312255A1 (en) 2022-07-29 2024-01-31 Mitsuboshi Diamond Industrial Co., Ltd. Semiconductor device and manufacturing method of semiconductor device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010097859A1 (ja) * 2009-02-26 2010-09-02 パナソニック株式会社 トランジスタ実装体及びその製造方法
US8450146B2 (en) 2009-02-26 2013-05-28 Panasonic Corporation Transistor assembly and method for manufacturing the same
DE102015114522A1 (de) * 2015-08-31 2017-03-02 Infineon Technologies Ag Verfahren zum Auflöten eines ersten Lötpartners auf einen zweiten Lötpartner unter Verwendung von Abstandhaltern
DE102015114522B4 (de) * 2015-08-31 2017-07-13 Infineon Technologies Ag Verfahren zum Auflöten eines ersten Lötpartners auf einen zweiten Lötpartner unter Verwendung von Abstandhaltern
WO2019097909A1 (ja) * 2017-11-17 2019-05-23 ソニーセミコンダクタソリューションズ株式会社 半導体素子、半導体装置および半導体素子の製造方法
EP4312255A1 (en) 2022-07-29 2024-01-31 Mitsuboshi Diamond Industrial Co., Ltd. Semiconductor device and manufacturing method of semiconductor device

Also Published As

Publication number Publication date
JP4146736B2 (ja) 2008-09-10

Similar Documents

Publication Publication Date Title
JP5361381B2 (ja) 半導体構成素子を製作するための方法及び薄膜半導体構成素子
US7262440B2 (en) Light emitting diode package and fabrication method thereof
US9203213B2 (en) Semiconductor light-emitting device
WO2021255987A1 (ja) パワーモジュール、およびパワーモジュールの製造方法
JP2010109132A (ja) 熱電モジュールを備えたパッケージおよびその製造方法
TWI648115B (zh) 用於製造散熱板之方法、散熱板、用於製造半導體模組之方法及半導體模組
JP5092168B2 (ja) ペルチェ素子熱電変換モジュール、ペルチェ素子熱電変換モジュールの製造方法および光通信モジュール
JP4349552B2 (ja) ペルチェ素子熱電変換モジュール、ペルチェ素子熱電変換モジュールの製造方法および光通信モジュール
JPH04144157A (ja) 半導体装置およびその製造方法
JP4146736B2 (ja) 半導体装置の製造方法
JP2008205326A (ja) サブマウント及びこれを用いた半導体装置
JP2006216642A (ja) 熱電素子
JP2011054889A (ja) 樹脂封止型半導体装置およびその製造方法
JP7233304B2 (ja) 発光装置、および、その製造方法
JP2002343911A (ja) 基 板
JP2011052240A (ja) 溶射絶縁膜が備えられる構造体の製造方法
JP2014143342A (ja) 半導体モジュール及びその製造方法
JP2004281676A (ja) 放熱板及び放熱板の製造方法
TW201802958A (zh) 製造基板的方法、基板、製造半導體模組的方法、及半導體模組
JP2012109288A (ja) Led用ウエハ
JP5995579B2 (ja) 半導体発光装置及びその製造方法
JPH05109947A (ja) 熱伝導材料とその製造方法
JPH0780272B2 (ja) 熱伝導複合材料
JP4876612B2 (ja) 絶縁伝熱構造体及びパワーモジュール用基板
KR20140086373A (ko) Led용 웨이퍼 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060131

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080129

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080304

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080318

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080514

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080610

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080620

R150 Certificate of patent or registration of utility model

Ref document number: 4146736

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110627

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120627

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130627

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees