JP2004236326A

JP2004236326A - スピード整合制御方法および回路

Info

Publication number: JP2004236326A
Application number: JP2004020596A
Authority: JP
Inventors: Robert J Drost; ジェイ．ドロストロバート; William S Coates; エス．コーツウィリアム; Josephus C Ebergen; シー．エバーゲンジョゼファス
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 2003-01-29
Filing date: 2004-01-28
Publication date: 2004-08-19
Also published as: EP1443383A3; US7256628B2; TW200419913A; TWI249288B; US20040145395A1; EP1443383A2

Abstract

【課題】ローカルチップと隣接するチップとの間の非同期動作のスピードを整合させるシステムを提供すること。
【解決手段】
本システムは、ローカルチップにおける内部オシレータから内部周波数信号を導き、かつ隣接するチップから外部周波数信号を受け取る。本システムは、その後、内部周波数信号を外部周波数信号と比較して、制御信号を発生させる。この制御信号は、ローカルチップの動作スピードを調整するようにローカルチップに印加され、かつ内部オシレータの周波数信号を調整するように内部オシレータに印加される。
【選択図】なし

Description

（関連出願）
本出願は、発明者ＲｏｂｅｒｔＪ．Ｄｒｏｓｔ、ＩｖａｎＥ．Ｓｕｔｈｅｒｌａｎｄ、およびＪｏｓｅｐｈｕｓＣ．Ｅｂｅｒｇｅｎによる「ＳｐｅｅｄｍａｔｃｈｉｎｇＣｏｎｔｒｏｌＭｅｔｈｏｄａｎｄＣｉｒｃｕｔ」と称する２００３年１月２９日に出願された（代理人整理番号ＳＵＮ−Ｐ９６０９ＰＳＰ）米国仮特許出願第６０／４４３，５９１号の３５Ｕ．Ｓ．Ｃ（米国特許法）１１９条の下の優先権、ならびに米国特許出願第１０／６７１，６４１号の優先権を主張する。

（政府ライセンス権）
本発明は、ＤｅｆｅｎｓｅＡｄｖａｎｃｅｄＲｅｓｅａｒｃｈＰｒｏｊｅｃｔｓＡｄｍｉｎｉｓｔｒａｔｉｏｎにより授与された契約第ＮＢＣＨ０２００５５の下に米国政府支援により為されたものである。米国政府は、本発明の確かな権利を有する。

（本発明の分野）
本発明は、非同期内部チップ通信用の回路設計に関する。よリ詳細には、本発明は、異なる非同期チップ間の動作スピードを制御し、かつ整合させる方法および装置に関する。

（関連技術）
コンピュータシステムクロックスピードが次第に高速化するにつれて、中央のシステムクロックを基準にコンピュータシステムコンポーネントのアクションを同期化させることは益々難しくなりつつある。この問題を取り扱うために、コンピュータシステム設計者は、中央のシステムクロックによる拘束を順守する必要なく、セルフタイミング方法で動作する非同期回路の利用を研究し始めた。

非同期動作が、中央のシステムクロックによる拘束を回避する一方で、さらに、特に内部チップ通信に関する新しい問題を生じさせた。特に、２つの通信する非同期チップが異なるスピード動作する際に、より高速のチップの送信が、より高速で多量のデータを送信する場合、より遅いチップの受信は、入力バッファのオーバーフローを引き起こし得る。

多くの要因が、チップスピードの差異に影響を与え得る。まず、異なる製造技術は、異なるチップスピードを導く。例えば、３５０ｎｍＣＭＯＳ技術を用いて製造されるチップは、１３０ｎｍＣＭＯＳ技術を用いて製造されるチップと異なるスピードで動作する可能性が高い。さらに、温度および電力供給の変動のような製造時のプロセスの変動および環境要因のために、同一の技術を用いて製造される２つのチップでさえ、異なるスピードで動作し得る。

良好な性能を達成しながら、非同期チップ間のエラーのない（ｅｒｒｏｒ−ｆｒｅｅ）通信を維持するために、任意の所与のチップの入力バッファをオーバーフローさせることなく、可能な限り速いスピードで全てのチップを動作させることが望ましい。これには、通常、非同期チップの全てを、最も遅いチップの最大速度で動作させる必要がある。

したがって、必要とされるのは、非同期チップ間の動作の速度を制御し、かつ整合させる方法および装置である。

（要旨）
本発明のある実施形態は、ローカルチップと隣接するチップとの間の非同期動作のスピードを整合させるシステムを提供する。このシステムは、ローカルチップにおける内部オシレータから内部周波数信号を導き、隣接するチップから外部周波数信号を受け取る。このシステムは、その後、内部周波数信号を外部周波数信号と比較して、制御信号を発生させ、この制御信号は、ローカルチップの動作スピードを調整するようにローカルチップに印加され、かつ内部オシレータの周波数を調整するように内部オシレータに印加される。

この実施形態のバリエーションでは、ローカルチップの周波数を調整するステップは、ローカルチップの電力供給電圧を変化させるステップを包含する。

この実施形態のバリエーションでは、隣接するチップから外部周波数信号を受信するステップは、キャパシタ、インダクタ、抵抗器、伝送線、または直接の接触を介して、外部周波数信号を受け取るステップを包含する。

この実施形態のバリエーションでは、内部周波数信号を外部周波数信号と比較するステップは、内部周波数信号および外部周波数信号を対応する電流または電圧信号に変換するステップを包含し、この電流または電圧信号は、周波数信号の周波数に比例する。

この実施形態のバリエーションでは、このシステムは、内部周波数信号および外部周波数信号を対応する電流信号へ変換し、かつこの２つの電流信号を比較して、差電流信号を発生させる。差電流信号は、その後、積分キャパシタに接続されて、積分された電圧信号を発生させる。このシステムはまた、オフセット電流源を積分キャパシタに印加して、トランジスタ漏洩、寄生、および／または非線形性を補償する。このシステムは、さらに、積分キャパシタに接続される増幅器を含む。ここで、増幅器の入力は、積分された電圧信号であり、かつ増幅器の出力は、制御信号である。

さらなるバリエーションでは、このシステムは、制御信号をフィルタリングして、ローカルチップの動作スピードと隣接するチップの動作スピードとの間の整合を改善させる。

この実施形態のバリエーションでは、制御信号をフィルタリングするステップは、制御信号とグランドとの間のフィルタキャパシタを接続させるステップを包含する。

この実施形態のバリエーションでは、内部周波数信号は、ローカルノードの内部オシレータ周波数のフラクションである周波数を有し、外部周波数信号は、隣接するノードの外部オシレータ周波数のフラクションである周波数を有する。

本発明による方法は、ローカルチップと隣接するチップとの間の非同期動作のスピードを整合させる方法であって、該方法は、該ローカルチップにおける内部オシレータから内部周波数信号を導くステップと、隣接するチップから外部周波数信号を受け取るステップと、該内部周波数信号を該外部周波数信号と比較して、制御信号を発生させるステップと、該ローカルチップに該制御信号を印加することによって、該ローカルチップの動作スピードを調整するステップと、該制御信号を該内部オシレータに印加することによって、該内部オシレータの周波数を調整するステップとを包含する方法であり、それにより、上記目的を達成する。

前記ローカルチップの前記周波数を調整するステップは、該ローカルチップの電力供給電圧を変化させるステップを包含してもよい。

前記隣接するチップから前記外部周波数信号を受け取るステップは、キャパシタ、インダクタ、抵抗器、伝送線、または直接の接触を介して該外部周波数信号を受け取るステップを包含してもよい。

前記内部周波数信号を前記外部周波数と比較するステップは、該内部周波数信号および該外部周波数信号を対応する電流または電圧信号に変換するステップであって、該電流または電圧信号は、該周波数信号の周波数に比例する、ステップを包含してもよい。

前記内部周波数信号および前記外部周波数信号は、対応する電流信号に変換され、該内部周波数信号を該外部周波数信号と比較するステップは、該２つの電流信号を比較して、差電流信号を発生させるステップを包含し、該差電流信号を積分キャパシタに接続して、積分電圧信号を発生させるステップと、オフセット電流源を該積分キャパシタに印加して、トランジスタ漏洩、寄生、および／または非線形性を補償するステップと、該積分キャパシタを増幅器に接続するステップであって、該増幅器への入力は、該積分された電圧信号であり、かつ該増幅器の出力は、前記制御信号である、ステップとをさらに包含してもよい。

前記制御信号をフィルタリングして、前記ローカルチップの動作スピードと前記隣接するチップの動作スピードとの間の整合を改善するステップをさらに包含してもよい。

前記制御信号をフィルタリングするステップは、該制御信号とグランドとの間にフィルタキャパシタを接続するステップを包含してもよい。

前記内部周波数信号は、前記ローカルノードの前記内部オシレータ周波数のフラクションである周波数を有し、前記外部周波数信号は、前記隣接するノードの外部オシレータ周波数のフラクションである周波数を有していてもよい。

本発明による装置は、ローカルチップと隣接するチップとの間の非同期動作のスピードを整合させる装置であって、該装置は、内部周波数信号が導かれ得る、該ローカルチップにおける内部オシレータと、隣接するチップから外部周波数信号を受け取るように構成される受信メカニズムと、該内部周波数信号を該外部周波数信号と比較して、制御信号を発生させるように構成される比較メカニズムと、該ローカルチップおよび該内部オシレータに該制御信号を印加することによって、該ローカルチップおよび該内部オシレータの動作スピードを調整するように構成される調整メカニズムとを備える装置であり、それにより、上記目的を達成する。

前記調整メカニズムは、前記ローカルチップの電力供給電圧を変化させることによって、該ローカルチップの周波数を調整するように構成されてもよい。

前記受信メカニズムは、キャパシタ、およびインダクタ、抵抗器、伝送線、または直接の接触を介して、前記隣接するチップから前記外部周波数信号を受け取るように構成されてもよい。

前記比較メカニズムは、前記内部周波数信号および前記外部周波数信号を対応する電流または電圧信号へ変換するように構成され、該電流または電圧信号は、該周波数信号の周波数に比例していてもよい。

前記外部周波数信号および前記内部周波数信号は、対応する電流信号へ変換され、前記比較メカニズムは、該２つの電流信号を比較して、差電流信号を発生させるように構成され、前記装置は、積分された電圧信号を発生させるように、該差電流信号が接続される積分キャパシタと、トランジスタ漏洩、寄生、および／または非線形性を補償するように該積分キャパシタに印加されるオフセット電流源と、該積分キャパシタが接続される増幅器であって、該増幅器の入力は、該積分された電圧信号であり、かつ該増幅器の出力は、前記制御信号である、増幅器とをさらに備えていてもよい。

前記制御信号をフィルタリングして、前記ローカルチップの動作スピードと前記隣接するチップの動作スピードとの間の整合を改善させるように構成されるフィルタリングメカニズムをさらに備えていてもよい。

前記フィルタリングメカニズムは、前記制御信号とグランドとの間に接続されるフィルタキャパシタを備えていてもよい。

本発明によるコンピュータシステムは、ローカルチップと隣接するチップとの間の非同期動作のスピードを整合させる回路を備えるコンピュータシステムであって、該回路は、中央演算装置と、半導体メモリと、内部周波数信号が導かれる得る、該ローカルチップにおける内部オシレータ回路と、隣接するチップから外部周波数信号を受け取る受信器回路と、該内部周波数信号を該外部周波数信号と比較して、制御信号を発生させる比較回路と、該ローカルチップおよび該内部オシレータに該制御信号を印加することによって、該ローカルチップおよび該内部オシレータの動作スピードを調整する調整回路とを備える、コンピュータシステムであり、それにより、上記目的を達成する。

前記調整回路は、前記ローカルチップの電力供給電圧を変化させることによって、該ローカルチップの周波数を調整するように構成されていてもよい。

前記受信器回路は、キャパシタ、およびインダクタ、抵抗器、伝送線、または直接の接触から前記外部周波数信号を受け取るように構成されていてもよい。

前記比較回路は、前記内部周波数信号および前記外部周波数信号を対応する電流または電圧信号に変換するように構成され、該電流または電圧信号は、該周波数信号の周波数に比例していてもよい。

前記外部周波数信号および前記内部周波数信号は、対応する電流信号へ変換され、前記比較回路は、該２つの電流信号を比較して、差電流信号を発生させるように構成され、前記コンピュータシステムは、積分電圧信号を発生させるように該差電流信号が接続される積分キャパシタと、トランジスタ漏洩、寄生、および／または非線形性を補償するように積分キャパシタに印加されるオフセット電流源と、積分キャパシタが接続される増幅器であって、該増幅器の入力は、該内部電圧信号であり、該増幅器の出力は、前記制御信号である、増幅器とをさらに備えていてもよい。

前記制御信号をフィルタリングして、前記ローカルチップの動作スピードと前記隣接するチップの動作スピードとの間の整合を改善させるフィルタリング回路をさらに備えていてもよい。

前記フィルタ回路は、前記制御信号とグランドとの間に接続されるフィルタキャパシタを備えていてもよい。

非同期チップ間の動作の速度を制御し、かつ整合させることにより、中央のシステムクロックによる拘束を順守する必要なく、回路をセルフタイミング方法で動作させることができる。

（詳細な説明）
以下の説明は、任意の当業者が本発明を実施し、かつ利用することが可能になるように示され、特定の用途および要件の関連で提供される。開示される実施形態に対する様々な改変は、当業者には容易に理解され、本明細書中に記載される一般原理は、本発明の意図および範囲から逸脱することなく、他の実施形態および用途に適用され得る。したがって、本発明は、示される実施形態に制限されることが意図されるのではなく、本明細書中に開示される原理および特徴と一貫する最大範囲と一致する。

（スピード制御回路）
図１は、本発明の実施形態による、スピード制御回路を示す。

図１に示されるように、チップ１３０および１４０は、ループを形成するために共に接続される同一のスピード制御回路を含む。チップ１３０および１４０は、キャパシタ１０５および１０６を介して共に接続される。しかし、これらのチップは、例えば、抵抗器、インダクタ、伝送線、または単なるワイヤ等の任意のタイプの接続を介して接続され得る。

スピード制御ループの各半分は、２つの部分を含む。制御入力を有する可変周波数オシレータ、および周波数ディテクタ回路１１０である。さらに、キャパシタ、抵抗器、またはインダクタのような、制御ループの安定性、応答時間、および／または性能を改善させるために利用されるフィルタリング素子が存在し得る。例えば、図１において、フィルタキャパシタ１０３は、制御電圧のリップルを滑らかにするためにＶ_ｃｔｌに接続されるところが示される。尚、さらに、周波数ディテクタ回路は、内部集積キャパシタを含み得、スピード制御ループ全体のループの安定性を改善する。

スピード制御ループは、以下のように動作する。各チップにおけるオシレータは、制御電圧入力がその最大スピード設定にある場合、チップの最大動作スピード直下で動作するように設計される。チップ間の接続は、周波数がオシレータの周波数と同じである信号を送信する。各チップは、自己の内部オシレータ周波数をもう一方のチップにより送られる周波数に対して比較し、必要であれば、自己の内部周波数をもう一方のチップの周波数と整合させるようにスローダウンまたはスピードアップさせる。これらの周波数修正の応答時間は、制御ループ全体を安定させるために、チップ間の信号の送信に関与する遅延と比較して遅い必要がある。

各チップは、自己の最大周波数を送信することによって開始する。より遅いチップは、より速くなることはできず、そのオシレータは、単に最大スピードで発振し続ける。より高速のチップは、より遅いチップのスピードと整合させるためにスローダウンする。

チップ１３０内では（チップ１４０は、同様の構成を有する）、ローカルオシレータは、ＮＡＮＤゲート１０２およびインバータ１０１のような多くのカスケード接続されたインバータを含む。カスケード接続されたインバータは、ＮＡＮＤゲート１０２の入力に接続され、ここで、ＮＡＮＤゲート１０２の各入力におけるインバータの分布は、発生されるタイミング信号のデューティサイクルを決定する。オシレータ周波数は、インバータの遅延によって決定される。尚、これらのインバータおよびＮＡＮＤゲート１０１の遅延は、それらの電力供給源の電圧を変化させることによって制御され得る。したがって、共通の電力供給電圧Ｖ_ｃｔｌを変化させることによって、オシレータにより発生させるタイミング信号の周波数を調整し得る。

（周波数ディテクタ回路）
図２は、本発明の実施形態による、周波数ディテクタ回路を示す。この周波数ディテクタは、まず、各入力信号の周波数を、各信号の周波数に比例する電流信号へ変換する。その後、それらをキャパシタ上で積分する。最終的に、積分された電圧は、内部オシレータ周波数およびチップの動作スピードを調整するために利用される前に、増幅器によってバッファリングされる。尚、この積分は、制御ループの安定性を提供することに役立ち得る。

電圧制御信号を出力する周波数ディテクタ回路用の１つの可能な関数は、
Ｖ_ｏｕｔ＝Ｋ_ＦＤ（Ｆｒｅｑ１−Ｆｒｅｑ２）
ここで、Ｆｒｅｑ１およびＦｒｅｑ２は、２つの入力周波数であり、Ｋ_ＦＤは、定数である。

図２に示されるように、２つの入力周波数信号、周波数１および周波数２が存在する。これらの入力周波数信号は、カスケード接続されたインバータおよびＮＡＮＤゲートを含む各エッジディテクタ回路へ送り込まれる（ｆｅｅｄｉｎｔｏ）。これらのエッジディテクタ回路の各々は、入力周波数信号の立ち上がりエッジでロウ電圧パルスを発生させる。この構成は、出力パルス信号の周波数が入力信号の周波数と比例する一方で、パルス幅が入力信号のデューティサイクルと独立することを可能にする。これは、パルス幅がインバータの遅延だけで決まるからである。

周波数１は、下向きにパルスされる信号Ｖ_{ｅｄｇｅ１}へ変換され、周波数２は、追加のインバータ２１０により、上向きにパルスされる信号Ｖ_{ｅｄｇｅ２}へ変換される。Ｖ_{ｅｄｇｅ１}は、その後、ＰＭＯＳトランジスタ２０３のゲートに接続され、ＰＭＯＳトランジスタ２０３のソースは、電流源２０１に接続される。この構成の目的は、入力信号、すなわち周波数１に立ち上がりエッジが存在するときはいつでも、パルスの存続期間中に、ＰＭＯＳトランジスタ２０３をオンにして、ＰＭＯＳトランジスタ２０３のドレインへ電流を導くことである。同様に、Ｖｅｄｇｅ２は、ＮＭＯＳトランジスタ２０４のゲートに接続され、ＮＭＯＳトランジスタ２０４のソースは、電流源２０２に接続され、それにより、周波数２に立ち上がりエッジが存在するときはいつでも、ＮＭＯＳトランジスタ２０２はオンにされ、電流は、ＮＭＯＳトランジスタ２０２のドレインから流れる。

このＰＭＯＳおよびＮＭＯＳ構成の正味の効果は、差電流信号が、２つのトランジスタのドレインが接続される点で発生され、この差電流の時間積分は、周波数１と周波数２との差に比例する。この差電流信号を電圧信号に変換するために、この回路は、さらに積分キャパシタ２０６を含む。キャパシタ２０６間に発生する電圧は、差電流信号の時間積分を反映する。

周波数ディテクタ回路の最終出力、Ｖ_ｃｔｌは、ユニティゲイン増幅器として構成される演算増幅器（オペアンプ）２０７から得られ、ここで、ユニティゲイン増幅器の入力は、積分キャパシタ２０６によって発生される電圧である。Ｖ_ｃｔｌは、その後、非同期チップの内部オシレータ周波数および動作スピードの両方を調整するために利用される。

理論的には、２つのチップは、両方のチップが動作する任意の周波数に整定し得る。現実には、電流の漏洩、寄生、および非線形性のために、完全な一致を達成することは困難である。結果としていくつかの場合では、両チップは、互いよりもわずかにより遅く動作しようとし、制御ループは、結果的に、両チップのオシレータを完全に停止するまでスローダウンさせる。

したがって、この制御ループへの重要な追加は、積分キャパシタ２０６へ接続されるオフセット電流源２０５の導入である。結果として、制御ループは、首尾よくオシレータの周波数を増加させ得、もう一方のチップの周波数よりもほんの僅かに高くなり、そして、制御ループは、より遅いチップのオシレータが、その最大周波数にヒットした場所で停止する。この点では、制御ループは、非線形性であり、より高速のチップは、その周波数よりもほんの僅かに高速に動作する。

オフセット電流は、スピード制御ループがロックされた場合、周波数１信号を周波数２信号よりも僅かに高速でサイクルさせる。これは、両チップが互いよりも僅かに遅く進もうとし、最終的にスローダウンして完全停止する特定のエラーモードを妨げるために、重要である。周波数ディテクタ回路をバイアスすることによって、各チップにもう一方よりも僅かに高速にサイクルしようとさせ得る。その代わりに起こることは、遅いチップは、最大周波数で動作し（その制御ループは、その最大の動作スピードに対して安定化される）、高速のチップは、それよりも僅かに高速で動作するということである。

一方、より高速のチップの動作が速くなり過ぎないことを保証するために、周波数ブロードキャストは、チップの最大の動作スピードよりも僅かに遅くあるべきである。例えば、オフセット電流が、周波数制御ループにもう一方のチップよりも１％高速で動作しようとさせる場合、周波数ブロードキャストは、そのチップの最大周波数よりも少なくとも１％遅くあるべきである。

尚、可能なスタートアップ条件の間に、より高速のチップがより遅いチップよりも高速になり過ぎた場合、より遅いチップは、より高速のチップの周波数を認識することができない。その代わりに、より遅いチップは、より高速のチップの周波数信号をＤＣ信号と間違え得る。この場合、より遅いチップは、最初に、そのスピードまでスローダウンする。しかし、このことは、より高速のチップが、その動作スピードまでスローダウンするので、受け入れら得る。最終的には、より高速のチップは、より遅いチップが十分にスローダウンすることにより、より高速のチップの周波数を正確に認識する。この点において、制御ループは、正確に動作し、かつより遅いチップのオシレータは、その動作の最大スピードまでのスピードに戻る。

チップの完全発振周波数を別のチップに送信することの代替は、チップの完全発振周波数のフラクションとなる周波数を送信することである。ここで、この送信される周波数は、ファクタＫによる完全発振周波数に比例する。この場合、チップを理想的に受信する際の周波数ディテクタ回路は、そのオシレータを、検知される外部周波数のＫ倍の速さである周波数で動作させる、Ｖ_ｃｔｌを発生させる。

（波形例）
図３Ａは、図２の「周波数１」入力に接続される入力周波数信号の例示的波形を示す。対応するように、図３Ｂは、Ｖ_{ｅｄｇｅ１}の波形を示す。尚、Ｖ_{ｅｄｇｅ１}のパルスは、下向きのパルスであり、パルスの開始（立ち下がり）エッジは、その入力周波数信号の立ち上がりエッジに対応する。さらに、パルス幅は、入力周波数信号のデューティサイクルに独立である。

図３Ｃは、図２の「周波数２」入力に接続される入力周波数信号の例示的波形である。対応するように、図３Ｄは、Ｖ_{ｅｄｇｅ２}の波形を示す。尚、Ｖ_{ｅｄｇｅ２}のパルスは、上向きのパルスであり、パルスの開始（立ち上がり）エッジは、入力周波数信号の立ち上がりエッジに対応する。

図４は、本発明の実施形態による、周波数ディテクタからの出力制御電圧（Ｖ_ｃｔｌ）の例示的波形を示す。この例では、Ｖ_ｃｔｌは、ローカルオシレータをスローダウンさせており、より遅いチップのスピードに整合させる。

本発明のある実施形態は、ローカルチップと隣接するチップとの間の非同期動作のスピードを整合させるシステムを提供する。本システムは、ローカルチップにおける内部オシレータから内部周波数信号を導き、かつ隣接するチップから外部周波数信号を受け取る。本システムは、その後、内部周波数信号を外部周波数信号と比較して、制御信号を発生させる。この制御信号は、ローカルチップの動作スピードを調整するようにローカルチップに印加され、かつ内部オシレータの周波数信号を調整するように内部オシレータに印加される。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

図１は、本発明の実施形態による、スピード制御回路を示す。図２は、本発明の実施形態による、周波数ディテクタ回路を示す。図３Ａは、本発明の実施形態による、周波数ディテクタ回路の異なる段階における例示的な波形を示す。図３Ｂは、本発明の実施形態による、周波数ディテクタ回路の異なる段階における例示的な波形を示す。図３Ｃは、本発明の実施形態による、周波数ディテクタ回路の異なる段階における例示的な波形を示す。図３Ｄは、本発明の実施形態による、周波数ディテクタ回路の異なる段階における例示的な波形を示す。図４は、本発明の実施形態による、周波数ディテクタ回路からの出力制御電圧の例示的な波形を示す。

符号の説明

１３０チップ
１０１インバータ
１０２ＮＡＮＤゲート
１０３フィルタキャパシタ
１０５〜１０６信号カップリングキャパシタ
１４０チップ
２０１〜２０２電流源
２０３ＰＭＯＳ
２０４ＮＭＯＳ
２０５オフセット電流源
２０６積分器キャパシタ
２０７オペアンプ
２１０インバータ

Claims

ローカルチップと隣接するチップとの間の非同期動作のスピードを整合させる方法であって、該方法は、
該ローカルチップにおける内部オシレータから内部周波数信号を導くステップと、
隣接するチップから外部周波数信号を受け取るステップと、
該内部周波数信号を該外部周波数信号と比較して、制御信号を発生させるステップと、
該ローカルチップに該制御信号を印加することによって、該ローカルチップの動作スピードを調整するステップと、
該制御信号を該内部オシレータに印加することによって、該内部オシレータの周波数を調整するステップと
を包含する方法。
前記ローカルチップの前記周波数を調整するステップは、該ローカルチップの電力供給電圧を変化させるステップを包含する、請求項１に記載の方法。
前記隣接するチップから前記外部周波数信号を受け取るステップは、キャパシタ、インダクタ、抵抗器、伝送線、または直接の接触を介して該外部周波数信号を受け取るステップを包含する、請求項１に記載の方法。
前記内部周波数信号を前記外部周波数と比較するステップは、該内部周波数信号および該外部周波数信号を対応する電流または電圧信号に変換するステップであって、該電流または電圧信号は、該周波数信号の周波数に比例する、ステップを包含する、請求項１に記載の方法。
前記内部周波数信号および前記外部周波数信号は、対応する電流信号に変換され、
該内部周波数信号を該外部周波数信号と比較するステップは、該２つの電流信号を比較して、差電流信号を発生させるステップを包含し、
該差電流信号を積分キャパシタに接続して、積分電圧信号を発生させるステップと、
オフセット電流源を該積分キャパシタに印加して、トランジスタ漏洩、寄生、および／または非線形性を補償するステップと、
該積分キャパシタを増幅器に接続するステップであって、該増幅器への入力は、該積分された電圧信号であり、かつ該増幅器の出力は、前記制御信号である、ステップと
をさらに包含する、請求項４に記載の方法。
前記制御信号をフィルタリングして、前記ローカルチップの動作スピードと前記隣接するチップの動作スピードとの間の整合を改善するステップをさらに包含する、請求項１に記載の方法。
前記制御信号をフィルタリングするステップは、該制御信号とグランドとの間にフィルタキャパシタを接続するステップを包含する、請求項６に記載の方法。
前記内部周波数信号は、前記ローカルノードの前記内部オシレータ周波数のフラクションである周波数を有し、
前記外部周波数信号は、前記隣接するノードの外部オシレータ周波数のフラクションである周波数を有する、請求項１に記載の方法。
ローカルチップと隣接するチップとの間の非同期動作のスピードを整合させる装置であって、該装置は、
内部周波数信号が導かれ得る、該ローカルチップにおける内部オシレータと、
隣接するチップから外部周波数信号を受け取るように構成される受信メカニズムと、
該内部周波数信号を該外部周波数信号と比較して、制御信号を発生させるように構成される比較メカニズムと、
該ローカルチップおよび該内部オシレータに該制御信号を印加することによって、該ローカルチップおよび該内部オシレータの動作スピードを調整するように構成される調整メカニズムと
を備える装置。
前記調整メカニズムは、前記ローカルチップの電力供給電圧を変化させることによって、該ローカルチップの周波数を調整するように構成される、請求項９に記載の装置。
前記受信メカニズムは、キャパシタ、およびインダクタ、抵抗器、伝送線、または直接の接触を介して、前記隣接するチップから前記外部周波数信号を受け取るように構成される、請求項９に記載の装置。
前記比較メカニズムは、前記内部周波数信号および前記外部周波数信号を対応する電流または電圧信号へ変換するように構成され、該電流または電圧信号は、該周波数信号の周波数に比例する、請求項９に記載の装置。
前記外部周波数信号および前記内部周波数信号は、対応する電流信号へ変換され、
前記比較メカニズムは、該２つの電流信号を比較して、差電流信号を発生させるように構成され、
前記装置は、
積分された電圧信号を発生させるように、該差電流信号が接続される積分キャパシタと、
トランジスタ漏洩、寄生、および／または非線形性を補償するように該積分キャパシタに印加されるオフセット電流源と、
該積分キャパシタが接続される増幅器であって、該増幅器の入力は、該積分された電圧信号であり、かつ該増幅器の出力は、前記制御信号である、増幅器と
をさらに備える、請求項１２に記載の装置。
前記制御信号をフィルタリングして、前記ローカルチップの動作スピードと前記隣接するチップの動作スピードとの間の整合を改善させるように構成されるフィルタリングメカニズムをさらに備える、請求項９に記載の装置。
前記フィルタリングメカニズムは、前記制御信号とグランドとの間に接続されるフィルタキャパシタを備える、請求項１４に記載の装置。
前記内部周波数信号は、前記ローカルノードの前記内部オシレータ周波数のフラクションである周波数を有し、
前記外部周波数信号は、前記隣接するノードの外部オシレータ周波数のフラクションである周波数を有する、請求項９に記載の装置。
ローカルチップと隣接するチップとの間の非同期動作のスピードを整合させる回路を備えるコンピュータシステムであって、該回路は、
中央演算装置と、
半導体メモリと、
内部周波数信号が導かれる得る、該ローカルチップにおける内部オシレータ回路と、
隣接するチップから外部周波数信号を受け取る受信器回路と、
該内部周波数信号を該外部周波数信号と比較して、制御信号を発生させる比較回路と、
該ローカルチップおよび該内部オシレータに該制御信号を印加することによって、該ローカルチップおよび該内部オシレータの動作スピードを調整する調整回路と
を備える、コンピュータシステム。
前記調整回路は、前記ローカルチップの電力供給電圧を変化させることによって、該ローカルチップの周波数を調整するように構成される、請求項１７に記載のコンピュータシステム。
前記受信器回路は、キャパシタ、およびインダクタ、抵抗器、伝送線、または直接の接触から前記外部周波数信号を受け取るように構成される、請求項１７に記載のコンピュータシステム。
前記比較回路は、前記内部周波数信号および前記外部周波数信号を対応する電流または電圧信号に変換するように構成され、該電流または電圧信号は、該周波数信号の周波数に比例する、請求項１７に記載のコンピュータシステム。
前記外部周波数信号および前記内部周波数信号は、対応する電流信号へ変換され、
前記比較回路は、該２つの電流信号を比較して、差電流信号を発生させるように構成され、
前記コンピュータシステムは、
積分電圧信号を発生させるように該差電流信号が接続される積分キャパシタと、
トランジスタ漏洩、寄生、および／または非線形性を補償するように積分キャパシタに印加されるオフセット電流源と、
積分キャパシタが接続される増幅器であって、該増幅器の入力は、該内部電圧信号であり、該増幅器の出力は、前記制御信号である、増幅器と
をさらに備える、請求項２０に記載のコンピュータシステム。
前記制御信号をフィルタリングして、前記ローカルチップの動作スピードと前記隣接するチップの動作スピードとの間の整合を改善させるフィルタリング回路をさらに備える、請求項１７に記載のコンピュータシステム。
前記フィルタ回路は、前記制御信号とグランドとの間に接続されるフィルタキャパシタを備える、請求項２２に記載のコンピュータシステム。
前記内部周波数信号は、前記ローカルノードの前記内部オシレータ周波数のフラクションである周波数を有し、
前記外部周波数信号は、前記隣接するノードの外部オシレータ周波数のフラクションである周波数を有する、請求項１７に記載のコンピュータシステム。