JP2004236093A - 負抵抗回路 - Google Patents
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Abstract
【課題】温度、電源電圧等の変動に影響されず、動作が安定で、簡単な回路構成の負抵抗回路を提供することである。
【解決手段】１段目の回路はｎｐｎトランジスタＱ１から成るコレクタ−エミッタ分割形回路で、２段目の回路はｐｎｐトランジスタＱ２から成るエミッタ接地形増幅回路である。トランジスタＱ２のコレクタ出力はトランジスタＱ１のベースへ接続されて正帰還路ｐを構成すると共に上記コレクタ出力は抵抗Ｒ４，Ｒ５，Ｒ６により電圧分割されてＱ１のエミッタへ接続されて負帰還路ｎを構成する。
上記エミッタ接地形増幅回路の増幅度Ａ及び電圧分割比βは（１＋Ａβ）＜Ａとなるように設定される。
【選択図】 図２
【解決手段】１段目の回路はｎｐｎトランジスタＱ１から成るコレクタ−エミッタ分割形回路で、２段目の回路はｐｎｐトランジスタＱ２から成るエミッタ接地形増幅回路である。トランジスタＱ２のコレクタ出力はトランジスタＱ１のベースへ接続されて正帰還路ｐを構成すると共に上記コレクタ出力は抵抗Ｒ４，Ｒ５，Ｒ６により電圧分割されてＱ１のエミッタへ接続されて負帰還路ｎを構成する。
上記エミッタ接地形増幅回路の増幅度Ａ及び電圧分割比βは（１＋Ａβ）＜Ａとなるように設定される。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、負抵抗回路の改良された回路構成技術に関する。
【０００２】
【従来の技術】
負抵抗回路は、主として、同調回路のＱを改善したり、伝送路の伝送損失を補償したり、発振回路の構成要素等として利用されるため、設計が容易で、回路構成が簡単で、高い周波数まで安定に動作する回路である必要がある。
従来の負抵抗回路には種々の構成をとるものがあるが、夫々以下のような欠点がある。
まず、エサキダイオード等の負抵抗素子を用いる構成の負抵抗回路では、任意の抵抗値に設定できない。
次に、マルチバイブレータ形回路を用いて、そのエミッタ回路にも抵抗を挿入して発振しないようにループゲインを設定した負抵抗回路もあるが、これは内部増幅器のゲインを大きくできないので、設定した負抵抗値が温度、電源電圧等の変動の影響を受けやすい。
【０００３】
【発明が解決しようとする課題】
本発明の課題は、上述した従来回路の欠点を解決し、温度、電源電圧等の影響を受け難く、しかも構成の簡単な負抵抗回路を提供することである。
【０００４】
【課題を解決するための手段】
上記課題を解決するため、本発明の負抵抗回路は、入力信号が加えられる減算手段と、上記減算手段の出力信号を増幅する増幅手段と、上記増幅手段の出力信号を上記減算手段の入力に正帰還する正帰還手段と、上記増幅手段の出力信号を分割する分割手段と、上記分割手段の分割出力信号を上記減算手段に負帰還する負帰還手段と、を備え、上記減算手段の入力と接地間に負抵抗を生じるように上記分割手段の分割比及び上記増幅手段の増幅度を設定したことを要旨とする。
【０００５】
上述した本発明の負抵抗回路は下記の構成とすることができる。
（１）前記減算手段はｎｐｎトランジスタから成るコレクタ−エミッタ分割形増幅回路で構成し、前記増幅手段はｐｎｐトランジスタから成るエミッタ接地形増幅回路で構成すると共に、前記入力信号を上記ｎｐｎトランジスタのベースに印加し、そのコレクタ出力を上記ｐｎｐトランジスタのベースへ接続し、そのコレクタ出力を前記出力信号とする。
【０００６】
（２）前記減算手段はｐｎｐトランジスタから成るコレクタ−エミッタ分割形増幅回路で構成し、前記増幅手段はｎｐｎトランジスタから成るエミッタ接地形増幅回路で構成すると共に、前記入力信号を上記ｐｎｐトランジスタのベースに印加し、そのコレクタ出力を上記ｎｐｎトランジスタのベースへ接続し、そのコレクタ出力を前記出力信号とする。
【０００７】
（３）前記減算手段は第１のトランジスタから成るコレクタ−エミッタ分割形増幅回路で構成し、前記増幅手段は第２のトランジスタから成るエミッタ接地形増幅回路で構成すると共に、前記入力信号を第１のトランジスタのベースに印加し、そのコレクタ出力を第２のトランジスタのベースへ接容量結合し、そのコレクタ出力を前記出力信号とする。
【０００８】
（４）前記減算手段は第１のＦＥＴトランジスタから成るドレイン−ソース分割形増幅回路で構成し、前記増幅手段は第２のＦＥＴトランジスタから成るソース接地形増幅回路で構成すると共に、前記入力信号を第１のＦＥＴトランジスタのゲートへ印加し、そのドレイン出力を第２のＦＥＴトランジスタのゲートへ接続し、そのドレイン出力を前記出力信号とする。
【０００９】
【発明の実施の形態】
図１は本発明の負抵抗回路の基本的回路構成を機能的に表現したブロック図であり、以下にこの回路が負抵抗を示す根拠を説明する。図１において、１，２は負抵抗回路の入力端子、ＳＵＢは減算回路、Ａは増幅度がＡの内部増幅器、βは出力電圧の電圧分割比がβの電圧分割器、３，４は負性抵抗回路の増幅出力の出力端子、Ｉ１は入力電流、Ｖ１は出力電圧、Ｖ２は出力電圧、ｐは正帰還路、ｎは負帰還路である。
図１の構成の回路では次の式が成立する。
【００１０】
【数１】
【００１１】
【数２】
（１），（２）式より、入力端子より右を見た入力抵抗ＲＮは
【００１２】
【数３】
となる。
【００１３】
従って、（１＋Ａβ）＜Ａ （４）
となるように設定すれば、ＲＮは負抵抗となる。
【００１４】
即ち、電圧分割器の電圧分割比β及び内部増幅器の増幅度Ａを、（４）式を満足するように設定すれば、入力端子１，２間に負抵抗ＲＮを実現できる。
【００１５】
図２乃至図４は上述した根拠に基づく本発明の負抵抗回路の各実施例を示す。図２の実施例において、Ｑ１は１段目のｎｐｎトランジスタで、前記減算回路に相当するコレクタ−エミッタ分割形増幅回路を構成し、Ｑ２は２段目のｐｎｐトランジスタで、前記内部増幅器に相当するエミッタ接地形増幅回路を構成する。入力端子１，２からの入力信号はトランジスタＱ１のベースに印加され、Ｑ１のコレクタ出力はＱ２のベースへ直接接続される。
【００１６】
トランジスタＱ２のコレクタ出力は正帰還路ｐを介してＱ１のベースに正帰還される。また上記コレクタ出力はトランジスタＱ１のエミッタに負帰還路ｎを介して負帰還され、その負帰還量（分割電圧）は抵抗Ｒ４，Ｒ５，Ｒ６の分割比βで決まる。即ち、抵抗Ｒ４，Ｒ５，Ｒ６は前記電圧分割器を構成する。
【００１７】
上記エミッタ接地形増幅回路（Ｑ２）の増幅度Ａ及び上記電圧分割器の分割比βを前記（４）式を満足するように設定すれば、端子１，２間に負抵抗ＲＮを得ることができる。この構成により、エミッタ接地形増幅回路（Ｑ２）で十分な増幅利得と広帯域性を確保することができる。
【００１８】
図３の実施例において、コレクタ−エミッタ分割形増幅回路を構成するトランジスタＱ１’及びエミッタ接地形増幅回路を構成するトランジスタは共にｎｐｎトランジスタで、トランジスタＱ１’のコレクタ出力をトランジスタＱ２’のベースへ容量Ｃ１により容量結合しており、他の構成は図２と同様である。
【００１９】
図４の実施例において、Ｑ１”はｐｎｐトランジスタ、Ｑ２”はｎｐｎトランジスタで、他の構成は図２と同様である。
なお、上記各実施例では、バイポーラトランジスタを用いるとしたが、これに代えて電界効果トランジスタ（ＦＥＴ）を用いてもよい。その場合、パイポーラトランジスタのコレクタ、ベース、エミッタは夫々電界効果トランジスタのドレイン、ゲート、ソースに対応させればよく、その回路構成の一例は下記の通りである。
【００２０】
即ち、１段目の回路が、ｎチャンネル電界効果トランジスタから成るドレイン−ソース分割形増幅回路、２段目の回路がｐチャンネル電界効果トランジスタから成るソース接地形増幅回路で構成される。１段目回路のソース出力は負性抵抗回路の入力端子へ、そのドレイン出力は２段目回路のゲートへ、夫々接続し、２段目回路のソース出力を負性抵抗回路の増幅出力として出力端子から取り出すと共にその増幅出力を電圧分割して分割出力を１段のＦＥＴトランジスタのゲートへ接続して正帰還路を構成する。また上記増幅出力は１段目のＦＥＴトランジスタのソースに抵抗を介して接続することによって負帰還路を構成する。
【００２１】
上述した構成とすることによって、１段目のＦＥＴトランジスタのソース端子に負性抵抗を発生させ、２段目のＦＥＴトランジスタのドレイン出力にその増幅出力を得ることができる。
上記の例でも電界効果トランジスタのチャンネルのタイプを逆にしたＦＥＴトランジスタを用いてもよいことは勿論である。
【００２２】
【発明の効果】
以上説明したように、本発明によれば、内部増幅器の増幅度を十分にとれるから、温度、電源電圧の変動に強く、簡単な回路構成で広帯域の負性抵抗回路を構成でき、同調回路の選択度の改善や、発振回路、伝送特性の損失補償等に広く適用可能である。
【図面の簡単な説明】
【図１】本発明の負抵抗回路の基本的回路構成を機能的に表現したブロック図である。
【図２】本発明の一実施例を示す回路図である。
【図３】本発明の他の実施例を示す回路図である。
【図４】本発明の更に他の実施例を示す回路図である。
【符号の説明】
Ａ 内部増幅器
ＳＵＢ 減算回路
β 電圧分割器
ｐ 正帰還路
ｎ 負帰還路
【発明の属する技術分野】
本発明は、負抵抗回路の改良された回路構成技術に関する。
【０００２】
【従来の技術】
負抵抗回路は、主として、同調回路のＱを改善したり、伝送路の伝送損失を補償したり、発振回路の構成要素等として利用されるため、設計が容易で、回路構成が簡単で、高い周波数まで安定に動作する回路である必要がある。
従来の負抵抗回路には種々の構成をとるものがあるが、夫々以下のような欠点がある。
まず、エサキダイオード等の負抵抗素子を用いる構成の負抵抗回路では、任意の抵抗値に設定できない。
次に、マルチバイブレータ形回路を用いて、そのエミッタ回路にも抵抗を挿入して発振しないようにループゲインを設定した負抵抗回路もあるが、これは内部増幅器のゲインを大きくできないので、設定した負抵抗値が温度、電源電圧等の変動の影響を受けやすい。
【０００３】
【発明が解決しようとする課題】
本発明の課題は、上述した従来回路の欠点を解決し、温度、電源電圧等の影響を受け難く、しかも構成の簡単な負抵抗回路を提供することである。
【０００４】
【課題を解決するための手段】
上記課題を解決するため、本発明の負抵抗回路は、入力信号が加えられる減算手段と、上記減算手段の出力信号を増幅する増幅手段と、上記増幅手段の出力信号を上記減算手段の入力に正帰還する正帰還手段と、上記増幅手段の出力信号を分割する分割手段と、上記分割手段の分割出力信号を上記減算手段に負帰還する負帰還手段と、を備え、上記減算手段の入力と接地間に負抵抗を生じるように上記分割手段の分割比及び上記増幅手段の増幅度を設定したことを要旨とする。
【０００５】
上述した本発明の負抵抗回路は下記の構成とすることができる。
（１）前記減算手段はｎｐｎトランジスタから成るコレクタ−エミッタ分割形増幅回路で構成し、前記増幅手段はｐｎｐトランジスタから成るエミッタ接地形増幅回路で構成すると共に、前記入力信号を上記ｎｐｎトランジスタのベースに印加し、そのコレクタ出力を上記ｐｎｐトランジスタのベースへ接続し、そのコレクタ出力を前記出力信号とする。
【０００６】
（２）前記減算手段はｐｎｐトランジスタから成るコレクタ−エミッタ分割形増幅回路で構成し、前記増幅手段はｎｐｎトランジスタから成るエミッタ接地形増幅回路で構成すると共に、前記入力信号を上記ｐｎｐトランジスタのベースに印加し、そのコレクタ出力を上記ｎｐｎトランジスタのベースへ接続し、そのコレクタ出力を前記出力信号とする。
【０００７】
（３）前記減算手段は第１のトランジスタから成るコレクタ−エミッタ分割形増幅回路で構成し、前記増幅手段は第２のトランジスタから成るエミッタ接地形増幅回路で構成すると共に、前記入力信号を第１のトランジスタのベースに印加し、そのコレクタ出力を第２のトランジスタのベースへ接容量結合し、そのコレクタ出力を前記出力信号とする。
【０００８】
（４）前記減算手段は第１のＦＥＴトランジスタから成るドレイン−ソース分割形増幅回路で構成し、前記増幅手段は第２のＦＥＴトランジスタから成るソース接地形増幅回路で構成すると共に、前記入力信号を第１のＦＥＴトランジスタのゲートへ印加し、そのドレイン出力を第２のＦＥＴトランジスタのゲートへ接続し、そのドレイン出力を前記出力信号とする。
【０００９】
【発明の実施の形態】
図１は本発明の負抵抗回路の基本的回路構成を機能的に表現したブロック図であり、以下にこの回路が負抵抗を示す根拠を説明する。図１において、１，２は負抵抗回路の入力端子、ＳＵＢは減算回路、Ａは増幅度がＡの内部増幅器、βは出力電圧の電圧分割比がβの電圧分割器、３，４は負性抵抗回路の増幅出力の出力端子、Ｉ１は入力電流、Ｖ１は出力電圧、Ｖ２は出力電圧、ｐは正帰還路、ｎは負帰還路である。
図１の構成の回路では次の式が成立する。
【００１０】
【数１】
【数２】
【００１２】
【数３】
【００１３】
従って、（１＋Ａβ）＜Ａ （４）
となるように設定すれば、ＲＮは負抵抗となる。
【００１４】
即ち、電圧分割器の電圧分割比β及び内部増幅器の増幅度Ａを、（４）式を満足するように設定すれば、入力端子１，２間に負抵抗ＲＮを実現できる。
【００１５】
図２乃至図４は上述した根拠に基づく本発明の負抵抗回路の各実施例を示す。図２の実施例において、Ｑ１は１段目のｎｐｎトランジスタで、前記減算回路に相当するコレクタ−エミッタ分割形増幅回路を構成し、Ｑ２は２段目のｐｎｐトランジスタで、前記内部増幅器に相当するエミッタ接地形増幅回路を構成する。入力端子１，２からの入力信号はトランジスタＱ１のベースに印加され、Ｑ１のコレクタ出力はＱ２のベースへ直接接続される。
【００１６】
トランジスタＱ２のコレクタ出力は正帰還路ｐを介してＱ１のベースに正帰還される。また上記コレクタ出力はトランジスタＱ１のエミッタに負帰還路ｎを介して負帰還され、その負帰還量（分割電圧）は抵抗Ｒ４，Ｒ５，Ｒ６の分割比βで決まる。即ち、抵抗Ｒ４，Ｒ５，Ｒ６は前記電圧分割器を構成する。
【００１７】
上記エミッタ接地形増幅回路（Ｑ２）の増幅度Ａ及び上記電圧分割器の分割比βを前記（４）式を満足するように設定すれば、端子１，２間に負抵抗ＲＮを得ることができる。この構成により、エミッタ接地形増幅回路（Ｑ２）で十分な増幅利得と広帯域性を確保することができる。
【００１８】
図３の実施例において、コレクタ−エミッタ分割形増幅回路を構成するトランジスタＱ１’及びエミッタ接地形増幅回路を構成するトランジスタは共にｎｐｎトランジスタで、トランジスタＱ１’のコレクタ出力をトランジスタＱ２’のベースへ容量Ｃ１により容量結合しており、他の構成は図２と同様である。
【００１９】
図４の実施例において、Ｑ１”はｐｎｐトランジスタ、Ｑ２”はｎｐｎトランジスタで、他の構成は図２と同様である。
なお、上記各実施例では、バイポーラトランジスタを用いるとしたが、これに代えて電界効果トランジスタ（ＦＥＴ）を用いてもよい。その場合、パイポーラトランジスタのコレクタ、ベース、エミッタは夫々電界効果トランジスタのドレイン、ゲート、ソースに対応させればよく、その回路構成の一例は下記の通りである。
【００２０】
即ち、１段目の回路が、ｎチャンネル電界効果トランジスタから成るドレイン−ソース分割形増幅回路、２段目の回路がｐチャンネル電界効果トランジスタから成るソース接地形増幅回路で構成される。１段目回路のソース出力は負性抵抗回路の入力端子へ、そのドレイン出力は２段目回路のゲートへ、夫々接続し、２段目回路のソース出力を負性抵抗回路の増幅出力として出力端子から取り出すと共にその増幅出力を電圧分割して分割出力を１段のＦＥＴトランジスタのゲートへ接続して正帰還路を構成する。また上記増幅出力は１段目のＦＥＴトランジスタのソースに抵抗を介して接続することによって負帰還路を構成する。
【００２１】
上述した構成とすることによって、１段目のＦＥＴトランジスタのソース端子に負性抵抗を発生させ、２段目のＦＥＴトランジスタのドレイン出力にその増幅出力を得ることができる。
上記の例でも電界効果トランジスタのチャンネルのタイプを逆にしたＦＥＴトランジスタを用いてもよいことは勿論である。
【００２２】
【発明の効果】
以上説明したように、本発明によれば、内部増幅器の増幅度を十分にとれるから、温度、電源電圧の変動に強く、簡単な回路構成で広帯域の負性抵抗回路を構成でき、同調回路の選択度の改善や、発振回路、伝送特性の損失補償等に広く適用可能である。
【図面の簡単な説明】
【図１】本発明の負抵抗回路の基本的回路構成を機能的に表現したブロック図である。
【図２】本発明の一実施例を示す回路図である。
【図３】本発明の他の実施例を示す回路図である。
【図４】本発明の更に他の実施例を示す回路図である。
【符号の説明】
Ａ 内部増幅器
ＳＵＢ 減算回路
β 電圧分割器
ｐ 正帰還路
ｎ 負帰還路
Claims (5)
- 入力信号が加えられる減算手段と、
上記減算手段の出力信号を増幅する増幅手段と、
上記増幅手段の出力信号を上記減算手段の入力に正帰還する正帰還手段と、
上記増幅手段の出力信号を分割する分割手段と、
上記分割手段の分割出力信号を上記減算手段に負帰還する負帰還手段と、を備え、
上記減算手段の入力と接地間に負抵抗を生じるように上記分割手段の分割比及び上記増幅手段の増幅度を設定したことを特徴とする負抵抗回路。 - 前記減算手段はｎｐｎトランジスタから成るコレクタ−エミッタ分割形増幅回路で構成し、前記増幅手段はｐｎｐトランジスタから成るエミッタ接地形増幅回路で構成すると共に、前記入力信号を上記ｎｐｎトランジスタのベースに印加し、そのコレクタ出力を上記ｐｎｐトランジスタのベースへ接続し、そのコレクタ出力を前記出力信号としたことを特徴とする請求項１記載の負抵抗回路。
- 前記減算手段はｐｎｐトランジスタから成るコレクタ−エミッタ分割形増幅回路で構成し、前記増幅手段はｎｐｎトランジスタから成るエミッタ接地形増幅回路で構成すると共に、前記入力信号を上記ｐｎｐトランジスタのベースに印加し、そのコレクタ出力を上記ｎｐｎトランジスタのベースへ接続し、そのコレクタ出力を前記出力信号としたことを特徴とする請求項１記載の負抵抗回路。
- 前記減算手段は第１のトランジスタから成るコレクタ−エミッタ分割形増幅回路で構成し、前記増幅手段は第２のトランジスタから成るエミッタ接地形増幅回路で構成すると共に、前記入力信号を第１のトランジスタのベースに印加し、そのコレクタ出力を第２のトランジスタのベースへ容量結合し、そのコレクタ出力を前記出力信号としたことを特徴とする請求項１記載の負抵抗回路。
- 前記減算手段は第１のＦＥＴトランジスタから成るドレイン−ソース分割形増幅回路で構成し、前記増幅手段は第２のＦＥＴトランジスタから成るソース接地形増幅回路で構成すると共に、前記入力信号を第１のＦＥＴトランジスタのゲートへ印加し、そのドレイン出力を第２のＦＥＴトランジスタのゲートへ接続し、そのドレイン出力を前記出力信号としたことを特徴とする請求項１記載の負抵抗回路。
Priority Applications (2)
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|---|---|---|---|
| JP2003023607A JP2004236093A (ja) | 2003-01-31 | 2003-01-31 | 負抵抗回路 |
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Applications Claiming Priority (1)
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| JP2003023607A JP2004236093A (ja) | 2003-01-31 | 2003-01-31 | 負抵抗回路 |
Publications (1)
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|---|---|
| JP2004236093A true JP2004236093A (ja) | 2004-08-19 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003023607A Pending JP2004236093A (ja) | 2003-01-31 | 2003-01-31 | 負抵抗回路 |
Country Status (2)
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Cited By (2)
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|---|---|---|---|---|
| JP2019118077A (ja) * | 2017-12-27 | 2019-07-18 | パナソニックＩｐマネジメント株式会社 | 負性インピーダンス変換回路、及びそれを用いた点灯装置、照明器具 |
| KR102658678B1 (ko) * | 2023-11-09 | 2024-04-19 | 한화시스템(주) | 부성저항변환기 기반의 무선충전시스템 및 방법 |
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|---|---|---|---|---|
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| JP2004064283A (ja) * | 2002-07-26 | 2004-02-26 | General Res Of Electronics Inc | 同調回路 |
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2003
- 2003-01-31 JP JP2003023607A patent/JP2004236093A/ja active Pending
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2004
- 2004-01-28 US US10/767,241 patent/US6985053B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019118077A (ja) * | 2017-12-27 | 2019-07-18 | パナソニックＩｐマネジメント株式会社 | 負性インピーダンス変換回路、及びそれを用いた点灯装置、照明器具 |
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| KR102658678B1 (ko) * | 2023-11-09 | 2024-04-19 | 한화시스템(주) | 부성저항변환기 기반의 무선충전시스템 및 방법 |
Also Published As
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|---|---|
| US20040183628A1 (en) | 2004-09-23 |
| US6985053B2 (en) | 2006-01-10 |
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