JP2004235294A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】通常の素子に対するコンタクトホールにはタングステンプラグを埋め込みながら、ヒューズ素子の破壊短絡後の抵抗を充分に低くすることができ、かつ、高い初期歩留りを得ることができる半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置は、接合への流動性金属の侵入によってプログラム可能な第１の素子、および第２の素子が形成された半導体基板と、半導体基板上に形成された絶縁膜と、絶縁膜に開口されたコンタクト孔であって、コンタクト孔の上端よりも低い高さを有する柱状の絶縁領域を中央部に有する第１のコンタクト孔の、底面の周辺部において、流動性金属を主成分とする膜からなる電極が接触する第１のコンタクトと、絶縁膜に開口された第２のコンタクト孔に埋め込まれた高融点金属からなるプラグを介して、第２の素子に電極が接続された第２のコンタクトとを有する。
【選択図】図１
【解決手段】本発明の半導体装置は、接合への流動性金属の侵入によってプログラム可能な第１の素子、および第２の素子が形成された半導体基板と、半導体基板上に形成された絶縁膜と、絶縁膜に開口されたコンタクト孔であって、コンタクト孔の上端よりも低い高さを有する柱状の絶縁領域を中央部に有する第１のコンタクト孔の、底面の周辺部において、流動性金属を主成分とする膜からなる電極が接触する第１のコンタクトと、絶縁膜に開口された第２のコンタクト孔に埋め込まれた高融点金属からなるプラグを介して、第２の素子に電極が接続された第２のコンタクトとを有する。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＮ接合破壊型のヒューズ素子を有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置において、抵抗値等の回路定数を調整する１つの方法として、製造工程終了後の初期状態においては非導通状態にあり、破壊電圧の印加によって恒久的な導通状態に遷移させることができるヒューズ素子を利用する方法が知られている。このヒューズ素子の一種として、ＰＮ接合破壊型のヒューズ素子がある。これは、半導体（シリコン）基板内、もしくは、半導体基板上に形成した多結晶シリコン層内にＰＮ接合を形成し、電極から、電界もしくは熱によってこの半導体基板内もしくは多結晶シリコン層内に金属を侵入させ、この金属と接合部のシリコンとの反応によって接合を破壊し、導通状態にいたらしめるものである。
【０００３】
図５は、このようなヒューズ素子の一種であるツェナーザップダイオードを利用して抵抗値を調整するトリミング回路の一例の概略図である。同図に示すトリミング回路６０は、端子Ａと端子Ｂとの間に直列に接続された複数の抵抗素子Ｒ１〜Ｒｎと、それぞれの抵抗素子Ｒ１〜Ｒｎに対して個別に並列に接続されたツェナーザップダイオードＤ１〜Ｄｎと、それぞれの抵抗素子Ｒ１〜Ｒｎの両端に接続されたパッド（電極）Ｐ１〜Ｐｎ＋１とを備えている。
【０００４】
このトリミング回路６０において、抵抗値の調整を行う場合、パッドＰ１〜Ｐｎ＋１のうちの特定のパッド間に、ツェナーザップダイオードの逆方向耐圧を超える過大な逆方向電圧（逆バイアス）が印加される。これにより、逆バイアスが印加された特定のパッド間に配置されたツェナーザップダイオードＤ１〜Ｄｎの接合が破壊短絡され、これらのパッド間が低抵抗化される。このようにして、端子Ａと端子Ｂとの間の全抵抗値の調整が行われる。
【０００５】
例えば、パッドＰ２とパッドＰ３との間に逆バイアスを印加すると、ツェナーザップダイオードＤ２において、カソード電極に対して負の電圧が印加されるアノード電極中のアルミニウム（Ａｌ）が流動してツェナーザップダイオードを構成する半導体領域内に侵入し、この侵入したＡｌと半導体領域内のシリコンとが反応してこれらの合金からなるフィラメントが形成されることによって、接合が破壊短絡される。これにより、ツェナーザップダイオードＤ２の逆方向抵抗値はギガΩレベルから１５Ω以下に低下する。すなわち、ヒューズ素子であるツェナーザップダイオードＤ２が非導通状態から導通状態へとプログラムされる。このようにして、回路定数（抵抗値）のトリミングが行われる。なお、このようにヒューズ素子を構成する半導体領域内に流動して接合を破壊する金属を、本発明では、流動性金属と表現する。
【０００６】
ところで、半導体装置では、高集積化の要求から、加工寸法の微細化が進められている。しかし、微細化が進むに従って、コンタクト形成技術に変更が必要となっている。すなわち、従来は、ヒューズ素子の電極を、接合に侵入して破壊させることができるＡｌを主成分とし、これに１ｗｔ％（重量パーセント）程度のＳｉを添加したＡｌＳｉ合金の膜を使って形成することが一般的であった。そして、ヒューズ素子や、その他のトランジスタ等の素子を形成した半導体基板上に層間絶縁膜を形成し、この層間絶縁膜の必要な位置にコンタクトホールを開口し、このコンタクトホール内から層間絶縁膜上にかけてＡｌＳｉ膜を堆積し、パターニングすることによって、それぞれの素子の電極を形成するとともに、複数の素子を相互に接続する配線を形成する方法が一般的であった。
【０００７】
ところが、コンタクトホールが微細になるとその中にＡｌＳｉ膜を堆積することが困難であるため、コンタクトホール内にはタングステンプラグを埋め込む方法が一般的になった。また、ＡｌＳｉでは、電極形成後の製造工程中に行われる熱工程において、含有されたＳｉが析出してノジュールが発生し、微細な配線の信頼性が低下する。このため、電極、配線を形成する材料としては、Ｓｉを含まず、Ｃｕを０．５ｗｔ％程度含むＡｌ合金であるＡｌＣｕを利用することが一般的になった。
【０００８】
ところが、コンタクトホール内部にタングステンプラグがあると、ツェナーザップダイオードを破壊短絡させるべく逆バイアスを印加した際に、アノード電極から半導体領域内へのアルミニウムの移動が阻害されてしまう。このため、接合の破壊短絡を行うことができないという問題がある。
【０００９】
ヒューズ素子以外の通常の素子に対しては、タングステンプラグを利用して微細化を可能にする一方で、ヒューズ素子のみに対しては、コンタクトホールの寸法を大きくすることにより、タングステンプラグの埋め込みを不要にすることも可能である。しかし、ＡｌＣｕ膜からなる電極をヒューズ素子を構成する半導体領域に直接接触させると、製造工程終了時の、逆バイアス印加による破壊短絡を行う以前に既にヒューズが導通状態にあるという、初期不良が発生する。この不良発生は、電極形成後の製造工程中の熱工程の際に、ＡｌＣｕ電極と半導体領域とが接触した界面から、半導体領域のシリコンがＡｌＣｕ電極中に吸い上げられ、それによって形成された半導体領域内の空孔に、ＡｌＣｕ電極中のＡｌが侵入することによって発生するスパイクに起因する。ＡｌＳｉを電極の材料として使用した場合には、電極形成のために利用されるＡｌＳｉ膜中に、電極形成後の製造工程における熱処理の最高温度（４００℃程度）においてＡｌ中にとけ込むことができる最大のＳｉ量である固溶度を超える量のＳｉが予め添加されているため、スパイクは発生しない。しかし、Ｓｉを含まないＡｌＣｕで電極を形成した場合にはスパイクが発生し、高い初期歩留りを得ることができないという問題がある。
【００１０】
このような相反する問題に対し、従来技術として、例えば特許文献１，２が提案されている。
【００１１】
特許文献１は、ツェナーザップダイオードに対するコンタクトホール（第２のコンタクトホール）を通常の素子に対するコンタクトホール（第１のコンタクトホール）よりも大きな幅に形成し、タングステン膜を第２のコンタクトホールの幅の１／２よりも薄く形成した後、タングステン膜をエッチバックして第１のコンタクトホールにタングステンプラグを形成するとともに、第２のコンタクトホールの底部にシリコン基板の表面を露出させ、第２のコンタクトホール内に、露出されたシリコン基板表面に導通するアルミニウムまたはアルミニウム合金からなるアノード電極を形成するようにしたものである。
【００１２】
しかし、特許文献１の手法では、第２のコンタクトホールの底部を露出させるのに充分なエッチバック量を確保しようとすると、第１のコンタクトホール部分のタングステンプラグの上部がエッチングされ、埋め込み性が劣化する。また、電極をＳｉを含まないアルミニウムもしくはアルミニウム合金で形成した場合の、スパイク発生による初期歩留り低下の問題については考慮されていない。
【００１３】
特許文献２には、ＭＯＳＦＥＴをヒューズ素子として利用し、ドレイン領域とソース領域との間に耐圧以上のプログラミング電圧を印加して、電極材料として形成したチタン・シリサイドを流動させ、ドレイン領域とソース領域との間をつなぐ導電性フィラメントを形成する方法が開示されている。
【００１４】
しかし、タングステンプラグをコンタクトホールに埋め込んだ場合の問題については考慮されていない。
【００１５】
【特許文献１】
特開２０００−３４０７５０号公報
【特許文献２】
特許第３２０４４５４号公報
【００１６】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、通常の素子に対するコンタクトホールにはタングステンプラグを埋め込みながら、ヒューズ素子の破壊短絡後の抵抗を充分に低くすることができ、かつ、高い初期歩留りを得ることができる半導体装置およびその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明は、接合への流動性金属の侵入によってプログラム可能な第１の素子に第１の電極を接続する第１のコンタクトが形成された半導体装置の製造方法であって、
前記第１の素子が形成された半導体基板上に上面を有する絶縁膜を形成し、
前記絶縁膜を、前記第１のコンタクトを形成する領域の周辺部において選択的に除去して第１のコンタクト孔を開口するとともに、中央部において、上端が前記上面よりも低い柱状に残して絶縁領域を形成し、
前記絶縁領域が形成された第１のコンタクト孔内に前記流動性金属を主成分とする膜を堆積することにより、該流動性金属を主成分とする膜からなる前記第１の電極が、該第１のコンタクト孔の底面の周辺部において前記第１の素子に接触する、前記第１のコンタクトを形成することを特徴とする半導体装置の製造方法を提供するものである。
【００１８】
ここで、前記上端が前記上面よりも低い絶縁領域の形成を、前記第１のコンタクト孔の開口において、前記絶縁膜を、前記第１のコンタクトを形成する領域の中央部において柱状に残し、
その後、前記第１のコンタクトを形成する領域に開口部を有するマスクを用いて前記絶縁膜を等方的にエッチングすることにより、前記柱状に残した絶縁膜の上部を除去することによって行うのが好ましい。
【００１９】
また、前記第１のコンタクトに加えて、第２の素子に第２の電極を接続する第２のコンタクトが形成された半導体装置の製造方法であって、
前記半導体基板に、前記第１の素子に加えて前記第２の素子が形成されており、
前記第１のコンタクト孔の開口に加えて、前記第２の素子に前記第２の電極を接続する第２のコンタクトを形成する領域において前記絶縁膜を除去して第２のコンタクト孔を開口し、
前記開口した第１および第２のコンタクト孔を埋め込む高融点金属からなるプラグを形成し、
その後、前記第１のコンタクトを形成する領域に開口部を有するマスクを用いて、前記第１のコンタクト孔を埋め込むプラグを除去するとともに、前記絶縁膜の等方的なエッチングを行うのが好ましい。
【００２０】
また、前記第１のコンタクト孔内に、前記流動性金属からなる膜を、該第１のコンタクト孔の側壁と前記絶縁領域とによって囲まれた空間においてボイドが形成され、かつ、前記絶縁領域の上端より高い部分においてはボイドが形成されないように堆積することによって、前記第１のコンタクトを形成するのが好ましい。
【００２１】
また、本発明は、接合への流動性金属の侵入によってプログラム可能な第１の素子、および第２の素子が形成された半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜に開口されたコンタクト孔であって、該コンタクト孔の上端よりも低い高さを有する柱状の絶縁領域を中央部に有する第１のコンタクト孔の、底面の周辺部において、前記流動性金属を主成分とする膜からなる第１の電極が接触する第１のコンタクトと、
前記絶縁膜に開口された第２のコンタクト孔に埋め込まれた高融点金属からなるプラグを介して、前記第２の素子に第２の電極が接続された第２のコンタクトとを有することを特徴とする半導体装置を提供する。
【００２２】
ここで、前記第１のコンタクト孔の周囲、および前記柱状の絶縁領域の頭部にテーパーが形成されているのが好ましい。
【００２３】
また、前記第１のコンタクト孔の柱状の絶縁領域が、該第１のコンタクト孔の少なくとも１つの側壁に接続されているのが好ましい。
【００２４】
また、前記流動性金属を主成分とする膜が、実質的にシリコンを含まないアルミニウムもしくはアルミニウム合金膜であるのが好ましい。
【００２５】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置およびその製造方法を詳細に説明する。
【００２６】
図１は、本発明の半導体装置の一実施形態のレイアウト断面概略図である。同図に示す半導体装置１０において、右側は、通常の半導体素子として用いられるＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１２であり、左側は、ヒューズ素子として用いられるＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１４である。なお、ＰＭＯＳ１２は、ヒューズ用のＮＭＯＳ１２以外の半導体素子の一例として示したものである。
【００２７】
半導体基板１６の表面上には、ＰＭＯＳ１２用およびＮＭＯＳ１４用の各素子形成領域が、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって形成されたフィールド絶縁膜１８によって互いに素子分離されて、配置されている。
【００２８】
ヒューズ素子として用いられるＮＭＯＳ１４は、Ｐ型半導体基板１６の表面層内の、もしくは、半導体基板表面層内に形成されたＰウェル領域内の素子形成領域に、チャネル領域２０を挟んでソース・ドレイン領域（Ｎ＋ 型拡散領域）２２が形成されている。また、チャネル領域２０の上には、ゲート酸化膜２４を介してゲート電極２６が形成されている。
【００２９】
半導体基板１６の素子形成領域が配置された表面の上全面には層間絶縁膜３８が形成され、この層間絶縁膜３８の、ＮＭＯＳ１４のソース・ドレイン領域２２に対応する個所にはコンタクトホール（コンタクト孔）４０が開口されている。コンタクトホール４０の中央部には、このコンタクトホール４０の上端（層間絶縁膜３８の上面）よりも高さの低い柱状の絶縁領域４１が形成されている。また、コンタクトホール４０の周囲、および柱状の絶縁領域４１の頭部にはテーパーが形成されている。
【００３０】
また、層間絶縁膜３８の上の所定箇所にはバリアメタル層４４が形成されている。そして、コンタクトホール４０の内部および層間絶縁膜３８上のバリアメタル層４４の上にはＡｌＣｕ膜からなる電極５８が形成されている。電極５８は、コンタクトホール４０内部の底部においてソース・ドレイン領域２２に接触することによって、ＮＭＯＳ１４に接続されている。しかし、コンタクトホール４０の中央部には、絶縁領域４１が存在するため、電極５８とソース・ドレイン領域２２との接触は、この絶縁領域４１が存在しない周辺部の、コンタクトホール４０全体の面積に比較して遙かに小さな面積の領域においてのみ行われている。また、コンタクトホール４０の底部は、柱状の絶縁領域４１の存在によって、開口のアスペクト比（高さと幅との比）がきわめて大きくなっている。このため、図１に示すように、コンタクトホール４０内部の絶縁領域４１が形成されていない領域の底部には、電極材料が存在しないボイド（電極材料がカバレージ不良の状態）５９が形成されている。
【００３１】
一方、コンタクトホール４０の上部は、柱状の絶縁領域の高さがコンタクトホールの上端に比較して低くなっている上、周囲および柱状絶縁領域４１の頭部にテーパーが形成されている。このため、電極５８を形成するＡｌＣｕ膜が、良好な被覆性を持って形成されている。すなわちコンタクトホール４０の上部には、電極材料であるＡｌＣｕが大量に存在する。
【００３２】
ＮＭＯＳ１４は、逆方向バイアスを印加してプログラムを行う以前の初期状態では、ゲート電極をソース領域と同電位にして、ドレイン−ソース間の抵抗を測定すると、ＧΩレベルの極めて高い抵抗を示し、非導通状態にある。このＮＭＯＳ１４のプログラムを行う際には、必要ならばゲート電極に適切な電圧を与えた状態で、ソース領域に対して正の高電圧をドレイン領域に印加し、ドレイン領域とチャネル領域との間の接合を逆バイアスして降伏させる。従って、従来の技術の説明の部分で述べたツェナーザップダイオードの場合と対応させれば、ドレイン電極がカソード電極であり、ソース電極がアノード電極である。
【００３３】
上記の逆バイアスによる降伏によって、ＮＭＯＳ１４のドレイン領域からソース領域に向けて大きな逆方向電流が流れる。この逆方向電流によって発生する電子流からの力を受けて、ソース電極の流動性金属、本実施形態の場合にはＡｌが流動し、ソース領域２２側から半導体領域内に侵入し、ソース領域２２、チャネル領域２０を通過して、ドレイン領域２２とチャネル領域２０との間の接合に侵入する。この侵入した流動性金属と接合部分のシリコンとが反応して、接合の恒久的な破壊が行われる。これによって、ＮＭＯＳ１４は、接合が短絡破壊され、非導通状態から導通状態へプログラムされる。また、さらに電圧印加を継続することにより、流動性金属とシリコンとが反応して形成された導電性のフィラメントが、ソース電極とドレイン電極との間を短絡する状態になり、極めて低い抵抗を有する導通状態に至る。
【００３４】
図１に示されたように、本実施形態の半導体装置１０においては、Ｓｉを含まないＡｌ合金からなる電極５８を、ＮＭＯＳ１４を構成する半導体領域であるソース・ドレイン領域２２に接触させている。この、Ｓｉを含まないＡｌ合金と半導体領域との接触部において、電極形成後の製造過程において行われる熱工程時に、接触面直下の半導体領域中にＡｌが侵入してスパイクが発生し、初期不良の原因になる可能性がある。このようなスパイクの発生は、電極と半導体領域との間の接触面積を小さくすることによって抑制することが可能である。しかし、単純にコンタクトホール４０の寸法を小さくすることによって接触面積を小さくしたのでは、コンタクトホール４０内のＡｌＣｕ量が減少する。その結果、逆方向バイアスを印加して短絡破壊する際にＡｌが流動することにより、コンタクトホール内で断線が発生したり、もしくは、ヒューズ素子に対して十分な量のＡｌ（流動性金属）を供給することができず、フィラメントの成長が不十分になって、短絡破壊後のヒューズ素子の抵抗を十分に低くすることができない、等の問題が発生する。
【００３５】
図１に示された本実施形態の半導体装置１０では、コンタクトホール４０内に設けた柱状の絶縁領域４１によって接触面積を縮小し、スパイク発生を防止する。これとともに、この柱状の絶縁領域４１の高さを低くし、かつその頭部、およびコンタクトホール４０の周囲にテーパーを形成することにより、コンタクトホール４０上部でのＡｌＣｕの量を増大させ、短絡破壊の際の断線の発生を防止し、ヒューズ素子の十分な低抵抗化を可能にする。
【００３６】
さらに、図１に示された本実施形態の半導体装置１０では、柱状の絶縁領域４１が形成されたコンタクトホール４０の底部にボイドが形成されている。このボイドの存在により、電極５８とソース・ドレイン領域２２とが接触する界面近傍に存在するＡｌの量が減少し、スパイク発生がさらに抑制される。ただし、絶縁領域４１による接触面積の制限のみによってスパイク発生が抑制でき、所要の初期歩留りが確保できるのであれば、ボイドの形成は必須ではない。なお、製造工程終了後の状態においてボイドが存在していたとしても、逆バイアスを印加して短絡破壊を行う際に、コンタクトホール４０の上部の、大量にＡｌＣｕが存在する部分からＡｌ（流動性金属）が供給されるため、フィラメントの形成が不十分になることはない。
【００３７】
一方、通常の半導体素子として用いられるＰＭＯＳ１２は、Ｐ型シリコン基板１６の表面層内に形成されたＮウェル領域２８内の素子形成領域に、チャネル領域３０を挟んでソース・ドレイン領域（Ｐ＋ 型拡散領域）３２が形成されている。同様に、チャネル領域３０の上には、ゲート酸化膜３４を介してゲート電極３６が形成されている。
【００３８】
半導体基板１６の表面上全面に形成された層間絶縁膜３８の、ＰＭＯＳ１２のソース・ドレイン領域３２に対応する箇所にはコンタクトホール４２が開口されている。コンタクトホール４２の内部および層間絶縁膜３８の上の所定箇所にはバリアメタル層４４が形成され、バリアメタル層４４が形成されたコンタクトホール４２の内部には高融点金属からなるプラグ４８が埋め込まれている。また、コンタクトホール４２に埋め込まれたプラグ４８上およびバリアメタル層４４の上には、ＡｌＣｕ膜からなる電極５８が形成され、プラグ４８を介してＰＭＯＳ１２のソース・ドレイン領域３２に接続されている。
【００３９】
次に、図２および図３に示す工程図を参照しながら、本発明の半導体装置の製造方法を説明する。
【００４０】
図２（ａ）に示すレイアウト断面概略図において、右側は、通常の半導体素子として用いられるＰＭＯＳ１２が形成される素子形成領域であり、左側は、ツェナーザップ型のヒューズ素子として用いられるＮＭＯＳ１４が形成される素子形成領域である。Ｐ型のシリコン基板１６の表面層において、ＰＭＯＳ１２用およびＮＭＯＳ１４用の各素子形成領域はＬＯＣＯＳ酸化膜１８によって素子分離されている。
【００４１】
ヒューズ素子であるＮＭＯＳ１４用の素子形成領域には、チャネル領域２０を挟んでソース・ドレイン領域（Ｎ＋ 型拡散領域）２２が形成されている。ソース・ドレイン領域２２は、Ｐ（リン）、Ａｓ（ヒ素）等のＮ型不純物をイオン注入することによって形成される。チャネル領域２０の上には、ゲート酸化膜２４を介してゲート電極２６が形成されている。ゲート電極２６はポリシリコンによって形成され、ソース・ドレイン領域２２と共にＮＭＯＳ１４を構成する。
【００４２】
ＰＭＯＳ１２用の素子形成領域には、チャネル領域３０を挟んでソース・ドレイン領域（Ｐ＋ 型拡散領域）３２が形成されている。同様に、チャネル領域３０の上には、ゲート酸化膜３４を介してゲート電極３６が形成されている。ここまでは、通常のＣＭＯＳ型半導体集積回路製造プロセスを用いて製造される。
【００４３】
次に、図２（ｂ）に示すように、ＢＰＳＧ（ホウ素リンケイ酸ガラス）／ＮＳＧ（ノンドープトケイ酸ガラス）膜等のシリコン酸化膜をシリコン基板１６表面上の全面に１．２μｍ程度の膜厚に堆積し、層間絶縁膜３８を形成する。なお、公知の酸化膜ＣＭＰ法や熱リフロー法により、絶縁膜３８の表面を平坦化処理しておくのが好ましい。
【００４４】
続いて、公知のリソグラフィー技術、エッチング技術を用いて、ヒューズ素子であるＮＭＯＳ１４用の第１のコンタクトホール４０およびヒューズ素子以外の半導体素子であるＰＭＯＳ１２用の第２のコンタクトホール４２を層間絶縁膜３８の対応する個所に開口する。この時、図２（ｂ）に示すように、ヒューズ素子であるＮＭＯＳ１４用の第１のコンタクトホール４０の中央部には層間絶縁膜３８を柱状に残して絶縁領域４１を形成する。
【００４５】
第１および第２のコンタクトホール４０，４２の開口後、図２（ｃ）に示すように、シリコン基板１６の表面上全面に、例えば１５ｎｍの膜厚のＴｉ膜と１５０ｎｍの膜厚のＴｉＮ膜とをこの順番にスパッタ成膜して、層間絶縁膜３８の全面上と第１および第２のコンタクトホール４０，４２の内壁にバリアメタル層４４を形成する。続いて、ＷＦ６ −Ｈ２ 系の反応ガスを用いたＣＶＤ法により、タングステン膜４６を約６００〜８００ｎｍの膜厚で成膜し、第１および第２のコンタクトホール４０，４２の内部を含むバリアメタル層４４上の全面に堆積する。
【００４６】
続いて、図２（ｄ）に示すように、メタルＣＭＰ法により、層間絶縁膜３８表面上のタングステン膜４６を研磨除去する。この時、公知のエンドポイント検出機能を用いてバリアメタル層４４を選択的に残す。これにより、第１および第２のコンタクトホール４０，４２内にタングステンプラグ４８が形成される。
【００４７】
続いて、シリコン基板１６表面上の全面にフォトレジスト膜を形成し、パターニングを行って、第１のコンタクトホール４０の表面が露出するようにレジストパターン５０を形成する。この時、第１のコンタクトホール４０の部分を除く、第２のコンタクトホール４２上の部分を含む全面がレジストパターン５０で覆われる。
【００４８】
続いて、Ｈ２ Ｏ２ （過酸化水素水）およびＢＨＦ（バッファードフッ酸）を利用して等方的なエッチングを行い、第１のコンタクトホール４０内部からタングステンプラグ４８およびバリアメタル層４４を選択的に除去する。同時に、第１のコンタクトホール４０の側壁を等方的にエッチングしてテーパーを形成するとともに、柱状の絶縁領域４１の頭部を等方的にエッチングし、その高さを低くするとともに、頭部にテーパーを形成する。
【００４９】
続いて、図３（ｆ）に示すように、フォトレジスト膜５０の剥離後、ＡｌＣｕ合金膜をスパッタ成膜し、公知のパターニングプロセスを経て電極５８を形成する。この時、バリアメタル層４４も同時にパターニングされ、層間絶縁膜３８表面上においては、ＡｌＣｕ膜５８と層間絶縁膜４４とが積層された配線が形成される。図示されたように、第１のコンタクトホール４０の上部ではＡｌＣｕ膜が良好な被覆性で形成される。一方、第１のコンタクトホール４０の底部において、絶縁領域４１が形成されていない領域では、そのアスペクト比が高いため、配線材料が存在しない領域であるボイド５９が形成される。
【００５０】
このように、絶縁領域４１により第１のコンタクトホール４０内における電極５８と半導体領域（ソース・ドレイン領域２２）との接触面積を制限することによって、ヒューズ素子の初期歩留りを大幅に改善することができる。また、第１のコンタクトホール４０の上部はテーパーが形成されたラウンド形状の開口となるため、ＡｌＣｕを高い被覆率で充分に成膜することができ、Ａｌフィラメント形成用のＡｌの供給源には事欠かない状態となる。
【００５１】
次に、図４を参照して、第１のコンタクトホール４０についてさらに説明する。図４（ａ）、（ｂ）、（ｃ）はそれぞれゲート電極２６の両側に２つの第１のコンタクトホール４０の底面の形状を模式的に示した平面図である。いずれの場合も、コンタクトホール４０の周囲部の、影をつけて示した部分が、ソース・ドレイン領域２２の表面が露出された部分であり、それ以外の部分に絶縁領域４１が形成される。
【００５２】
以下の説明では、図４（ａ）に示すように、第１のコンタクトホール４０の底部のサイズをそれぞれＸ０，Ｙ０とし、ソース側の絶縁領域４１の底部のサイズをそれぞれＸａ，Ｙａ、ドレイン側の絶縁領域４１の底部のサイズをそれぞれＸｃ，Ｙｃとする。また、ソース側の絶縁領域４１の底部の面積をＳａ＝Ｘａ×Ｙａとし、ドレイン側の絶縁領域４１の底部の面積をＳｃ＝Ｘｃ×Ｙｃとする。
【００５３】
ここで、第１のコンタクトホール４０の底部のサイズＸ０，Ｙ０は、Ｘ０＝Ｙ０＝０．２５〜２．０μｍであるのが好ましい。また、第１のコンタクトホール４０の底部において、絶縁領域４１が存在しない領域、すなわち電極５８と半導体基板１６内に形成されたソース・ドレイン領域２２とが接触する領域は、１−Ｓａ／Ｓ０＝１−Ｓｃ／Ｓ０＝０．２０〜０．５０の範囲内とするのが好ましい。
【００５４】
このように、電極５８と半導体基板１６内部に形成されたソース・ドレイン領域２２とが接触する面積を、第１のコンタクトホール４０の底部の面積よりも小さくすることにより、破壊に要する電流密度を局所的に高め、ヒューズ素子の破壊特性を向上させることができる。また、電極５８と半導体基板１６内に形成されたソース・ドレイン領域２２とが接触する領域を上記範囲内に制限することによって、半導体基板１６に対する配線材料のスパイクの発生を抑制できる。
【００５５】
また、第１のコンタクトホール４０の高さ（層間絶縁膜３８の厚さ）をＨ０とすると、絶縁領域４１の先端の高さＨａは、Ｈａ≦（２／３）×Ｈ０の関係を満足するのが好ましい。
【００５６】
ここで、絶縁領域４１は、第１のコンタクトホール４０の中央部に層間絶縁膜３８から分離して形成することに限定されるわけではない。例えば、図４（ｂ）に示す例は、絶縁領域４１を１つの辺で延長して層間絶縁膜３８と接続させたものである。また、図４（ｃ）に示す例は、絶縁領域４１を２つの辺で延長して層間絶縁膜３８と接続させたものである。絶縁領域４１の配置は、図示例のものに限定されず、第１のコンタクトホール４０の内部にどのように配置してもよい。
【００５７】
前記図２（ｂ）において第１のコンタクトホール４０を形成するために使用する図示しないレジストパターンの、絶縁領域４１を形成するための部分は、きわめて小さな寸法になり、剥離しやすくなる。この部分のレジストパターンを孤立させず、少なくとも１つの辺において、コンタクトホール４０の外側を覆うレジストパターンと接続することにより、剥離を防ぐことができる。このようなレジストパターンを利用して加工を行うことにより、図４（ｂ）、（ｃ）に模式的に示すような形状のコンタクトホール４０が形成される。
【００５８】
以上説明した実施形態では、第１のコンタクトホール４０内に埋め込んだタングステンプラグ４８およびバリアメタル層４４を、Ｈ２ Ｏ２ およびＢＨＦを利用してウエットエッチングすることによって除去したが、例えばＳＦ６ ガスを含む雰囲気を利用したプラズマエッチングによって除去することも可能である。第１のコンタクトホール４０の周囲の層間絶縁膜３８および絶縁領域４１の頭部のテーパーエッチングも、例えばＣＦ４ ガスを含む雰囲気を利用したプラズマエッチングによって実施することも可能である。
【００５９】
上記の実施形態では、第１のコンタクトホール４０および第２のコンタクトホール４２の両方を開口し、その両方にバリアメタル層４４およびタングステンプラグ４８を埋め込んでから、第１のコンタクトホール４０に埋め込んだタングステンプラグ４８およびバリアメタル層４４を除去した。しかし、最初に、第２のコンタクトホール４２のみを開口し、バリアメタル層４４およびタングステンプラグ４８を埋め込んでから、第１のコンタクトホール開口のためのレジストパターンを形成し、ウエットもしくはドライによる等方性エッチングと、異方性エッチングとによって、絶縁領域４１を有するとともに上部にテーパーを有する第１のコンタクトホール４０を形成することも可能である。この場合には、絶縁領域４１に対応する部分のレジストパターンが等方性エッチング時にはがれることを防止するため、少なくとも１つの辺においてコンタクトホール４０の外側を覆うレジストパターンと接続しておくことが好ましい。
【００６０】
また、本発明の半導体装置では、シリコン基板に限らず、従来公知の半導体基板を用いることができる。また、高抵抗状態と導通状態をプログラム可能なヒューズ素子は、上記実施形態のように、ＮＭＯＳやＰＭＯＳ等のＭＯＳＦＥＴで構成してもよいし、ダイオードで構成してもよい。すなわち、ヒューズ素子は電極からの流動性金属の侵入によって短絡破壊できるＰＮ接合を有する素子であればよく、例えば半導体基板上の絶縁膜上のポリシリコン層に形成されたダイオード等でヒューズ素子を構成してもよい。また、ヒューズ素子の他にどのような半導体素子が同一半導体基板上に形成されていてもよい。
【００６１】
また、コンタクトホールの内部に埋め込まれるプラグはタングステンプラグに限定されず、従来公知の高融点金属のプラグを利用可能である。また、このプラグは、上記実施形態のように、コンタクトホール内部および層間絶縁膜上に高融点金属の膜を堆積し、層間絶縁膜上に堆積された部分をＣＭＰ法によって研磨除去して形成するのが好ましいが、プラズマエッチングによってエッチバックして形成するなど、他の公知の手法で形成してもよい。
【００６２】
また、電極材料は、ＡｌＣｕに限定されるわけではなく、流動性金属としてアルミニウムを利用する場合であっても、純Ａｌおよびその他様々なＡｌ合金の膜を利用して形成することができる。しかし、前記のように配線の信頼性を高めるためには、Ｓｉを全く含まない、もしくは、含むとしても含有量が低く、微細配線内でＳｉノジュールを発生することのないという意味で実施的に含まないと見なせる範囲のアルミニウムもしくはアルミニウム合金膜で形成することが好ましい。流動性金属としては、アルミニウム以外にも、例えば特許文献２に開示されたように、チタンなどのシリサイドを形成する金属や、金、銅、銀などを利用することができる。
【００６３】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体装置およびその製造方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００６４】
【発明の効果】
以上詳細に説明した様に、本発明によれば、ヒューズ素子用の第１のコンタクトホールの底部において、半導体基板が露出される面積を制限することにより、ヒューズ素子を破壊短絡する前の初期歩留りを大幅に改善することができる。また、第１のコンタクトホールの上部では、テーパーが形成されたラウンド形状の開口となるため、電極材料を充分に成膜することができ、フィラメント形成用の材料の供給源には事欠かない状態とすることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施形態のレイアウト断面概略図である。
【図２】（ａ）、（ｂ）、（ｃ）および（ｄ）は、本発明の半導体装置の製造方法の各工程を説明する一実施形態のレイアウト断面概念図である。
【図３】（ｅ）および（ｆ）は、図２（ｄ）に続く本発明の半導体装置の製造方法の各工程を説明するレイアウト断面概念図である。
【図４】（ａ）、（ｂ）および（ｃ）は、第１のコンタクトホールの形状を表す一実施形態の上面概念図である。
【図５】抵抗値を調整するトリミング回路の一例の概略図である。
【符号の説明】
１０ 半導体装置
１２ Ｐ型ＭＯＳトランジスタ
１４ Ｎ型ＭＯＳトランジスタ
１６ 半導体基板（シリコン基板）
１８ ＬＯＣＯＳ酸化膜
２０，３０ チャネル領域
２２，３２ ソース・ドレイン領域
２４，３４ ゲート酸化膜
２６，３６ ゲート電極
３８ 層間絶縁膜
４０，４２ コンタクトホール
４１ 絶縁領域
４４ バリアメタル層
４６ タングステン膜
４８ タングステンプラグ
５０ レジストパターン
５８ 電極
５９ ボイド
６０ トリミング回路
Ｒ１〜Ｒｎ 抵抗素子
Ｄ１〜Ｄｎ ツェナーザップダイオード
Ｐ１〜Ｐｎ＋１ パッド
【発明の属する技術分野】
本発明は、ＰＮ接合破壊型のヒューズ素子を有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置において、抵抗値等の回路定数を調整する１つの方法として、製造工程終了後の初期状態においては非導通状態にあり、破壊電圧の印加によって恒久的な導通状態に遷移させることができるヒューズ素子を利用する方法が知られている。このヒューズ素子の一種として、ＰＮ接合破壊型のヒューズ素子がある。これは、半導体（シリコン）基板内、もしくは、半導体基板上に形成した多結晶シリコン層内にＰＮ接合を形成し、電極から、電界もしくは熱によってこの半導体基板内もしくは多結晶シリコン層内に金属を侵入させ、この金属と接合部のシリコンとの反応によって接合を破壊し、導通状態にいたらしめるものである。
【０００３】
図５は、このようなヒューズ素子の一種であるツェナーザップダイオードを利用して抵抗値を調整するトリミング回路の一例の概略図である。同図に示すトリミング回路６０は、端子Ａと端子Ｂとの間に直列に接続された複数の抵抗素子Ｒ１〜Ｒｎと、それぞれの抵抗素子Ｒ１〜Ｒｎに対して個別に並列に接続されたツェナーザップダイオードＤ１〜Ｄｎと、それぞれの抵抗素子Ｒ１〜Ｒｎの両端に接続されたパッド（電極）Ｐ１〜Ｐｎ＋１とを備えている。
【０００４】
このトリミング回路６０において、抵抗値の調整を行う場合、パッドＰ１〜Ｐｎ＋１のうちの特定のパッド間に、ツェナーザップダイオードの逆方向耐圧を超える過大な逆方向電圧（逆バイアス）が印加される。これにより、逆バイアスが印加された特定のパッド間に配置されたツェナーザップダイオードＤ１〜Ｄｎの接合が破壊短絡され、これらのパッド間が低抵抗化される。このようにして、端子Ａと端子Ｂとの間の全抵抗値の調整が行われる。
【０００５】
例えば、パッドＰ２とパッドＰ３との間に逆バイアスを印加すると、ツェナーザップダイオードＤ２において、カソード電極に対して負の電圧が印加されるアノード電極中のアルミニウム（Ａｌ）が流動してツェナーザップダイオードを構成する半導体領域内に侵入し、この侵入したＡｌと半導体領域内のシリコンとが反応してこれらの合金からなるフィラメントが形成されることによって、接合が破壊短絡される。これにより、ツェナーザップダイオードＤ２の逆方向抵抗値はギガΩレベルから１５Ω以下に低下する。すなわち、ヒューズ素子であるツェナーザップダイオードＤ２が非導通状態から導通状態へとプログラムされる。このようにして、回路定数（抵抗値）のトリミングが行われる。なお、このようにヒューズ素子を構成する半導体領域内に流動して接合を破壊する金属を、本発明では、流動性金属と表現する。
【０００６】
ところで、半導体装置では、高集積化の要求から、加工寸法の微細化が進められている。しかし、微細化が進むに従って、コンタクト形成技術に変更が必要となっている。すなわち、従来は、ヒューズ素子の電極を、接合に侵入して破壊させることができるＡｌを主成分とし、これに１ｗｔ％（重量パーセント）程度のＳｉを添加したＡｌＳｉ合金の膜を使って形成することが一般的であった。そして、ヒューズ素子や、その他のトランジスタ等の素子を形成した半導体基板上に層間絶縁膜を形成し、この層間絶縁膜の必要な位置にコンタクトホールを開口し、このコンタクトホール内から層間絶縁膜上にかけてＡｌＳｉ膜を堆積し、パターニングすることによって、それぞれの素子の電極を形成するとともに、複数の素子を相互に接続する配線を形成する方法が一般的であった。
【０００７】
ところが、コンタクトホールが微細になるとその中にＡｌＳｉ膜を堆積することが困難であるため、コンタクトホール内にはタングステンプラグを埋め込む方法が一般的になった。また、ＡｌＳｉでは、電極形成後の製造工程中に行われる熱工程において、含有されたＳｉが析出してノジュールが発生し、微細な配線の信頼性が低下する。このため、電極、配線を形成する材料としては、Ｓｉを含まず、Ｃｕを０．５ｗｔ％程度含むＡｌ合金であるＡｌＣｕを利用することが一般的になった。
【０００８】
ところが、コンタクトホール内部にタングステンプラグがあると、ツェナーザップダイオードを破壊短絡させるべく逆バイアスを印加した際に、アノード電極から半導体領域内へのアルミニウムの移動が阻害されてしまう。このため、接合の破壊短絡を行うことができないという問題がある。
【０００９】
ヒューズ素子以外の通常の素子に対しては、タングステンプラグを利用して微細化を可能にする一方で、ヒューズ素子のみに対しては、コンタクトホールの寸法を大きくすることにより、タングステンプラグの埋め込みを不要にすることも可能である。しかし、ＡｌＣｕ膜からなる電極をヒューズ素子を構成する半導体領域に直接接触させると、製造工程終了時の、逆バイアス印加による破壊短絡を行う以前に既にヒューズが導通状態にあるという、初期不良が発生する。この不良発生は、電極形成後の製造工程中の熱工程の際に、ＡｌＣｕ電極と半導体領域とが接触した界面から、半導体領域のシリコンがＡｌＣｕ電極中に吸い上げられ、それによって形成された半導体領域内の空孔に、ＡｌＣｕ電極中のＡｌが侵入することによって発生するスパイクに起因する。ＡｌＳｉを電極の材料として使用した場合には、電極形成のために利用されるＡｌＳｉ膜中に、電極形成後の製造工程における熱処理の最高温度（４００℃程度）においてＡｌ中にとけ込むことができる最大のＳｉ量である固溶度を超える量のＳｉが予め添加されているため、スパイクは発生しない。しかし、Ｓｉを含まないＡｌＣｕで電極を形成した場合にはスパイクが発生し、高い初期歩留りを得ることができないという問題がある。
【００１０】
このような相反する問題に対し、従来技術として、例えば特許文献１，２が提案されている。
【００１１】
特許文献１は、ツェナーザップダイオードに対するコンタクトホール（第２のコンタクトホール）を通常の素子に対するコンタクトホール（第１のコンタクトホール）よりも大きな幅に形成し、タングステン膜を第２のコンタクトホールの幅の１／２よりも薄く形成した後、タングステン膜をエッチバックして第１のコンタクトホールにタングステンプラグを形成するとともに、第２のコンタクトホールの底部にシリコン基板の表面を露出させ、第２のコンタクトホール内に、露出されたシリコン基板表面に導通するアルミニウムまたはアルミニウム合金からなるアノード電極を形成するようにしたものである。
【００１２】
しかし、特許文献１の手法では、第２のコンタクトホールの底部を露出させるのに充分なエッチバック量を確保しようとすると、第１のコンタクトホール部分のタングステンプラグの上部がエッチングされ、埋め込み性が劣化する。また、電極をＳｉを含まないアルミニウムもしくはアルミニウム合金で形成した場合の、スパイク発生による初期歩留り低下の問題については考慮されていない。
【００１３】
特許文献２には、ＭＯＳＦＥＴをヒューズ素子として利用し、ドレイン領域とソース領域との間に耐圧以上のプログラミング電圧を印加して、電極材料として形成したチタン・シリサイドを流動させ、ドレイン領域とソース領域との間をつなぐ導電性フィラメントを形成する方法が開示されている。
【００１４】
しかし、タングステンプラグをコンタクトホールに埋め込んだ場合の問題については考慮されていない。
【００１５】
【特許文献１】
特開２０００−３４０７５０号公報
【特許文献２】
特許第３２０４４５４号公報
【００１６】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、通常の素子に対するコンタクトホールにはタングステンプラグを埋め込みながら、ヒューズ素子の破壊短絡後の抵抗を充分に低くすることができ、かつ、高い初期歩留りを得ることができる半導体装置およびその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明は、接合への流動性金属の侵入によってプログラム可能な第１の素子に第１の電極を接続する第１のコンタクトが形成された半導体装置の製造方法であって、
前記第１の素子が形成された半導体基板上に上面を有する絶縁膜を形成し、
前記絶縁膜を、前記第１のコンタクトを形成する領域の周辺部において選択的に除去して第１のコンタクト孔を開口するとともに、中央部において、上端が前記上面よりも低い柱状に残して絶縁領域を形成し、
前記絶縁領域が形成された第１のコンタクト孔内に前記流動性金属を主成分とする膜を堆積することにより、該流動性金属を主成分とする膜からなる前記第１の電極が、該第１のコンタクト孔の底面の周辺部において前記第１の素子に接触する、前記第１のコンタクトを形成することを特徴とする半導体装置の製造方法を提供するものである。
【００１８】
ここで、前記上端が前記上面よりも低い絶縁領域の形成を、前記第１のコンタクト孔の開口において、前記絶縁膜を、前記第１のコンタクトを形成する領域の中央部において柱状に残し、
その後、前記第１のコンタクトを形成する領域に開口部を有するマスクを用いて前記絶縁膜を等方的にエッチングすることにより、前記柱状に残した絶縁膜の上部を除去することによって行うのが好ましい。
【００１９】
また、前記第１のコンタクトに加えて、第２の素子に第２の電極を接続する第２のコンタクトが形成された半導体装置の製造方法であって、
前記半導体基板に、前記第１の素子に加えて前記第２の素子が形成されており、
前記第１のコンタクト孔の開口に加えて、前記第２の素子に前記第２の電極を接続する第２のコンタクトを形成する領域において前記絶縁膜を除去して第２のコンタクト孔を開口し、
前記開口した第１および第２のコンタクト孔を埋め込む高融点金属からなるプラグを形成し、
その後、前記第１のコンタクトを形成する領域に開口部を有するマスクを用いて、前記第１のコンタクト孔を埋め込むプラグを除去するとともに、前記絶縁膜の等方的なエッチングを行うのが好ましい。
【００２０】
また、前記第１のコンタクト孔内に、前記流動性金属からなる膜を、該第１のコンタクト孔の側壁と前記絶縁領域とによって囲まれた空間においてボイドが形成され、かつ、前記絶縁領域の上端より高い部分においてはボイドが形成されないように堆積することによって、前記第１のコンタクトを形成するのが好ましい。
【００２１】
また、本発明は、接合への流動性金属の侵入によってプログラム可能な第１の素子、および第２の素子が形成された半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜に開口されたコンタクト孔であって、該コンタクト孔の上端よりも低い高さを有する柱状の絶縁領域を中央部に有する第１のコンタクト孔の、底面の周辺部において、前記流動性金属を主成分とする膜からなる第１の電極が接触する第１のコンタクトと、
前記絶縁膜に開口された第２のコンタクト孔に埋め込まれた高融点金属からなるプラグを介して、前記第２の素子に第２の電極が接続された第２のコンタクトとを有することを特徴とする半導体装置を提供する。
【００２２】
ここで、前記第１のコンタクト孔の周囲、および前記柱状の絶縁領域の頭部にテーパーが形成されているのが好ましい。
【００２３】
また、前記第１のコンタクト孔の柱状の絶縁領域が、該第１のコンタクト孔の少なくとも１つの側壁に接続されているのが好ましい。
【００２４】
また、前記流動性金属を主成分とする膜が、実質的にシリコンを含まないアルミニウムもしくはアルミニウム合金膜であるのが好ましい。
【００２５】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置およびその製造方法を詳細に説明する。
【００２６】
図１は、本発明の半導体装置の一実施形態のレイアウト断面概略図である。同図に示す半導体装置１０において、右側は、通常の半導体素子として用いられるＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１２であり、左側は、ヒューズ素子として用いられるＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１４である。なお、ＰＭＯＳ１２は、ヒューズ用のＮＭＯＳ１２以外の半導体素子の一例として示したものである。
【００２７】
半導体基板１６の表面上には、ＰＭＯＳ１２用およびＮＭＯＳ１４用の各素子形成領域が、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって形成されたフィールド絶縁膜１８によって互いに素子分離されて、配置されている。
【００２８】
ヒューズ素子として用いられるＮＭＯＳ１４は、Ｐ型半導体基板１６の表面層内の、もしくは、半導体基板表面層内に形成されたＰウェル領域内の素子形成領域に、チャネル領域２０を挟んでソース・ドレイン領域（Ｎ＋ 型拡散領域）２２が形成されている。また、チャネル領域２０の上には、ゲート酸化膜２４を介してゲート電極２６が形成されている。
【００２９】
半導体基板１６の素子形成領域が配置された表面の上全面には層間絶縁膜３８が形成され、この層間絶縁膜３８の、ＮＭＯＳ１４のソース・ドレイン領域２２に対応する個所にはコンタクトホール（コンタクト孔）４０が開口されている。コンタクトホール４０の中央部には、このコンタクトホール４０の上端（層間絶縁膜３８の上面）よりも高さの低い柱状の絶縁領域４１が形成されている。また、コンタクトホール４０の周囲、および柱状の絶縁領域４１の頭部にはテーパーが形成されている。
【００３０】
また、層間絶縁膜３８の上の所定箇所にはバリアメタル層４４が形成されている。そして、コンタクトホール４０の内部および層間絶縁膜３８上のバリアメタル層４４の上にはＡｌＣｕ膜からなる電極５８が形成されている。電極５８は、コンタクトホール４０内部の底部においてソース・ドレイン領域２２に接触することによって、ＮＭＯＳ１４に接続されている。しかし、コンタクトホール４０の中央部には、絶縁領域４１が存在するため、電極５８とソース・ドレイン領域２２との接触は、この絶縁領域４１が存在しない周辺部の、コンタクトホール４０全体の面積に比較して遙かに小さな面積の領域においてのみ行われている。また、コンタクトホール４０の底部は、柱状の絶縁領域４１の存在によって、開口のアスペクト比（高さと幅との比）がきわめて大きくなっている。このため、図１に示すように、コンタクトホール４０内部の絶縁領域４１が形成されていない領域の底部には、電極材料が存在しないボイド（電極材料がカバレージ不良の状態）５９が形成されている。
【００３１】
一方、コンタクトホール４０の上部は、柱状の絶縁領域の高さがコンタクトホールの上端に比較して低くなっている上、周囲および柱状絶縁領域４１の頭部にテーパーが形成されている。このため、電極５８を形成するＡｌＣｕ膜が、良好な被覆性を持って形成されている。すなわちコンタクトホール４０の上部には、電極材料であるＡｌＣｕが大量に存在する。
【００３２】
ＮＭＯＳ１４は、逆方向バイアスを印加してプログラムを行う以前の初期状態では、ゲート電極をソース領域と同電位にして、ドレイン−ソース間の抵抗を測定すると、ＧΩレベルの極めて高い抵抗を示し、非導通状態にある。このＮＭＯＳ１４のプログラムを行う際には、必要ならばゲート電極に適切な電圧を与えた状態で、ソース領域に対して正の高電圧をドレイン領域に印加し、ドレイン領域とチャネル領域との間の接合を逆バイアスして降伏させる。従って、従来の技術の説明の部分で述べたツェナーザップダイオードの場合と対応させれば、ドレイン電極がカソード電極であり、ソース電極がアノード電極である。
【００３３】
上記の逆バイアスによる降伏によって、ＮＭＯＳ１４のドレイン領域からソース領域に向けて大きな逆方向電流が流れる。この逆方向電流によって発生する電子流からの力を受けて、ソース電極の流動性金属、本実施形態の場合にはＡｌが流動し、ソース領域２２側から半導体領域内に侵入し、ソース領域２２、チャネル領域２０を通過して、ドレイン領域２２とチャネル領域２０との間の接合に侵入する。この侵入した流動性金属と接合部分のシリコンとが反応して、接合の恒久的な破壊が行われる。これによって、ＮＭＯＳ１４は、接合が短絡破壊され、非導通状態から導通状態へプログラムされる。また、さらに電圧印加を継続することにより、流動性金属とシリコンとが反応して形成された導電性のフィラメントが、ソース電極とドレイン電極との間を短絡する状態になり、極めて低い抵抗を有する導通状態に至る。
【００３４】
図１に示されたように、本実施形態の半導体装置１０においては、Ｓｉを含まないＡｌ合金からなる電極５８を、ＮＭＯＳ１４を構成する半導体領域であるソース・ドレイン領域２２に接触させている。この、Ｓｉを含まないＡｌ合金と半導体領域との接触部において、電極形成後の製造過程において行われる熱工程時に、接触面直下の半導体領域中にＡｌが侵入してスパイクが発生し、初期不良の原因になる可能性がある。このようなスパイクの発生は、電極と半導体領域との間の接触面積を小さくすることによって抑制することが可能である。しかし、単純にコンタクトホール４０の寸法を小さくすることによって接触面積を小さくしたのでは、コンタクトホール４０内のＡｌＣｕ量が減少する。その結果、逆方向バイアスを印加して短絡破壊する際にＡｌが流動することにより、コンタクトホール内で断線が発生したり、もしくは、ヒューズ素子に対して十分な量のＡｌ（流動性金属）を供給することができず、フィラメントの成長が不十分になって、短絡破壊後のヒューズ素子の抵抗を十分に低くすることができない、等の問題が発生する。
【００３５】
図１に示された本実施形態の半導体装置１０では、コンタクトホール４０内に設けた柱状の絶縁領域４１によって接触面積を縮小し、スパイク発生を防止する。これとともに、この柱状の絶縁領域４１の高さを低くし、かつその頭部、およびコンタクトホール４０の周囲にテーパーを形成することにより、コンタクトホール４０上部でのＡｌＣｕの量を増大させ、短絡破壊の際の断線の発生を防止し、ヒューズ素子の十分な低抵抗化を可能にする。
【００３６】
さらに、図１に示された本実施形態の半導体装置１０では、柱状の絶縁領域４１が形成されたコンタクトホール４０の底部にボイドが形成されている。このボイドの存在により、電極５８とソース・ドレイン領域２２とが接触する界面近傍に存在するＡｌの量が減少し、スパイク発生がさらに抑制される。ただし、絶縁領域４１による接触面積の制限のみによってスパイク発生が抑制でき、所要の初期歩留りが確保できるのであれば、ボイドの形成は必須ではない。なお、製造工程終了後の状態においてボイドが存在していたとしても、逆バイアスを印加して短絡破壊を行う際に、コンタクトホール４０の上部の、大量にＡｌＣｕが存在する部分からＡｌ（流動性金属）が供給されるため、フィラメントの形成が不十分になることはない。
【００３７】
一方、通常の半導体素子として用いられるＰＭＯＳ１２は、Ｐ型シリコン基板１６の表面層内に形成されたＮウェル領域２８内の素子形成領域に、チャネル領域３０を挟んでソース・ドレイン領域（Ｐ＋ 型拡散領域）３２が形成されている。同様に、チャネル領域３０の上には、ゲート酸化膜３４を介してゲート電極３６が形成されている。
【００３８】
半導体基板１６の表面上全面に形成された層間絶縁膜３８の、ＰＭＯＳ１２のソース・ドレイン領域３２に対応する箇所にはコンタクトホール４２が開口されている。コンタクトホール４２の内部および層間絶縁膜３８の上の所定箇所にはバリアメタル層４４が形成され、バリアメタル層４４が形成されたコンタクトホール４２の内部には高融点金属からなるプラグ４８が埋め込まれている。また、コンタクトホール４２に埋め込まれたプラグ４８上およびバリアメタル層４４の上には、ＡｌＣｕ膜からなる電極５８が形成され、プラグ４８を介してＰＭＯＳ１２のソース・ドレイン領域３２に接続されている。
【００３９】
次に、図２および図３に示す工程図を参照しながら、本発明の半導体装置の製造方法を説明する。
【００４０】
図２（ａ）に示すレイアウト断面概略図において、右側は、通常の半導体素子として用いられるＰＭＯＳ１２が形成される素子形成領域であり、左側は、ツェナーザップ型のヒューズ素子として用いられるＮＭＯＳ１４が形成される素子形成領域である。Ｐ型のシリコン基板１６の表面層において、ＰＭＯＳ１２用およびＮＭＯＳ１４用の各素子形成領域はＬＯＣＯＳ酸化膜１８によって素子分離されている。
【００４１】
ヒューズ素子であるＮＭＯＳ１４用の素子形成領域には、チャネル領域２０を挟んでソース・ドレイン領域（Ｎ＋ 型拡散領域）２２が形成されている。ソース・ドレイン領域２２は、Ｐ（リン）、Ａｓ（ヒ素）等のＮ型不純物をイオン注入することによって形成される。チャネル領域２０の上には、ゲート酸化膜２４を介してゲート電極２６が形成されている。ゲート電極２６はポリシリコンによって形成され、ソース・ドレイン領域２２と共にＮＭＯＳ１４を構成する。
【００４２】
ＰＭＯＳ１２用の素子形成領域には、チャネル領域３０を挟んでソース・ドレイン領域（Ｐ＋ 型拡散領域）３２が形成されている。同様に、チャネル領域３０の上には、ゲート酸化膜３４を介してゲート電極３６が形成されている。ここまでは、通常のＣＭＯＳ型半導体集積回路製造プロセスを用いて製造される。
【００４３】
次に、図２（ｂ）に示すように、ＢＰＳＧ（ホウ素リンケイ酸ガラス）／ＮＳＧ（ノンドープトケイ酸ガラス）膜等のシリコン酸化膜をシリコン基板１６表面上の全面に１．２μｍ程度の膜厚に堆積し、層間絶縁膜３８を形成する。なお、公知の酸化膜ＣＭＰ法や熱リフロー法により、絶縁膜３８の表面を平坦化処理しておくのが好ましい。
【００４４】
続いて、公知のリソグラフィー技術、エッチング技術を用いて、ヒューズ素子であるＮＭＯＳ１４用の第１のコンタクトホール４０およびヒューズ素子以外の半導体素子であるＰＭＯＳ１２用の第２のコンタクトホール４２を層間絶縁膜３８の対応する個所に開口する。この時、図２（ｂ）に示すように、ヒューズ素子であるＮＭＯＳ１４用の第１のコンタクトホール４０の中央部には層間絶縁膜３８を柱状に残して絶縁領域４１を形成する。
【００４５】
第１および第２のコンタクトホール４０，４２の開口後、図２（ｃ）に示すように、シリコン基板１６の表面上全面に、例えば１５ｎｍの膜厚のＴｉ膜と１５０ｎｍの膜厚のＴｉＮ膜とをこの順番にスパッタ成膜して、層間絶縁膜３８の全面上と第１および第２のコンタクトホール４０，４２の内壁にバリアメタル層４４を形成する。続いて、ＷＦ６ −Ｈ２ 系の反応ガスを用いたＣＶＤ法により、タングステン膜４６を約６００〜８００ｎｍの膜厚で成膜し、第１および第２のコンタクトホール４０，４２の内部を含むバリアメタル層４４上の全面に堆積する。
【００４６】
続いて、図２（ｄ）に示すように、メタルＣＭＰ法により、層間絶縁膜３８表面上のタングステン膜４６を研磨除去する。この時、公知のエンドポイント検出機能を用いてバリアメタル層４４を選択的に残す。これにより、第１および第２のコンタクトホール４０，４２内にタングステンプラグ４８が形成される。
【００４７】
続いて、シリコン基板１６表面上の全面にフォトレジスト膜を形成し、パターニングを行って、第１のコンタクトホール４０の表面が露出するようにレジストパターン５０を形成する。この時、第１のコンタクトホール４０の部分を除く、第２のコンタクトホール４２上の部分を含む全面がレジストパターン５０で覆われる。
【００４８】
続いて、Ｈ２ Ｏ２ （過酸化水素水）およびＢＨＦ（バッファードフッ酸）を利用して等方的なエッチングを行い、第１のコンタクトホール４０内部からタングステンプラグ４８およびバリアメタル層４４を選択的に除去する。同時に、第１のコンタクトホール４０の側壁を等方的にエッチングしてテーパーを形成するとともに、柱状の絶縁領域４１の頭部を等方的にエッチングし、その高さを低くするとともに、頭部にテーパーを形成する。
【００４９】
続いて、図３（ｆ）に示すように、フォトレジスト膜５０の剥離後、ＡｌＣｕ合金膜をスパッタ成膜し、公知のパターニングプロセスを経て電極５８を形成する。この時、バリアメタル層４４も同時にパターニングされ、層間絶縁膜３８表面上においては、ＡｌＣｕ膜５８と層間絶縁膜４４とが積層された配線が形成される。図示されたように、第１のコンタクトホール４０の上部ではＡｌＣｕ膜が良好な被覆性で形成される。一方、第１のコンタクトホール４０の底部において、絶縁領域４１が形成されていない領域では、そのアスペクト比が高いため、配線材料が存在しない領域であるボイド５９が形成される。
【００５０】
このように、絶縁領域４１により第１のコンタクトホール４０内における電極５８と半導体領域（ソース・ドレイン領域２２）との接触面積を制限することによって、ヒューズ素子の初期歩留りを大幅に改善することができる。また、第１のコンタクトホール４０の上部はテーパーが形成されたラウンド形状の開口となるため、ＡｌＣｕを高い被覆率で充分に成膜することができ、Ａｌフィラメント形成用のＡｌの供給源には事欠かない状態となる。
【００５１】
次に、図４を参照して、第１のコンタクトホール４０についてさらに説明する。図４（ａ）、（ｂ）、（ｃ）はそれぞれゲート電極２６の両側に２つの第１のコンタクトホール４０の底面の形状を模式的に示した平面図である。いずれの場合も、コンタクトホール４０の周囲部の、影をつけて示した部分が、ソース・ドレイン領域２２の表面が露出された部分であり、それ以外の部分に絶縁領域４１が形成される。
【００５２】
以下の説明では、図４（ａ）に示すように、第１のコンタクトホール４０の底部のサイズをそれぞれＸ０，Ｙ０とし、ソース側の絶縁領域４１の底部のサイズをそれぞれＸａ，Ｙａ、ドレイン側の絶縁領域４１の底部のサイズをそれぞれＸｃ，Ｙｃとする。また、ソース側の絶縁領域４１の底部の面積をＳａ＝Ｘａ×Ｙａとし、ドレイン側の絶縁領域４１の底部の面積をＳｃ＝Ｘｃ×Ｙｃとする。
【００５３】
ここで、第１のコンタクトホール４０の底部のサイズＸ０，Ｙ０は、Ｘ０＝Ｙ０＝０．２５〜２．０μｍであるのが好ましい。また、第１のコンタクトホール４０の底部において、絶縁領域４１が存在しない領域、すなわち電極５８と半導体基板１６内に形成されたソース・ドレイン領域２２とが接触する領域は、１−Ｓａ／Ｓ０＝１−Ｓｃ／Ｓ０＝０．２０〜０．５０の範囲内とするのが好ましい。
【００５４】
このように、電極５８と半導体基板１６内部に形成されたソース・ドレイン領域２２とが接触する面積を、第１のコンタクトホール４０の底部の面積よりも小さくすることにより、破壊に要する電流密度を局所的に高め、ヒューズ素子の破壊特性を向上させることができる。また、電極５８と半導体基板１６内に形成されたソース・ドレイン領域２２とが接触する領域を上記範囲内に制限することによって、半導体基板１６に対する配線材料のスパイクの発生を抑制できる。
【００５５】
また、第１のコンタクトホール４０の高さ（層間絶縁膜３８の厚さ）をＨ０とすると、絶縁領域４１の先端の高さＨａは、Ｈａ≦（２／３）×Ｈ０の関係を満足するのが好ましい。
【００５６】
ここで、絶縁領域４１は、第１のコンタクトホール４０の中央部に層間絶縁膜３８から分離して形成することに限定されるわけではない。例えば、図４（ｂ）に示す例は、絶縁領域４１を１つの辺で延長して層間絶縁膜３８と接続させたものである。また、図４（ｃ）に示す例は、絶縁領域４１を２つの辺で延長して層間絶縁膜３８と接続させたものである。絶縁領域４１の配置は、図示例のものに限定されず、第１のコンタクトホール４０の内部にどのように配置してもよい。
【００５７】
前記図２（ｂ）において第１のコンタクトホール４０を形成するために使用する図示しないレジストパターンの、絶縁領域４１を形成するための部分は、きわめて小さな寸法になり、剥離しやすくなる。この部分のレジストパターンを孤立させず、少なくとも１つの辺において、コンタクトホール４０の外側を覆うレジストパターンと接続することにより、剥離を防ぐことができる。このようなレジストパターンを利用して加工を行うことにより、図４（ｂ）、（ｃ）に模式的に示すような形状のコンタクトホール４０が形成される。
【００５８】
以上説明した実施形態では、第１のコンタクトホール４０内に埋め込んだタングステンプラグ４８およびバリアメタル層４４を、Ｈ２ Ｏ２ およびＢＨＦを利用してウエットエッチングすることによって除去したが、例えばＳＦ６ ガスを含む雰囲気を利用したプラズマエッチングによって除去することも可能である。第１のコンタクトホール４０の周囲の層間絶縁膜３８および絶縁領域４１の頭部のテーパーエッチングも、例えばＣＦ４ ガスを含む雰囲気を利用したプラズマエッチングによって実施することも可能である。
【００５９】
上記の実施形態では、第１のコンタクトホール４０および第２のコンタクトホール４２の両方を開口し、その両方にバリアメタル層４４およびタングステンプラグ４８を埋め込んでから、第１のコンタクトホール４０に埋め込んだタングステンプラグ４８およびバリアメタル層４４を除去した。しかし、最初に、第２のコンタクトホール４２のみを開口し、バリアメタル層４４およびタングステンプラグ４８を埋め込んでから、第１のコンタクトホール開口のためのレジストパターンを形成し、ウエットもしくはドライによる等方性エッチングと、異方性エッチングとによって、絶縁領域４１を有するとともに上部にテーパーを有する第１のコンタクトホール４０を形成することも可能である。この場合には、絶縁領域４１に対応する部分のレジストパターンが等方性エッチング時にはがれることを防止するため、少なくとも１つの辺においてコンタクトホール４０の外側を覆うレジストパターンと接続しておくことが好ましい。
【００６０】
また、本発明の半導体装置では、シリコン基板に限らず、従来公知の半導体基板を用いることができる。また、高抵抗状態と導通状態をプログラム可能なヒューズ素子は、上記実施形態のように、ＮＭＯＳやＰＭＯＳ等のＭＯＳＦＥＴで構成してもよいし、ダイオードで構成してもよい。すなわち、ヒューズ素子は電極からの流動性金属の侵入によって短絡破壊できるＰＮ接合を有する素子であればよく、例えば半導体基板上の絶縁膜上のポリシリコン層に形成されたダイオード等でヒューズ素子を構成してもよい。また、ヒューズ素子の他にどのような半導体素子が同一半導体基板上に形成されていてもよい。
【００６１】
また、コンタクトホールの内部に埋め込まれるプラグはタングステンプラグに限定されず、従来公知の高融点金属のプラグを利用可能である。また、このプラグは、上記実施形態のように、コンタクトホール内部および層間絶縁膜上に高融点金属の膜を堆積し、層間絶縁膜上に堆積された部分をＣＭＰ法によって研磨除去して形成するのが好ましいが、プラズマエッチングによってエッチバックして形成するなど、他の公知の手法で形成してもよい。
【００６２】
また、電極材料は、ＡｌＣｕに限定されるわけではなく、流動性金属としてアルミニウムを利用する場合であっても、純Ａｌおよびその他様々なＡｌ合金の膜を利用して形成することができる。しかし、前記のように配線の信頼性を高めるためには、Ｓｉを全く含まない、もしくは、含むとしても含有量が低く、微細配線内でＳｉノジュールを発生することのないという意味で実施的に含まないと見なせる範囲のアルミニウムもしくはアルミニウム合金膜で形成することが好ましい。流動性金属としては、アルミニウム以外にも、例えば特許文献２に開示されたように、チタンなどのシリサイドを形成する金属や、金、銅、銀などを利用することができる。
【００６３】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体装置およびその製造方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００６４】
【発明の効果】
以上詳細に説明した様に、本発明によれば、ヒューズ素子用の第１のコンタクトホールの底部において、半導体基板が露出される面積を制限することにより、ヒューズ素子を破壊短絡する前の初期歩留りを大幅に改善することができる。また、第１のコンタクトホールの上部では、テーパーが形成されたラウンド形状の開口となるため、電極材料を充分に成膜することができ、フィラメント形成用の材料の供給源には事欠かない状態とすることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施形態のレイアウト断面概略図である。
【図２】（ａ）、（ｂ）、（ｃ）および（ｄ）は、本発明の半導体装置の製造方法の各工程を説明する一実施形態のレイアウト断面概念図である。
【図３】（ｅ）および（ｆ）は、図２（ｄ）に続く本発明の半導体装置の製造方法の各工程を説明するレイアウト断面概念図である。
【図４】（ａ）、（ｂ）および（ｃ）は、第１のコンタクトホールの形状を表す一実施形態の上面概念図である。
【図５】抵抗値を調整するトリミング回路の一例の概略図である。
【符号の説明】
１０ 半導体装置
１２ Ｐ型ＭＯＳトランジスタ
１４ Ｎ型ＭＯＳトランジスタ
１６ 半導体基板（シリコン基板）
１８ ＬＯＣＯＳ酸化膜
２０，３０ チャネル領域
２２，３２ ソース・ドレイン領域
２４，３４ ゲート酸化膜
２６，３６ ゲート電極
３８ 層間絶縁膜
４０，４２ コンタクトホール
４１ 絶縁領域
４４ バリアメタル層
４６ タングステン膜
４８ タングステンプラグ
５０ レジストパターン
５８ 電極
５９ ボイド
６０ トリミング回路
Ｒ１〜Ｒｎ 抵抗素子
Ｄ１〜Ｄｎ ツェナーザップダイオード
Ｐ１〜Ｐｎ＋１ パッド
Claims (6)
- 接合への流動性金属の侵入によってプログラム可能な第１の素子に第１の電極を接続する第１のコンタクトが形成された半導体装置の製造方法であって、
前記第１の素子が形成された半導体基板上に上面を有する絶縁膜を形成し、
前記絶縁膜を、前記第１のコンタクトを形成する領域の周辺部において選択的に除去して第１のコンタクト孔を開口するとともに、中央部において、上端が前記上面よりも低い柱状に残して絶縁領域を形成し、
前記絶縁領域が形成された第１のコンタクト孔内に前記流動性金属を主成分とする膜を堆積することにより、該流動性金属を主成分とする膜からなる前記第１の電極が、該第１のコンタクト孔の底面の周辺部において前記第１の素子に接触する、前記第１のコンタクトを形成することを特徴とする半導体装置の製造方法。 - 前記上端が前記上面よりも低い絶縁領域の形成を、前記第１のコンタクト孔の開口において、前記絶縁膜を、前記第１のコンタクトを形成する領域の中央部において柱状に残し、
その後、前記第１のコンタクトを形成する領域に開口部を有するマスクを用いて前記絶縁膜を等方的にエッチングすることにより、前記柱状に残した絶縁膜の上部を除去することによって行うことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第１のコンタクトに加えて、第２の素子に第２の電極を接続する第２のコンタクトが形成された半導体装置の製造方法であって、
前記半導体基板に、前記第１の素子に加えて前記第２の素子が形成されており、
前記第１のコンタクト孔の開口に加えて、前記第２の素子に前記第２の電極を接続する第２のコンタクトを形成する領域において前記絶縁膜を除去して第２のコンタクト孔を開口し、
前記開口した第１および第２のコンタクト孔を埋め込む高融点金属からなるプラグを形成し、
その後、前記第１のコンタクトを形成する領域に開口部を有するマスクを用いて、前記第１のコンタクト孔を埋め込むプラグを除去するとともに、前記絶縁膜の等方的なエッチングを行うことを特徴とする請求項２に記載の半導体装置の製造方法。 - 接合への流動性金属の侵入によってプログラム可能な第１の素子、および第２の素子が形成された半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜に開口されたコンタクト孔であって、該コンタクト孔の上端よりも低い高さを有する柱状の絶縁領域を中央部に有する第１のコンタクト孔の、底面の周辺部において、前記流動性金属を主成分とする膜からなる第１の電極が接触する第１のコンタクトと、
前記絶縁膜に開口された第２のコンタクト孔に埋め込まれた高融点金属からなるプラグを介して、前記第２の素子に第２の電極が接続された第２のコンタクトとを有することを特徴とする半導体装置。 - 前記第１のコンタクト孔の周囲、および前記柱状の絶縁領域の頭部にテーパーが形成されていることを特徴とする請求項４に記載の半導体装置。
- 前記第１のコンタクト孔の柱状の絶縁領域が、該第１のコンタクト孔の少なくとも１つの側壁に接続されていることを特徴とする請求項４または５に記載の半導体装置。
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|---|---|---|---|---|
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Families Citing this family (7)
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Family Cites Families (4)
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| US6335228B1 (en) * | 1999-12-30 | 2002-01-01 | Infineon Technologies North America Corp. | Method for making an anti-fuse |
| JP2002203901A (ja) * | 2000-12-27 | 2002-07-19 | Toshiba Microelectronics Corp | フューズ回路 |
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- 2004-01-23 US US10/762,474 patent/US20040150054A1/en not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173468A (ja) * | 2004-12-17 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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