JP2004221306A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】高抵抗で、温度係数が小さく、しかもシート抵抗のウエハー面内均一性に優れた抵抗素子を得る。
【解決手段】半導体基板１上にフィールド酸化膜２を形成し、このフィールド酸化膜２上に、ノンドープのシリコン膜３をＬＰＣＶＤ法により形成する。シリコン膜３は、アモルファスシリコン膜又はポリシリコン膜である。このシリコン膜３にＢＦ２＋をイオン注入する。そして、このイオン注入前又はイオン注入後に、６５０℃〜７５０℃という低温のＮ２アニールを行う。
【選択図】 図２
【解決手段】半導体基板１上にフィールド酸化膜２を形成し、このフィールド酸化膜２上に、ノンドープのシリコン膜３をＬＰＣＶＤ法により形成する。シリコン膜３は、アモルファスシリコン膜又はポリシリコン膜である。このシリコン膜３にＢＦ２＋をイオン注入する。そして、このイオン注入前又はイオン注入後に、６５０℃〜７５０℃という低温のＮ２アニールを行う。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にシリコン膜からなる温度係数の小さい抵抗素子を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来より、各種のＬＳＩ回路、例えば差動アンプや基準電圧発生回路等を構成するための抵抗素子として、半導体基板上に形成されたポリシリコン抵抗素子が用いられている。高精度のＬＳＩ回路を実現するためには、ポリシコン抵抗素子の温度係数を小さくすることが要求される。
【０００３】
そこで、以下の特許文献１、２に記載されているように、係るポリシリコン抵抗素子を作製するに際して、ノンドープのポリシリコンにイオン注入するときの不純物のドーズ量を調整して、その温度係数を小さくする技術が知られている。
【０００４】
【特許文献１】
特開２００１−１９６５４１号公報
【０００５】
【特許文献２】
特開平４−２８４６６６号公報
【０００６】
【発明が解決しようとする課題】
不純物のドーズ量を調整してその温度係数を小さくする場合、一般にはそのドーズ量をかなり増加させるため、ポリシリコン抵抗素子のシート抵抗Ｒｓが小さくなってしまう。そのため、高抵抗値のポリシリコン抵抗素子を得るためには、そのパターン面積が大きくなってしまい、コストアップを招いていた。
【０００７】
【課題を解決するための手段】
そこで、本発明は、半導体基板上に絶縁膜を形成し、この絶縁膜上にノンドープのシリコン膜を形成し、このシリコン膜にＰ型不純物をイオン注入する。そして、このイオン注入前又はイオン注入後に、６５０℃〜７５０℃という低温の窒素雰囲気中でアニールを行うようにした。
【０００８】
【発明の実施の形態】
次に、本発明の実施形態に係る半導体装置の製造方法について、図面を参照しながら詳細に説明する。まず、図１に示すように、シリコン基板等の半導体基板１上に、フィールド酸化膜２を形成する。フィールド酸化膜２は例えば、ＬＯＣＯＳ法等の熱酸化により形成する。そして、このフィールド酸化膜２上にノンドープのシリコン膜３をＬＰＣＶＤ法により形成する。シリコン膜３は、アモルファスシリコン膜又はポリシリコン膜である。アモルファスシリコン膜の成膜温度は５００℃〜５５０℃、ポリシリコン膜の成膜温度はこれより高温で、６１０℃前後である。
【０００９】
この後、図２に示すようにＰ型不純物、例えばボロン（Ｂ＋）や２弗化ボロン（ＢＦ２＋）をシリコン膜３中にイオン注入する。このイオン注入の前又は後に、シリコン膜３を露出した状態で、Ｎ２アニールを行う。若しくはＮ２アニールを含め、シリコン酸化膜３を露出した状態でのアニールを行わない。このイオン注入条件、アニール条件については後述する。
【００１０】
次に、図３に示すように、シリコン膜３上の抵抗素子形成領域上にフォトレジスト膜４を形成する。そして、このフォトレジスト膜４をマスクとしてシリコン膜３をドライエッチングし、シリコン抵抗膜５（アモルファスシリコン抵抗膜、又はポリシリコン抵抗膜）を形成する。
【００１１】
次に、図４に示すように、シリコン抵抗膜５上に絶縁膜を形成する。この絶縁膜は、例えばＴＥＯＳ膜６及びＢＰＳＧ膜７の積層膜である。
【００１２】
次に、図５に示すように、シリコン抵抗膜５上のＴＥＯＳ膜６及びＢＰＳＧ膜７にコンタクトホールを形成し、アルミニウム電極等の電圧印加用の電極８を形成する。ここで、コンタクトホール形成後、電極８形成前にＨ２アニールを行う。
このＨ２アニールは界面準位を低減するための熱処理で、フォーミングガスとしてＨ２を用いている。Ｈ２濃度は、４％〜１２％、温度は４００℃から４５０℃、処理時間は６０分〜１００分である。図６は抵抗素子の平面図である。図５は、図６のＸ−Ｘ線に沿った断面図となっている。
【００１３】
次に、上述のプロセスフローに従った実験結果（実験ＮＯ．１〜ＮＯ．１３）について図７を参照しながら説明する。図７において、「イオン注入条件」は、上記Ｐ型不純物のイオン注入に対応するものである。本実験ではＮＯ．１〜ＮＯ．１２でイオン種として二弗化ボロン（ＢＦ２＋）を用い、ＮＯ．１３でリン（Ｐ＋）を用いている。また、「Ｒｓ」はシリコン抵抗膜５のシート抵抗（Ω／□）である。「Ｒｓ変動」は温度が２５℃〜８５℃に変化した場合のＲｓの変動率（％）、「ＴＣＲ１」は「Ｒｓ変動」から求めたシリコン抵抗膜５の温度係数（ｐｐｍ／℃）である。
「ＷＦ ｕｎｉ．」はＲｓのウエハー面内均一性を示し、次の式で求めた量である。ＷＦ ｕｎｉ．＝１００×（ｍａｘ−ｍｉｎ）／Ｘａｖ（％）
ここで、ｍａｘはウエハー内のＲｓの最大値、ｍｉｎはウエハー内のＲｓの最小値、Ｘａｖは、ウエハー内のＲｓの平均値である。サンプル数は３８で、ウエハー内の３８ショットから選ばれた。
【００１４】
実験ＮＯ．１〜ＮＯ．５はシリコン膜３として、アモルファスシリコン膜（α−Ｓｉ膜）が選ばれた。また、実験ＮＯ．６〜ＮＯ．１３はシリコン膜３として、ポリシリコン膜（Ｐｏｌｙ−Ｓｉ膜）が選ばれた。その膜厚は、ＮＯ．１〜ＮＯ．１３に共通の１５０ｎｍとした。また、図７に示した実験条件以外のプロセス条件は、同一とした。ＴＥＯＳ膜６の膜厚は２００ｎｍ、ＢＰＳＧ膜７の膜厚は１０００ｎｍ、ＢＰＳＧ膜７のフローは８５０℃で行った。
【００１５】
ここで、ＬＳＩ回路に用いる抵抗素子特性の判定基準を、Ｒｓが６００Ω／□以上、Ｒｓ変動が３％以下、温度係数ＴＣＲ１が６００ｐｐｍ／℃以下、Ｒｓのが±３％以下、とする。
【００１６】
上記実験結果の中、この判定基準を満たすものは、実験ＮＯ．１，２，４，５，６，７，９，１０となる。ＢＦ２＋イオン注入後に９００℃という高温のＮ２アニールを行うと（実験ＮＯ．３，８）、Ｒｓは高くできるが、Ｒｓ変動、温度係数ＴＣＲ１が大きくなってしまい、ウエハー面内均一性ＷＦ ｕｎｉ．も悪化して判定基準を満たさない。
【００１７】
これに対して、ＢＦ２＋イオン注入後に、７００℃という低温のＮ２アニールを行ったもの（実験ＮＯ．１，２，６，７）、ＢＦ２＋イオン注入前に、７００℃という低温のＮ２アニールを行ったもの（実験ＮＯ．５，１０）については、良好な結果を示した。また、Ｎ２アニールを行わないもの（実験ＮＯ．４，９）については、上記低温のＮ２アニールを行ったものには劣るが判定基準を満たす特性を示した。
【００１８】
これは、シリコン膜３を露出した状態で、９００℃という高温のＮ２アニールを行うと、シリコン膜３中に注入されたＢＦ２＋のアウトディフュージョンがウエハー面内で不均一に起こるため、ウエハー面内均一性ＷＦ ｕｎｉが悪くなり、温度係数ＴＣＲ１にも悪影響を及ぼすものと考えられる。これに対して、７００℃前後の低温のＮ２アニールを行うと、ＢＦ２＋のアウトディフュージョンが均一になり、適度のアニール効果が得られることから、良好な特性が得られると考えられる。この低温Ｎ２アニールは、９００℃より相当低ければよく、好ましくは６５０℃〜７５０℃と考えられる。
【００１９】
また、７００℃のＮ２アニールは、ＢＦ２＋のイオン注入後に行う方が、ＢＦ２＋のイオン注入前にする場合に比べて、Ｒｓ、Ｒｓ変動、温度係数ＴＣＲ１、ウエハー面内均一性ＷＦ ｕｎｉ．の全ての項目でより良好な特性を示す（実験ＮＯ．１，２，６，７）。
【００２０】
また、７００℃のＮ２アニールを行うという条件で、シリコン膜３の膜種として、アモルファスシリコン膜の場合（実験ＮＯ．１，２，５）とポリシリコン膜の場合（実験ＮＯ．６，７，１０）を比較すると、Ｒｓについてはポリシリコン膜の場合の方が高くなり、より優れているが、その他の特性（Ｒｓ変動、温度係数ＴＣＲ１、ウエハー面内均一性ＷＦ ｕｎｉ．）については、アモルファスシリコン膜の場合が優れている。
【００２１】
なお、実験ＮＯ．１１，１２，１３については、上記判定基準を満たしていない。この理由は、実験ＮＯ．１１，１２については、ＢＦ２＋のドーズ量が不足しているため、Ｒｓ変動、温度係数ＴＣＲ１が大きくなってしまっている。また、実験ＮＯ．１３については、イオン種がリン（Ｐ＋）であるため、Ｒｓが低くなっている。また、リン（Ｐ＋）のドーズ量が不足しているため温度係数ＴＣＲ１も大きくなっている。
【００２２】
【発明の効果】
本発明によれば、高抵抗で、温度係数が小さく、しかもシート抵抗のウエハー面内均一性に優れた抵抗素子を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を説明する断面図である。
【図２】本発明の半導体装置の製造方法を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する平面図である。
【図７】本発明の半導体装置の製造方法の実験結果を示す図である。
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にシリコン膜からなる温度係数の小さい抵抗素子を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来より、各種のＬＳＩ回路、例えば差動アンプや基準電圧発生回路等を構成するための抵抗素子として、半導体基板上に形成されたポリシリコン抵抗素子が用いられている。高精度のＬＳＩ回路を実現するためには、ポリシコン抵抗素子の温度係数を小さくすることが要求される。
【０００３】
そこで、以下の特許文献１、２に記載されているように、係るポリシリコン抵抗素子を作製するに際して、ノンドープのポリシリコンにイオン注入するときの不純物のドーズ量を調整して、その温度係数を小さくする技術が知られている。
【０００４】
【特許文献１】
特開２００１−１９６５４１号公報
【０００５】
【特許文献２】
特開平４−２８４６６６号公報
【０００６】
【発明が解決しようとする課題】
不純物のドーズ量を調整してその温度係数を小さくする場合、一般にはそのドーズ量をかなり増加させるため、ポリシリコン抵抗素子のシート抵抗Ｒｓが小さくなってしまう。そのため、高抵抗値のポリシリコン抵抗素子を得るためには、そのパターン面積が大きくなってしまい、コストアップを招いていた。
【０００７】
【課題を解決するための手段】
そこで、本発明は、半導体基板上に絶縁膜を形成し、この絶縁膜上にノンドープのシリコン膜を形成し、このシリコン膜にＰ型不純物をイオン注入する。そして、このイオン注入前又はイオン注入後に、６５０℃〜７５０℃という低温の窒素雰囲気中でアニールを行うようにした。
【０００８】
【発明の実施の形態】
次に、本発明の実施形態に係る半導体装置の製造方法について、図面を参照しながら詳細に説明する。まず、図１に示すように、シリコン基板等の半導体基板１上に、フィールド酸化膜２を形成する。フィールド酸化膜２は例えば、ＬＯＣＯＳ法等の熱酸化により形成する。そして、このフィールド酸化膜２上にノンドープのシリコン膜３をＬＰＣＶＤ法により形成する。シリコン膜３は、アモルファスシリコン膜又はポリシリコン膜である。アモルファスシリコン膜の成膜温度は５００℃〜５５０℃、ポリシリコン膜の成膜温度はこれより高温で、６１０℃前後である。
【０００９】
この後、図２に示すようにＰ型不純物、例えばボロン（Ｂ＋）や２弗化ボロン（ＢＦ２＋）をシリコン膜３中にイオン注入する。このイオン注入の前又は後に、シリコン膜３を露出した状態で、Ｎ２アニールを行う。若しくはＮ２アニールを含め、シリコン酸化膜３を露出した状態でのアニールを行わない。このイオン注入条件、アニール条件については後述する。
【００１０】
次に、図３に示すように、シリコン膜３上の抵抗素子形成領域上にフォトレジスト膜４を形成する。そして、このフォトレジスト膜４をマスクとしてシリコン膜３をドライエッチングし、シリコン抵抗膜５（アモルファスシリコン抵抗膜、又はポリシリコン抵抗膜）を形成する。
【００１１】
次に、図４に示すように、シリコン抵抗膜５上に絶縁膜を形成する。この絶縁膜は、例えばＴＥＯＳ膜６及びＢＰＳＧ膜７の積層膜である。
【００１２】
次に、図５に示すように、シリコン抵抗膜５上のＴＥＯＳ膜６及びＢＰＳＧ膜７にコンタクトホールを形成し、アルミニウム電極等の電圧印加用の電極８を形成する。ここで、コンタクトホール形成後、電極８形成前にＨ２アニールを行う。
このＨ２アニールは界面準位を低減するための熱処理で、フォーミングガスとしてＨ２を用いている。Ｈ２濃度は、４％〜１２％、温度は４００℃から４５０℃、処理時間は６０分〜１００分である。図６は抵抗素子の平面図である。図５は、図６のＸ−Ｘ線に沿った断面図となっている。
【００１３】
次に、上述のプロセスフローに従った実験結果（実験ＮＯ．１〜ＮＯ．１３）について図７を参照しながら説明する。図７において、「イオン注入条件」は、上記Ｐ型不純物のイオン注入に対応するものである。本実験ではＮＯ．１〜ＮＯ．１２でイオン種として二弗化ボロン（ＢＦ２＋）を用い、ＮＯ．１３でリン（Ｐ＋）を用いている。また、「Ｒｓ」はシリコン抵抗膜５のシート抵抗（Ω／□）である。「Ｒｓ変動」は温度が２５℃〜８５℃に変化した場合のＲｓの変動率（％）、「ＴＣＲ１」は「Ｒｓ変動」から求めたシリコン抵抗膜５の温度係数（ｐｐｍ／℃）である。
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ここで、ｍａｘはウエハー内のＲｓの最大値、ｍｉｎはウエハー内のＲｓの最小値、Ｘａｖは、ウエハー内のＲｓの平均値である。サンプル数は３８で、ウエハー内の３８ショットから選ばれた。
【００１４】
実験ＮＯ．１〜ＮＯ．５はシリコン膜３として、アモルファスシリコン膜（α−Ｓｉ膜）が選ばれた。また、実験ＮＯ．６〜ＮＯ．１３はシリコン膜３として、ポリシリコン膜（Ｐｏｌｙ−Ｓｉ膜）が選ばれた。その膜厚は、ＮＯ．１〜ＮＯ．１３に共通の１５０ｎｍとした。また、図７に示した実験条件以外のプロセス条件は、同一とした。ＴＥＯＳ膜６の膜厚は２００ｎｍ、ＢＰＳＧ膜７の膜厚は１０００ｎｍ、ＢＰＳＧ膜７のフローは８５０℃で行った。
【００１５】
ここで、ＬＳＩ回路に用いる抵抗素子特性の判定基準を、Ｒｓが６００Ω／□以上、Ｒｓ変動が３％以下、温度係数ＴＣＲ１が６００ｐｐｍ／℃以下、Ｒｓのが±３％以下、とする。
【００１６】
上記実験結果の中、この判定基準を満たすものは、実験ＮＯ．１，２，４，５，６，７，９，１０となる。ＢＦ２＋イオン注入後に９００℃という高温のＮ２アニールを行うと（実験ＮＯ．３，８）、Ｒｓは高くできるが、Ｒｓ変動、温度係数ＴＣＲ１が大きくなってしまい、ウエハー面内均一性ＷＦ ｕｎｉ．も悪化して判定基準を満たさない。
【００１７】
これに対して、ＢＦ２＋イオン注入後に、７００℃という低温のＮ２アニールを行ったもの（実験ＮＯ．１，２，６，７）、ＢＦ２＋イオン注入前に、７００℃という低温のＮ２アニールを行ったもの（実験ＮＯ．５，１０）については、良好な結果を示した。また、Ｎ２アニールを行わないもの（実験ＮＯ．４，９）については、上記低温のＮ２アニールを行ったものには劣るが判定基準を満たす特性を示した。
【００１８】
これは、シリコン膜３を露出した状態で、９００℃という高温のＮ２アニールを行うと、シリコン膜３中に注入されたＢＦ２＋のアウトディフュージョンがウエハー面内で不均一に起こるため、ウエハー面内均一性ＷＦ ｕｎｉが悪くなり、温度係数ＴＣＲ１にも悪影響を及ぼすものと考えられる。これに対して、７００℃前後の低温のＮ２アニールを行うと、ＢＦ２＋のアウトディフュージョンが均一になり、適度のアニール効果が得られることから、良好な特性が得られると考えられる。この低温Ｎ２アニールは、９００℃より相当低ければよく、好ましくは６５０℃〜７５０℃と考えられる。
【００１９】
また、７００℃のＮ２アニールは、ＢＦ２＋のイオン注入後に行う方が、ＢＦ２＋のイオン注入前にする場合に比べて、Ｒｓ、Ｒｓ変動、温度係数ＴＣＲ１、ウエハー面内均一性ＷＦ ｕｎｉ．の全ての項目でより良好な特性を示す（実験ＮＯ．１，２，６，７）。
【００２０】
また、７００℃のＮ２アニールを行うという条件で、シリコン膜３の膜種として、アモルファスシリコン膜の場合（実験ＮＯ．１，２，５）とポリシリコン膜の場合（実験ＮＯ．６，７，１０）を比較すると、Ｒｓについてはポリシリコン膜の場合の方が高くなり、より優れているが、その他の特性（Ｒｓ変動、温度係数ＴＣＲ１、ウエハー面内均一性ＷＦ ｕｎｉ．）については、アモルファスシリコン膜の場合が優れている。
【００２１】
なお、実験ＮＯ．１１，１２，１３については、上記判定基準を満たしていない。この理由は、実験ＮＯ．１１，１２については、ＢＦ２＋のドーズ量が不足しているため、Ｒｓ変動、温度係数ＴＣＲ１が大きくなってしまっている。また、実験ＮＯ．１３については、イオン種がリン（Ｐ＋）であるため、Ｒｓが低くなっている。また、リン（Ｐ＋）のドーズ量が不足しているため温度係数ＴＣＲ１も大きくなっている。
【００２２】
【発明の効果】
本発明によれば、高抵抗で、温度係数が小さく、しかもシート抵抗のウエハー面内均一性に優れた抵抗素子を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を説明する断面図である。
【図２】本発明の半導体装置の製造方法を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する平面図である。
【図７】本発明の半導体装置の製造方法の実験結果を示す図である。
Claims (7)
- 半導体基板上に第１の絶縁膜を形成する工程と、この第１の絶縁膜上にノンドープのシリコン膜を形成する工程と、このシリコン膜にＰ型不純物をイオン注入する工程と、このイオン注入前又はイオン注入後に、前記シリコン膜を露出した状態で、６５０℃〜７５０℃の窒素雰囲気中でアニールを行う工程と、このシリコン膜上に第２の絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
- 半導体基板上に第１の絶縁膜を形成する工程と、この第１の絶縁膜上にノンドープのシリコン膜を形成する工程と、このシリコン膜にＰ型不純物をイオン注入する工程と、このシリコン膜を露出した状態でアニールを行うことなく、このシリコン膜上に第２の絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
- 前記シリコン膜がアモルファスシリコン膜からなることを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
- 前記シリコン膜がポリシリコン膜からなることを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
- 前記Ｐ型不純物が二弗化ボロンであることを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
- 前記二弗化ボロンのドーズ量が、５×１０１５／ｃｍ２ 〜１．５×１０１６／ｃｍ２ であることを特徴とする請求項５記載の半導体装置の製造方法。
- 前記窒素雰囲気中でアニールを行う工程の後に、水素雰囲気中でアニールを行う工程を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
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