JP2004221141A

JP2004221141A - 半導体リードオンリメモリ装置

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Publication number: JP2004221141A
Application number: JP2003003698A
Authority: JP
Inventors: Shigero Tawa; 茂朗田和; Yuichi Kono; 祐一河野
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-01-09
Filing date: 2003-01-09
Publication date: 2004-08-05

Abstract

【課題】半導体リードオンリメモリ装置の製造工程において、２進情報の作り込み段階を、できるだけ後の工程で実施するようにして、短納期化と生産効率の向上を図る。
【解決手段】各ユニットセルのトランジスタとキャパシタに対する配線構造において、２進情報の「０」と「１」を作り込む。２進情報「０」に対応するユニットセル１０１と、２進情報「１」に対応するユニットセル１０２では、それらの配線構造に、プラズマ受容量の相違を与える。ユニットセル１０２では、その大きなプラズマ受容量により、キャパシタ絶縁膜が電気的に破壊状態とされるのに対し、ユニットセル１０１では、その小さなプラズマ受容量により、キャパシタ絶縁膜は非破壊状態に保たれる。
【選択図】図３

Description

【０００１】
【産業上の利用分野】
この発明は、複数のユニットセルに２進情報を記憶した半導体リードオンリメモリ（ＲＯＭ）装置に関するものである。
【０００２】
【従来の技術】
一般に、半導体ＲＯＭ装置は、多数のユニットセルを有し、この各ユニットセルはＭＯＳトランジスタを用いて構成される。ＲＯＭ装置では、２進情報「１」と「０」が半導体ＲＯＭ装置の製造段階で、作り込まれる。２進情報「１」を記憶するユニットセルでは、そのワード線とビット線に電圧が印加されたときに、ＭＯＳトランジスタに電流が流れるように構成され、また、２進情報「０」を記憶するユニットセルでは、そのワード線とビット線に電圧が印加されても、ＭＯＳトランジスタに電流が流れないように構成される。
【０００３】
従来の半導体ＲＯＭ装置において、２進情報「１」と「０」は各ユニットセルのトランジスタの形成工程で作り込まれる。２進情報「１」を記憶するユニットセルのトランジスタに比べて、２進情報「０」を記憶するユニットセルのトランジスタでは、チャネルが形成されないようにチャネル領域に対するイオン注入量が制御され、またはトランジスタに対するコンタクトホールが形成されないようにマスキングされる。最近では半導体ＲＯＭ装置も複雑化しており、例えば特開平８−５５９１７号公報では、２進情報からさらに進んで、ＭＯＳトランジスタのチャネル領域に対するイオン注入量を４値にして、４値の出力レベルを与えるものまで提案されている。
【０００４】
【特許文献１】特開平８−５５９１７号公報、特にその図１
【０００５】
【発明が解決しようとする課題】
しかし、半導体ＲＯＭ装置において、トランジスタの形成工程は、半導体ＲＯＭ装置の製造工程の比較的前段階にあるので、受注、すなわち記憶すべき２進情報の仕様が決定されるまでに準備できる工程は少なく、受注により記憶すべき２進情報の仕様が決定された後に、多くの製造工程を実行する必要がある。このため、受注から後の工期が長くなり、結果として、受注から納品までの納期が長くなる。また、受注以降の生産は、各客先別の多品種少量生産であるので、受注後の生産効率が悪い。
納期の短縮と、生産効率の向上のためには、２進情報の作り込みを半導体ＲＯＭ装置の製造工程のできるだけ後の工程として、受注以前に実施できる大量生産の工程を増加させることが要望される。
【０００６】
この発明は、このような要望に応えて、２進情報の作り込みを、製造工程のより後で実行できる改良された製造方法によって製造される半導体ＲＯＭ装置を提案するものである。
【０００７】
【課題を解決する手段】
この発明による半導体ＲＯＭ装置は、複数のユニットセルを備え、各ユニットセルがそれぞれトランジスタとこれに接続されたキャパシタとを有する半導体ＲＯＭ装置であって、第１のユニットセルのキャパシタの上部にはそのキャパシタに接続された第１の配線構造が配置され、また第２のユニットセルのキャパシタの上部にはそのキャパシタに接続された第２の配線構造が配置されている。これらの第１、第２の配線構造は、プラズマ照射に対して、互いのプラズマ受容量が相違するようにされ、このプラズマ受容量の相違に基づき、前記第１の配線構造は第１のユニットセルのキャパシタ絶縁膜を電気的に破壊状態とし、かつ前記第２の配線構造は第２のユニットセルのキャパシタ絶縁膜を電気的に非破壊状態とすることを特徴とする。
【０００８】
この発明の半導体ＲＯＭ装置では、第１、第２の配線構造のプラズマ受容量の相違に基づいて、２進情報の作り込みが行なわれる。この第１、第２の配線構造のプラズマ受容量の相違は、従来のトランジスタの形成工程に比べて、より後の工程で実行されるので、２進情報の作り込みを従来に比べて、より後の工程で行なうことを可能とする。したがって、２進情報の決定までの大量生産工程数を増加させ、２進情報の決定後の多品種少量生産の工程数を減少させることができ、短納期化ともに生産効率の向上を図ることができる。
【０００９】
【実施の形態】
以下この発明の実施の形態を図面を参照して説明する。
実施の形態１．
図１、図２、図３は、この発明による半導体ＲＯＭ装置の実施の形態１をその製造方法とともに示す断面図である。図１は、各ユニットセルに対して配線構造を形成した段階を示し、図２、図３はその後の２進情報の作り込みの段階を示す。
【００１０】
実施の形態１の半導体ＲＯＭ装置は、多数のユニットセル１００を含むが、図１は半導体ＲＯＭ装置の１つのユニットセル１００を示す。ユニットセル１００はメモリセル１０とそれに対する配線構造４０を含む。メモリセル１０は、ＭＯＳトランジスタ２０とＭＯＳキャパシタ３０を有する。これらのＭＯＳトランジスタ２０とＭＯＳキャパシタ３０は、共通の半導体基板１１上に形成されている。
【００１１】
半導体基板１１は例えばＮ形のシリコン基板であり、この半導体基板１１の上表面部分には、トランジスタ２０のＰ形の島領域２１と、キャパシタ３０のＰ形領域３１が互いに間隔をおいて、並べて形成されている。これらの島領域２１とＰ形領域３１は、Ｎ形の半導体基板１１に対してＰ形不純物を導入して形成される。
島領域２１には、トランジスタ２０のソース領域２２とドレイン領域２３が半導体基板１１の表面に沿ってチャネル領域２４を介して互いに対向するように形成されている。ソース領域２２とドレイン領域２３は例えばＮ形の不純物領域であり、Ｐ形の島領域２１にＮ形の不純物を導入して形成される。
【００１２】
チャネル領域２４の上には、トランジスタ２０のゲート絶縁膜２５が設けられる。このゲート絶縁膜２５はシリコン酸化膜、シリコン窒化膜、またはそれらの混成膜で作られる。その膜厚は３ｎｍ〜１００ｎｍ程度とされる。このゲート絶縁膜２５の上には、チャネル領域２４と対向するゲート電極２６が形成される。キャパシタ３０のＰ形領域３１の上には、キャパシタ絶縁膜３２が形成され、このキャパシタ絶縁膜３２の上には、キャパシタ電極３３が形成される。キャパシタ絶縁膜３２はゲート絶縁膜２５と同じ材料で、同じ厚さで作られる。
【００１３】
配線構造４０は、下部配線４１と中間配線５１と上部配線６１とを有する。下部配線４１は、トランジスタ２０とキャパシタ３０に最も近い最下層に形成される。この下部配線４１は、ソース領域２２の上部に設けられたビット配線４２と、ゲート電極２６の上部に設けられた配線層４４と、ドレイン領域２３とキャパシタ電極３３との上部に設けられたドレイン、キャパシタ接続配線４６を含む。ビット配線４２はコンタクトホール配線４３によりソース領域２２に接続され、配線層４４はコンタクトホール配線４５によりゲート電極２６に接続される。また、ドレイン、キャパシタ接続配線４６は、その右端でコンタクトホール配線４７によりドレイン領域２３に接続され、その左端でコンタクトホール配線４８によりキャパシタ電極３３に接続される。
【００１４】
中間配線５１は、配線層５２を有し、この配線層５２はビアホール配線５３によりドレイン、キャパシタ接続配線４６の左端に接続され、キャパシタ電極３３に接続される。また、中間配線５１はワード配線５７を有する。このワード配線５７は、ビアホール配線５８を介して配線層４４に接続され、ゲート電極２６に接続される。
【００１５】
上部配線６１は、トランジスタ２０とキャパシタ３０から最も離れた最上層に形成される。この上部配線６１は、パッド６２を有する。このパッド６２は、所定の面積Ｓを有し、キャパシタ電極３３の上部に設けられている。このパッド６２はビアホール配線６３を通じて、中間配線５１の配線層５２に接続され、キャパシタ電極３３に接続される。
【００１６】
配線構造４０は、また下部絶縁層７１、中間絶縁層７３および上部絶縁層７５を有する。下部絶縁層７１は、最下層に位置し、その上に中間絶縁層７３と、上部絶縁層７５が積層されている。下部絶縁層７１は下部配線４１と半導体基板１１との間に配置され、コンタクトホール配線４３、４５、４７、４８はこの下部絶縁層７１を貫通する。中間絶縁層７３は中間配線５１と下部配線４１との間に配置され、ビアホール配線５３はこの中間絶縁層７３を貫通する。また上部絶縁層７５は上部配線６１と中間配線５１との間に配置され、ビアホール配線６３はこの上部絶縁層７５を貫通する。
【００１７】
図１は配線構造４０を形成した段階における半導体ＲＯＭ装置の実施の形態１の断面図である。この図１に示す段階では、実施の形態１のＲＯＭ装置は、それに含まれる複数のユニットセル１００のすべてのトランジスタ２０とキャパシタ３０の形成が終わり、さらにすべてのユニットセル１００のそれぞれに対して配線構造４０の形成が終わった状態にある。実施の形態１のＲＯＭ装置は、この図１の段階までは、２進情報の作り込みは行なわれず、すべての製品が、同じ構成をもって大量生産される。
【００１８】
図２、図３は、実施の形態１の半導体ＲＯＭ装置に対して２進情報の作り込みを行なう段階における断面図である。図２は、２進情報「０」を作り込む第１のユニットセル１０１を示し、図３は２進情報「１」を作り込む第２のユニットセル１０２を示す。図２に示すユニットセル１０１の配線構造を第１の配線構造４０Ａ、図３に示すユニットセル１０２の配線構造を配線構造４０Ｂと呼ぶ。この２進情報の作り込み段階において、配線構造４０Ａ、４０Ｂには、上部配線６１の更に上に、パッシベーション膜７７が形成される。このパッシベーション膜７７は、その成膜後に、２進情報の作り込みに向けて、パターン化される。このパターン化により、図２に示す第１のユニットセル１０１における第１の配線構造４０Ａでは、パッド６２が非開口状態とされ、パッシベーション膜７７によって覆われる。一方、図３に示す第２のユニットセル１０２における第２の配線構造４０Ｂでは、パッシベーション膜７７に、プラズマエッチング法によって孔７８が形成され、この孔７８によりパッド６２が開口状態とされる。
【００１９】
実施の形態１の半導体ＲＯＭ装置では、図２、図３の状態で、その上部からプラズマ照射が行なわれる。このプラズマ照射は、全てのユニットセルに対してほぼ一様な強さで行なわれる。このプラズマ照射により、図３に示す第２のユニットセル１０２の配線構造４０Ｂはパッド６２が開口状態とされているために、所定値以上のエネルギー照射を受けるが、図２に示す第１のユニットセル１０１の配線構造４０Ａはパッド６２が非開口状態とされているため、エネルギー照射は所定値には達しない。言い換えれば、配線構造４０Ａ、４０Ｂのプラズマ受容量は互いに相違している。その結果、第２のユニットセル１０２のキャパシタ３０のキャパシタ絶縁膜３３が電気的に破壊状態とされる一方、第１のユニットセル１０１のキャパシタ絶縁膜３３は電気的に非破壊状態に保たれ、正常に機能する。
【００２０】
一般に、キャパシタ絶縁膜３３はそれに接続された配線構造４０Ａ、４０Ｂが、電気的破壊限界値Ｌｂ以上のプラズマ照射量を受けると、電気的に破壊状態となる。具体的には、例えば、３ｎｍ〜１０ｎｍの厚さのシリコン酸化膜は、素子劣化に支配的なトンネル電流、すなわち、フォーラーノウデハイム電流（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流、Ｆ−Ｎ電流）が一定の積算量Ｑｂｄ（１０ｎｍで１０〜１００［Ｃ／ｃｍ^２］）となるまで流れるか、または電界強度が１×１０^６［Ｖ／ｃｍ］程度以上になると絶縁破壊に至ることが知られており、それによりＭＯＳキャパシタの場合、キャパシタ絶縁膜が電気的に破壊され、電荷の蓄積が不可能となる。
さらに、ゲート絶縁膜に接続されるアルミニウム配線、ビアホール配線の面積、周辺長または周辺部の面積比などが大きくなるとき、エッチング時の局所的なプラズマの不均一性、電子の帯電領域の変化などによりプラズマダメージが加速されることが知られており、これをアンテナ効果と呼んでいる。
【００２１】
メモリセルに対するプラズマ照射に対して、第２のユニットセル１０２における第２の配線構造４０Ｂのプラズマ受容量が電気的破壊限界値Ｌｂを超え、また第１のユニットセル１０１における第１の配線構造４０Ａのプラズマ受容量が電気的破壊限界値Ｌｂを超えないように、パッシベーション膜７７の開口７８の面積およびパッシベーション膜７７の厚さを定める。換言すれば、ユニットセル１０１、１０２の配線構造４０Ａ、４０Ｂのプラズマ受容量にこのような相違を与えると、プラズマ照射によって、２進情報の作り込みを行なうことができる。
【００２２】
半導体ＲＯＭ装置に含まれる多数のメモリセル１００の中、図２に示す第１のユニットセル１０１のキャパシタ３０は正常に保たれる一方、図３に示す第２のユニットセル１０２のキャパシタ３０のキャパシタ絶縁膜３３はその配線構造４０Ｂのプラズマ受容量が電気的破壊限界値Ｌｂを超えるために、電気的に破壊状態とされる。その結果、すべてのユニットセル１００に対し、ワード線５７とビット線４２に所定の電位を与えると、第１のユニットセル１０１ではそのキャパシタ３０に情報「１」が書き込まれるのに対し、第２のユニットセル１０２では情報「１」が書き込まれず、情報「０」が書き込まれた状態となり、所望の２進情報の書き込みを行なうことができる。
【００２３】
実施の形態１の半導体ＲＯＭ装置では、図１のパッド６２の形成段階以降の製造工程として、パッシベーション膜７７の成膜とパターン化、プラズマ照射の工程が含まれるが、その工程数は僅かである。この結果、２進情報が決定された後の、多品種少量生産となる製造工程が減少し、半導体ＲＯＭ装置の短納期化と、生産効率の向上を図ることができる。
【００２４】
実施の形態２．
図４、図５はこの発明のよる半導体ＲＯＭ装置の実施の形態２を示す。図４、図５は、ともに、２進情報の作り込み段階における実施の形態２の半導体ＲＯＭ装置の構成を示す断面図である。図４は２進情報「０」を作り込む第１の配線構造４０Ｃを有する第１のユニットセル１０１を、また図５は２進情報「１」を作り込む第２の配線構造４０Ｄを有する第２のユニットセル１０２をそれぞれ示す。
【００２５】
この実施の形態２は、配線構造４０Ｃ、４０Ｄにおける配線層の面積または周辺長に相違を与え、それらのプラズマ受容量に相違を与えるものである。図４の第１のユニットセル１０１の第１の配線構造４０Ｃは、中間配線５１に、小さな面積Ｓ１の配線層５４Ａを有し、一方、図５の第２のユニットセル１０２の第２の配線構造４０Ｄは、中間配線５１に大きな面積Ｓ２（Ｓ２＞Ｓ１）の配線層５４Ｂを有する。配線層５４Ａ、５４Ｂはともに、キャパシタ電極３３の上に配置され、ビアホール配線５３を介してドレイン、キャパシタ接続配線４６に接続され、キャパシタ電極３３に接続される。下部配線４１、メモリセル１０の構成は実施の形態１と同じである。
第１、第２のユニットセル１０１、１０２について、中間配線５１以外の構成は互いに同じとされる。すなわち、中間配線５１の構成以外は、すべてのユニットセルは同じ構成とされ、結果としてこの中間配線５１を形成する前の工程まで、すべての半導体ＲＯＭ装置について各ユニットセルが同じに作成され、大量生産される。
【００２６】
実施の形態２では、中間配線５１の構成において、２進情報の作り込みが行なわれる。この２進情報の作り込みは、中間配線５１において、配線層５４Ａ、５４Ｂの面積をＳ１、Ｓ２と、互いに異ならせることによって行なわれる。すなわち、第２の配線構造４０Ｄは、第１の配線構造４０Ｃに比べて、大きな面積Ｓ２の配線層５４Ｂを有するため、第１の配線構造４０Ａよりも大きなプラズマ受容量を持つ。
【００２７】
実施の形態２では、この中間配線５１を形成した状態で、すべてのユニットセルの上部からほぼ一様な強さのプラズマ照射が行なわれる。このプラズマ照射において、第１、第２の配線構造４０Ｃ、４０Ｄのプラズマ受容量の相違に基づき、第２のユニットセル１０２は、第１のユニットセル１０１に比べて、電気的破壊限界値Ｌｂを超えるプラズマ照射量を受け、第２のユニットセル１０２のキャパシタ絶縁膜３３は電気的に破壊状態とされる。一方、第１のユニットセル１０１では、その小さなプラズマ受容量のために、キャパシタ絶縁膜３３は非破壊状態に保たれる。
【００２８】
実施の形態２では、図４、図５に示した中間配線５１の形成以降の工程として、プラズマ照射の後、上部絶縁膜７５、上部配線６１の形成、パッシベーション膜７７の形成が行なわれるが、従来の２進情報の作り込み以降の工程数に比べて、工程数を減少することができ、短納期化と、生産効率の向上を図ることができる。
なお、実施の形態２は、上層配線６１を持たない半導体ＲＯＭ装置にも適用できる。
【００２９】
実施の形態３．
この実施の形態３は、配線構造に含まれるビアホールの数の相違によってプラズマ受容量を相違させるものである。図６はこの実施の形態３において、２進情報「０」を作り込んだ第１の配線構造４０Ｅを有する第１のユニットセル１０１が、また図７には２進情報「１」を作り込んだ第２の配線構造４０Ｆを有する第２のユニットセル１０２が示される。
【００３０】
これらの配線構造４０Ｅ、４０Ｆは、図６、図７に示すように、中間配線５１に、ドレイン、キャパシタ接続配線４６の上部に位置する配線層５５を有し、また上層配線６１にも配線層５５と対向する配線層６５を有する。これらの配線層５５、６５の面積、周辺長は、各ユニットセル１０１、１０２において互いに等しくされる。第１のユニットセル１０１の配線構造４０Ｅは、ドレイン、キャパシタ接続配線４６と配線層５５の間に単に１つのビアホール配線５３Ａを有し、また配線層５５、６５の間に単に１つのビアホール配線６３Ａを有するのに対して、第２のユニットセル１０２の配線構造４０Ｆは、ドレイン、キャパシタ接続配線４６と配線層５５との間に複数のビアホール配線５３Ｂを有し、また配線層５５、６５の間に複数のビアホール配線６３Ｂを有する。このビアホール配線５３Ａ、５３Ｂ、６３Ａ、６３Ｂの数の相違が、配線構造４０Ｅ、４０Ｆにおけるプラズマ受容量の相違を与える。
【００３１】
実施の形態３では、ビアホール配線５３Ａ、５３Ｂを形成した状態、その後の配線層層５５を形成した状態、その後のビアホール配線６３Ａ、６３Ｂを形成した状態、またはその後の配線層６５を形成した状態のいずれかの状態において、それらの上部からほぼ一様なプラズマ照射が行なわれる。このプラズマ照射に基づき、第１のユニットセル１０１では、プラズマ受容量が小さく、キャパシタ絶縁膜３２に電気的破壊限界値Ｌｂを超えるようなエネルギーは与えられないが、第２のユニットセル１０２では、多数のビアホール配線５３Ｂ、６３Ｂによって、キャパシタ絶縁膜３２に電気的破壊限界値Ｌｂを超えるエネルギーが与えられ、このユニットセル１０２では実施の形態１、２と同様なキャパシタ絶縁膜３２の電気的破壊が起る。
【００３２】
この実施の形態３では、下層配線４１とそれを覆う中間絶縁層７３の形成段階までは、すべてのユニットセル１０１、１０２が同じ構造に製造され、その大量生産によって、生産効率の向上が図られる。中間絶縁層７３の形成以降の製造工程として、ビアホール配線５３Ａ、５３Ｂの形成工程、中間配線５１の形成工程、上部絶縁層７５の形成、ビアホール配線６３Ａ、６３Ｂの形成、上部配線６１の形成工程が実施されるが、従来の比べてその工程数が減少するので、客先別の製造工程数が減少し、多機種少量生産工程を少なくし、短納期化と生産効率の向上を図ることができる。
【００３３】
なお、実施の形態３において、ビアホール配線５３Ａ、５３Ｂを形成した状態において、プラズマ照射を行なっても、同様にビアホール配線５３Ａ、５３Ｂの数の相違に基づき、ユニットセル１０１、１０２に同様のプラズマ受容量の相違を与えることができる。またビアホール配線５３Ａ、５３Ｂの形成後、配線層５５を形成した状態において、プラズマ照射を行なっても、同様にビアホール５３Ａ、５３Ｂの数の相違に基づき、ユニットセル１０１、１０２に同様のプラズマ受容量の相違を与えることができる。これらの場合には、ビアホール配線６３Ａ、６３Ｂの形成、配線層６５の形成を省略することができる。
【００３４】
実施の形態４．
図８、図９、図１０は、この発明の実施の形態４を示す。実施の形態１〜３はいずれも各ユニットセル１００のキャパシタ３０を、トランジスタ２０と同じ半導体基板１１の不純物領域を用いて形成したものであるが、この実施の形態４は、キャパシタ３０Ａを上層絶縁層７５内に、スタックドキャパシタとして形成したものである。その他の構成は図１、図２、図３に示した実施の形態１と同じである。
【００３５】
キャパシタ３０Ａは、配線構造４０内に配置され、上層絶縁層７５内に、トランジスタ２０のドレイン領域２３の上部に位置するように、形成される。このキャパシタ３０Ａは上部キャパシタ電極３５、下部キャパシタ電極３７およびキャパシタ絶縁膜３６を有する。上部キャパシタ電極３５と下部キャパシタ電極３７は互いに対向し、相互間にキャパシタ絶縁膜３６が挟まれている。下部キャパシタ電極３７はビアホール配線５４を介して下部配線４１のドレイン配線４９に接続され、このドレイン配線４９はコンタクトホール配線４７を介してトランジスタ２０のドレイン領域２３に接続されている。また上部キャパシタ電極３５はビアホール配線６４を介して上部絶縁７５上のパッド６２に接続されている。これらのキャパシタ３０Ａの構成とビアホールコンタクト５４、６４、パッド６２の構成は、半導体ＲＯＭ装置のすべてのユニットセル１００について共通である。
【００３６】
実施の形態４における２進情報の作り込みは、図２、図３に示したと同じく、パッシベーション膜７７によって行なわれる。実施の形態４において、２進情報「０」を作り込む第１の配線構造４０Ｇを有するユニットセル１０１が図９に示され、また２進情報「１」を作り込む配線構造４０Ｈを有するユニットセル１０２が図１０に示される。ユニットセル１０１の配線構造４０Ｇでは、パッド６２がパッシベーション膜７７によって覆われて非開口状態とされるのに対し、ユニットセル１０２の配線構造４０Ｈでは、パッド６２がパッシベーション膜７７の開口７８によって開口状態とされていて、これらの配線構造４０Ｇ、４０Ｈにプラズマ受容量の相違が与えられる。このプラズマ受容量の相違に基づいて、実施の形態１と同様にユニットセル１０１、１０２に２進情報の書き込みが行なわれる。
【００３７】
この実施の形態４によれば、実施の形態１と同様に、パッド６２の形成工程およびパッシベーション膜７７の成膜までの製造工程をすべての半導体ＲＯＭ装置に共通に実施し、その大量生産によって生産効率の向上を図ることができ、またパッシベーション膜７７の開口７８の形成以降の製造工程数を減少させることにより、客先別の多品種少量生産を短納期化することができる。
また、この実施の形態４によれば、半導体ＲＯＭ装置を構成する各ユニットセル１００において、キャパシタ３０Ａをトランジスタ２０の上部に配置して、各ユニットセル１００に必要な半導体基板１１上の面積を縮小し、同じ大きさの半導体基板を使えば集積ユニットセル数をより大きくできる。
【００３８】
【発明の効果】
以上のように、この発明の半導体ＲＯＭ装置によれば、２進情報の作り込み段階を、その製造工程の、より後の方の工程にすることができ、短納期化と生産効率の向上を図ることができる。
【００３９】
なお、この明細書では、半導体ＲＯＭ装置を発明としたが、半導体ＲＯＭ装置の製造方法の特徴を付記すれば、次のようになる。
この出願の半導体ＲＯＭ装置の製造方法は、複数のユニットセルを備え、各ユニットセルがそれぞれトランジスタとこれに接続されたキャパシタとを有し、第１のユニットセルのキャパシタ絶縁膜が電気的に破壊され、また第２のユニットセルのキャパシタ絶縁膜が電気的に非破壊とされる半導体ＲＯＭ装置の製造方法であって、前記第１のユニットセルのキャパシタの上部にそのキャパシタに接続された第１の配線構造を、また前記第２のユニットセルのキャパシタの上部にそのキャパシタに接続された第２の配線構造を、プラズマ照射に対してそれらのプラズマ受容量が互いに相違するようにして形成する第１の工程と、前記第１、第２の配線構造に対して、それらの上部からプラズマ照射を行ない、前記第１、第２の配線構造のプラズマ受容量の相違に基づき、前記第１のユニットセルのキャパシタ絶縁膜を電気的に破壊し、また前記第２のユニットセルのキャパシタ絶縁膜を電気的に非破壊とする第２の工程とを含んだことを特徴とする。
【００４０】
また、この出願の半導体ＲＯＭ装置の製造方法は、前記半導体ＲＯＭ装置の製造方法において、前記第１の工程の前に、前記各ユニットセルのトランジスタとキャパシタとを、共通の半導体基板に不純物領域を導入して形成する工程を含むことを特徴とする。
また、この出願の半導体ＲＯＭ装置の製造方法は、前記半導体ＲＯＭ装置の製造方法において、前記第１の工程の前に、前記各ユニットセルのトランジスタを共通の半導体基板に不純物領域を導入して形成し、さらにこの各トランジスタの上部の絶縁層に前記各ユニットセルのキャパシタを形成する工程を含むことを特徴とする。
さらに、この出願の半導体ＲＯＭ装置の製造方法は、前記半導体ＲＯＭ装置の製造方法において、前記第１、第２の配線構造は、それぞれ最上配線層に設けられたパッドを有し、前記第２の工程において、前記第１の配線構造はそのパッドが絶縁層によって非開口状態とされ、また第２の配線構造はそのパッドが絶縁層で開口状態とされ、この状態で前記プラズマ照射を行なうことを特徴とする。
【図面の簡単な説明】
【図１】この発明による半導体リードオンリメモリ装置の実施の形態１において、共通に実施される製造工程の最終段階を示す断面図。
【図２】実施の形態１における半導体リードオンリメモリ装置の製造方法において、２進情報の作り込み段階を示す断面図。
【図３】実施の形態１における半導体リードオンリメモリ装置の製造方法において、２進情報の作り込み段階を示す断面図。
【図４】この発明による半導体リードオンリメモリ装置の実施の形態２における２進情報の作り込み段階を示す断面図。
【図５】この発明による半導体リードオンリメモリ装置の実施の形態２における２進情報の作り込み段階を示す断面図。
【図６】この発明による半導体リードオンリメモリ装置の実施の形態３における２進情報の作り込み段階を示す断面図。
【図７】この発明による半導体リードオンリメモリ装置の実施の形態３における２進情報の作り込み段階を示す断面図。
【図８】この発明による半導体リードオンリメモリ装置の実施の形態４において、共通に実施される製造工程の最終段階を示す断面図。
【図９】実施の形態４における半導体リードオンリメモリ装置の製造方法において、２進情報の作り込み段階を示す断面図。
【図１０】実施の形態４における半導体リードオンリメモリ装置の製造方法において、２進情報の作り込み段階を示す断面図。
【符号の説明】
１００、１０１、１０２ユニットセル、１０メモリセル、
１１半導体基板、２０トランジスタ、２１、２２、２３不純物領域、
２４チャネル領域、２５ゲート絶縁膜、２６ゲート電極、
３０、３０Ａキャパシタ、３１不純物領域、３２、３６キャパシタ絶縁
膜、３３、３５、３７キャパシタ電極、
４０、４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ、４０Ｅ、４０Ｆ、４０Ｇ、４０Ｈ配
線構造、４１下部配線、４２ビット配線、４４配線層、４６ドレイン、
キャパシタ接続配線、５１中間配線、５２、５４Ａ、５４Ｂ、５５配線層、
５３、５３Ａ、５３Ｂビアホール配線、５７ワード線、６１上部配線、
６２パッド、６３、６３Ａ、６３Ｂビアホール配線、６５配線層、
７１下部絶縁層、７３中間絶縁層、７５上部絶縁層、
７７パッシベーション膜、７８開口。

Claims

複数のユニットセルを備え、各ユニットセルがそれぞれトランジスタとこれに接続されたキャパシタとを有する半導体リードオンリメモリ装置であって、第１のユニットセルのキャパシタの上部にはそのキャパシタに接続された第１の配線構造が配置され、また第２のユニットセルのキャパシタの上部にはそのキャパシタに接続された第２の配線構造が配置されており、これらの第１、第２の配線構造は、プラズマ照射に対して、互いのプラズマ受容量が相違するようにされ、このプラズマ受容量の相違に基づき、前記第１の配線構造は第１のユニットセルのキャパシタ絶縁膜を電気的に破壊状態とし、かつ前記第２の配線構造は第２のユニットセルのキャパシタ絶縁膜を電気的に非破壊状態とすることを特徴とする半導体リードオンリメモリ装置。
請求項１記載の半導体リードオンリメモリ装置であって、前記各ユニットセルのトランジスタとキャパシタが、ともに共通の半導体基板に形成された不純物領域を用いて構成されていることを特徴とする半導体リードオンリメモリ装置。
請求項１記載の半導体リードオンリメモリ装置であって、前記各ユニットセルのトランジスタが、共通の半導体基板に形成された不純物領域を用いて構成され、また各ユニットセルのキャパシタがそのトランジスタの上部の絶縁層に形成されたことを特徴とする半導体リードオンリメモリ装置。
請求項１から３のいずれか１項記載の半導体リードオンリメモリ装置であって、前記第１、第２の配線構造は、それぞれ最上配線層に設けられたパッドを有し、前記第１の配線構造はそのパッドが絶縁層によって非開口状態とされ、また第２の配線構造はそのパッドが絶縁層で開口状態とされ、それらのプラズマ受容量が相違するように構成されていることを特徴とする半導体リードオンリメモリ装置。
請求項１から３のいずれか１項記載の半導体リードオンリメモリ装置であって、前記第１、第２の配線構造は、それぞれ配線層を有し、前記第１の配線構造の配線層は、前記第２の配線構造の配線層に比べて、その面積または周辺長が大きくされていて、前記プラズマ受容量が大きくされていることを特徴とする半導体リードオンリメモリ装置。
請求項１から３のいずれか１項記載の半導体リードオンリメモリ装置であって、前記第１、第２の配線構造は、それぞれビアホール構成を有し、前記第１の配線構造のビアホール構成は、前記第２の配線構造のビアホール構成に比べて、より多数のビアホールを有していて、前記プラズマ受容量が大きくされていることを特徴とする半導体リードオンリメモリ装置。