【０００１】
【産業上の利用分野】
この発明は、複数のユニットセルに２進情報を記憶した半導体リードオンリメモリ（ＲＯＭ）装置に関するものである。
【０００２】
【従来の技術】
一般に、半導体ＲＯＭ装置は、多数のユニットセルを有し、この各ユニットセルはＭＯＳトランジスタを用いて構成される。ＲＯＭ装置では、２進情報「１」と「０」が半導体ＲＯＭ装置の製造段階で、作り込まれる。２進情報「１」を記憶するユニットセルでは、そのワード線とビット線に電圧が印加されたときに、ＭＯＳトランジスタに電流が流れるように構成され、また、２進情報「０」を記憶するユニットセルでは、そのワード線とビット線に電圧が印加されても、ＭＯＳトランジスタに電流が流れないように構成される。
【０００３】
従来の半導体ＲＯＭ装置において、２進情報「１」と「０」は各ユニットセルのトランジスタの形成工程で作り込まれる。２進情報「１」を記憶するユニットセルのトランジスタに比べて、２進情報「０」を記憶するユニットセルのトランジスタでは、チャネルが形成されないようにチャネル領域に対するイオン注入量が制御され、またはトランジスタに対するコンタクトホールが形成されないようにマスキングされる。最近では半導体ＲＯＭ装置も複雑化しており、例えば特開平８−５５９１７号公報では、２進情報からさらに進んで、ＭＯＳトランジスタのチャネル領域に対するイオン注入量を４値にして、４値の出力レベルを与えるものまで提案されている。
【０００４】
【特許文献１】特開平８−５５９１７号公報、特にその図１
【０００５】
【発明が解決しようとする課題】
しかし、半導体ＲＯＭ装置において、トランジスタの形成工程は、半導体ＲＯＭ装置の製造工程の比較的前段階にあるので、受注、すなわち記憶すべき２進情報の仕様が決定されるまでに準備できる工程は少なく、受注により記憶すべき２進情報の仕様が決定された後に、多くの製造工程を実行する必要がある。このため、受注から後の工期が長くなり、結果として、受注から納品までの納期が長くなる。また、受注以降の生産は、各客先別の多品種少量生産であるので、受注後の生産効率が悪い。
納期の短縮と、生産効率の向上のためには、２進情報の作り込みを半導体ＲＯＭ装置の製造工程のできるだけ後の工程として、受注以前に実施できる大量生産の工程を増加させることが要望される。
【０００６】
この発明は、このような要望に応えて、２進情報の作り込みを、製造工程のより後で実行できる改良された製造方法によって製造される半導体ＲＯＭ装置を提案するものである。
【０００７】
【課題を解決する手段】
この発明による半導体ＲＯＭ装置は、複数のユニットセルを備え、各ユニットセルがそれぞれトランジスタとこれに接続されたキャパシタとを有する半導体ＲＯＭ装置であって、第１のユニットセルのキャパシタの上部にはそのキャパシタに接続された第１の配線構造が配置され、また第２のユニットセルのキャパシタの上部にはそのキャパシタに接続された第２の配線構造が配置されている。これらの第１、第２の配線構造は、プラズマ照射に対して、互いのプラズマ受容量が相違するようにされ、このプラズマ受容量の相違に基づき、前記第１の配線構造は第１のユニットセルのキャパシタ絶縁膜を電気的に破壊状態とし、かつ前記第２の配線構造は第２のユニットセルのキャパシタ絶縁膜を電気的に非破壊状態とすることを特徴とする。
【０００８】
この発明の半導体ＲＯＭ装置では、第１、第２の配線構造のプラズマ受容量の相違に基づいて、２進情報の作り込みが行なわれる。この第１、第２の配線構造のプラズマ受容量の相違は、従来のトランジスタの形成工程に比べて、より後の工程で実行されるので、２進情報の作り込みを従来に比べて、より後の工程で行なうことを可能とする。したがって、２進情報の決定までの大量生産工程数を増加させ、２進情報の決定後の多品種少量生産の工程数を減少させることができ、短納期化ともに生産効率の向上を図ることができる。
【０００９】
【実施の形態】
以下この発明の実施の形態を図面を参照して説明する。
実施の形態１．
図１、図２、図３は、この発明による半導体ＲＯＭ装置の実施の形態１をその製造方法とともに示す断面図である。図１は、各ユニットセルに対して配線構造を形成した段階を示し、図２、図３はその後の２進情報の作り込みの段階を示す。
【００１０】
実施の形態１の半導体ＲＯＭ装置は、多数のユニットセル１００を含むが、図１は半導体ＲＯＭ装置の１つのユニットセル１００を示す。ユニットセル１００はメモリセル１０とそれに対する配線構造４０を含む。メモリセル１０は、ＭＯＳトランジスタ２０とＭＯＳキャパシタ３０を有する。これらのＭＯＳトランジスタ２０とＭＯＳキャパシタ３０は、共通の半導体基板１１上に形成されている。
【００１１】
半導体基板１１は例えばＮ形のシリコン基板であり、この半導体基板１１の上表面部分には、トランジスタ２０のＰ形の島領域２１と、キャパシタ３０のＰ形領域３１が互いに間隔をおいて、並べて形成されている。これらの島領域２１とＰ形領域３１は、Ｎ形の半導体基板１１に対してＰ形不純物を導入して形成される。
島領域２１には、トランジスタ２０のソース領域２２とドレイン領域２３が半導体基板１１の表面に沿ってチャネル領域２４を介して互いに対向するように形成されている。ソース領域２２とドレイン領域２３は例えばＮ形の不純物領域であり、Ｐ形の島領域２１にＮ形の不純物を導入して形成される。
【００１２】
チャネル領域２４の上には、トランジスタ２０のゲート絶縁膜２５が設けられる。このゲート絶縁膜２５はシリコン酸化膜、シリコン窒化膜、またはそれらの混成膜で作られる。その膜厚は３ｎｍ〜１００ｎｍ程度とされる。このゲート絶縁膜２５の上には、チャネル領域２４と対向するゲート電極２６が形成される。キャパシタ３０のＰ形領域３１の上には、キャパシタ絶縁膜３２が形成され、このキャパシタ絶縁膜３２の上には、キャパシタ電極３３が形成される。キャパシタ絶縁膜３２はゲート絶縁膜２５と同じ材料で、同じ厚さで作られる。
【００１３】
配線構造４０は、下部配線４１と中間配線５１と上部配線６１とを有する。下部配線４１は、トランジスタ２０とキャパシタ３０に最も近い最下層に形成される。この下部配線４１は、ソース領域２２の上部に設けられたビット配線４２と、ゲート電極２６の上部に設けられた配線層４４と、ドレイン領域２３とキャパシタ電極３３との上部に設けられたドレイン、キャパシタ接続配線４６を含む。ビット配線４２はコンタクトホール配線４３によりソース領域２２に接続され、配線層４４はコンタクトホール配線４５によりゲート電極２６に接続される。また、ドレイン、キャパシタ接続配線４６は、その右端でコンタクトホール配線４７によりドレイン領域２３に接続され、その左端でコンタクトホール配線４８によりキャパシタ電極３３に接続される。
【００１４】
中間配線５１は、配線層５２を有し、この配線層５２はビアホール配線５３によりドレイン、キャパシタ接続配線４６の左端に接続され、キャパシタ電極３３に接続される。また、中間配線５１はワード配線５７を有する。このワード配線５７は、ビアホール配線５８を介して配線層４４に接続され、ゲート電極２６に接続される。
【００１５】
上部配線６１は、トランジスタ２０とキャパシタ３０から最も離れた最上層に形成される。この上部配線６１は、パッド６２を有する。このパッド６２は、所定の面積Ｓを有し、キャパシタ電極３３の上部に設けられている。このパッド６２はビアホール配線６３を通じて、中間配線５１の配線層５２に接続され、キャパシタ電極３３に接続される。
【００１６】
配線構造４０は、また下部絶縁層７１、中間絶縁層７３および上部絶縁層７５を有する。下部絶縁層７１は、最下層に位置し、その上に中間絶縁層７３と、上部絶縁層７５が積層されている。下部絶縁層７１は下部配線４１と半導体基板１１との間に配置され、コンタクトホール配線４３、４５、４７、４８はこの下部絶縁層７１を貫通する。中間絶縁層７３は中間配線５１と下部配線４１との間に配置され、ビアホール配線５３はこの中間絶縁層７３を貫通する。また上部絶縁層７５は上部配線６１と中間配線５１との間に配置され、ビアホール配線６３はこの上部絶縁層７５を貫通する。
【００１７】
図１は配線構造４０を形成した段階における半導体ＲＯＭ装置の実施の形態１の断面図である。この図１に示す段階では、実施の形態１のＲＯＭ装置は、それに含まれる複数のユニットセル１００のすべてのトランジスタ２０とキャパシタ３０の形成が終わり、さらにすべてのユニットセル１００のそれぞれに対して配線構造４０の形成が終わった状態にある。実施の形態１のＲＯＭ装置は、この図１の段階までは、２進情報の作り込みは行なわれず、すべての製品が、同じ構成をもって大量生産される。
【００１８】
図２、図３は、実施の形態１の半導体ＲＯＭ装置に対して２進情報の作り込みを行なう段階における断面図である。図２は、２進情報「０」を作り込む第１のユニットセル１０１を示し、図３は２進情報「１」を作り込む第２のユニットセル１０２を示す。図２に示すユニットセル１０１の配線構造を第１の配線構造４０Ａ、図３に示すユニットセル１０２の配線構造を配線構造４０Ｂと呼ぶ。この２進情報の作り込み段階において、配線構造４０Ａ、４０Ｂには、上部配線６１の更に上に、パッシベーション膜７７が形成される。このパッシベーション膜７７は、その成膜後に、２進情報の作り込みに向けて、パターン化される。このパターン化により、図２に示す第１のユニットセル１０１における第１の配線構造４０Ａでは、パッド６２が非開口状態とされ、パッシベーション膜７７によって覆われる。一方、図３に示す第２のユニットセル１０２における第２の配線構造４０Ｂでは、パッシベーション膜７７に、プラズマエッチング法によって孔７８が形成され、この孔７８によりパッド６２が開口状態とされる。
【００１９】
実施の形態１の半導体ＲＯＭ装置では、図２、図３の状態で、その上部からプラズマ照射が行なわれる。このプラズマ照射は、全てのユニットセルに対してほぼ一様な強さで行なわれる。このプラズマ照射により、図３に示す第２のユニットセル１０２の配線構造４０Ｂはパッド６２が開口状態とされているために、所定値以上のエネルギー照射を受けるが、図２に示す第１のユニットセル１０１の配線構造４０Ａはパッド６２が非開口状態とされているため、エネルギー照射は所定値には達しない。言い換えれば、配線構造４０Ａ、４０Ｂのプラズマ受容量は互いに相違している。その結果、第２のユニットセル１０２のキャパシタ３０のキャパシタ絶縁膜３３が電気的に破壊状態とされる一方、第１のユニットセル１０１のキャパシタ絶縁膜３３は電気的に非破壊状態に保たれ、正常に機能する。
【００２０】
一般に、キャパシタ絶縁膜３３はそれに接続された配線構造４０Ａ、４０Ｂが、電気的破壊限界値Ｌｂ以上のプラズマ照射量を受けると、電気的に破壊状態となる。具体的には、例えば、３ｎｍ〜１０ｎｍの厚さのシリコン酸化膜は、素子劣化に支配的なトンネル電流、すなわち、フォーラーノウデハイム電流（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流、Ｆ−Ｎ電流）が一定の積算量Ｑｂｄ（１０ｎｍで１０〜１００［Ｃ／ｃｍ２］）となるまで流れるか、または電界強度が１×１０６［Ｖ／ｃｍ］程度以上になると絶縁破壊に至ることが知られており、それによりＭＯＳキャパシタの場合、キャパシタ絶縁膜が電気的に破壊され、電荷の蓄積が不可能となる。
さらに、ゲート絶縁膜に接続されるアルミニウム配線、ビアホール配線の面積、周辺長または周辺部の面積比などが大きくなるとき、エッチング時の局所的なプラズマの不均一性、電子の帯電領域の変化などによりプラズマダメージが加速されることが知られており、これをアンテナ効果と呼んでいる。
【００２１】
メモリセルに対するプラズマ照射に対して、第２のユニットセル１０２における第２の配線構造４０Ｂのプラズマ受容量が電気的破壊限界値Ｌｂを超え、また第１のユニットセル１０１における第１の配線構造４０Ａのプラズマ受容量が電気的破壊限界値Ｌｂを超えないように、パッシベーション膜７７の開口７８の面積およびパッシベーション膜７７の厚さを定める。換言すれば、ユニットセル１０１、１０２の配線構造４０Ａ、４０Ｂのプラズマ受容量にこのような相違を与えると、プラズマ照射によって、２進情報の作り込みを行なうことができる。
【００２２】
半導体ＲＯＭ装置に含まれる多数のメモリセル１００の中、図２に示す第１のユニットセル１０１のキャパシタ３０は正常に保たれる一方、図３に示す第２のユニットセル１０２のキャパシタ３０のキャパシタ絶縁膜３３はその配線構造４０Ｂのプラズマ受容量が電気的破壊限界値Ｌｂを超えるために、電気的に破壊状態とされる。その結果、すべてのユニットセル１００に対し、ワード線５７とビット線４２に所定の電位を与えると、第１のユニットセル１０１ではそのキャパシタ３０に情報「１」が書き込まれるのに対し、第２のユニットセル１０２では情報「１」が書き込まれず、情報「０」が書き込まれた状態となり、所望の２進情報の書き込みを行なうことができる。
【００２３】
実施の形態１の半導体ＲＯＭ装置では、図１のパッド６２の形成段階以降の製造工程として、パッシベーション膜７７の成膜とパターン化、プラズマ照射の工程が含まれるが、その工程数は僅かである。この結果、２進情報が決定された後の、多品種少量生産となる製造工程が減少し、半導体ＲＯＭ装置の短納期化と、生産効率の向上を図ることができる。
【００２４】
実施の形態２．
図４、図５はこの発明のよる半導体ＲＯＭ装置の実施の形態２を示す。図４、図５は、ともに、２進情報の作り込み段階における実施の形態２の半導体ＲＯＭ装置の構成を示す断面図である。図４は２進情報「０」を作り込む第１の配線構造４０Ｃを有する第１のユニットセル１０１を、また図５は２進情報「１」を作り込む第２の配線構造４０Ｄを有する第２のユニットセル１０２をそれぞれ示す。
【００２５】
この実施の形態２は、配線構造４０Ｃ、４０Ｄにおける配線層の面積または周辺長に相違を与え、それらのプラズマ受容量に相違を与えるものである。図４の第１のユニットセル１０１の第１の配線構造４０Ｃは、中間配線５１に、小さな面積Ｓ１の配線層５４Ａを有し、一方、図５の第２のユニットセル１０２の第２の配線構造４０Ｄは、中間配線５１に大きな面積Ｓ２（Ｓ２＞Ｓ１）の配線層５４Ｂを有する。配線層５４Ａ、５４Ｂはともに、キャパシタ電極３３の上に配置され、ビアホール配線５３を介してドレイン、キャパシタ接続配線４６に接続され、キャパシタ電極３３に接続される。下部配線４１、メモリセル１０の構成は実施の形態１と同じである。
第１、第２のユニットセル１０１、１０２について、中間配線５１以外の構成は互いに同じとされる。すなわち、中間配線５１の構成以外は、すべてのユニットセルは同じ構成とされ、結果としてこの中間配線５１を形成する前の工程まで、すべての半導体ＲＯＭ装置について各ユニットセルが同じに作成され、大量生産される。
【００２６】
実施の形態２では、中間配線５１の構成において、２進情報の作り込みが行なわれる。この２進情報の作り込みは、中間配線５１において、配線層５４Ａ、５４Ｂの面積をＳ１、Ｓ２と、互いに異ならせることによって行なわれる。すなわち、第２の配線構造４０Ｄは、第１の配線構造４０Ｃに比べて、大きな面積Ｓ２の配線層５４Ｂを有するため、第１の配線構造４０Ａよりも大きなプラズマ受容量を持つ。
【００２７】
実施の形態２では、この中間配線５１を形成した状態で、すべてのユニットセルの上部からほぼ一様な強さのプラズマ照射が行なわれる。このプラズマ照射において、第１、第２の配線構造４０Ｃ、４０Ｄのプラズマ受容量の相違に基づき、第２のユニットセル１０２は、第１のユニットセル１０１に比べて、電気的破壊限界値Ｌｂを超えるプラズマ照射量を受け、第２のユニットセル１０２のキャパシタ絶縁膜３３は電気的に破壊状態とされる。一方、第１のユニットセル１０１では、その小さなプラズマ受容量のために、キャパシタ絶縁膜３３は非破壊状態に保たれる。
【００２８】
実施の形態２では、図４、図５に示した中間配線５１の形成以降の工程として、プラズマ照射の後、上部絶縁膜７５、上部配線６１の形成、パッシベーション膜７７の形成が行なわれるが、従来の２進情報の作り込み以降の工程数に比べて、工程数を減少することができ、短納期化と、生産効率の向上を図ることができる。
なお、実施の形態２は、上層配線６１を持たない半導体ＲＯＭ装置にも適用できる。
【００２９】
実施の形態３．
この実施の形態３は、配線構造に含まれるビアホールの数の相違によってプラズマ受容量を相違させるものである。図６はこの実施の形態３において、２進情報「０」を作り込んだ第１の配線構造４０Ｅを有する第１のユニットセル１０１が、また図７には２進情報「１」を作り込んだ第２の配線構造４０Ｆを有する第２のユニットセル１０２が示される。
【００３０】
これらの配線構造４０Ｅ、４０Ｆは、図６、図７に示すように、中間配線５１に、ドレイン、キャパシタ接続配線４６の上部に位置する配線層５５を有し、また上層配線６１にも配線層５５と対向する配線層６５を有する。これらの配線層５５、６５の面積、周辺長は、各ユニットセル１０１、１０２において互いに等しくされる。第１のユニットセル１０１の配線構造４０Ｅは、ドレイン、キャパシタ接続配線４６と配線層５５の間に単に１つのビアホール配線５３Ａを有し、また配線層５５、６５の間に単に１つのビアホール配線６３Ａを有するのに対して、第２のユニットセル１０２の配線構造４０Ｆは、ドレイン、キャパシタ接続配線４６と配線層５５との間に複数のビアホール配線５３Ｂを有し、また配線層５５、６５の間に複数のビアホール配線６３Ｂを有する。このビアホール配線５３Ａ、５３Ｂ、６３Ａ、６３Ｂの数の相違が、配線構造４０Ｅ、４０Ｆにおけるプラズマ受容量の相違を与える。
【００３１】
実施の形態３では、ビアホール配線５３Ａ、５３Ｂを形成した状態、その後の配線層層５５を形成した状態、その後のビアホール配線６３Ａ、６３Ｂを形成した状態、またはその後の配線層６５を形成した状態のいずれかの状態において、それらの上部からほぼ一様なプラズマ照射が行なわれる。このプラズマ照射に基づき、第１のユニットセル１０１では、プラズマ受容量が小さく、キャパシタ絶縁膜３２に電気的破壊限界値Ｌｂを超えるようなエネルギーは与えられないが、第２のユニットセル１０２では、多数のビアホール配線５３Ｂ、６３Ｂによって、キャパシタ絶縁膜３２に電気的破壊限界値Ｌｂを超えるエネルギーが与えられ、このユニットセル１０２では実施の形態１、２と同様なキャパシタ絶縁膜３２の電気的破壊が起る。
【００３２】
この実施の形態３では、下層配線４１とそれを覆う中間絶縁層７３の形成段階までは、すべてのユニットセル１０１、１０２が同じ構造に製造され、その大量生産によって、生産効率の向上が図られる。中間絶縁層７３の形成以降の製造工程として、ビアホール配線５３Ａ、５３Ｂの形成工程、中間配線５１の形成工程、上部絶縁層７５の形成、ビアホール配線６３Ａ、６３Ｂの形成、上部配線６１の形成工程が実施されるが、従来の比べてその工程数が減少するので、客先別の製造工程数が減少し、多機種少量生産工程を少なくし、短納期化と生産効率の向上を図ることができる。
【００３３】
なお、実施の形態３において、ビアホール配線５３Ａ、５３Ｂを形成した状態において、プラズマ照射を行なっても、同様にビアホール配線５３Ａ、５３Ｂの数の相違に基づき、ユニットセル１０１、１０２に同様のプラズマ受容量の相違を与えることができる。またビアホール配線５３Ａ、５３Ｂの形成後、配線層５５を形成した状態において、プラズマ照射を行なっても、同様にビアホール５３Ａ、５３Ｂの数の相違に基づき、ユニットセル１０１、１０２に同様のプラズマ受容量の相違を与えることができる。これらの場合には、ビアホール配線６３Ａ、６３Ｂの形成、配線層６５の形成を省略することができる。
【００３４】
実施の形態４．
図８、図９、図１０は、この発明の実施の形態４を示す。実施の形態１〜３はいずれも各ユニットセル１００のキャパシタ３０を、トランジスタ２０と同じ半導体基板１１の不純物領域を用いて形成したものであるが、この実施の形態４は、キャパシタ３０Ａを上層絶縁層７５内に、スタックドキャパシタとして形成したものである。その他の構成は図１、図２、図３に示した実施の形態１と同じである。
【００３５】
キャパシタ３０Ａは、配線構造４０内に配置され、上層絶縁層７５内に、トランジスタ２０のドレイン領域２３の上部に位置するように、形成される。このキャパシタ３０Ａは上部キャパシタ電極３５、下部キャパシタ電極３７およびキャパシタ絶縁膜３６を有する。上部キャパシタ電極３５と下部キャパシタ電極３７は互いに対向し、相互間にキャパシタ絶縁膜３６が挟まれている。下部キャパシタ電極３７はビアホール配線５４を介して下部配線４１のドレイン配線４９に接続され、このドレイン配線４９はコンタクトホール配線４７を介してトランジスタ２０のドレイン領域２３に接続されている。また上部キャパシタ電極３５はビアホール配線６４を介して上部絶縁７５上のパッド６２に接続されている。これらのキャパシタ３０Ａの構成とビアホールコンタクト５４、６４、パッド６２の構成は、半導体ＲＯＭ装置のすべてのユニットセル１００について共通である。
【００３６】
実施の形態４における２進情報の作り込みは、図２、図３に示したと同じく、パッシベーション膜７７によって行なわれる。実施の形態４において、２進情報「０」を作り込む第１の配線構造４０Ｇを有するユニットセル１０１が図９に示され、また２進情報「１」を作り込む配線構造４０Ｈを有するユニットセル１０２が図１０に示される。ユニットセル１０１の配線構造４０Ｇでは、パッド６２がパッシベーション膜７７によって覆われて非開口状態とされるのに対し、ユニットセル１０２の配線構造４０Ｈでは、パッド６２がパッシベーション膜７７の開口７８によって開口状態とされていて、これらの配線構造４０Ｇ、４０Ｈにプラズマ受容量の相違が与えられる。このプラズマ受容量の相違に基づいて、実施の形態１と同様にユニットセル１０１、１０２に２進情報の書き込みが行なわれる。
【００３７】
この実施の形態４によれば、実施の形態１と同様に、パッド６２の形成工程およびパッシベーション膜７７の成膜までの製造工程をすべての半導体ＲＯＭ装置に共通に実施し、その大量生産によって生産効率の向上を図ることができ、またパッシベーション膜７７の開口７８の形成以降の製造工程数を減少させることにより、客先別の多品種少量生産を短納期化することができる。
また、この実施の形態４によれば、半導体ＲＯＭ装置を構成する各ユニットセル１００において、キャパシタ３０Ａをトランジスタ２０の上部に配置して、各ユニットセル１００に必要な半導体基板１１上の面積を縮小し、同じ大きさの半導体基板を使えば集積ユニットセル数をより大きくできる。
【００３８】
【発明の効果】
以上のように、この発明の半導体ＲＯＭ装置によれば、２進情報の作り込み段階を、その製造工程の、より後の方の工程にすることができ、短納期化と生産効率の向上を図ることができる。
【００３９】
なお、この明細書では、半導体ＲＯＭ装置を発明としたが、半導体ＲＯＭ装置の製造方法の特徴を付記すれば、次のようになる。
この出願の半導体ＲＯＭ装置の製造方法は、複数のユニットセルを備え、各ユニットセルがそれぞれトランジスタとこれに接続されたキャパシタとを有し、第１のユニットセルのキャパシタ絶縁膜が電気的に破壊され、また第２のユニットセルのキャパシタ絶縁膜が電気的に非破壊とされる半導体ＲＯＭ装置の製造方法であって、前記第１のユニットセルのキャパシタの上部にそのキャパシタに接続された第１の配線構造を、また前記第２のユニットセルのキャパシタの上部にそのキャパシタに接続された第２の配線構造を、プラズマ照射に対してそれらのプラズマ受容量が互いに相違するようにして形成する第１の工程と、前記第１、第２の配線構造に対して、それらの上部からプラズマ照射を行ない、前記第１、第２の配線構造のプラズマ受容量の相違に基づき、前記第１のユニットセルのキャパシタ絶縁膜を電気的に破壊し、また前記第２のユニットセルのキャパシタ絶縁膜を電気的に非破壊とする第２の工程とを含んだことを特徴とする。
【００４０】
また、この出願の半導体ＲＯＭ装置の製造方法は、前記半導体ＲＯＭ装置の製造方法において、前記第１の工程の前に、前記各ユニットセルのトランジスタとキャパシタとを、共通の半導体基板に不純物領域を導入して形成する工程を含むことを特徴とする。
また、この出願の半導体ＲＯＭ装置の製造方法は、前記半導体ＲＯＭ装置の製造方法において、前記第１の工程の前に、前記各ユニットセルのトランジスタを共通の半導体基板に不純物領域を導入して形成し、さらにこの各トランジスタの上部の絶縁層に前記各ユニットセルのキャパシタを形成する工程を含むことを特徴とする。
さらに、この出願の半導体ＲＯＭ装置の製造方法は、前記半導体ＲＯＭ装置の製造方法において、前記第１、第２の配線構造は、それぞれ最上配線層に設けられたパッドを有し、前記第２の工程において、前記第１の配線構造はそのパッドが絶縁層によって非開口状態とされ、また第２の配線構造はそのパッドが絶縁層で開口状態とされ、この状態で前記プラズマ照射を行なうことを特徴とする。
【図面の簡単な説明】
【図１】この発明による半導体リードオンリメモリ装置の実施の形態１において、共通に実施される製造工程の最終段階を示す断面図。
【図２】実施の形態１における半導体リードオンリメモリ装置の製造方法において、２進情報の作り込み段階を示す断面図。
【図３】実施の形態１における半導体リードオンリメモリ装置の製造方法において、２進情報の作り込み段階を示す断面図。
【図４】この発明による半導体リードオンリメモリ装置の実施の形態２における２進情報の作り込み段階を示す断面図。
【図５】この発明による半導体リードオンリメモリ装置の実施の形態２における２進情報の作り込み段階を示す断面図。
【図６】この発明による半導体リードオンリメモリ装置の実施の形態３における２進情報の作り込み段階を示す断面図。
【図７】この発明による半導体リードオンリメモリ装置の実施の形態３における２進情報の作り込み段階を示す断面図。
【図８】この発明による半導体リードオンリメモリ装置の実施の形態４において、共通に実施される製造工程の最終段階を示す断面図。
【図９】実施の形態４における半導体リードオンリメモリ装置の製造方法において、２進情報の作り込み段階を示す断面図。
【図１０】実施の形態４における半導体リードオンリメモリ装置の製造方法において、２進情報の作り込み段階を示す断面図。
【符号の説明】
１００、１０１、１０２ ユニットセル、１０ メモリセル、
１１ 半導体基板、２０ トランジスタ、２１、２２、２３ 不純物領域、
２４ チャネル領域、２５ ゲート絶縁膜、２６ ゲート電極、
３０、３０Ａ キャパシタ、３１ 不純物領域、３２、３６ キャパシタ絶縁
膜、３３、３５、３７ キャパシタ電極、
４０、４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ、４０Ｅ、４０Ｆ、４０Ｇ、４０Ｈ 配
線構造、４１ 下部配線、４２ ビット配線、４４ 配線層、４６ ドレイン、
キャパシタ接続配線、５１ 中間配線、５２、５４Ａ、５４Ｂ、５５ 配線層、
５３、５３Ａ、５３Ｂ ビアホール配線、５７ ワード線、６１ 上部配線、
６２ パッド、６３、６３Ａ、６３Ｂ ビアホール配線、６５ 配線層、
７１ 下部絶縁層、７３ 中間絶縁層、７５ 上部絶縁層、
７７ パッシベーション膜、 ７８ 開口。[0001]
[Industrial applications]
The present invention relates to a semiconductor read only memory (ROM) device in which binary information is stored in a plurality of unit cells.
[0002]
[Prior art]
Generally, a semiconductor ROM device has a large number of unit cells, each of which is configured using a MOS transistor. In a ROM device, binary information "1" and "0" are created at the stage of manufacturing a semiconductor ROM device. The unit cell storing the binary information “1” is configured so that a current flows through the MOS transistor when a voltage is applied to the word line and the bit line, and stores the binary information “0”. The unit cell is configured so that no current flows through the MOS transistor even when a voltage is applied to the word line and the bit line.
[0003]
In a conventional semiconductor ROM device, binary information "1" and "0" are generated in a process of forming a transistor of each unit cell. Compared with a transistor of a unit cell storing binary information “1”, a transistor of a unit cell storing binary information “0” is controlled in the amount of ion implantation into a channel region so that a channel is not formed, or Is masked so that no contact hole is formed. Recently, semiconductor ROM devices have become more complicated. For example, in Japanese Patent Application Laid-Open No. 8-55917, the level of ion implantation into the channel region of a MOS transistor is increased to four values by further increasing the amount of ion implantation into the channel region of the MOS transistor. It is proposed to give.
[0004]
[Patent Document 1] Japanese Patent Application Laid-Open No. 8-55917, especially FIG.
[0005]
[Problems to be solved by the invention]
However, in the semiconductor ROM device, the transistor forming process is relatively before the manufacturing process of the semiconductor ROM device. Therefore, there are few processes that can be prepared before receiving an order, that is, the specification of the binary information to be stored. After the specification of the binary information to be stored is determined by the order, many manufacturing processes need to be executed. For this reason, the construction period after receiving the order becomes longer, and as a result, the delivery period from receiving the order to delivery becomes longer. Further, the production after the order is a low-mix, high-mix production for each customer, so that the production efficiency after the order is poor.
In order to shorten the delivery time and improve the production efficiency, it is desired to increase the number of mass-production processes that can be performed before receiving an order, by making the binary information as a process as much as possible after the semiconductor ROM device manufacturing process. You.
[0006]
SUMMARY OF THE INVENTION The present invention proposes a semiconductor ROM device manufactured by an improved manufacturing method capable of executing binary information generation after a manufacturing process in response to such a demand.
[0007]
[Means to solve the problem]
A semiconductor ROM device according to the present invention is a semiconductor ROM device including a plurality of unit cells, each unit cell including a transistor and a capacitor connected to the transistor. A first wiring structure connected to the capacitor is arranged, and a second wiring structure connected to the capacitor is arranged above the capacitor of the second unit cell. These first and second wiring structures are configured to have different plasma reception amounts with respect to plasma irradiation, and based on the difference in plasma reception amount, the first wiring structure is provided with a first unit. The capacitor insulating film of the cell is electrically destructed, and the second wiring structure is such that the capacitor insulating film of the second unit cell is electrically non-destructive.
[0008]
In the semiconductor ROM device of the present invention, binary information is created based on the difference in the amount of plasma received between the first and second wiring structures. The difference between the plasma reception amounts of the first and second wiring structures is performed in a later process as compared with the conventional transistor forming process, and therefore, the generation of the binary information is more improved than in the conventional case. This can be performed in a later step. Therefore, it is possible to increase the number of mass-production processes until the binary information is determined, to reduce the number of processes of high-mix low-volume production after the binary information is determined, and to improve the production efficiency while shortening the delivery time. it can.
[0009]
Embodiment
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
Embodiment 1 FIG.
1, 2 and 3 are sectional views showing a first embodiment of a semiconductor ROM device according to the present invention, together with a method of manufacturing the same. FIG. 1 shows a stage in which a wiring structure is formed for each unit cell, and FIGS. 2 and 3 show a stage in which binary information is formed thereafter.
[0010]
Although the semiconductor ROM device of the first embodiment includes a large number of unit cells 100, FIG. 1 shows one unit cell 100 of the semiconductor ROM device. The unit cell 100 includes the memory cell 10 and a wiring structure 40 corresponding thereto. The memory cell 10 has a MOS transistor 20 and a MOS capacitor 30. These MOS transistor 20 and MOS capacitor 30 are formed on a common semiconductor substrate 11.
[0011]
The semiconductor substrate 11 is, for example, an N-type silicon substrate. On the upper surface portion of the semiconductor substrate 11, a P-type island region 21 of the transistor 20 and a P-type region 31 of the capacitor 30 are arranged side by side at intervals. Is formed. The island region 21 and the P-type region 31 are formed by introducing a P-type impurity into the N-type semiconductor substrate 11.
In the island region 21, a source region 22 and a drain region 23 of the transistor 20 are formed along the surface of the semiconductor substrate 11 so as to face each other via a channel region 24. The source region 22 and the drain region 23 are, for example, N-type impurity regions, and are formed by introducing an N-type impurity into the P-type island region 21.
[0012]
A gate insulating film 25 of the transistor 20 is provided over the channel region 24. The gate insulating film 25 is made of a silicon oxide film, a silicon nitride film, or a mixed film thereof. The thickness is about 3 nm to 100 nm. On the gate insulating film 25, a gate electrode 26 facing the channel region 24 is formed. A capacitor insulating film 32 is formed on the P-type region 31 of the capacitor 30, and a capacitor electrode 33 is formed on the capacitor insulating film 32. The capacitor insulating film 32 is made of the same material and has the same thickness as the gate insulating film 25.
[0013]
The wiring structure 40 has a lower wiring 41, an intermediate wiring 51, and an upper wiring 61. The lower wiring 41 is formed in the lowermost layer closest to the transistor 20 and the capacitor 30. The lower wiring 41 includes a bit wiring 42 provided above the source region 22, a wiring layer 44 provided above the gate electrode 26, a drain provided above the drain region 23 and the capacitor electrode 33, Including the capacitor connection wiring 46. Bit wiring 42 is connected to source region 22 by contact hole wiring 43, and wiring layer 44 is connected to gate electrode 26 by contact hole wiring 45. The drain / capacitor connection wiring 46 is connected at its right end to the drain region 23 by a contact hole wiring 47 and at its left end to the capacitor electrode 33 by a contact hole wiring 48.
[0014]
The intermediate wiring 51 has a wiring layer 52. The wiring layer 52 is connected to the drain and the left end of the capacitor connection wiring 46 by a via hole wiring 53, and is connected to the capacitor electrode 33. The intermediate wiring 51 has a word wiring 57. The word wiring 57 is connected to the wiring layer 44 via the via hole wiring 58 and is connected to the gate electrode 26.
[0015]
The upper wiring 61 is formed in the uppermost layer farthest from the transistor 20 and the capacitor 30. The upper wiring 61 has a pad 62. The pad 62 has a predetermined area S and is provided above the capacitor electrode 33. The pad 62 is connected to the wiring layer 52 of the intermediate wiring 51 through the via hole wiring 63 and is connected to the capacitor electrode 33.
[0016]
The wiring structure 40 also has a lower insulating layer 71, an intermediate insulating layer 73, and an upper insulating layer 75. The lower insulating layer 71 is located at the lowermost layer, on which an intermediate insulating layer 73 and an upper insulating layer 75 are stacked. The lower insulating layer 71 is disposed between the lower wiring 41 and the semiconductor substrate 11, and the contact hole wirings 43, 45, 47, 48 penetrate the lower insulating layer 71. The intermediate insulating layer 73 is disposed between the intermediate wiring 51 and the lower wiring 41, and the via hole wiring 53 penetrates the intermediate insulating layer 73. The upper insulating layer 75 is disposed between the upper wiring 61 and the intermediate wiring 51, and the via hole wiring 63 penetrates the upper insulating layer 75.
[0017]
FIG. 1 is a cross-sectional view of the first embodiment of the semiconductor ROM device at the stage when the wiring structure 40 is formed. At the stage shown in FIG. 1, in the ROM device of the first embodiment, all the transistors 20 and the capacitors 30 of the plurality of unit cells 100 included therein are completed, and furthermore, wiring is performed for each of the unit cells 100. The structure 40 has been formed. In the ROM device of the first embodiment, up to the stage of FIG. 1, binary information is not created, and all products are mass-produced with the same configuration.
[0018]
FIGS. 2 and 3 are cross-sectional views at the stage of producing binary information in the semiconductor ROM device of the first embodiment. FIG. 2 shows a first unit cell 101 for producing binary information “0”, and FIG. 3 shows a second unit cell 102 for producing binary information “1”. The wiring structure of the unit cell 101 shown in FIG. 2 is called a first wiring structure 40A, and the wiring structure of the unit cell 102 shown in FIG. 3 is called a wiring structure 40B. At the stage of producing the binary information, a passivation film 77 is formed on the wiring structures 40A and 40B further above the upper wiring 61. After the passivation film 77 is formed, it is patterned for producing binary information. By this patterning, in the first wiring structure 40A in the first unit cell 101 shown in FIG. 2, the pad 62 is kept in the non-open state, and is covered with the passivation film 77. On the other hand, in the second wiring structure 40B in the second unit cell 102 shown in FIG. 3, a hole 78 is formed in the passivation film 77 by the plasma etching method, and the pad 62 is opened by the hole 78.
[0019]
In the semiconductor ROM device of the first embodiment, plasma irradiation is performed from above in the state of FIGS. This plasma irradiation is performed with almost uniform intensity for all unit cells. By this plasma irradiation, the wiring structure 40B of the second unit cell 102 shown in FIG. 3 receives the energy irradiation of a predetermined value or more because the pad 62 is in the open state, but the first unit shown in FIG. In the wiring structure 40A of the cell 101, since the pad 62 is in the non-open state, the energy irradiation does not reach the predetermined value. In other words, the wiring structures 40A and 40B have different amounts of plasma reception. As a result, the capacitor insulating film 33 of the capacitor 30 of the second unit cell 102 is made electrically destructive, while the capacitor insulating film 33 of the first unit cell 101 is kept electrically non-destructive, Works fine.
[0020]
Generally, when the wiring structures 40A and 40B connected to the capacitor insulating film 33 receive a plasma irradiation amount equal to or more than the electric breakdown limit value Lb, the capacitor insulating film 33 is electrically broken. Specifically, for example, in a silicon oxide film having a thickness of 3 nm to 10 nm, a tunnel current which is dominant in element degradation, that is, a Fowler-Nordheim current (FN current) is a constant integration. Quantity Qbd (10 to 100 [C / cm at 10 nm] 2 ]) Or the electric field strength is 1 × 10 6 It is known that when the voltage exceeds [V / cm] or more, dielectric breakdown is caused. In the case of a MOS capacitor, the capacitor insulating film is electrically broken, and charge cannot be stored.
Furthermore, when the area of the aluminum wiring and the via-hole wiring connected to the gate insulating film, the peripheral length or the area ratio of the peripheral part, etc. increase, local non-uniformity of plasma at the time of etching, change of the charged area of electrons, etc. Is known to accelerate plasma damage, and this is called an antenna effect.
[0021]
In response to plasma irradiation on the memory cell, the amount of plasma received by the second wiring structure 40B in the second unit cell 102 exceeds the electrical breakdown limit Lb, and the first wiring structure 40A in the first unit cell 101 The area of the opening 78 of the passivation film 77 and the thickness of the passivation film 77 are determined so that the plasma reception amount does not exceed the electric breakdown limit value Lb. In other words, when such a difference is given to the plasma reception amounts of the wiring structures 40A and 40B of the unit cells 101 and 102, it is possible to generate binary information by plasma irradiation.
[0022]
Of the many memory cells 100 included in the semiconductor ROM device, the capacitor 30 of the first unit cell 101 shown in FIG. 2 is kept normal, while the capacitor 30 of the second unit cell 102 shown in FIG. The insulating film 33 is brought into an electrically broken state because the plasma reception amount of the wiring structure 40B exceeds the electric breakdown limit value Lb. As a result, when a predetermined potential is applied to the word line 57 and the bit line 42 to all the unit cells 100, the information “1” is written to the capacitor 30 in the first unit cell 101, whereas the second In the unit cell 102, information "1" is not written, and information "0" is written, so that desired binary information can be written.
[0023]
In the semiconductor ROM device of the first embodiment, the steps of forming and patterning the passivation film 77 and the steps of plasma irradiation are included as manufacturing steps after the step of forming the pad 62 in FIG. 1, but the number of steps is small. . As a result, after the binary information is determined, the number of manufacturing steps for high-mix low-volume production is reduced, thereby shortening the delivery time of the semiconductor ROM device and improving the production efficiency.
[0024]
Embodiment 2 FIG.
4 and 5 show a second embodiment of the semiconductor ROM device according to the present invention. 4 and 5 are cross-sectional views showing the configuration of the semiconductor ROM device according to the second embodiment at the stage of producing binary information. FIG. 4 shows a first unit cell 101 having a first wiring structure 40C for producing binary information “0”, and FIG. 5 shows a first unit cell 101 having a second wiring structure 40D for producing binary information “1”. 2 shows two unit cells 102, respectively.
[0025]
In the second embodiment, the area or peripheral length of the wiring layer in the wiring structures 40C and 40D is different, and the difference in the amount of received plasma is given. The first wiring structure 40C of the first unit cell 101 in FIG. 4 has a wiring layer 54A with a small area S1 in the intermediate wiring 51, while the second wiring in the second unit cell 102 in FIG. The structure 40D has a wiring layer 54B with a large area S2 (S2> S1) in the intermediate wiring 51. The wiring layers 54A and 54B are both disposed on the capacitor electrode 33, are connected to the drain and the capacitor connection wiring 46 via the via hole wiring 53, and are connected to the capacitor electrode 33. The configurations of the lower wiring 41 and the memory cell 10 are the same as in the first embodiment.
The configurations of the first and second unit cells 101 and 102 except for the intermediate wiring 51 are the same as each other. That is, except for the configuration of the intermediate wiring 51, all the unit cells have the same configuration. As a result, up to the step before the formation of the intermediate wiring 51, each unit cell is created identically for all the semiconductor ROM devices, Be produced.
[0026]
In the second embodiment, in the configuration of the intermediate wiring 51, binary information is created. The formation of the binary information is performed by making the areas of the wiring layers 54A and 54B different from S1 and S2 in the intermediate wiring 51. That is, since the second wiring structure 40D has the wiring layer 54B having a larger area S2 than the first wiring structure 40C, the second wiring structure 40D has a larger plasma acceptance amount than the first wiring structure 40A.
[0027]
In the second embodiment, with this intermediate wiring 51 formed, plasma irradiation of almost uniform intensity is performed from above all the unit cells. In this plasma irradiation, the second unit cell 102 has an electric breakdown limit value Lb lower than that of the first unit cell 101 based on the difference in the amount of plasma received between the first and second wiring structures 40C and 40D. Upon receiving the plasma irradiation amount exceeding the above, the capacitor insulating film 33 of the second unit cell 102 is electrically broken. On the other hand, in the first unit cell 101, the capacitor insulating film 33 is kept in a non-destructive state due to the small plasma reception amount.
[0028]
In the second embodiment, after the plasma irradiation, the upper insulating film 75, the upper wiring 61, and the passivation film 77 are formed as steps after the formation of the intermediate wiring 51 shown in FIGS. The number of steps can be reduced as compared with the number of steps after the creation of the conventional binary information, so that a short delivery time and an improvement in production efficiency can be achieved.
The second embodiment can also be applied to a semiconductor ROM device having no upper wiring 61.
[0029]
Embodiment 3 FIG.
In the third embodiment, the amount of received plasma is made different depending on the number of via holes included in the wiring structure. FIG. 6 shows the first unit cell 101 having the first wiring structure 40E in which the binary information "0" is formed in the third embodiment, and FIG. 7 shows the binary information "1" in the third embodiment. A second unit cell 102 having a second wiring structure 40F is shown.
[0030]
As shown in FIGS. 6 and 7, these wiring structures 40E and 40F have a wiring layer 55 located above the drain / capacitor connection wiring 46 in the intermediate wiring 51 and a wiring layer 55 in the upper wiring 61 as well. And a wiring layer 65 opposed to the wiring layer 55. The areas and peripheral lengths of these wiring layers 55 and 65 are equal to each other in each of the unit cells 101 and 102. The wiring structure 40E of the first unit cell 101 has only one via hole wiring 53A between the drain / capacitor connection wiring 46 and the wiring layer 55, and only one via hole wiring 63A between the wiring layers 55 and 65. On the other hand, the wiring structure 40F of the second unit cell 102 has a plurality of via hole wirings 53B between the drain and the capacitor connection wiring 46 and the wiring layer 55, and the wiring structure 40F between the wiring layers 55 and 65. Have a plurality of via hole wirings 63B. The difference in the number of the via hole wirings 53A, 53B, 63A, 63B gives a difference in the amount of plasma received in the wiring structures 40E, 40F.
[0031]
In the third embodiment, a state in which via-hole wirings 53A and 53B are formed, a state in which subsequent wiring layer layer 55 is formed, a state in which subsequent via-hole wirings 63A and 63B are formed, or a state in which subsequent wiring layer 65 is formed. In either state, almost uniform plasma irradiation is performed from above. Based on this plasma irradiation, in the first unit cell 101, the amount of plasma received is small, and energy that exceeds the electric breakdown limit value Lb is not given to the capacitor insulating film 32. However, in the second unit cell 102, Energy exceeding the electric breakdown limit value Lb is given to the capacitor insulating film 32 by the large number of via hole wirings 53B and 63B. In this unit cell 102, the electric breakdown of the capacitor insulating film 32 similar to the first and second embodiments is prevented. Happens.
[0032]
In the third embodiment, all the unit cells 101 and 102 are manufactured in the same structure up to the stage of forming the lower wiring 41 and the intermediate insulating layer 73 covering the lower wiring 41, and the production efficiency is improved by mass production. . Manufacturing steps after the formation of the intermediate insulating layer 73 include the steps of forming the via hole wirings 53A and 53B, forming the intermediate wiring 51, forming the upper insulating layer 75, forming the via hole wirings 63A and 63B, and forming the upper wiring 61. Although it is implemented, the number of processes is reduced compared to the conventional method, so the number of manufacturing processes for each customer is reduced, the number of small-scale production processes for multiple models is reduced, the delivery time can be shortened and the production efficiency can be improved. .
[0033]
In the third embodiment, even if plasma irradiation is performed in the state where via-hole wirings 53A and 53B are formed, similar plasma reception is applied to unit cells 101 and 102 based on the difference in the number of via-hole wirings 53A and 53B. Differences in capacity can be provided. Also, even if plasma irradiation is performed in a state where the wiring layer 55 is formed after the formation of the via hole wirings 53A and 53B, the unit cells 101 and 102 have the same amount of plasma reception based on the difference in the number of the via holes 53A and 53B. Differences can be given. In these cases, the formation of the via hole wirings 63A and 63B and the formation of the wiring layer 65 can be omitted.
[0034]
Embodiment 4 FIG.
8, 9, and 10 show a fourth embodiment of the present invention. In all of the first to third embodiments, the capacitor 30 of each unit cell 100 is formed by using the same impurity region of the semiconductor substrate 11 as the transistor 20. In the fourth embodiment, the capacitor 30A is formed by insulating the upper layer of the capacitor 30A. It is formed as a stacked capacitor in the layer 75. Other configurations are the same as those of the first embodiment shown in FIGS. 1, 2, and 3.
[0035]
The capacitor 30 </ b> A is arranged in the wiring structure 40 and formed in the upper insulating layer 75 so as to be located above the drain region 23 of the transistor 20. The capacitor 30A has an upper capacitor electrode 35, a lower capacitor electrode 37, and a capacitor insulating film 36. The upper capacitor electrode 35 and the lower capacitor electrode 37 face each other, and a capacitor insulating film 36 is interposed therebetween. The lower capacitor electrode 37 is connected to a drain wiring 49 of the lower wiring 41 via a via hole wiring 54, and the drain wiring 49 is connected to a drain region 23 of the transistor 20 via a contact hole wiring 47. The upper capacitor electrode 35 is connected to the pad 62 on the upper insulator 75 via the via hole wiring 64. The configuration of the capacitor 30A and the configurations of the via hole contacts 54 and 64 and the pad 62 are common to all unit cells 100 of the semiconductor ROM device.
[0036]
The generation of binary information in the fourth embodiment is performed by the passivation film 77 as shown in FIGS. In the fourth embodiment, unit cell 101 having first wiring structure 40G for producing binary information “0” is shown in FIG. 9, and unit cell having wiring structure 40H for producing binary information “1” is shown in FIG. 102 is shown in FIG. In the wiring structure 40G of the unit cell 101, the pad 62 is covered with the passivation film 77 and is not opened, whereas in the wiring structure 40H of the unit cell 102, the pad 62 is opened by the opening 78 of the passivation film 77. Therefore, a difference in the amount of received plasma is given to these wiring structures 40G and 40H. Based on the difference in the amount of received plasma, binary information is written into the unit cells 101 and 102 as in the first embodiment.
[0037]
According to the fourth embodiment, as in the first embodiment, the steps of forming the pad 62 and the manufacturing steps up to the formation of the passivation film 77 are performed in common for all the semiconductor ROM devices, and mass production is performed. Efficiency can be improved, and the number of manufacturing steps after the formation of the openings 78 in the passivation film 77 is reduced, so that short-term delivery of large-mix low-volume production for each customer can be achieved.
According to the fourth embodiment, in each unit cell 100 constituting the semiconductor ROM device, capacitor 30A is arranged above transistor 20 to reduce the area on semiconductor substrate 11 required for each unit cell 100. However, if semiconductor substrates of the same size are used, the number of integrated unit cells can be increased.
[0038]
【The invention's effect】
As described above, according to the semiconductor ROM device of the present invention, the step of producing binary information can be performed later in the manufacturing process, thereby shortening the delivery time and improving the production efficiency. Can be planned.
[0039]
In this specification, the semiconductor ROM device is invented. However, the features of the method of manufacturing the semiconductor ROM device will be described as follows.
The method of manufacturing a semiconductor ROM device according to this application includes a plurality of unit cells, each unit cell including a transistor and a capacitor connected thereto, and the capacitor insulating film of the first unit cell is electrically damaged. And a method of manufacturing a semiconductor ROM device in which a capacitor insulating film of a second unit cell is electrically non-destructive, wherein a first capacitor connected to the capacitor is provided above the capacitor of the first unit cell. And a second wiring structure connected to the capacitor of the second unit cell is formed above the capacitor of the second unit cell in such a manner that their plasma acceptance amounts are different from each other with respect to plasma irradiation. Step 1 and plasma irradiation is performed on the first and second wiring structures from above the first and second wiring structures. A second step of electrically destructing the capacitor insulating film of the first unit cell and electrically non-destructing the capacitor insulating film of the second unit cell based on the difference in the received amount. It is characterized by that.
[0040]
Further, in the method of manufacturing a semiconductor ROM device according to the present invention, in the method of manufacturing a semiconductor ROM device, before the first step, the transistor and the capacitor of each of the unit cells are formed by forming an impurity region on a common semiconductor substrate. It is characterized by including a step of introducing and forming.
Further, in the method of manufacturing a semiconductor ROM device according to the present application, in the method of manufacturing a semiconductor ROM device, the transistor of each unit cell is formed by introducing an impurity region into a common semiconductor substrate before the first step. And a step of forming a capacitor of each of the unit cells on the insulating layer above each of the transistors.
Further, in the method of manufacturing a semiconductor ROM device according to the present application, in the method of manufacturing a semiconductor ROM device, the first and second wiring structures each include a pad provided on an uppermost wiring layer; In the step, the pad of the first wiring structure is made non-open by an insulating layer, and the pad of the second wiring structure is made open by an insulating layer, and the plasma irradiation is performed in this state. Features.
[Brief description of the drawings]
FIG. 1 is a sectional view showing a final stage of a manufacturing process commonly performed in a semiconductor read-only memory device according to a first embodiment of the present invention;
FIG. 2 is a cross-sectional view showing a step of producing binary information in the method of manufacturing the semiconductor read-only memory device according to the first embodiment.
FIG. 3 is a cross-sectional view showing a stage of producing binary information in the method of manufacturing the semiconductor read-only memory device according to the first embodiment.
FIG. 4 is a cross-sectional view showing a stage of producing binary information in a semiconductor read-only memory device according to a second embodiment of the present invention;
FIG. 5 is a sectional view showing a stage of producing binary information in a semiconductor read-only memory device according to a second embodiment of the present invention;
FIG. 6 is a cross-sectional view showing a stage of producing binary information in a semiconductor read-only memory device according to Embodiment 3 of the present invention;
FIG. 7 is a cross-sectional view showing a stage of producing binary information in a semiconductor read-only memory device according to Embodiment 3 of the present invention;
FIG. 8 is a sectional view showing a final stage of a manufacturing process commonly performed in a semiconductor read-only memory device according to a fourth embodiment of the present invention;
FIG. 9 is a cross-sectional view showing a step of producing binary information in a method for manufacturing a semiconductor read-only memory device according to a fourth embodiment.
FIG. 10 is a cross-sectional view showing a step of producing binary information in the method for manufacturing a semiconductor read-only memory device according to the fourth embodiment.
[Explanation of symbols]
100, 101, 102 unit cells, 10 memory cells,
11 semiconductor substrate, 20 transistor, 21, 22, 23 impurity region,
24 channel region, 25 gate insulating film, 26 gate electrode,
30, 30A capacitor, 31 impurity region, 32, 36 capacitor insulation
Membrane, 33, 35, 37 capacitor electrode,
40, 40A, 40B, 40C, 40D, 40E, 40F, 40G, 40H
Line structure, 41 lower wiring, 42 bit wiring, 44 wiring layer, 46 drain,
Capacitor connection wiring, 51 intermediate wiring, 52, 54A, 54B, 55 wiring layer,
53, 53A, 53B via hole wiring, 57 word line, 61 upper wiring,
62 pad, 63, 63A, 63B via hole wiring, 65 wiring layer,
71 lower insulating layer, 73 intermediate insulating layer, 75 upper insulating layer,
77 Passivation film, 78 opening.
