JPH056967A - Gate array - Google Patents
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- JPH056967A JPH056967A JP3042541A JP4254191A JPH056967A JP H056967 A JPH056967 A JP H056967A JP 3042541 A JP3042541 A JP 3042541A JP 4254191 A JP4254191 A JP 4254191A JP H056967 A JPH056967 A JP H056967A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ゲートアレイ、特にＤ
ＲＡＭ搭載可能なゲートアレイに関する。BACKGROUND OF THE INVENTION This invention relates to gate arrays, and more particularly to D
The present invention relates to a gate array that can be mounted on a RAM.
【０００２】[0002]
【従来の技術】従来、ゲートアレイへのＤＲＡＭの搭載
は、下地工程でゲート、ソース、ドレインが形成された
ウエハに対して配線工程で第２層目の多結晶シリコン
層、第３層目の多結晶シリコン層によりスタックトキャ
パシタを形成し、その後アルミニウム等により配線をす
るという方法で行われていた。2. Description of the Related Art Conventionally, a DRAM is mounted on a gate array in a wiring process in which a second polycrystalline silicon layer and a third polycrystalline silicon layer are formed on a wafer in which a gate, a source and a drain are formed in a base process. It has been performed by a method of forming a stacked capacitor with a polycrystalline silicon layer and then wiring with aluminum or the like.
【０００３】[0003]
【発明が解決しようとする課題】ところで、配線工程で
スタックトキャパシタを形成すると配線工程の工程数が
相当に多くなり、注文を受けてから納品するまでに要す
る期間が長くなるという問題があった。By the way, if a stacked capacitor is formed in the wiring process, the number of wiring processes becomes considerably large, and there is a problem that it takes a long time from receiving an order to delivering the product. .
【０００４】本発明はこのような問題点を解決すべく為
されたものであり、配線工程で少ない工程数でＤＲＡＭ
を搭載することの可能なゲートアレイを提供することを
目的とし、更にはゲートアレイをロック回路を構成する
ＭＯＳトランジスタとして用いた場合における該ＭＯＳ
トランジスタのドレインと基板側との間の容量を小さく
して高速性の低下を防止することを目的とする。The present invention has been made to solve the above problems, and a DRAM can be manufactured by a small number of wiring steps.
It is an object of the present invention to provide a gate array capable of mounting a gate array, and further, when the gate array is used as a MOS transistor forming a lock circuit,
It is an object of the present invention to reduce the capacitance between the drain of the transistor and the substrate side to prevent deterioration of high speed.
【０００５】[0005]
【課題を解決するための手段】請求項１のゲートアレイ
は、各ゲートをＭＯＳトランジスタとトレンチキャパシ
タで構成し、ＭＯＳトランジスタのドレインとトレンチ
キャパシタのトレンチ内部側の電極を配線層により接続
してなることを特徴とする。請求項２のゲートアレイ
は、各ゲートをＭＯＳトランジスタとトレンチキャパシ
タで構成し、該トレンチキャパシタの基板側の電極を基
板側と逆導電型の拡散層により構成し、該拡散層をＭＯ
Ｓトランジスタのドレインに近接して配置し、更に各ゲ
ートの上記拡散層に近接して共通電位拡散層を設けたこ
とを特徴とする。According to another aspect of the present invention, there is provided a gate array in which each gate is composed of a MOS transistor and a trench capacitor, and a drain of the MOS transistor and an electrode on the inner side of the trench of the trench capacitor are connected by a wiring layer. It is characterized by According to another aspect of the gate array of the present invention, each gate is composed of a MOS transistor and a trench capacitor, an electrode on the substrate side of the trench capacitor is composed of a diffusion layer having a conductivity type opposite to that of the substrate side, and the diffusion layer is formed by MO.
It is characterized in that it is arranged close to the drain of the S-transistor, and further provided with a common potential diffusion layer close to the diffusion layer of each gate.
【０００６】[0006]
【実施例】以下、本発明ゲートアレイを図示実施例に従
って詳細に説明する。図１の（Ａ）乃至（Ｃ）は本発明
ゲートアレイの一つの実施例の一つのゲートを示す断面
図で、（Ａ）は配線工程前の状態を、（Ｂ）はゲートに
ロジック回路を構成するＭＯＳトランジスタを形成した
場合を、（Ｃ）はゲートにＤＲＡＭセルを形成した場合
を示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The gate array of the present invention will be described in detail below with reference to the illustrated embodiments. 1A to 1C are cross-sectional views showing one gate of one embodiment of a gate array of the present invention, where FIG. 1A shows a state before a wiring process, and FIG. 1B shows a logic circuit in the gate. The case where the constituent MOS transistor is formed, and (C) shows the case where the DRAM cell is formed at the gate.
【０００７】図面において、１は例えばｎ型の半導体基
板、２はｐ型のウエル、３は選択酸化により形成された
フィールド絶縁膜、４は半導体基板１の表面に形成され
たトレンチ、５ａはトレンチ内壁面及び内底面に形成さ
れた熱酸化誘電体膜、６はトレンチ内壁面及び内底面の
表面部分に形成されたｐ+ 型の拡散層で、トレンチキャ
パシタの基板側の電極を成し、アースとなるｐ型ウエル
２と電気的に接続されていることになる。尚、本明細書
において、「基板側」には基板１のほかウエル２も含ま
れる。In the drawings, 1 is, for example, an n-type semiconductor substrate, 2 is a p-type well, 3 is a field insulating film formed by selective oxidation, 4 is a trench formed on the surface of the semiconductor substrate 1, and 5a is a trench. The thermal oxidation dielectric film formed on the inner wall surface and the inner bottom surface, 6 is a p + type diffusion layer formed on the surface portion of the inner wall surface and the inner bottom surface of the trench, which forms the electrode on the substrate side of the trench capacitor and is grounded. Will be electrically connected to the p-type well 2. In the present specification, the "substrate side" includes the well 2 as well as the substrate 1.
【０００８】７は多結晶シリコン層で、そのうちの７ａ
はトレンチ４内の部分でトレンチキャパシタのトレンチ
内部側の電極を成し、７ｂは該電極７ａと一体の配線層
で、電極７ａと後述するＭＯＳトランジスタのドレイン
（１０）との間を電気的に接続する。７ｃはＭＯＳトラ
ンジスタのゲート電極で、ゲート酸化膜５ｂ上に形成さ
れている。８はサイドウォール、９はソース、１０はド
レインである。１１はドレイン１０を露出させるコンタ
クトホールで、多結晶シリコンからなる。上記配線層７
ｂは該コンタクトホール１１を通してドレイン１０に接
続されている。従って、ドレイン１０は配線層７ｂを介
してトレンチキャパシタのトレンチ内部側の電極７ａに
接続されている。Reference numeral 7 is a polycrystalline silicon layer, of which 7a
Is an electrode on the inner side of the trench of the trench capacitor in a portion inside the trench 4, and 7b is a wiring layer integrated with the electrode 7a, and electrically connects between the electrode 7a and the drain (10) of the MOS transistor described later. Connecting. Reference numeral 7c is a gate electrode of the MOS transistor, which is formed on the gate oxide film 5b. Reference numeral 8 is a sidewall, 9 is a source, and 10 is a drain. Reference numeral 11 is a contact hole for exposing the drain 10 and is made of polycrystalline silicon. The wiring layer 7
b is connected to the drain 10 through the contact hole 11. Therefore, the drain 10 is connected to the electrode 7a inside the trench of the trench capacitor via the wiring layer 7b.
【０００９】本ゲートアレイの各ゲートは配線工程前の
段階（下地工程の段階）では図１の（Ａ）に示す構造を
有するが、このゲートにロジック回路のＭＯＳトランジ
スタを形成する場合には配線工程により図１の（Ｂ）に
示すようにする。即ち、半導体基板表面上に層間絶縁膜
１２を形成し、これを選択的にエッチングすることによ
りコンタクトホールを形成し、その後、アルミニウムか
らなる電極１３ｄ、１３ｇ、１３ｓを形成する。Each gate of this gate array has the structure shown in FIG. 1A at the stage before the wiring process (the stage of the base process). However, when the MOS transistor of the logic circuit is formed at this gate, the wiring is formed. The process is performed as shown in FIG. That is, the interlayer insulating film 12 is formed on the surface of the semiconductor substrate, the contact hole is formed by selectively etching this, and then the electrodes 13d, 13g and 13s made of aluminum are formed.
【００１０】１３ｄは配線層７ｂに接続された電極で、
ドレイン電極を成す。１３ｇはゲート電極７ｃに接続さ
れたゲート取り出し電極、１３ｓはソース電極である。
この場合、トレンチキャパシタは全くの遊びとなる。13d is an electrode connected to the wiring layer 7b,
It forms the drain electrode. Reference numeral 13g is a gate extraction electrode connected to the gate electrode 7c, and 13s is a source electrode.
In this case, the trench capacitor has no play.
【００１１】図１の（Ａ）に示すゲートにＤＲＡＭセル
を形成する場合には配線工程により図１の（Ｃ）に示す
ようにする。即ち、半導体基板表面上に層間絶縁膜１２
を形成し、これを選択的にエッチングすることによりコ
ンタクトホールを形成し、その後、アルミニウムからな
る電極１３ｗ、１３ｂを形成する。When a DRAM cell is formed on the gate shown in FIG. 1A, the wiring process is performed as shown in FIG. That is, the interlayer insulating film 12 is formed on the surface of the semiconductor substrate.
Is formed and a contact hole is formed by selectively etching this, and then electrodes 13w and 13b made of aluminum are formed.
【００１２】１３ｗはゲート電極７ｃに接続されたワー
ド線であり、１３ｂはソース９に接続されたビット線で
ある。この場合、スイッチングＭＯＳトランジスタのド
レイン１０は外部に取り出されることなく配線層７ｂを
介してトレンチキャパシタのトレンチ内部側の電極７ａ
に接続され、そしてトレンチキャパシタの基板側の電極
６はそのままアースとなるウエル２に電気的に接続され
る。従って、トレンチキャパシタは情報蓄積用のコンデ
ンサとして機能し、ＭＯＳトランジスタはスイッチング
トランジスタとして機能する。Reference numeral 13w is a word line connected to the gate electrode 7c, and 13b is a bit line connected to the source 9. In this case, the drain 10 of the switching MOS transistor is not taken out to the outside and the electrode 7a on the inner side of the trench of the trench capacitor is provided via the wiring layer 7b.
, And the electrode 6 on the substrate side of the trench capacitor is electrically connected to the well 2 which is grounded as it is. Therefore, the trench capacitor functions as a capacitor for storing information, and the MOS transistor functions as a switching transistor.
【００１３】図１の（Ａ）に示すようなゲートアレイに
よれば、単に層間絶縁膜１２を形成し、コンタクトホー
ルを形成し、電極１３ｄ、１３ｇ、１３ｓ、１３ｂ、１
３ｗを形成するだけで一部にＤＲＡＭを搭載したロジッ
ク回路を形成することができる。尚、配線工程の前の段
階で層間絶縁膜１２を形成しておいても良い。そうする
と、配線工程ではコンタクトホールを形成し、その後、
電極１３ｄ、１３ｇ、１３ｓ、１３ｂ、１３ｗを形成す
るだけでユーザの希望するＤＲＡＭ搭載ロジック回路を
提供することができ、配線工程の工程数をより少なくで
きる。従って、ユーザの発注を受けてから納品するまで
に要する期間を著しく短縮することができる。According to the gate array as shown in FIG. 1A, the interlayer insulating film 12 is simply formed, the contact holes are formed, and the electrodes 13d, 13g, 13s, 13b, 1 are formed.
A logic circuit in which a DRAM is partially mounted can be formed only by forming 3w. The interlayer insulating film 12 may be formed before the wiring process. Then, in the wiring process, a contact hole is formed, and then,
A DRAM-equipped logic circuit desired by the user can be provided only by forming the electrodes 13d, 13g, 13s, 13b, and 13w, and the number of wiring steps can be further reduced. Therefore, it is possible to remarkably shorten the period required from receiving the user's order to delivering the product.
【００１４】図２の（Ａ）乃至（Ｃ）は図１の（Ａ）に
示すゲートアレイの製造方法を工程順に示す断面図であ
る。
（Ａ）先ず、ウエル２表面にトレンチ４を形成し、次い
で、加熱酸化により誘電体膜５ａ及びゲート絶縁膜５ｂ
を形成し、更に拡散層６を形成し、その後、ゲート絶縁
膜５ｂにコンタクトホール１１を形成する。図２の
（Ａ）はコンタクトホール１１形成後の状態を示す。
（Ｂ）次に、図２の（Ｂ）に示すように不純物（本例で
はｎ型）をドープした多結晶シリコン（ドープトポリシ
リコン）層７を形成する。
（Ｃ）次に、図２の（Ｃ）に示すように、多結晶シリコ
ン層７をパターニングすることによりゲート電極７ｃ、
配線層７ｂを形成し、その後、不純物のイオン打込みを
してｎ- 型のライトドープソース領域９ａ及びライドド
ープドレイン領域１０ａを形成する。その後は、図示は
しないが、サイドウォールの形成、ソース、ドレインの
形成という通常のＬＤＤ構造のＭＯＳＬＳＩと同じ方法
で製造する。2A to 2C are sectional views showing a method of manufacturing the gate array shown in FIG. (A) First, the trench 4 is formed on the surface of the well 2, and then the dielectric film 5a and the gate insulating film 5b are formed by thermal oxidation.
And the diffusion layer 6 is further formed, and then the contact hole 11 is formed in the gate insulating film 5b. FIG. 2A shows a state after the contact hole 11 is formed. (B) Next, as shown in FIG. 2B, a polycrystalline silicon (doped polysilicon) layer 7 doped with impurities (n-type in this example) is formed. (C) Next, as shown in FIG. 2C, the polycrystalline silicon layer 7 is patterned to form a gate electrode 7c,
The wiring layer 7b is formed, and then ion implantation of impurities is performed to form the n − type light-doped source region 9a and the light-doped drain region 10a. After that, although not shown in the drawing, the manufacturing method is the same as that for a MOSLD having a normal LDD structure of forming a sidewall, forming a source and a drain.
【００１５】図３（Ａ）、（Ｂ）は本発明ゲートアレイ
の別の実施例を示すもので、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ線視断面図である。本実施例は図１に示
した実施例の持つところのゲートをロジック回路のＭＯ
Ｓトランジスタとして用いた場合にドレインと基板側
（ここでは実際にはウエル２）との間にトレンチキャパ
シタが介在しそのために高速性が損なわれるという問題
を回避したものである。具体的には、本実施例はトレン
チキャパシタの基板側の電極を成す拡散層６ａの導電型
を反対にしてトレンチキャパシタをウエル２から接合分
離すると共に、該拡散層６ａと必要に応じて、即ちゲー
トにＤＲＡＭセルを形成する場合に、電気的に接続すべ
き拡散層（共通電位拡散層）１４を形成してなる。該拡
散層１４には電源電圧Ｖccが与えられる。それ以外の点
では図１に示したゲートアレイとは本質的な違いはな
い。FIGS. 3A and 3B show another embodiment of the gate array of the present invention. FIG. 3A is a plan view and FIG. 3B is a sectional view taken along line BB of FIG. is there. In this embodiment, the gate of the embodiment shown in FIG.
This avoids the problem that when used as an S-transistor, a trench capacitor is interposed between the drain and the substrate side (actually, the well 2 in this case), which impairs high speed performance. Specifically, in this embodiment, the conductivity type of the diffusion layer 6a forming the electrode on the substrate side of the trench capacitor is reversed to separate the junction of the trench capacitor from the well 2 and, if necessary, When a DRAM cell is formed on the gate, a diffusion layer (common potential diffusion layer) 14 to be electrically connected is formed. A power supply voltage Vcc is applied to the diffusion layer 14. Other than that, there is essentially no difference from the gate array shown in FIG.
【００１６】本ゲートアレイのゲートをＭＯＳトランジ
スタとして用いる場合には、配線工程で図４の（Ａ）に
示すようにトレンチキャパシタの基板側の拡散層６ａと
ＭＯＳトランジスタのドレイン１０との間にｎ型不純物
を適宜なエネルギーでイオン打込みすることにより拡散
層１５を形成する。その後は、層間絶縁膜を形成し、コ
ンタクトホールを形成して多結晶シリコンからなる配線
層７ｂ、ゲート電極７ｃ、ソース電極７ｄの表面部を露
出させ、これらと接続されたアルミニウム電極を形成し
てドレイン電極、ゲート電極、ソース電極とする。従っ
て、トレンチキャパシタは、配線層７ｂ、ドレイン１０
及び配線工程のイオン打込みにより形成した拡散層１５
によって電極間が短絡されて殺されてしまうことにな
り、ドレイン１０と基板側（ウエル２）との間にトレン
チキャパシタが介在しなくなる。従って、ドレインと基
板との間にトレンチキャパシタが介在してＭＯＳトラン
ジスタの高速性が悪くなるという虞れはなくなる。When the gate of this gate array is used as a MOS transistor, n is provided between the diffusion layer 6a on the substrate side of the trench capacitor and the drain 10 of the MOS transistor in the wiring process as shown in FIG. The diffusion layer 15 is formed by ion-implanting the type impurities with appropriate energy. After that, an interlayer insulating film is formed, contact holes are formed to expose the surface portions of the wiring layer 7b made of polycrystalline silicon, the gate electrode 7c, and the source electrode 7d, and aluminum electrodes connected to these are formed. It is used as a drain electrode, a gate electrode, and a source electrode. Therefore, the trench capacitor includes the wiring layer 7b and the drain 10
And the diffusion layer 15 formed by ion implantation in the wiring process
As a result, the electrodes are short-circuited and killed, and the trench capacitor does not exist between the drain 10 and the substrate side (well 2). Therefore, there is no fear that the trench capacitor is interposed between the drain and the substrate and the high speed performance of the MOS transistor is deteriorated.
【００１７】そして、ゲートアレイのゲートをＤＲＡＭ
セルとして用いる場合には、配線工程において図４の
（Ｂ）に示すようにトレンチキャパシタの基板側の拡散
層６ａとＶccの電位が与えられる拡散層１４との間にｎ
型不純物を適宜なエネルギーでイオン打込みすることに
より拡散層１５を形成する。その後、層間絶縁膜を形成
し、次いでコンタクトホールを形成し、アルミニウムか
らなるワード線、ビット線を形成する。尚、配線層７ｂ
は電極により取り出す必要はない。The gate of the gate array is the DRAM
When used as a cell, in the wiring process, as shown in FIG. 4B, n is provided between the diffusion layer 6a on the substrate side of the trench capacitor and the diffusion layer 14 to which the potential of Vcc is applied.
The diffusion layer 15 is formed by ion-implanting the type impurities with appropriate energy. After that, an interlayer insulating film is formed, a contact hole is then formed, and a word line and a bit line made of aluminum are formed. The wiring layer 7b
Need not be taken out by the electrodes.
【００１８】図４の（Ｂ）に示すように拡散層１５を形
成することによりＭＯＳトランジスタのドレイン１０は
トレンチキャパシタを介してＶccラインに接続されるこ
とになり、ゲートはＤＲＡＭセルとなり得るのである。By forming the diffusion layer 15 as shown in FIG. 4B, the drain 10 of the MOS transistor is connected to the Vcc line through the trench capacitor, and the gate can be a DRAM cell. .
【００１９】[0019]
【発明の効果】請求項１のゲートアレイは、ゲートがＭ
ＯＳトランジスタとトレンチキャパシタからなり、該Ｍ
ＯＳトランジスタのドレインが配線層により該ＭＯＳト
ランジスタと対応するトレンチキャパシタのトレンチ内
部側の電極に接続されてなることを特徴とするものであ
る。従って、請求項１のゲートアレイによれば、ＭＯＳ
トランジスタのドレインを外部に取り出しトレンチキャ
パシタを遊ばせるか殺すかすることによりゲートをＭＯ
Ｓトランジスタとして用いることができ、また、トレン
チキャパシタを活かすことによりゲートを、ＭＯＳトラ
ンジスタをスイッチングトランジスタとしトレンチキャ
パシタを情報蓄積手段とするＤＲＡＭセルとして用いる
ことができる。そして、配線工程前にトレンチキャパシ
タが既に形成されているので、配線工程によってにトレ
ンチキャパシタを形成する必要はない。従って、配線工
程が少なくてＤＲＡＭが搭載可能なゲートアレイが提供
できることになり、ユーザの発注を受けてから納品する
までの期間を著しく短縮することができる。請求項２の
ゲートアレイは、ゲートがＭＯＳトランジスタとトレン
チキャパシタからなり、該トレンチキャパシタの基板側
の電極は基板と逆導電型の拡散層からなり上記ＭＯＳト
ランジスタのドレインと適宜な間隔をおいて離間し、そ
して各ゲートの上記トレンチキャパシタの基板側の電極
が半導体基板表面部に選択的に形成されたところの基板
と逆導電型の共通電位拡散層に近接配設されてなること
を特徴とするものである。従って、請求項２のゲートア
レイによれば、配線工程で不純物のイオン打込みにより
ＭＯＳトランジスタとトレンチキャパシタとの基板側電
極との間に拡散層を形成してトレンチキャパシタを完全
に殺すことができるのでゲートをＭＯＳトランジスタと
して用いる場合のドレイン・アース間にトレンチキャパ
シタが寄生容量として介在する虞れがなくなり、高速性
を高めることができる。また、配線工程で不純物のイオ
ン打込みによりトレンチキャパシタの基板側電極を成す
拡散層と共通電位拡散層との間に拡散層を形成すること
によりゲートをＤＲＡＭとして用いることができる。According to the gate array of claim 1, the gate has M gates.
It consists of an OS transistor and a trench capacitor, and the M
The drain of the OS transistor is connected to an electrode inside the trench of the trench capacitor corresponding to the MOS transistor by a wiring layer. Therefore, according to the gate array of claim 1, the MOS
The gate of the transistor can be changed by taking out the drain of the transistor to the outside and letting the trench capacitor play or kill.
It can be used as an S transistor, and by utilizing the trench capacitor, the gate can be used as a DRAM cell in which a MOS transistor is a switching transistor and a trench capacitor is an information storage means. Since the trench capacitor is already formed before the wiring process, it is not necessary to form the trench capacitor by the wiring process. Therefore, it is possible to provide a gate array in which a DRAM can be mounted with a reduced number of wiring steps, and it is possible to significantly reduce the period from receiving an order from a user to delivering the same. The gate array according to claim 2, wherein the gate is composed of a MOS transistor and a trench capacitor, and the electrode on the substrate side of the trench capacitor is composed of a diffusion layer of a conductivity type opposite to that of the substrate, and is separated from the drain of the MOS transistor at an appropriate interval. And an electrode on the substrate side of the trench capacitor of each gate is disposed close to a common potential diffusion layer of a conductivity type opposite to that of the substrate selectively formed on the surface portion of the semiconductor substrate. It is a thing. Therefore, according to the gate array of the second aspect, the diffusion layer can be formed between the MOS transistor and the substrate-side electrode of the trench capacitor by ion implantation of impurities in the wiring process, so that the trench capacitor can be completely killed. When the gate is used as a MOS transistor, there is no fear that the trench capacitor will be interposed as a parasitic capacitance between the drain and the ground, and high speed can be improved. Further, the gate can be used as a DRAM by forming a diffusion layer between the common potential diffusion layer and the diffusion layer forming the substrate side electrode of the trench capacitor by ion implantation of impurities in the wiring process.
【図１】（Ａ）乃至（Ｃ）は本発明ゲートアレイの一つ
の実施例を示す断面図で、（Ａ）は配線工程前の状態を
示し、（Ｂ）は配線工程によりロジック回路用のＭＯＳ
トランジスタを形成した場合を示し、（Ｃ）は同じくＤ
ＲＡＭセルを形成した場合を示す。1A to 1C are cross-sectional views showing one embodiment of a gate array of the present invention, FIG. 1A shows a state before a wiring process, and FIG. 1B shows a circuit for a logic circuit according to the wiring process. MOS
The case where a transistor is formed is shown, and (C) is the same as D.
The case where a RAM cell is formed is shown.
【図２】（Ａ）乃至（Ｃ）は図１の（Ａ）に示すゲート
アレイの製造方法の一例を工程順に示す断面図である。2A to 2C are cross-sectional views showing an example of a method of manufacturing the gate array shown in FIG.
【図３】（Ａ）、（Ｂ）は本発明ゲートアレイの別の実
施例を工程順に示すもので、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ線視断面図である。3A and 3B show another embodiment of the gate array of the present invention in the order of steps, FIG. 3A is a plan view, and FIG. 3B is a sectional view taken along line BB of FIG. Is.
【図４】（Ａ）、（Ｂ）は図３に示したゲートアレイに
対する配線工程での不純物イオン打込み例を示す断面図
で、（Ａ）はゲートをＭＯＳトランジスタとして用いる
場合を、（Ｂ）はゲートをＤＲＡＭセルとして用いる場
合を示す。4A and 4B are cross-sectional views showing an example of implanting impurity ions in the wiring process for the gate array shown in FIG. 3, and FIG. 4A shows a case where the gate is used as a MOS transistor, and FIG. Shows the case where the gate is used as a DRAM cell.
１ 基板
２ ウエル
４ トレンチ
５ａ 誘電膜
６、６ａ トレンチキャパシタの基板側の電極を成す拡
散層
７ａ トレンチキャパシタのトレンチ内部側の電極
７ｂ トレンチキャパシタとＭＯＳトランジスタのドレ
インを接続する配線層
７ｃ ＭＯＳトランジスタのゲート電極
９ ソース
１０ ドレイン
１４ 共通電位拡散層
１５ 配線工程の不純物イオン打込みによる拡散層Reference Signs List 1 substrate 2 well 4 trench 5a dielectric films 6 and 6a diffusion layer 7a forming an electrode on the substrate side of a trench capacitor 7a electrode inside trench of a trench capacitor 7b wiring layer 7c connecting a trench capacitor and a drain of a MOS transistor gate of a MOS transistor Electrode 9 Source 10 Drain 14 Common potential diffusion layer 15 Diffusion layer by impurity ion implantation in wiring process
Claims (2)
チキャパシタからなり、上記ＭＯＳトランジスタのドレ
インが配線層により該ＭＯＳトランジスタと対応するト
レンチキャパシタのトレンチ内部側の電極に接続されて
なることを特徴とするゲートアレイ1. A gate characterized in that each gate comprises a MOS transistor and a trench capacitor, and the drain of the MOS transistor is connected to an electrode on the inner side of the trench of the trench capacitor corresponding to the MOS transistor by a wiring layer. array
チキャパシタからなり、上記トレンチキャパシタの基板
側の電極は基板側と逆導電型の拡散層からなり上記ＭＯ
Ｓトランジスタのドレインと適宜な間隔をおいて離間し
て形成され、各ゲートの上記トレンチキャパシタの基板
側の電極が半導体基板表面部に選択的に形成された基板
側と逆導電型の共通電位拡散層に近接配置されてなるこ
とを特徴とするゲートアレイ2. Each of the gates is composed of a MOS transistor and a trench capacitor, and an electrode on the substrate side of the trench capacitor is composed of a diffusion layer having a conductivity type opposite to that of the substrate side.
A common potential diffusion of a conductivity type opposite to that of the substrate side, which is formed at a proper distance from the drain of the S-transistor, and in which the electrode on the substrate side of the trench capacitor of each gate is selectively formed on the surface portion of the semiconductor substrate. Gate array characterized by being arranged close to a layer
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| Application Number | Priority Date | Filing Date | Title |
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| JP3042541A JPH056967A (en) | 1991-02-13 | 1991-02-13 | Gate array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP3042541A JPH056967A (en) | 1991-02-13 | 1991-02-13 | Gate array |
Publications (1)
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| JPH056967A true JPH056967A (en) | 1993-01-14 |
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ID=12638928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3042541A Pending JPH056967A (en) | 1991-02-13 | 1991-02-13 | Gate array |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056967A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003069675A1 (en) * | 2002-02-14 | 2003-08-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and its manufacturing method |
| KR100451515B1 (en) * | 2002-06-28 | 2004-10-06 | 주식회사 하이닉스반도체 | Method for fabricating capacitor of semiconductor device |
| KR100584997B1 (en) * | 2003-07-18 | 2006-05-29 | 매그나칩 반도체 유한회사 | Analog semiconductor device with trench type capacitor and method for manufacturing the same |
| JP2009170750A (en) * | 2008-01-18 | 2009-07-30 | Fujitsu Microelectronics Ltd | Semiconductor apparatus and method of manufacturing the same |
-
1991
- 1991-02-13 JP JP3042541A patent/JPH056967A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003069675A1 (en) * | 2002-02-14 | 2003-08-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and its manufacturing method |
| US6974987B2 (en) | 2002-02-14 | 2005-12-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| KR100451515B1 (en) * | 2002-06-28 | 2004-10-06 | 주식회사 하이닉스반도체 | Method for fabricating capacitor of semiconductor device |
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