JP2003124338A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method

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JP2003124338A
JP2003124338A JP2001311590A JP2001311590A JP2003124338A JP 2003124338 A JP2003124338 A JP 2003124338A JP 2001311590 A JP2001311590 A JP 2001311590A JP 2001311590 A JP2001311590 A JP 2001311590A JP 2003124338 A JP2003124338 A JP 2003124338A
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voltage circuit
breakdown voltage
insulating film
film
low
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JP2001311590A
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Japanese (ja)
Inventor
Masayuki Fujio
正之 藤尾
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

PROBLEM TO BE SOLVED: To achieve miniaturization, high integration, the reduction of leak current, and low power consumption in a semiconductor device mounting a low voltage circuit and a high voltage circuit on the same semiconductor substrate, and to provide its manufacturing method. SOLUTION: The semiconductor device comprises a high withstand voltage circuit comprising a first gate electrode 12b, and a source-drain region comprising low concentration and high concentration diffusion layers, and a low withstand voltage circuit comprising the gate insulation film of a second gate electrode 12c thinner than that of the first gate electrode, and a source-drain region comprising low concentration and high concentration diffusion layers, formed on a semiconductor substrate 1. Sidewall insulation films 14 and 19 are formed on the sidewall of the gate electrode of the low withstand voltage circuit, and sidewall insulation films 14, 15 and 19 wider than the sidewall insulation film for the low withstand voltage circuit are formed on the sidewall of the gate electrode of the high withstand voltage circuit. The distance from the end part of the low concentration diffusion layer directly under the gate electrode in the high withstand voltage circuit to the high concentration diffusion layer is set longer than the distance from the end part of the low concentration diffusion layer directly under the gate electrode of the low withstand voltage circuit to the high concentration diffusion layer.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、より詳細には、低電圧駆動回路と高電
圧駆動回路とを同一半導体基板上に混載する半導体装置
及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device in which a low voltage driving circuit and a high voltage driving circuit are mixedly mounted on the same semiconductor substrate, and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】近年、不揮発性半導体メモリセルアレイ
とともに、高速で駆動するロジック回路をも同一チップ
に混載して付加価値を高めた半導体デバイスヘのニーズ
が高まってきている。この種の不揮発性半導体記憶装置
では、記憶保持能力をもつフローティングゲートとコン
トロールゲートとの積層構造を有するスタックトランジ
スタからなるフラッシュメモリセルアレイと、メモリセ
ルアレイの周辺回路として、メモリセル駆動に必要とさ
れる高電圧を扱う駆動回路などを構成する高耐圧ＭＯＳ
トランジスタ及び低電圧で高速に動作するロジック回路
などを構成する低耐圧ＭＯＳトランジスタ回路により構
成されるロジック回路とを備える。2. Description of the Related Art In recent years, there has been an increasing need for a semiconductor device having a nonvolatile semiconductor memory cell array and a logic circuit driven at a high speed mixedly mounted on the same chip to increase the added value. In this type of non-volatile semiconductor memory device, a flash memory cell array including a stack transistor having a stack structure of a floating gate and a control gate having a memory retention capability and a peripheral circuit of the memory cell array are required for driving the memory cell. High breakdown voltage MOS that composes drive circuits that handle high voltages
A logic circuit including a transistor and a low-breakdown-voltage MOS transistor circuit that forms a logic circuit that operates at high speed with a low voltage.

【０００３】高耐圧トランジスタは、書き込み／消去な
ど十数Ｖの高電圧を発生、転送するために使用され、数
万回以上の書き込み・消去のエラーフリーとなる信頼性
を確保するために、ゲート酸化膜が高電圧で絶縁破壊し
ないように、例えば２０ｎｍと厚くするだけでなく、ソ
ース／ドレイン拡散層のジャンクション耐圧も十数Ｖと
なるように高くする必要がある。そのため、ＬＤＤ構造
における低濃度拡散層を深く形成し、緩やかな不純物プ
ロファイルを形成するとともに、側壁の帽を、例えば２
００ｎｍと広くして、高濃度拡散層から低濃度拡散層の
先端までの距離を大きくして空乏層を延びやすくし、電
界集中を緩和し、さらにジャンクション耐圧を上げてい
る。The high breakdown voltage transistor is used to generate and transfer a high voltage of more than ten V for writing / erasing, and in order to ensure reliability of error-free writing / erasing more than tens of thousands of times, a gate is used. In order to prevent the dielectric breakdown of the oxide film at a high voltage, it is necessary not only to increase the thickness to, for example, 20 nm, but also to increase the junction breakdown voltage of the source / drain diffusion layer to a dozen V. Therefore, the low-concentration diffusion layer in the LDD structure is formed deeply to form a gentle impurity profile, and the side wall cap is
The width is made as wide as 00 nm to increase the distance from the high-concentration diffusion layer to the tip of the low-concentration diffusion layer to facilitate the extension of the depletion layer, relax the electric field concentration, and further increase the junction breakdown voltage.

【０００４】なお、高耐圧トランジスタは、ゲート電極
を形成した後、ゲート電極に対して自己整合的に低濃度
拡散層用のイオン注入を行い、その後、側壁を形成し、
高濃度拡散層用のイオン注入を行うことにより形成する
が、低耐圧トランジスタの側壁も高耐圧トランジスタの
側壁と同時に形成されるため、高耐圧トランジスタと同
じく幅の厚い側壁が形成される。In the high breakdown voltage transistor, after forming the gate electrode, ion implantation for the low-concentration diffusion layer is performed on the gate electrode in a self-aligned manner, and then the side wall is formed.
It is formed by performing ion implantation for the high-concentration diffusion layer, but the side wall of the low breakdown voltage transistor is also formed at the same time as the side wall of the high breakdown voltage transistor, so that a thick side wall is formed like the high breakdown voltage transistor.

【０００５】したがって、フラッシュメモリと高速ロジ
ック回路とを一つのチップ内に混載した場合には、低耐
圧トランジスタでは、高耐圧トランジスタ用の厚い側壁
のためにセルサイズ、ひいてはチップサイズが大きくな
る。また、低濃度拡散層の幅が長くなるので、寄生抵抗
が大きくなり、トランジスタの電流駆動能力が低下す
る。つまり、低耐圧トランジスタでは、高いジャンクシ
ョン耐圧は不要であるので、回路パターンが大きくなる
だけでなく、性能が劣化するという問題があった。Therefore, when the flash memory and the high-speed logic circuit are mixedly mounted in one chip, the cell size of the low breakdown voltage transistor becomes large due to the thick side wall for the high breakdown voltage transistor. Further, since the width of the low concentration diffusion layer becomes long, the parasitic resistance becomes large and the current driving capability of the transistor is lowered. That is, since the low breakdown voltage transistor does not require a high junction breakdown voltage, there is a problem that not only the circuit pattern becomes large, but also the performance deteriorates.

【０００６】そこで、特開２０００−２４３９２６号公
報では、高耐圧トランジスタの高濃度拡散層は、２層の
側壁の外側からイオン注入して低濃度拡散層の長さ（Ｌ
ＤＤ長）を長くしてジャンクション耐圧を高くするとと
もに、低耐圧トランジスタでは、第１の側壁の外側から
高濃度のソース／ドレイン形成のためのイオン注入する
ことでＬＤＤ長を短くして、寄生抵抗の上昇を防ぎ、ト
ランジスタの電流駆動能力の劣化及び回路パターンの拡
大を防止する方法が提案されている。Therefore, in Japanese Unexamined Patent Application Publication No. 2000-243926, the high concentration diffusion layer of the high breakdown voltage transistor is ion-implanted from the outside of the sidewalls of the two layers to obtain the length (L) of the low concentration diffusion layer.
DD length) to increase the junction breakdown voltage, and in the low breakdown voltage transistor, the LDD length is shortened by ion implantation for forming high-concentration source / drain from the outside of the first sidewall to reduce the parasitic resistance. There is proposed a method of preventing the rise of the transistor, preventing the deterioration of the current drive capability of the transistor, and preventing the expansion of the circuit pattern.

【０００７】この方法では、まず、図１８に示したよう
に、素子分離領域１０２とＮウエル１０３、１０６とＰ
ウエル１０４、１０５とを有する半導体基板１０１上
に、メモリセルアレイ（ａ）のトンネル酸化膜１０７、
フローティングゲート１０８、層間容量膜１０９及びコ
ントロールゲート電極１１２ａ、高耐圧回路（ｂ）にお
けるトランジスタのゲート酸化膜１１０及びゲート電極
１１２ｂ、低耐圧回路（ｃ）におけるトランジスタのゲ
ート酸化膜１１１及びゲート電極１１２ｃを形成し、そ
れぞれのゲート電極に対して自己整合的にイオン注入、
拡散を行い、メモリセルアレイ（ａ）のソース／ドレイ
ン領域１１６、高耐圧回路（ｂ）の低濃度拡散層１１
３、低耐圧回路（ｃ）の低濃度拡散層１１８を形成す
る。In this method, first, as shown in FIG. 18, the element isolation region 102, the N wells 103 and 106, and the P well.
On the semiconductor substrate 101 having the wells 104 and 105, the tunnel oxide film 107 of the memory cell array (a),
The floating gate 108, the interlayer capacitance film 109 and the control gate electrode 112a, the gate oxide film 110 and the gate electrode 112b of the transistor in the high breakdown voltage circuit (b), and the gate oxide film 111 and the gate electrode 112c of the transistor in the low breakdown voltage circuit (c). Formed and ion-implanted to each gate electrode in a self-aligned manner,
Diffusion is performed to form the source / drain regions 116 of the memory cell array (a) and the low concentration diffusion layer 11 of the high breakdown voltage circuit (b).
3. The low concentration diffusion layer 118 of the low breakdown voltage circuit (c) is formed.

【０００８】次に、図１９に示したように、シリコン窒
化膜１１４ａを１００ｎｍ、シリコン酸化膜１１５ａを
１００ｎｍ順次堆積し、図２０に示したように、シリコ
ン酸化膜１１５ａを異方性エッチングで選択的にエッチ
ングして、各ゲート電極１１２ａ、１１２ｂ、１１２ｃ
の側壁に、側壁絶縁膜１１５を形成する。得られた半導
体基板１０１上の高耐圧回路（ｂ）上をフォトレジスト
１１７でカバーする。Next, as shown in FIG. 19, a 100 nm thick silicon nitride film 114a and a 100 nm thick silicon oxide film 115a are sequentially deposited, and as shown in FIG. 20, the silicon oxide film 115a is selected by anisotropic etching. The gate electrodes 112a, 112b, 112c
A side wall insulating film 115 is formed on the side wall. The photoresist 117 covers the high breakdown voltage circuit (b) on the obtained semiconductor substrate 101.

【０００９】その後、図２１に示すように、メモリセル
アレイ（ａ）と低耐圧回路（ｃ）のゲート電極１１２
ｂ、１１２ｃの側壁に形成されている側壁絶縁膜１１５
をウェットエッチングにより除去し、フォトレジスト１
１７を剥離除去し、シリコン窒化膜１１４ａを異方性エ
ッチングで選択的にエッチングすることにより、各トラ
ンジスタのゲート電極１１２ａ、１１２ｂ、１１２ｃの
側壁にシリコン窒化膜１１４ａによる側壁絶縁膜１１４
を形成する。これらをマスクとして用いて、自己整合的
にイオン注入、拡散を行い高濃度ソース／ドレイン１２
０を形成する。その後、得られた基板１０１上全面に絶
縁膜を被覆し、コンタクトホールを開口し、導電膜を埋
め込み、電極を接続するなどして半導体装置を完成させ
る。Thereafter, as shown in FIG. 21, the gate electrode 112 of the memory cell array (a) and the low breakdown voltage circuit (c).
Side wall insulating film 115 formed on the side walls of b and 112c
Is removed by wet etching, and photoresist 1
By removing 17 and removing the silicon nitride film 114a selectively by anisotropic etching, the sidewall insulating film 114 made of the silicon nitride film 114a is formed on the sidewalls of the gate electrodes 112a, 112b, 112c of the respective transistors.
To form. Using these as a mask, ion implantation and diffusion are performed in a self-aligned manner to achieve high concentration source / drain 12
Form 0. After that, a semiconductor device is completed by covering the entire surface of the obtained substrate 101 with an insulating film, opening a contact hole, filling a conductive film, connecting electrodes, and the like.

【００１０】[0010]

【発明が解決しようとする課題】しかし、上記のような
製造方法では、低耐圧回路におけるトランジスタは、高
耐圧回路におけるトランジスタと同様、ゲート電極形成
後に低濃度領域形成用のイオン注入を行い、高温熱処理
工程を経る。このため、低耐圧回路におけるトランジス
タでは、ゲート電極直下にまでＬＤＤ層が広がり、ハロ
ー注入の効果がなくなり、ｎＭＯＳ及びｐＭＯＳトラン
ジスタともに短チャネル特性が劣化し、トランジスタの
微細化を阻害する。したがって、高速ロジック混載デバ
イスの低耐圧回路におけるトランジスタのゲート長は２
５０ｎｍ程度までが限度であった。However, in the manufacturing method as described above, the transistor in the low breakdown voltage circuit, like the transistor in the high breakdown voltage circuit, is subjected to the ion implantation for forming the low concentration region after the gate electrode is formed, and the high temperature Go through a heat treatment process. Therefore, in the transistor in the low breakdown voltage circuit, the LDD layer spreads to just below the gate electrode, the effect of halo injection disappears, the short channel characteristics of both the nMOS and pMOS transistors deteriorate, and miniaturization of the transistor is hindered. Therefore, the gate length of the transistor in the low breakdown voltage circuit of the high-speed logic embedded device is 2
The limit was about 50 nm.

【００１１】一方、側壁絶縁膜１１４を形成した後（図
２１において）、低濃度拡散層形成のためのイオン注入
を行うとすると、部分的に側壁絶縁膜がイオン注入を阻
止することになり、結果的に、低濃度拡散層がチャネル
直下に形成されない。このため、トランジスタは、オフ
セットデバイスとなり、実効チャネル長の増大、閾値電
圧の上昇、さらには寄生抵抗の増大による電流駆動能力
の低下を招く。また、ゲート電極側面が比較的厚いシリ
コン窒化膜で直接覆われているため、後の熱酸化によ
り、ゲート電極と半導体基板との間に熱膨張係数の違い
による応力が生じて結晶欠陥が発生し、リーク電流が増
大する。On the other hand, if the ion implantation for forming the low-concentration diffusion layer is performed after the sidewall insulating film 114 is formed (in FIG. 21), the sidewall insulating film partially blocks the ion implantation. As a result, the low concentration diffusion layer is not formed immediately below the channel. Therefore, the transistor serves as an offset device, which causes an increase in effective channel length, an increase in threshold voltage, and a decrease in current driving capability due to an increase in parasitic resistance. In addition, since the side surface of the gate electrode is directly covered with the relatively thick silicon nitride film, the subsequent thermal oxidation causes stress due to the difference in thermal expansion coefficient between the gate electrode and the semiconductor substrate to cause crystal defects. , The leakage current increases.

【００１２】[0012]

【課題を解決するための手段】本発明によれば、半導体
基板上に、第１のゲート絶縁膜を介して形成されたゲー
ト電極及び低濃度拡散層と高濃度拡散層とからなるソー
ス／ドレイン領域によって構成される高耐圧回路と、第
１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を介し
て形成されたゲート電極及び低濃度拡散層と高濃度拡散
層とからなるソース／ドレイン領域によって構成される
低耐圧回路とからなる半導体装置であって、前記低耐圧
回路におけるゲート電極の側壁には低耐圧回路用側壁絶
縁膜が、前記高耐圧回路におけるゲート電極の側壁には
低耐圧回路用側壁絶縁膜よりも幅広の高耐圧回路用側壁
絶縁膜がそれぞれ形成されており、さらに、前記高耐圧
回路におけるゲート電極直下の低濃度拡散層の端部から
高濃度拡散層までの距離が、前記低耐圧回路におけるゲ
ート電極直下の低濃度拡散層の端部から高濃度拡散層ま
での距離よりも長く設定されてなる半導体装置が提供さ
れる。According to the present invention, a source / drain composed of a gate electrode and a low concentration diffusion layer and a high concentration diffusion layer formed on a semiconductor substrate via a first gate insulating film. Source / drain region composed of a high breakdown voltage circuit composed of regions, a gate electrode formed through a second gate insulating film thinner than the first gate insulating film, and a low concentration diffusion layer and a high concentration diffusion layer And a low breakdown voltage circuit on the sidewall of the gate electrode in the low breakdown voltage circuit, and a low breakdown voltage circuit on the sidewall of the gate electrode in the high breakdown voltage circuit. Side wall insulating films for high breakdown voltage circuits, each of which is wider than the side wall insulating film for insulation, are formed, and further, from the end of the low concentration diffusion layer immediately below the gate electrode in the high breakdown voltage circuit to the high concentration diffusion layer. Distance, from said end of the low-concentration diffusion layer immediately below the gate electrode of the low voltage circuit to a high-concentration diffusion layer semiconductor device comprising set longer than the distance is provided.

【００１３】また、本発明によれば、半導体基板上に、
第１のゲート絶縁膜を介して形成されたゲート電極及び
低濃度拡散層と高濃度拡散層とからなるソース／ドレイ
ン領域によって構成される高耐圧回路と、第１のゲート
絶縁膜よりも薄い第２のゲート絶縁膜を介して形成され
たゲート電極及び低濃度拡散層と高濃度拡散層とからな
るソース／ドレイン領域によって構成される低耐圧回路
とからなる半導体装置の製造方法であって、（ａ）高耐
圧回路及び低耐圧回路形成領域のそれぞれにゲート絶縁
膜を介してゲート電極を形成し、（ｂ）高耐圧回路形成
領域に、ゲート電極に対して自己整合的に不純物を導入
して低濃度拡散層を形成し、（ｃ）得られた半導体基板
上全面に、第１の絶縁膜及び第２の絶縁膜を形成し、該
第２の絶縁膜を選択的にエッチングして高耐圧回路及び
低耐圧回路形成領域のゲート電極のそれぞれに第２の側
壁絶縁膜を形成し、（ｄ）低耐圧回路形成領域の第２の
側壁絶縁膜を除去し、低耐圧回路形成領域に不純物を導
入して低濃度拡散層を形成し、（ｅ）得られた半導体基
板上全面に第３の絶縁膜を形成し、該第３の絶縁膜を選
択的にエッチングして各領域のゲート電極に第３の側壁
絶縁膜を形成し、（ｆ）高耐圧回路及び低耐圧回路形成
領域のそれぞれに不純物を導入して高濃度拡散層を形成
する工程を含んでなる上記半導体装置の製造方法が提供
される。Further, according to the present invention, on the semiconductor substrate,
A high breakdown voltage circuit composed of a gate electrode formed via a first gate insulating film and a source / drain region consisting of a low concentration diffusion layer and a high concentration diffusion layer; and a high voltage circuit which is thinner than the first gate insulating film. 2. A method of manufacturing a semiconductor device, comprising: a gate electrode formed via a gate insulating film; and a low breakdown voltage circuit composed of a source / drain region including a low concentration diffusion layer and a high concentration diffusion layer, a) forming a gate electrode in each of the high breakdown voltage circuit formation region and the low breakdown voltage circuit formation region via a gate insulating film, and (b) introducing impurities into the high breakdown voltage circuit formation region in a self-aligned manner with respect to the gate electrode. A low-concentration diffusion layer is formed, and (c) a first insulating film and a second insulating film are formed on the entire surface of the obtained semiconductor substrate, and the second insulating film is selectively etched to obtain a high breakdown voltage. Circuit and low withstand voltage circuit formation area A second sidewall insulating film is formed on each of the gate electrodes of (1), (d) the second sidewall insulating film in the low breakdown voltage circuit formation region is removed, and impurities are introduced into the low breakdown voltage circuit formation region to form a low concentration diffusion layer. And (e) forming a third insulating film on the entire surface of the obtained semiconductor substrate, and selectively etching the third insulating film to form a third sidewall insulating film on the gate electrode in each region. Provided is a method for manufacturing a semiconductor device, comprising the steps of: (f) introducing an impurity into each of the high breakdown voltage circuit and low breakdown voltage circuit formation regions to form a high concentration diffusion layer.

【００１４】[0014]

【発明の実施の形態】本発明の半導体装置は、半導体基
板上に、高耐圧回路と低耐圧回路とを有するものであれ
ば、ｎ−、ｐ−、Ｃ−ＭＯＳトランジスタ、ＭＩＳトラ
ンジスタ等から構成されるどのような種類の半導体装置
であってもよい。例えば、低耐圧回路としては、信号処
理回路、メモリ回路等の比較的動作電圧が低い回路であ
り、高耐圧回路とは、低耐圧回路よりも動作電圧が高い
回路を意味する。BEST MODE FOR CARRYING OUT THE INVENTION The semiconductor device of the present invention is composed of n-, p-, C-MOS transistors, MIS transistors, etc. as long as it has a high breakdown voltage circuit and a low breakdown voltage circuit on a semiconductor substrate. Any type of semiconductor device may be used. For example, a low breakdown voltage circuit is a circuit having a relatively low operating voltage such as a signal processing circuit and a memory circuit, and a high breakdown voltage circuit is a circuit having a higher operating voltage than the low breakdown voltage circuit.

【００１５】ここで使用することができる半導体基板
は、通常、半導体装置に使用されるものが挙げられ、例
えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡ
ｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体からなる
基板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板を
用いることができる。なかでもシリコン基板が好まし
い。この半導体基板上には、ＬＯＣＯＳ膜、トレンチ酸
化膜、ＳＴＩ膜等の素子分離領域、トランジスタ、キャ
パシタ、抵抗等の素子、これらによる回路及びメモリ、
層間絶縁膜、配線層等が組み合わせられて、シングル又
はマルチレイヤー構造で形成されていてもよい。特に、
フローティングゲート、層間容量膜及びコントロールゲ
ートを有するトランジスタからなる不揮発性メモリセル
アレイが同一半導体基板上に混載されていることが好ま
しい。Examples of the semiconductor substrate that can be used here include those normally used in semiconductor devices. For example, elemental semiconductors such as silicon and germanium, and GaA.
Various substrates such as a substrate made of a compound semiconductor such as s, InGaAs, and ZnSe, an SOI substrate, or a multi-layer SOI substrate can be used. Of these, a silicon substrate is preferable. On this semiconductor substrate, element isolation regions such as LOCOS film, trench oxide film and STI film, elements such as transistors, capacitors and resistors, circuits and memories using these,
An interlayer insulating film, a wiring layer, etc. may be combined to form a single or multi-layer structure. In particular,
It is preferable that a non-volatile memory cell array including a transistor having a floating gate, an interlayer capacitance film and a control gate is mixedly mounted on the same semiconductor substrate.

【００１６】高耐圧回路及び低耐圧回路は、いずれもゲ
ート絶縁膜を介してゲート電極と、低濃度拡散層及び高
濃度拡散層とからなるソース／ドレイン領域とによって
構成されている。ゲート絶縁膜としては、例えば、シリ
コン酸化膜（熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温
酸化膜：ＨＴＯ膜）、シリコン窒化膜、Ｔａ2Ｏ5等の高
誘電体膜等の単層膜又は積層膜が挙げられる。なかで
も、シリコン酸化膜が好ましい。高耐圧回路を構成する
第１のゲート絶縁膜の膜厚は、得ようとする高耐圧回路
に印加する電圧によって適宜調整することができ、例え
ば、５〜２００ｎｍ程度が挙げられる。また、低耐圧回
路を構成する第２のゲート絶縁膜は、得ようとする低耐
圧回路に印加する電圧によって適宜調整することができ
るが、第１のゲート絶縁膜よりも薄く、例えば、３〜１
５０ｎｍ程度が挙げられる。ゲート電極は、通常半導体
装置を構成する材料、膜厚等を用いることができる。具
体的には、ポリシリコン、モノシリコン、アモルファス
シリコン等のシリコン；白金、アルミニウム、銅、ニッ
ケル等の金属；タンタル、チタン、コバルト、タングス
テン等の高融点金属；これら高融点金属とのシリサイド
等の単層膜又は積層膜が挙げられる。膜厚は、例えば、
５０〜３００ｎｍ程度が挙げられる。Each of the high breakdown voltage circuit and the low breakdown voltage circuit is composed of a gate electrode and a source / drain region composed of a low concentration diffusion layer and a high concentration diffusion layer with a gate insulating film interposed therebetween. The gate insulating film is, for example, a single layer such as a silicon oxide film (thermal oxide film, low temperature oxide film: LTO film or the like, high temperature oxide film: HTO film), silicon nitride film, high dielectric film such as Ta 2 O 5 or the like. A film or a laminated film may be used. Of these, a silicon oxide film is preferable. The film thickness of the first gate insulating film forming the high breakdown voltage circuit can be appropriately adjusted depending on the voltage applied to the high breakdown voltage circuit to be obtained, and is, for example, about 5 to 200 nm. The second gate insulating film forming the low breakdown voltage circuit can be appropriately adjusted depending on the voltage applied to the low breakdown voltage circuit to be obtained, but is thinner than the first gate insulating film, for example, 3 to. 1
The thickness is about 50 nm. For the gate electrode, a material, a film thickness, etc. that normally form a semiconductor device can be used. Specifically, silicon such as polysilicon, monosilicon, and amorphous silicon; metals such as platinum, aluminum, copper, and nickel; refractory metals such as tantalum, titanium, cobalt, and tungsten; silicides with these refractory metals, etc. A single layer film or a laminated film may be used. The film thickness is, for example,
The thickness is about 50 to 300 nm.

【００１７】なお、ゲート電極には、側壁絶縁膜が形成
されており、高耐圧回路を構成するゲート電極の側壁に
形成される側壁絶縁膜は、低耐圧回路を構成するゲート
電極の側壁に形成される側壁絶縁膜よりも幅広である。
側壁絶縁膜は、上述したようなシリコン酸化膜、シリコ
ン窒化膜等の単層膜又は積層膜により形成することがで
きる。例えば、低耐圧回路用側壁絶縁膜が単層又は積層
構造で形成されている場合には、高耐圧用側壁絶縁膜は
低耐圧回路用側壁絶縁膜よりも１層以上多い積層構造で
形成されていることが好ましく、より具体的には、低耐
圧回路用側壁絶縁膜が２層構造のシリコン窒化膜で、高
耐圧回路用側壁絶縁膜がシリコン窒化膜／シリコン酸化
膜／シリコン窒化膜の積層構造で形成されているか、あ
るいは低耐圧回路用側壁絶縁膜がシリコン窒化膜／シリ
コン窒化膜／シリコン酸化膜で、高耐圧回路用側壁絶縁
膜がシリコン窒化膜／シリコン酸化膜／シリコン窒化膜
／シリコン酸化膜の積層構造で形成されていることが好
ましい。各層の膜厚は特に限定されるものではないが、
高耐圧回路用側壁絶縁膜が低耐圧回路用側壁絶縁膜より
も５０〜３００ｎｍ程度幅広であることが好ましく、具
体的には、高耐圧回路用側壁絶縁膜が１００〜５００ｎ
ｍ程度、低耐圧回路用側壁絶縁膜が５０〜２００ｎｍ程
度が挙げられる。A side wall insulating film is formed on the gate electrode, and the side wall insulating film formed on the side wall of the gate electrode forming the high breakdown voltage circuit is formed on the side wall of the gate electrode forming the low breakdown voltage circuit. It is wider than the side wall insulating film.
The sidewall insulating film can be formed of a single layer film or a laminated film such as the above-mentioned silicon oxide film or silicon nitride film. For example, in the case where the low breakdown voltage side wall insulating film is formed in a single layer or a laminated structure, the high breakdown voltage side wall insulating film is formed in a laminated structure including one or more layers more than the low breakdown voltage side wall insulating film. More specifically, the low breakdown voltage side wall insulating film is a silicon nitride film having a two-layer structure, and the high breakdown voltage circuit side wall insulating film is a laminated structure of silicon nitride film / silicon oxide film / silicon nitride film. Or the low breakdown voltage side wall insulating film is a silicon nitride film / silicon nitride film / silicon oxide film, and the high breakdown voltage circuit side wall insulating film is a silicon nitride film / silicon oxide film / silicon nitride film / silicon oxide film. It is preferably formed by a laminated structure of films. The film thickness of each layer is not particularly limited,
It is preferable that the high-voltage circuit side wall insulating film is wider than the low-voltage circuit side wall insulating film by about 50 to 300 nm. Specifically, the high-voltage circuit side wall insulating film is 100 to 500 n.
The sidewall insulating film for a low breakdown voltage circuit has a thickness of about 50 to 200 nm.

【００１８】ソース／ドレイン領域は、いわゆるＬＤＤ
又はＤＤＤ構造として、低濃度拡散層と高濃度拡散層と
からなるソース／ドレイン領域によって構成されてい
る。これらの拡散層の不純物濃度や大きさ等は、得よう
とする半導体装置の性能や特性によって適宜調整するこ
とができるが、高耐圧回路におけるゲート電極直下の低
濃度拡散層の端部から高濃度拡散層までの距離が、低耐
圧回路におけるゲート電極直下の低濃度拡散層の端部か
ら高濃度拡散層までの距離よりも長く設定されているこ
とが必要である。これらの距離の差異について特に限定
はないが、上述した側壁絶縁膜の幅に依存して設定され
得る。なお、低濃度拡散層及び高濃度拡散層の深さは、
いずれの拡散層が深くてもよく、高耐圧回路及び低耐圧
回路の特性に応じて適宜調整することができる。The source / drain regions are so-called LDD.
Alternatively, as the DDD structure, the source / drain regions are composed of a low concentration diffusion layer and a high concentration diffusion layer. The impurity concentration and size of these diffusion layers can be appropriately adjusted according to the performance and characteristics of the semiconductor device to be obtained, but the high concentration from the end of the low concentration diffusion layer just below the gate electrode in the high breakdown voltage circuit can be adjusted. The distance to the diffusion layer needs to be set longer than the distance from the end of the low concentration diffusion layer directly below the gate electrode in the low breakdown voltage circuit to the high concentration diffusion layer. The difference in these distances is not particularly limited, but can be set depending on the width of the sidewall insulating film described above. The depths of the low-concentration diffusion layer and the high-concentration diffusion layer are
Any diffusion layer may be deep and can be appropriately adjusted according to the characteristics of the high breakdown voltage circuit and the low breakdown voltage circuit.

【００１９】また、本発明の半導体装置の製造方法にお
いては、工程（ａ）で、高耐圧回路及び低耐圧回路形成
領域のそれぞれにゲート絶縁膜を介してゲート電極を形
成する。これらゲート絶縁膜及びゲート電極は、スパッ
タ法、ＣＶＤ法、真空蒸着法、ＥＢ法等の種々の方法で
形成することができる。また、所望の形状へのパターニ
ングは、フォトリソグラフィ及びエッチング工程によっ
て行うことができる。なお、膜厚の異なるゲート絶縁膜
は、別々の工程で個々に形成してもよいし、一部の工程
を同時に行ってもよい。例えば、半導体基板上全面に薄
膜のゲート絶縁膜を形成し、高耐圧回路の形成領域にの
みさらにゲート絶縁膜を重ねて形成し、この領域にのみ
厚膜のゲート絶縁膜を形成してもよいし、あるいは、半
導体基板上全面に、厚膜のゲート絶縁膜を形成し、低耐
圧回路の形成領域上の厚膜のゲート絶縁膜のみを除去
し、この領域にのみ再度薄膜のゲート絶縁膜を形成して
もよい。In the method of manufacturing a semiconductor device of the present invention, in the step (a), a gate electrode is formed in each of the high breakdown voltage circuit and low breakdown voltage circuit formation regions with a gate insulating film interposed therebetween. These gate insulating film and gate electrode can be formed by various methods such as a sputtering method, a CVD method, a vacuum evaporation method, an EB method. Patterning into a desired shape can be performed by photolithography and etching processes. Note that the gate insulating films having different thicknesses may be formed individually in separate steps, or some steps may be performed at the same time. For example, a thin gate insulating film may be formed on the entire surface of the semiconductor substrate, the gate insulating film may be further formed only in the region where the high voltage circuit is formed, and the thick gate insulating film may be formed only in this region. Alternatively, a thick gate insulating film is formed on the entire surface of the semiconductor substrate, only the thick gate insulating film on the low breakdown voltage circuit formation region is removed, and a thin gate insulating film is again formed only on this region. You may form.

【００２０】工程（ｂ）において、高耐圧回路形成領域
に、ゲート電極に対して自己整合的に不純物を導入して
低濃度拡散層を形成する。この不純物導入は、固相拡
散、気相拡散、イオン注入等の種々の方法で行うことが
できるが、イオン注入が好ましい。この場合の加速エネ
ルギーやドーズ等は、イオン種、得ようとする半導体装
置の性能等により適宜調整することができる。なお、イ
オン注入の後には、酸素雰囲気下、大気雰囲気下、窒素
雰囲気下等の雰囲気下、８００〜９００℃程度の温度範
囲で、１０〜３０分間程度熱処理することが好ましい。
この熱処理は、さらに後の任意の工程で兼用して行って
もよい。In step (b), a low concentration diffusion layer is formed in the high breakdown voltage circuit formation region by introducing impurities in a self-aligning manner with respect to the gate electrode. This impurity introduction can be performed by various methods such as solid phase diffusion, vapor phase diffusion, and ion implantation, but ion implantation is preferable. In this case, the acceleration energy, dose, and the like can be appropriately adjusted depending on the ion species, the performance of the semiconductor device to be obtained, and the like. After the ion implantation, it is preferable to perform heat treatment for about 10 to 30 minutes in a temperature range of about 800 to 900 ° C. in an atmosphere such as an oxygen atmosphere, an air atmosphere, and a nitrogen atmosphere.
This heat treatment may also be performed in any subsequent step.

【００２１】工程（ｃ）において、得られた半導体基板
上全面に、第１の絶縁膜及び第２の絶縁膜を形成し、第
２の絶縁膜を選択的にエッチングして高耐圧回路及び低
耐圧回路形成領域のゲート電極のそれぞれに第２の側壁
絶縁膜を形成する。ここでの第１の絶縁膜及び第２の絶
縁膜は、いずれも、上述したようなシリコン酸化膜、シ
リコン窒化膜等の単層膜又は積層膜により形成すること
ができるが、特定のエッチング条件において、第２の絶
縁膜を選択的にエッチングすることができるような材料
又は膜質を選択することが好ましい。特に、第１の絶縁
膜がシリコン窒化膜又はシリコン窒化膜／シリコン酸化
膜であり、第２の絶縁膜がシリコン酸化であることが好
ましい。なお、ゲート電極に直接接触するようにシリコ
ン酸化膜を形成する場合には、後に行う第３の側壁絶縁
膜としてシリコン窒化膜を用いた場合のストレス緩和と
して、あるいは熱処理等におけるゲート電極の側面の緩
衝膜として機能させることができるため、好ましい。こ
こでのエッチングは、ＲＩＥ等の異方性エッチング、酸
又はアルカリを用いたウェットエッチングが挙げられ
る。第１の絶縁膜及び第２の絶縁膜の膜厚は特に限定さ
れるものではないが、第２の絶縁膜は、高耐圧回路にお
ける側壁絶縁膜と低耐圧回路における側壁絶縁膜との幅
の差異に依存する。具体的には、第１の絶縁膜は５〜５
０ｎｍ程度、第２の絶縁膜は５０〜３００ｎｍ程度が挙
げられる。In the step (c), a first insulating film and a second insulating film are formed on the entire surface of the obtained semiconductor substrate, and the second insulating film is selectively etched to form a high breakdown voltage circuit and a low withstand voltage circuit. A second sidewall insulating film is formed on each of the gate electrodes in the breakdown voltage circuit formation region. Each of the first insulating film and the second insulating film here can be formed of a single layer film or a laminated film such as a silicon oxide film or a silicon nitride film as described above, but under specific etching conditions. In the above, it is preferable to select a material or a film quality that can selectively etch the second insulating film. In particular, it is preferable that the first insulating film is a silicon nitride film or a silicon nitride film / silicon oxide film, and the second insulating film is a silicon oxide film. In the case where the silicon oxide film is formed so as to be in direct contact with the gate electrode, the stress is relieved when the silicon nitride film is used as the third sidewall insulating film, which is performed later, or the side surface of the gate electrode during heat treatment or the like is removed. It is preferable because it can function as a buffer film. Examples of the etching here include anisotropic etching such as RIE and wet etching using acid or alkali. The film thicknesses of the first insulating film and the second insulating film are not particularly limited, but the second insulating film has the width of the sidewall insulating film in the high withstand voltage circuit and the sidewall insulating film in the low withstand voltage circuit. Depends on the difference. Specifically, the first insulating film is 5 to 5
The thickness of the second insulating film is about 0 nm, and the thickness of the second insulating film is about 50 to 300 nm.

【００２２】工程（ｄ）において、低耐圧回路形成領域
の第２の側壁絶縁膜を除去し、低耐圧回路形成領域に不
純物を導入して低濃度拡散層を形成する。第２の側壁絶
縁膜の除去は、上述のような異方性エッチング、ウェッ
トエッチング等により行うことができる。低耐圧回路形
成領域のみの第２の側壁絶縁膜の除去は、低耐圧回路形
成領域にのみ開口を有するレジストマスク等を用いて実
現することができる。不純物の導入は、工程（ｂ）にお
ける不純物の導入と同様の方法により行うことができ
る。これによって形成される低濃度拡散層は、低耐圧回
路におけるゲート電極と第１の絶縁膜とをマスクとし
て、これらに対して自己整合的に形成することができ
る。In step (d), the second sidewall insulating film in the low breakdown voltage circuit formation region is removed, and impurities are introduced into the low breakdown voltage circuit formation region to form a low concentration diffusion layer. The removal of the second sidewall insulating film can be performed by the above-described anisotropic etching, wet etching, or the like. The removal of the second sidewall insulating film only in the low breakdown voltage circuit formation region can be realized by using a resist mask having an opening only in the low breakdown voltage circuit formation region. The introduction of impurities can be performed by the same method as the introduction of impurities in step (b). The low-concentration diffusion layer thus formed can be formed in a self-aligned manner with the gate electrode and the first insulating film in the low breakdown voltage circuit as a mask.

【００２３】また、低耐圧回路形成領域の第２の側壁絶
縁膜を除去した後、低耐圧回路形成領域に不純物を導入
して低濃度拡散層を形成する前に、高耐圧回路及び低耐
圧回路形成領域における基板上及びゲート電極上それぞ
れの第１の絶縁膜をエッチングすることにより、第１の
側壁絶縁膜を形成してもよい。これにより、低耐圧回路
形成領域には、第１の絶縁膜からなる第１の側壁絶縁膜
が形成され、高耐圧回路形成領域には、第１の絶縁膜か
らなる第１の側壁絶縁膜の上に、第２の絶縁膜からなる
第２の側壁絶縁膜が積層形成される。Further, after removing the second side wall insulating film in the low breakdown voltage circuit formation region and before introducing impurities into the low breakdown voltage circuit formation region to form the low concentration diffusion layer, the high breakdown voltage circuit and the low breakdown voltage circuit are formed. The first sidewall insulating film may be formed by etching the first insulating film on each of the substrate and the gate electrode in the formation region. As a result, the first sidewall insulating film made of the first insulating film is formed in the low breakdown voltage circuit forming region, and the first sidewall insulating film made of the first insulating film is formed in the high breakdown voltage circuit forming region. A second sidewall insulating film made of a second insulating film is laminated on the upper surface.

【００２４】さらに、低耐圧回路がＣＭＯＳトランジス
タによって構成されている場合には、工程（ｄ）の
（i）において、高耐圧回路形成領域と低耐圧回路形成
領域のＰＭＯＳトランジスタ領域とをフォトレジストで
被覆し、低耐圧回路形成領域におけるＮＭＯＳトランジ
スタ領域の第２の側壁絶縁膜を除去し、ＮＭＯＳトラン
ジスタ領域に不純物を導入してｎ型低濃度拡散層を形成
し、フォトレジストを剥離し、（ii）において、高耐圧
回路形成領域と低耐圧回路形成領域のＮＭＯＳトランジ
スタ領域とをフォトレジストで被覆し、低耐圧回路形成
領域におけるＰＭＯＳトランジスタ領域の第２の側壁絶
縁膜を除去し、ＰＭＯＳトランジスタ領域に不純物を導
入してｐ型低濃度拡散層を形成し、フォトレジストを剥
離してもよい。Further, when the low breakdown voltage circuit is composed of CMOS transistors, the high breakdown voltage circuit forming region and the PMOS transistor region in the low breakdown voltage circuit forming region are formed by photoresist in step (d) (i). The second sidewall insulating film of the NMOS transistor region in the low breakdown voltage circuit formation region is covered, impurities are introduced into the NMOS transistor region to form an n-type low concentration diffusion layer, and the photoresist is peeled off. ), The high breakdown voltage circuit formation region and the NMOS transistor region of the low breakdown voltage circuit formation region are covered with photoresist, the second sidewall insulating film of the PMOS transistor region in the low breakdown voltage circuit formation region is removed, and the PMOS transistor region is formed. The photoresist may be peeled off by introducing impurities to form a p-type low-concentration diffusion layer.

【００２５】なお、このような場合においても、工程
（ｄ）の（i）及び（ii）のそれぞれにおいて、上述し
たように、低耐圧回路形成領域の第２の側壁絶縁膜を除
去した後、低耐圧回路形成領域に不純物を導入して低濃
度拡散層を形成する前に、低耐圧回路形成領域の第１の
絶縁膜をエッチングして第１の側壁絶縁膜を形成し、さ
らに（iii）高耐圧回路形成領域の第１の絶縁膜をエッ
チングして第１の側壁絶縁膜を形成してもよい。また、
（i）、（ii）及び（iii）の工程は、どのような順序で
行ってもよい。Even in such a case, in each of the steps (i) and (ii) of the step (d), after removing the second sidewall insulating film in the low breakdown voltage circuit formation region, as described above, Before introducing the impurities into the low breakdown voltage circuit formation region to form the low concentration diffusion layer, the first insulating film in the low breakdown voltage circuit formation region is etched to form a first sidewall insulating film, and further (iii) The first sidewall insulating film may be formed by etching the first insulating film in the high breakdown voltage circuit formation region. Also,
The steps (i), (ii) and (iii) may be performed in any order.

【００２６】工程（ｅ）において、得られた半導体基板
上全面に第３の絶縁膜を形成し、この第３の絶縁膜を選
択的にエッチングして各領域のゲート電極に第３の側壁
絶縁膜を形成する。第３の絶縁膜は、上述したようなシ
リコン酸化膜、シリコン窒化膜等の単層膜又は積層膜に
より形成することができる。この場合の膜厚は、例え
ば、５０〜３００ｎｍ程度が挙げられる。第３の絶縁膜
のエッチングは、上記のような異方性エッチング、ウェ
ットエッチング等により行うことができる。これによ
り、高耐圧回路においては、ゲート電極の側壁に、第
１、第２及び第３の側壁絶縁膜を形成することができ、
低耐圧回路においては、第１及び第３の側壁絶縁膜を形
成することができる。なお、工程（ｄ）において、第１
の絶縁膜をエッチングして側壁絶縁膜を形成していない
場合には、第３の絶縁膜をエッチングする際に、続けて
第１の絶縁膜をエッチングして、第１の絶縁膜と第３の
絶縁膜による側壁絶縁膜を同時に形成してもよい。In step (e), a third insulating film is formed on the entire surface of the obtained semiconductor substrate, and the third insulating film is selectively etched to form a gate electrode in each region with a third sidewall insulating film. Form a film. The third insulating film can be formed by a single layer film or a laminated film such as the above-mentioned silicon oxide film or silicon nitride film. In this case, the film thickness is, for example, about 50 to 300 nm. The etching of the third insulating film can be performed by the above anisotropic etching, wet etching, or the like. Thus, in the high breakdown voltage circuit, the first, second, and third sidewall insulating films can be formed on the sidewalls of the gate electrode,
In the low breakdown voltage circuit, the first and third side wall insulating films can be formed. In the step (d), the first
If the side wall insulating film is not formed by etching the first insulating film, the first insulating film is continuously etched to etch the first insulating film and the third insulating film when the third insulating film is etched. The side wall insulating film made of the above insulating film may be simultaneously formed.

【００２７】工程（ｆ）において、高耐圧回路及び低耐
圧回路形成領域のそれぞれに不純物を導入して高濃度拡
散層を形成する。ここでの不純物の導入は、工程（ｂ）
における方法と同様に行うことができる。なお、本発明
においては、同一基板上に不揮発性メモリが形成されて
いる場合には、上記工程の任意の時期に、メモリセルア
レイ形成領域に電荷蓄積層、層間容量膜及びコントロー
ルゲート材料膜を形成し、これら電荷蓄積層、層間容量
膜及びゲート電極材料膜をパターニングしてフローティ
ングゲート及びコントロールゲートを形成する工程、不
純物を導入して拡散層を形成する工程等を行ってもよ
い。例えば、工程（ａ）において、あらかじめ不揮発性
メモリにおけるトンネル絶縁膜、電荷蓄積層、層間容量
膜と形成し、ゲート電極を形成する際に、コントロール
ゲート形成膜を形成してもよいし、あらかじめ、これら
が形成された基板上に、工程（ａ）を行ってもよい。ま
た、第２の絶縁膜をエッチングして第２の側壁絶縁膜を
形成した後、工程（ｄ）の前に、コントロールゲート形
成膜、層間容量膜、電荷蓄積層をパターニングしてコン
トロールゲート、容量絶縁膜、フローティングゲートを
形成してもよいし、工程（ｄ）の任意の工程の前後にコ
ントロールゲート、容量絶縁膜、フローティングゲート
を形成してもよい。さらに、拡散層の形成は、フローテ
ィングゲート及びコントロールゲートをパターニング形
成した後の任意の時期に行うことができる。In step (f), an impurity is introduced into each of the high breakdown voltage circuit and low breakdown voltage circuit forming regions to form a high concentration diffusion layer. The introduction of impurities here is performed in the step (b).
The method can be performed in the same manner as in the above. In the present invention, when the nonvolatile memory is formed on the same substrate, the charge storage layer, the interlayer capacitance film and the control gate material film are formed in the memory cell array forming region at any time of the above process. Then, a step of patterning the charge storage layer, the interlayer capacitance film, and the gate electrode material film to form a floating gate and a control gate, a step of introducing impurities to form a diffusion layer, and the like may be performed. For example, in step (a), the control gate forming film may be formed when forming the tunnel insulating film, the charge storage layer, and the interlayer capacitance film in the non-volatile memory in advance and forming the gate electrode. You may perform a process (a) on the board | substrate in which these were formed. Further, after the second insulating film is etched to form the second sidewall insulating film and before the step (d), the control gate forming film, the interlayer capacitance film, and the charge storage layer are patterned to control the control gate and the capacitor. The insulating film and the floating gate may be formed, or the control gate, the capacitive insulating film, and the floating gate may be formed before and after the arbitrary step of step (d). Further, the diffusion layer can be formed at any time after patterning the floating gate and the control gate.

【００２８】また、本発明の半導体装置の製造方法にお
いては、上記工程のほか、上記工程の任意のステップの
前、中、後において、当該分野で公知の製造工程、例え
ば、ウェルの形成、閾値調整等のためのイオン注入、熱
処理、層間絶縁膜の形成、コンタクトホールの形成、配
線層の形成等、種々の工程を行うことができる。以下に
本発明の半導体装置及びその製造方法を図面に基づいて
詳細に説明する。Further, in the method for manufacturing a semiconductor device of the present invention, in addition to the above steps, before, during, and after any step of the above steps, manufacturing steps known in the art, such as formation of wells and threshold values, are performed. Various processes such as ion implantation for adjustment and the like, heat treatment, formation of an interlayer insulating film, formation of a contact hole, formation of a wiring layer and the like can be performed. The semiconductor device and the manufacturing method thereof according to the present invention will be described below in detail with reference to the drawings.

【００２９】実施の形態１ 本発明によるフラッシュメモリと高速ロジック回路との
混載デバイスである半導体記憶装置を図１に示す。この
デバイスでは、低耐圧回路（ｃ）におけるトランジスタ
は、ゲート長が１８０ｎｍであり、ゲート電極１２ｃの
側面に、ゲート電極１２ｃに近い側から、厚さ１０ｎｍ
のシリコン窒化膜による側壁絶縁膜１４と、厚さ９０ｎ
ｍのシリコン窒化膜による側壁絶縁膜１９が順に積層さ
れ、トータルの側壁絶縁膜幅２２ｃは１００ｎｍであ
る。First Embodiment FIG. 1 shows a semiconductor memory device which is a mixed device of a flash memory and a high-speed logic circuit according to the present invention. In this device, the transistor in the low breakdown voltage circuit (c) has a gate length of 180 nm, and has a thickness of 10 nm on the side surface of the gate electrode 12c from the side close to the gate electrode 12c.
Side wall insulating film 14 made of a silicon nitride film and having a thickness of 90 n
The sidewall insulating film 19 of m silicon nitride film is sequentially stacked, and the total sidewall insulating film width 22c is 100 nm.

【００３０】高耐圧回路（ｂ）におけるトランジスタ
は、ゲート電極１２ｂに近い側から、厚さ１０ｎｍのシ
リコン窒化膜による側壁絶縁膜１４と、厚さ１００ｎｍ
のシリコン酸化膜による側壁１５絶縁膜と、厚さ９０ｎ
ｍのシリコン窒化膜による側壁絶縁膜１９が順に積層さ
れ、トータルの側壁絶縁膜幅２１は２００ｎｍである。
高耐圧回路（ｂ）におけるトランジスタでは、側壁絶縁
膜１４、１５、１９の幅２１が厚くなっているため、側
壁絶縁膜外側の下の高濃度ソース／ドレイン拡散層２０
から低濃度拡散層１３の先端までの距離が長く、緩やか
な不純物プロファイルとなっており、ジャンクション耐
圧の劣化を防止することができる。The transistor in the high breakdown voltage circuit (b) has a sidewall insulating film 14 made of a silicon nitride film with a thickness of 10 nm and a thickness of 100 nm from the side close to the gate electrode 12b.
Side wall 15 insulating film of silicon oxide film of
The sidewall insulating film 19 of m silicon nitride film is sequentially stacked, and the total sidewall insulating film width 21 is 200 nm.
In the transistor in the high breakdown voltage circuit (b), since the width 21 of the sidewall insulating films 14, 15 and 19 is thick, the high concentration source / drain diffusion layer 20 below the outside of the sidewall insulating film is formed.
To the tip of the low-concentration diffusion layer 13 is long and has a gradual impurity profile, which can prevent deterioration of the junction breakdown voltage.

【００３１】また、低耐圧回路（ｃ）におけるトランジ
スタでは、微細なゲート長で構成されているので、低耐
圧回路（ｃ）の面積を小さくでき、またゲート電極１２
ｃの側壁絶縁膜１４、１９下の低濃度拡散層１８を短
く、かつ急峻な不純物プロファイルとすることができる
ため、寄生抵抗が抑えられ電流駆動能力の低下を防止す
ることができる。Further, since the transistor in the low breakdown voltage circuit (c) has a fine gate length, the area of the low breakdown voltage circuit (c) can be reduced and the gate electrode 12
Since the low-concentration diffusion layer 18 under the side wall insulating films 14 and 19 of c can have a short and steep impurity profile, parasitic resistance can be suppressed and a decrease in current driving capability can be prevented.

【００３２】この半導体記憶装置は以下の方法により形
成することができる。まず、図２に示すように、素子分
離領域２及びＮウエル３、６とＰウエル４、５を有する
Ｐ型半導体基板１上に、メモリセルアレイ（ａ）のトン
ネル酸化膜７、フローティングゲート８及び層間容量膜
９、高耐圧回路（ｂ）におけるトランジスタのゲート酸
化膜１０、低電圧回路（ｃ）におけるトランジスタのゲ
ート酸化膜１１を形成し、得られた基板１上に、ポリシ
リコン膜１２を堆積する。なお、ゲート酸化膜１０の膜
厚は、ゲート酸化膜１１の膜厚の１．５〜２．５倍に形
成されている。また、高耐圧回路（ｂ）におけるトラン
ジスタのＮウエル３及びＰウ工ル４は、低耐圧回路
（ｃ）におけるトランジスタのＮウエル６及びＰウエル
５のそれより深く、不純物濃度が小さいプロファイルと
している。This semiconductor memory device can be formed by the following method. First, as shown in FIG. 2, a tunnel oxide film 7, a floating gate 8 and a floating gate 8 of a memory cell array (a) are formed on a P-type semiconductor substrate 1 having an element isolation region 2, N wells 3, 6 and P wells 4, 5. An interlayer capacitance film 9, a gate oxide film 10 of a transistor in the high breakdown voltage circuit (b), and a gate oxide film 11 of a transistor in the low voltage circuit (c) are formed, and a polysilicon film 12 is deposited on the obtained substrate 1. To do. The thickness of the gate oxide film 10 is 1.5 to 2.5 times the thickness of the gate oxide film 11. Further, the N well 3 and the P well 4 of the transistor in the high breakdown voltage circuit (b) are deeper than those of the N well 6 and the P well 5 of the transistor in the low breakdown voltage circuit (c), and have a low impurity concentration profile. .

【００３３】次に、図３に示すように、高耐圧回路
（ｂ）のトランジスタのゲート電極１２ｂ、低耐圧回路
（ｃ）のトランジスタのゲート電極１２ｃを形成する。
続いて、図４に示すように、高耐圧回路（ｂ）における
ゲート電極１２ｂに対して自己整合的にイオン注入を行
い、低濃度拡散層１３を形成する。イオン注入の条件と
しては、ＮＭＯＳトランジスタの場合、例えばリンを基
板１に対して垂直に５０〜７０ｋｅＶのエネルギー、１
×１０13ｃｍ-2オーダ程度のドーズ、ＰＭＯＳトランジ
スタの場合、例えばボロンを基板１に対して垂直に２０
〜３０ｋｅＶのエネルギー、１×１０13ｃｍ-2オーダ程
度のドーズが挙げられる。Next, as shown in FIG. 3, the gate electrode 12b of the transistor of the high breakdown voltage circuit (b) and the gate electrode 12c of the transistor of the low breakdown voltage circuit (c) are formed.
Subsequently, as shown in FIG. 4, ion implantation is performed in a self-aligned manner to the gate electrode 12b in the high breakdown voltage circuit (b) to form a low concentration diffusion layer 13. In the case of an NMOS transistor, for example, phosphorus is ion-implanted under the condition that phosphorus is vertically applied to the substrate 1 at an energy of 50 to 70 keV.
In the case of a PMOS transistor having a dose on the order of × 10 13 cm -2 , for example, boron is added vertically to the substrate 1.
An energy of ˜30 keV and a dose of about 1 × 10 13 cm −2 can be mentioned.

【００３４】次に、図５に示すように、基板１上全面
に、ＬＰＣＶＤ法によって、シリコン窒化膜１４ａを１
０ｎｍ、シリコン酸化膜１５ａを１００ｎｍ順次堆積す
る。その後、図６に示すように、シリコン酸化膜１５ａ
を異方性エッチングで選択的にエッチングして、各ゲー
ト電極１２ｂ、１２ｃ上のシリコン窒化膜１４ａの側面
に側壁絶縁膜１５を形成する。なお、メモリセルアレイ
（ａ）においては、ポリシリコン膜１２のパターニング
を行っていないので、シリコン窒化膜１４ａのみが残留
する。Next, as shown in FIG. 5, a silicon nitride film 14a is formed on the entire surface of the substrate 1 by LPCVD.
0 nm and a silicon oxide film 15a are sequentially deposited to 100 nm. Then, as shown in FIG. 6, the silicon oxide film 15a is formed.
Is selectively etched by anisotropic etching to form a sidewall insulating film 15 on the side surface of the silicon nitride film 14a on each of the gate electrodes 12b and 12c. Since the polysilicon film 12 is not patterned in the memory cell array (a), only the silicon nitride film 14a remains.

【００３５】次に、図７に示すように、ポリシリコン膜
１２をパターニングして、メモリセルアレイ（ａ）にお
けるトランジスタのコントロールゲート１２ａを形成す
る。その後、メモリセルアレイ（ａ）にのみ開口をもつ
フォトレジストを形成し（図示せず）、メモリセルアレ
イ（ａ）におけるコントロールゲート１２ａ上のシリコ
ン窒化膜１４ａを除去し、さらに、コントロールゲート
１２ａに対して自己整合的にイオン注入を行い、ソース
／ドレイン領域１６を形成する。Next, as shown in FIG. 7, the polysilicon film 12 is patterned to form the control gate 12a of the transistor in the memory cell array (a). Then, a photoresist having an opening only in the memory cell array (a) is formed (not shown), the silicon nitride film 14a on the control gate 12a in the memory cell array (a) is removed, and the control gate 12a is removed. Ion implantation is performed in a self-aligned manner to form the source / drain regions 16.

【００３６】次いで、図８に示すように、メモリセルア
レイ（ａ）及び高耐圧回路（ｂ）をフォトレジスト１７
でカバーし、低耐圧回路（ｃ）における側壁絶縁膜１５
をエッチング除去する。エッチングは、例えば、フッ酸
（ＨＦ）１に対して、フッ化アンモニウム（ＮＨ4Ｆ）
３０の割合の混合液を用いてウェットエッチングする。Next, as shown in FIG. 8, the memory cell array (a) and the high breakdown voltage circuit (b) are provided with the photoresist 17.
And the side wall insulating film 15 in the low breakdown voltage circuit (c).
Are removed by etching. Etching is performed, for example, with respect to hydrofluoric acid (HF) 1 with ammonium fluoride (NH 4 F).
Wet etching is performed using a mixed solution of a ratio of 30.

【００３７】その後、フォトレジスト１７を剥離除去
し、図９に示すように、シリコン窒化膜１４ａを選択的
に異方性エッチングでエッチングし、各トランジスタの
ゲート電極１２ｂ、１２ｃに側壁絶縁膜１４を形成す
る。低耐圧回路（ｃ）において、ゲート電極１２ｃに対
して自己整合的にイオン注入を行い、低濃度拡散層１８
を形成する。イオン注入の条件は、例えば、ＮＭＯＳト
ランジスタでは、Asを１０ｋｅＶのエネルギー、１×１
０14ｃｍ-2オーダ程度、ＰＭＯＳトランジスタでは、Ｂ
Ｆ2を１０ｋｅＶのエネルギー、１×１０14ｃｍ-2オー
ダ程度が挙げられる。また、ＮＭＯＳ／ＰＭＯＳともに
短チャネル効果を抑制するためのハロー注入を同時に行
う。After that, the photoresist 17 is peeled and removed, and as shown in FIG. 9, the silicon nitride film 14a is selectively etched by anisotropic etching to form the sidewall insulating film 14 on the gate electrodes 12b and 12c of each transistor. Form. In the low breakdown voltage circuit (c), ion implantation is performed to the gate electrode 12c in a self-aligned manner, and the low concentration diffusion layer 18 is formed.
To form. The condition of ion implantation is, for example, in an NMOS transistor, the energy of As is 10 keV, 1 × 1.
On the order of 0 14 cm -2 , B for PMOS transistors
The energy of F 2 is about 10 keV and the order of 1 × 10 14 cm −2 is mentioned. In addition, halo injection for suppressing the short channel effect is simultaneously performed for both NMOS and PMOS.

【００３８】次に、例えば、厚さ９０ｎｍ程度のシリコ
ン窒化膜を基板１上全面に堆積し、異方性エッチングす
ることにより、図１に示すように、側壁絶縁膜１９をフ
ローティングゲート８及びコントロールゲート１２ａ
と、ゲート電極１２ｂ、１２ｃとの側壁に形成する。高
耐圧回路（ｂ）及び低耐圧回路（ｃ）において、ゲート
電極１２ｂ、１２ｃと自己整合的に高濃度の不純物イオ
ンを注入し、活性化のための拡散を行い高濃度ソース／
ドレイン拡散層２０を形成する。その後、図示しない
が、基板１の表面及びコントロールゲート１２ａ、ゲー
ト電極１２ｂ、１２ｃの表面にサリサイド層を形成し、
全面に層間絶縁膜を被覆し、コンタクトホールを開口
し、導電膜を埋め込み、所望の電極を接続して混載デバ
イスを得る。Next, for example, a silicon nitride film with a thickness of about 90 nm is deposited on the entire surface of the substrate 1 and anisotropically etched to form the sidewall insulating film 19 on the floating gate 8 and the control gate as shown in FIG. Gate 12a
And on the sidewalls of the gate electrodes 12b and 12c. In the high breakdown voltage circuit (b) and the low breakdown voltage circuit (c), high-concentration impurity ions are implanted in a self-aligned manner with the gate electrodes 12b and 12c, diffusion is performed for activation, and high-concentration source /
The drain diffusion layer 20 is formed. Thereafter, although not shown, a salicide layer is formed on the surface of the substrate 1 and the surfaces of the control gate 12a and the gate electrodes 12b and 12c,
The entire surface is covered with an interlayer insulating film, contact holes are opened, a conductive film is embedded, and desired electrodes are connected to obtain a mixed device.

【００３９】この実施の形態によれば、高耐圧回路
（ｂ）におけるトランジスタでは側壁絶縁膜の幅２１を
厚く形成することができるため、高濃度ソース／ドレイ
ン拡散層２０から低濃度拡散層１３の先端までの距離を
長くすることができるとともに、メモリセルアレイ
（ａ）及び低耐圧回路（ｃ）におけるトランジスタでは
側壁絶縁膜の幅２２ａ、２２ｃを薄く形成することがで
き、セル面積を小さくすることが可能となる。しかも、
低耐圧回路（ｃ）におけるトランジスタの低濃度拡散層
１８は、小さい幅の側壁絶縁膜１４、１９のために短く
できるので、寄生抵抗を抑えることができ、電流駆動能
力の低下を防止することができる。According to this embodiment, the width 21 of the sidewall insulating film can be increased in the transistor in the high breakdown voltage circuit (b), so that the high concentration source / drain diffusion layer 20 to the low concentration diffusion layer 13 can be formed. The distance to the tip can be increased, and the widths 22a and 22c of the side wall insulating films can be formed thin in the transistors in the memory cell array (a) and the low breakdown voltage circuit (c), and the cell area can be reduced. It will be possible. Moreover,
Since the low-concentration diffusion layer 18 of the transistor in the low breakdown voltage circuit (c) can be shortened because of the side wall insulating films 14 and 19 having a small width, parasitic resistance can be suppressed and reduction in current driving capability can be prevented. it can.

【００４０】また、高耐圧回路（ｂ）におけるトランジ
スタにのみ、低濃度拡散層形成用のイオン注入を行い、
その後に十分な熱処理を行うことができるため、高耐圧
回路（ｂ）におけるトランジスタのジャンクション耐圧
特性の劣化を防止することができるとともに、低電圧回
路（ｃ）では、ゲート電極１２ｃ直下までの低濃度拡散
層１８の広がり、短チャネル特性の劣化を防止すること
ができ、低耐圧トランジスタのゲート長を２５０ｎｍよ
りも小さくすることが可能になる。Ion implantation for forming a low concentration diffusion layer is performed only on the transistor in the high breakdown voltage circuit (b),
Since sufficient heat treatment can be performed thereafter, deterioration of the junction breakdown voltage characteristics of the transistor in the high breakdown voltage circuit (b) can be prevented, and in the low voltage circuit (c), low concentration up to just below the gate electrode 12c can be achieved. It is possible to prevent the diffusion layer 18 from spreading and the deterioration of the short channel characteristics, and it is possible to reduce the gate length of the low breakdown voltage transistor to less than 250 nm.

【００４１】実施の形態２ 実施の形態１で、低耐圧回路（ｃ）におけるゲート電極
１２ｃの側壁のシリコン酸化膜からなる側壁絶縁膜１５
を、図８において除去する方法に代えて、メモリセルア
レイ（ａ）のコントロールゲート１２ａを形成する前に
除去してもよい。つまり、図６において、高耐圧回路
（ｂ）及び低耐圧回路（ｃ）に側壁絶縁膜１５を形成し
た後、メモリセルアレイ（ａ）及び低耐圧回路（ｃ）に
開口をもつフォトレジストを形成し、側壁絶縁膜１５を
エッチング除去する。Second Embodiment In the first embodiment, the sidewall insulating film 15 made of a silicon oxide film on the sidewall of the gate electrode 12c in the low breakdown voltage circuit (c) is used.
Instead of the method of removing in FIG. 8, it may be removed before forming the control gate 12a of the memory cell array (a). That is, in FIG. 6, after forming the sidewall insulating film 15 on the high breakdown voltage circuit (b) and the low breakdown voltage circuit (c), a photoresist having an opening is formed on the memory cell array (a) and the low breakdown voltage circuit (c). Then, the sidewall insulating film 15 is removed by etching.

【００４２】その後、フォトレジストを除去し、シリコ
ン窒化膜による側壁絶縁膜１４を異方性エッチングにて
除去する。続いて、メモリセルアレイ（ａ）においてコ
ントロールゲート１２ａを形成し、ソース／ドレイン領
域１６を形成した後、低耐圧回路（ｃ）に、選択的に、
イオン注入を行って低濃度拡散層１８を形成する。これ
により、実施の形態１と同様の効果を得ることができ
る。After that, the photoresist is removed, and the sidewall insulating film 14 made of a silicon nitride film is removed by anisotropic etching. Subsequently, in the memory cell array (a), the control gate 12a is formed, the source / drain regions 16 are formed, and then the low breakdown voltage circuit (c) is selectively formed.
Ion implantation is performed to form the low concentration diffusion layer 18. Thereby, the same effect as that of the first embodiment can be obtained.

【００４３】実施の形態３ この実施の形態における半導体記憶装置は、図１０に示
すように、低耐圧回路（ｃ）におけるトランジスタは、
ゲート電極１２ｃの側壁に、ゲート電極１２ｃに近い側
から、厚さ５ｎｍのシリコン酸化膜による側壁絶縁膜２
３と、厚さ１０ｎｍのシリコン窒化膜による側壁絶縁膜
２４と、厚さ８５ｎｍのシリコン窒化膜による側壁絶縁
膜２６が順に積層され、トータルの側壁絶縁膜の幅２８
は１００ｎｍである。Third Embodiment As shown in FIG. 10, in the semiconductor memory device according to this embodiment, the transistors in the low breakdown voltage circuit (c) are
On the side wall of the gate electrode 12c, the side wall insulating film 2 made of a silicon oxide film having a thickness of 5 nm from the side close to the gate electrode 12c.
3, a side wall insulating film 24 made of a silicon nitride film having a thickness of 10 nm, and a side wall insulating film 26 made of a silicon nitride film having a thickness of 85 nm are sequentially stacked to form a total width 28 of the side wall insulating film.
Is 100 nm.

【００４４】高耐圧回路（ｂ）におけるトランジスタ
は、ゲート電極１２ｂに近い側から、厚さ５ｎｍのシリ
コン酸化膜による側壁絶縁膜２３と、厚さ１０ｎｍのシ
リコン窒化膜による側壁絶縁膜２４と、厚さ１００ｎｍ
のシリコン酸化膜による側壁絶縁膜２５と、厚さ８５ｎ
ｍのシリコン窒化膜による側壁絶縁膜２６とが順に積層
され、トータルの側壁絶縁膜の幅２７は２００ｎｍであ
る。この実施の形態によれば、実施の形態１の効果に加
えて、ゲート電極１２ｂ、１２ｃ側壁がシリコン窒化膜
で直接覆われていないため、製造プロセス中のゲート電
極と半導体基板との間に熱膨張係数の違いによって生じ
る応力を回避することができ、結晶欠陥が発生及びリー
ク電流の増大を防止して、デバイスを低消費電力化する
ことが可能になる。この半導体記憶装置は、以下のよう
に形成することができる。The transistor in the high breakdown voltage circuit (b) has a side wall insulating film 23 made of a silicon oxide film with a thickness of 5 nm, a side wall insulating film 24 made of a silicon nitride film with a thickness of 10 nm, from the side close to the gate electrode 12b. 100 nm
Side wall insulating film 25 made of a silicon oxide film and having a thickness of 85 n
A sidewall insulating film 26 of m silicon nitride film is sequentially stacked, and the total width 27 of the sidewall insulating film is 200 nm. According to this embodiment, in addition to the effects of the first embodiment, since the side walls of the gate electrodes 12b and 12c are not directly covered with the silicon nitride film, heat generated between the gate electrode and the semiconductor substrate during the manufacturing process is reduced. It is possible to avoid stress caused by the difference in expansion coefficient, prevent occurrence of crystal defects and increase of leak current, and reduce power consumption of the device. This semiconductor memory device can be formed as follows.

【００４５】まず、図１１に示すように、実施の形態１
と同様に、素子分離領域２及びＮウエル３、６とＰウ工
ル４、５とを有するＰ型半導体基板１上に、メモリセル
アレイ（ａ）におけるトンネル酸化膜７、フローティン
グゲート８及び層間容量膜９、高耐圧回路（ｂ）におけ
るトランジスタのゲート酸化膜１０、低電圧回路（ｃ）
におけるトランジスタのゲート酸化膜１１を形成する。
得られた基板１上全面に、ポリシリコン膜１２を堆積
し、高耐圧回路（ｂ）のトランジスタのゲート電極１２
ｂと低耐圧回路（ｃ）のトランジスタのゲート電極１２
ｃとを形成する。First, as shown in FIG. 11, Embodiment 1 is used.
Similarly to the above, on the P-type semiconductor substrate 1 having the element isolation regions 2 and the N wells 3 and 6 and the P wells 4 and 5, the tunnel oxide film 7, the floating gate 8 and the interlayer capacitance in the memory cell array (a) are formed. Membrane 9, gate oxide film 10 of transistor in high voltage circuit (b), low voltage circuit (c)
Forming the gate oxide film 11 of the transistor.
A polysilicon film 12 is deposited on the entire surface of the obtained substrate 1, and the gate electrode 12 of the transistor of the high breakdown voltage circuit (b) is deposited.
b and the gate electrode 12 of the transistor of the low breakdown voltage circuit (c)
and c.

【００４６】次に、実施の形態１と同様に、高耐圧回路
（ｂ）におけるゲート電極１２ｂに対して自己整合的に
イオン注入を行い、低濃度拡散層１３を形成する。続い
て、得られた基板１上に、例えば、ＬＰＣＶＤ法によ
り、シリコン酸化膜２３ａを５ｎｍ、シリコン窒化膜２
４ａを１０ｎｍ、シリコン酸化膜２５ａを１００ｎｍ順
次堆積する。次いで、図１２に示すように、シリコン酸
化膜２５ａを異方性エッチングで選択的にエッチングし
て、各ゲート電極１２ｂ、１２ｃに側壁絶縁膜２５を形
成する。Next, as in the first embodiment, the low concentration diffusion layer 13 is formed by self-aligned ion implantation into the gate electrode 12b in the high breakdown voltage circuit (b). Then, on the obtained substrate 1, a silicon oxide film 23a having a thickness of 5 nm and a silicon nitride film 2 are formed by, for example, the LPCVD method.
4a of 10 nm and a silicon oxide film 25a of 100 nm are sequentially deposited. Next, as shown in FIG. 12, the silicon oxide film 25a is selectively etched by anisotropic etching to form a sidewall insulating film 25 on each of the gate electrodes 12b and 12c.

【００４７】次に、図１３に示すように、メモリセルア
レイ（ａ）において、コントロールゲート１２ａを形成
し、続いて、メモリセルアレイ（ａ）にのみ開口をもつ
フォトレジスト（図示せず）を形成し、コントロールゲ
ート１２ａ上のシリコン酸化膜２３ａ及びシリコン窒化
膜２４ａを除去するとともに、メモリセルアレイ（ａ）
においてイオン注入を行い、ソース／ドレイン領域１６
を形成する。その後、図１４に示すように、メモリセル
アレイ（ａ）及び高耐圧回路（ｂ）をフォトレジスト１
７でカバーし、低耐圧回路（ｃ）におけるトランジスタ
のゲート電極１２ｃの側壁に形成されているシリコン酸
化膜による側壁絶縁膜２５をエッチング除去し、フォト
レジスト１７を剥離する。Next, as shown in FIG. 13, a control gate 12a is formed in the memory cell array (a), and subsequently, a photoresist (not shown) having an opening only in the memory cell array (a) is formed. , The silicon oxide film 23a and the silicon nitride film 24a on the control gate 12a are removed, and the memory cell array (a)
Ion implantation is performed in the source / drain region 16
To form. Then, as shown in FIG. 14, the memory cell array (a) and the high breakdown voltage circuit (b) are mounted on the photoresist 1.
7, the side wall insulating film 25 of the silicon oxide film formed on the side wall of the gate electrode 12c of the transistor in the low breakdown voltage circuit (c) is removed by etching, and the photoresist 17 is removed.

【００４８】次いで、図１５に示すように、シリコン窒
化膜２４ａを異方性エッチングで選択的にエッチング
し、各トランジスタのゲート電極１２ｂ、１２ｃの側壁
にシリコン窒化膜２４ａによる側壁絶縁膜２４を形成
し、低耐圧回路（ｃ）におけるゲート電極１２ｃに対し
て自己整合的にイオン注入を行い、低濃度拡散層１８を
形成する。次に、得られた基板１上全面に、例えば、厚
さ８５ｎｍのシリコン窒化膜を堆積し、異方性エッチン
グにより選択的にシリコン窒化膜をエッチングして、コ
ントロールゲート１２ａ、ゲート電極１２ｂ、１２ｃの
側壁に側壁絶縁膜２６を形成する。その後、実施の形態
１と同様にして、図１０に示すフラッシュメモリを得
る。Then, as shown in FIG. 15, the silicon nitride film 24a is selectively etched by anisotropic etching to form a sidewall insulating film 24 of the silicon nitride film 24a on the sidewalls of the gate electrodes 12b and 12c of each transistor. Then, the low-concentration diffusion layer 18 is formed by self-aligning ion implantation into the gate electrode 12c in the low breakdown voltage circuit (c). Next, for example, a silicon nitride film having a thickness of 85 nm is deposited on the entire surface of the obtained substrate 1, and the silicon nitride film is selectively etched by anisotropic etching to obtain the control gate 12a and the gate electrodes 12b and 12c. A side wall insulating film 26 is formed on the side wall of the. Then, the flash memory shown in FIG. 10 is obtained in the same manner as in the first embodiment.

【００４９】実施の形態４ 実施の形態３と同様に、メモリセルアレイ（ａ）におい
て、コントロールゲート１２ａを形成し、ソース／ドレ
イン領域１６を形成する（図１３参照）。その後、図１
６に示すように、メモリセルアレイ（ａ）、高耐圧回路
（ｂ）及び低耐圧回路（ｃ）におけるＰＭＯＳトランジ
スタをフォトレジスト２９でカバーし、低耐圧回路
（ｃ）のＮＭＯＳトランジスタにおいて、側壁絶縁膜２
５、シリコン窒化膜２４ａ及びシリコン酸化膜２３ａを
異方性エッチングでエッチング除去して側壁絶縁膜２
４、２３を形成する。ゲート電極１２ｃ及び側壁絶縁膜
２４、２３に対して自己整合的にイオン注入し、低濃度
拡散層１８を形成する。Fourth Embodiment Similar to the third embodiment, in the memory cell array (a), the control gate 12a is formed and the source / drain regions 16 are formed (see FIG. 13). Then, Figure 1
6, the PMOS transistor in the memory cell array (a), the high breakdown voltage circuit (b) and the low breakdown voltage circuit (c) is covered with a photoresist 29, and the sidewall insulating film is formed in the NMOS transistor of the low breakdown voltage circuit (c). Two
5, the silicon nitride film 24a and the silicon oxide film 23a are removed by anisotropic etching to remove the sidewall insulating film 2
4 and 23 are formed. Ions are implanted into the gate electrode 12c and the sidewall insulating films 24 and 23 in a self-aligned manner to form a low concentration diffusion layer 18.

【００５０】次いで、フォトレジスト２９を除去し、図
１７に示すように、メモリセルアレイ（ａ）、高耐圧回
路（ｂ）及び低耐圧回路（ｃ）におけるＮＭＯＳトラン
ジスタをフォトレジスト３０でカバーし、低耐圧回路
（ｃ）のＰＭＯＳトランジスタにおいて、同様に側壁絶
縁膜２４、２３を形成し、低濃度拡散層１８を形成す
る。その後、フォトレジスト３０を剥離し、実施の形態
３と同様に、フラッシュメモリを得る。Next, the photoresist 29 is removed, and as shown in FIG. 17, the NMOS transistors in the memory cell array (a), the high breakdown voltage circuit (b) and the low breakdown voltage circuit (c) are covered with the photoresist 30 to lower the photoresist. In the PMOS transistor of the withstand voltage circuit (c), the sidewall insulating films 24 and 23 are similarly formed, and the low concentration diffusion layer 18 is formed. After that, the photoresist 30 is peeled off to obtain a flash memory as in the third embodiment.

【００５１】この実施の形態によっても、実施の形態１
と同様の効果を得ることができる。さらに、低耐圧回路
（ｃ）における側壁絶縁膜２５をエッチング除去した
後、引き続き低濃度拡散層１８のイオン注入を行うこと
から、低耐圧回路（ｃ）に形成された厚い側壁絶縁膜２
５を除去するためのレジストパターニングのステップが
不要となり、短ＴＡＴ化及びプロセスコストの低減が可
能となる。Also according to this embodiment, the first embodiment
The same effect as can be obtained. Furthermore, since the side wall insulating film 25 in the low breakdown voltage circuit (c) is removed by etching, ion implantation of the low concentration diffusion layer 18 is continued, so that the thick side wall insulating film 2 formed in the low breakdown voltage circuit (c) is removed.
The step of resist patterning for removing 5 is unnecessary, and it is possible to shorten TAT and reduce the process cost.

【００５２】[0052]

【発明の効果】本発明によれば、低耐圧回路におけるゲ
ート電極の側壁には低耐圧回路用側壁絶縁膜が形成さ
れ、高耐圧回路におけるゲート電極の側壁には低耐圧回
路用側壁絶縁膜よりも幅広の高耐圧回路用側壁絶縁膜が
形成されており、さらに、高耐圧回路におけるゲート電
極直下の低濃度拡散層の端部から高濃度拡散層までの距
離が、低耐圧回路におけるゲート電極直下の低濃度拡散
層の端部から高濃度拡散層までの距離よりも長く設定さ
れているため、高耐圧回路におけるジャンクション耐圧
を増大させることができる。According to the present invention, the sidewall insulating film for the low breakdown voltage circuit is formed on the sidewall of the gate electrode in the low breakdown voltage circuit, and the sidewall insulation film for the low breakdown voltage circuit is formed on the sidewall of the gate electrode in the high breakdown voltage circuit. In addition, a wide sidewall insulation film for high breakdown voltage circuits is formed. Furthermore, the distance from the end of the low concentration diffusion layer directly under the gate electrode in the high breakdown voltage circuit to the high concentration diffusion layer is directly under the gate electrode in the low breakdown voltage circuit. Since it is set longer than the distance from the end of the low concentration diffusion layer to the high concentration diffusion layer, the junction breakdown voltage in the high breakdown voltage circuit can be increased.

【００５３】しかも、低耐圧回路におけるゲート電極直
下の低濃度拡散層の端部から高濃度拡散層までの距離
が、高耐圧回路におけるそれもよりも短いため、低耐圧
回路における寄生抵抗の上昇を防ぎ、トランジスタの電
流駆動能力の劣化を防止し、短チャネル効果を防止する
ことができ、回路パターンの縮小化、つまり、低耐圧ト
ランジスタのゲート長を２５０ｎｍよりも小さくするこ
とができる。また、トランジスタの占有面積自体を小さ
くすることができ、半導体装置のより微細化及び高集積
化が可能となる。また、ゲート電極の側壁絶縁膜とし
て、シリコン酸化膜が直接ゲート電極の側壁に接触して
いる場合には、ゲート電極と半導体基板との間の応力が
緩和され、リーク電流を低減することができ、信頼性の
劣化を防止し、より低消費電力での駆動が可能な高性能
な半導体装置を製造することが可能になる。Moreover, since the distance from the end of the low concentration diffusion layer directly below the gate electrode in the low breakdown voltage circuit to the high concentration diffusion layer is shorter than that in the high breakdown voltage circuit, the parasitic resistance in the low breakdown voltage circuit is increased. It is possible to prevent the deterioration of the current driving capability of the transistor, prevent the short channel effect, and reduce the circuit pattern, that is, the gate length of the low breakdown voltage transistor can be made smaller than 250 nm. Further, the area occupied by the transistor itself can be reduced, and the semiconductor device can be miniaturized and highly integrated. Further, when the silicon oxide film as the sidewall insulating film of the gate electrode is in direct contact with the sidewall of the gate electrode, the stress between the gate electrode and the semiconductor substrate is relieved, and the leak current can be reduced. Therefore, it becomes possible to manufacture a high-performance semiconductor device which can prevent deterioration of reliability and can be driven with lower power consumption.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の半導体装置の実施の形態を示す要部の
概略断面図である。FIG. 1 is a schematic cross-sectional view of a main part showing an embodiment of a semiconductor device of the present invention.

【図２】図１の半導体装置の製造方法の実施の形態を示
す要部の概略断面工程図である。FIG. 2 is a schematic cross-sectional process diagram of a main part showing an embodiment of the method for manufacturing the semiconductor device of FIG.

【図３】図１の半導体装置の製造方法の実施の形態を示
す要部の概略断面工程図である。FIG. 3 is a schematic cross-sectional process diagram of a main part showing an embodiment of the method for manufacturing the semiconductor device in FIG.

【図４】図１の半導体装置の製造方法の実施の形態を示
す要部の概略断面工程図である。FIG. 4 is a schematic cross-sectional process diagram of a main part showing an embodiment of the method for manufacturing the semiconductor device of FIG.

【図５】図１の半導体装置の製造方法の実施の形態を示
す要部の概略断面工程図である。5A to 5C are schematic cross-sectional process diagrams of main parts showing an embodiment of the method for manufacturing the semiconductor device of FIG.

【図６】図１の半導体装置の製造方法の実施の形態を示
す要部の概略断面工程図である。6A to 6C are schematic cross-sectional process diagrams of a main part showing an embodiment of a method for manufacturing the semiconductor device of FIG.

【図７】図１の半導体装置の製造方法の実施の形態を示
す要部の概略断面工程図である。FIG. 7 is a schematic cross-sectional process diagram of a main part showing an embodiment of the method for manufacturing the semiconductor device in FIG. 1.

【図８】図１の半導体装置の製造方法の実施の形態を示
す要部の概略断面工程図である。FIG. 8 is a schematic cross-sectional process diagram of a main part showing an embodiment of the method for manufacturing the semiconductor device in FIG.

【図９】図１の半導体装置の製造方法の実施の形態を示
す要部の概略断面工程図である。FIG. 9 is a schematic cross-sectional process diagram of a main part showing the embodiment of the method for manufacturing the semiconductor device in FIG. 1;

【図１０】本発明の別の半導体装置の実施の形態を示す
要部の概略断面図である。FIG. 10 is a schematic cross-sectional view of a main part showing an embodiment of another semiconductor device of the present invention.

【図１１】図１０の半導体装置の製造方法の実施の形態
を示す要部の概略断面工程図である。11 is a schematic cross-sectional process diagram of a main part showing the embodiment of the method for manufacturing the semiconductor device in FIG.

【図１２】図１０の半導体装置の製造方法の実施の形態
を示す要部の概略断面工程図である。12 is a schematic cross-sectional process diagram of a main part showing the embodiment of the method for manufacturing the semiconductor device in FIG.

【図１３】図１０の半導体装置の製造方法の実施の形態
を示す要部の概略断面工程図である。13 is a schematic cross-sectional process diagram of a main part showing the embodiment of the method for manufacturing the semiconductor device in FIG.

【図１４】図１０の半導体装置の製造方法の実施の形態
を示す要部の概略断面工程図である。14 is a schematic cross-sectional process diagram of a main part showing an embodiment of the method for manufacturing the semiconductor device in FIG.

【図１５】図１０の半導体装置の製造方法の実施の形態
を示す要部の概略断面工程図である。15 is a schematic cross-sectional process diagram of a main part showing the embodiment of the method for manufacturing the semiconductor device in FIG.

【図１６】本発明の半導体装置の製造方法の別の実施の
形態を示す要部の概略断面工程図である。FIG. 16 is a schematic cross-sectional process diagram of a main part showing another embodiment of the method for manufacturing a semiconductor device of the present invention.

【図１７】本発明の半導体装置の製造方法の別の実施の
形態を示す要部の概略断面工程図である。FIG. 17 is a schematic cross-sectional process diagram of a main part showing another embodiment of the method for manufacturing a semiconductor device of the present invention.

【図１８】従来の半導体装置の製造方法を示す断面工程
図である。FIG. 18 is a sectional process diagram showing the conventional method for manufacturing a semiconductor device.

【図１９】従来の半導体装置の製造方法を示す断面工程
図である。FIG. 19 is a cross-sectional process diagram showing a conventional method of manufacturing a semiconductor device.

【図２０】従来の半導体装置の製造方法を示す断面工程
図である。FIG. 20 is a sectional process diagram showing the conventional method for manufacturing a semiconductor device.

【図２１】従来の半導体装置の製造方法を示す断面工程
図である。FIG. 21 is a sectional process view showing the conventional method for manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

１、１０１ 半導体基板 ２、１０２ 素子分離領域 ３、６、１０３、１０６ Ｎウエル ４、５、１０４、１０５ Ｐウ工ル ７、１０７ トンネル酸化膜 ８、１０８ フローティングゲート ９、１０９ 層間容量膜 １０、１１０ 高耐圧トランジスタのゲート酸化膜（第
１のゲート酸化膜） １１、１１１ 低電圧トランジスタのゲート酸化膜（第
２のゲート酸化膜） １２ ポリシリコン膜 １２ａ、１１２ａ コントロールゲート電極 １２ｂ、１１２ｂ 高耐圧トランジスタのゲート電極 １２ｃ、１１２ｃ 低電圧トランジスタのゲート電極 １３、１８、１１３ 高耐圧トランジスタの低濃度拡散
層 １４、１５、１９、２３、２４、２５、２６、１１４、
１１５ 側壁絶縁膜 １４ａ、２４ａ、１１４ａ シリコン窒化膜 １５ａ、２３ａ、２５ａ、１１５ａ シリコン酸化膜 １６、１１６ ソース／ドレイン領域 １７、２９、３０、１１７ フォトレジスト １８、１１８ 低耐圧トランジスタの低濃度ソース／ド
レイン拡散層（低濃度拡散層） ２０、１２０ 高濃度ソース／ドレイン拡散層（高濃度
拡散層） ２１、２２ａ 、２２ｃ、２７、２８‥・側壁絶縁膜の
幅1, 101 semiconductor substrate 2, 102 element isolation regions 3, 6, 103, 106 N well 4, 5, 104, 105 P layer 7, 107 tunnel oxide film 8, 108 floating gate 9, 109 interlayer capacitance film 10, 110 gate oxide film (first gate oxide film) of high breakdown voltage transistor 11, 111 gate oxide film (second gate oxide film) of low voltage transistor 12 polysilicon film 12a, 112a control gate electrodes 12b, 112b high breakdown voltage transistor Gate electrodes 12c, 112c of the low voltage transistors 13, 18, 113 low concentration diffusion layers 14, 15, 19, 23, 24, 25, 26, 114 of the high breakdown voltage transistors,
115 sidewall insulating films 14a, 24a, 114a silicon nitride films 15a, 23a, 25a, 115a silicon oxide films 16, 116 source / drain regions 17, 29, 30, 117 photoresist 18, 118 low concentration source / drain of a low breakdown voltage transistor Diffusion layer (low-concentration diffusion layer) 20, 120 High-concentration source / drain diffusion layer (high-concentration diffusion layer) 21, 22a, 22c, 27, 28 ... Width of sidewall insulating film

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5F048 AA01 AA07 AB01 AC01 AC03 BA01 BB05 BB08 BB12 BB16 BC06 BC19 BE03 BE05 BF06 BG12 DA25 DA27 DA30 5F083 EP02 EP23 NA02 PR36 PR42 PR52 ZA06 ZA07 ZA12 5F101 BA07 BB05 BB08 BD02 BD24 BD27 BD37 BD50 BH09 BH19 BH21 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 29/792 F term (reference) 5F048 AA01 AA07 AB01 AC01 AC03 BA01 BB05 BB08 BB12 BB16 BC06 BC19 BE03 BE05 BF06 BG12 DA25 DA27 DA30 5F083 EP02 EP23 NA02 PR36 PR42 PR52 ZA06 ZA07 ZA12 5F101 BA07 BB05 BB08 BD02 BD24 BD27 BD37 BD50 BH09 BH19 BH21

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板上に、第１のゲート絶縁膜を
介して形成されたゲート電極及び低濃度拡散層と高濃度
拡散層とからなるソース／ドレイン領域によって構成さ
れる高耐圧回路と、第１のゲート絶縁膜よりも薄い第２
のゲート絶縁膜を介して形成されたゲート電極及び低濃
度拡散層と高濃度拡散層とからなるソース／ドレイン領
域によって構成される低耐圧回路とからなる半導体装置
であって、 前記低耐圧回路におけるゲート電極の側壁には低耐圧回
路用側壁絶縁膜が、前記高耐圧回路におけるゲート電極
の側壁には低耐圧回路用側壁絶縁膜よりも幅広の高耐圧
回路用側壁絶縁膜がそれぞれ形成されており、さらに、
前記高耐圧回路におけるゲート電極直下の低濃度拡散層
の端部から高濃度拡散層までの距離が、前記低耐圧回路
におけるゲート電極直下の低濃度拡散層の端部から高濃
度拡散層までの距離よりも長く設定されてなることを特
徴とする半導体装置。1. A high breakdown voltage circuit composed of a gate electrode formed on a semiconductor substrate via a first gate insulating film and a source / drain region composed of a low concentration diffusion layer and a high concentration diffusion layer, A second gate thinner than the first gate insulating film
A semiconductor device comprising a gate electrode formed via a gate insulating film, and a low breakdown voltage circuit formed of a source / drain region including a low concentration diffusion layer and a high concentration diffusion layer, wherein: A sidewall insulation film for a low breakdown voltage circuit is formed on a sidewall of the gate electrode, and a sidewall insulation film for a high breakdown voltage circuit is formed on a sidewall of the gate electrode in the high breakdown voltage circuit, which is wider than the sidewall insulation film for a low breakdown voltage circuit. ,further,
The distance from the end of the low concentration diffusion layer directly below the gate electrode in the high breakdown voltage circuit to the high concentration diffusion layer is the distance from the end of the low concentration diffusion layer directly below the gate electrode in the low breakdown voltage circuit to the high concentration diffusion layer. A semiconductor device characterized in that it is set longer than the above. 【請求項２】 低耐圧回路用側壁絶縁膜が単層又は積層
構造で形成されており、高耐圧用側壁絶縁膜が前記低耐
圧回路用側壁絶縁膜よりも１層以上多い積層構造で形成
されてなる請求項１に記載の半導体装置。2. The low breakdown voltage circuit side wall insulating film is formed in a single layer or a laminated structure, and the high breakdown voltage side wall insulating film is formed in a laminated structure having one or more layers more than the low breakdown voltage circuit side wall insulating film. The semiconductor device according to claim 1, wherein 【請求項３】 低耐圧回路用側壁絶縁膜が、２層構造の
シリコン窒化膜で形成されており、高耐圧回路用側壁絶
縁膜が、シリコン窒化膜／シリコン酸化膜／シリコン窒
化膜の積層構造で形成されてなる請求項１又は２に記載
の半導体装置。3. The sidewall insulating film for a low breakdown voltage circuit is formed of a silicon nitride film having a two-layer structure, and the sidewall insulating film for a high breakdown voltage circuit is a laminated structure of silicon nitride film / silicon oxide film / silicon nitride film. The semiconductor device according to claim 1, which is formed by. 【請求項４】 低耐圧回路用側壁絶縁膜が、シリコン窒
化膜／シリコン窒化膜／シリコン酸化膜で形成されてお
り、高耐圧回路用側壁絶縁膜が、シリコン窒化膜／シリ
コン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構
造で形成されてなる請求項１又は２に記載の半導体装
置。4. The low breakdown voltage side wall insulating film is formed of silicon nitride film / silicon nitride film / silicon oxide film, and the high breakdown voltage side wall insulating film is formed of silicon nitride film / silicon oxide film / silicon nitride. The semiconductor device according to claim 1 or 2, wherein the semiconductor device is formed of a laminated structure of a film / silicon oxide film. 【請求項５】 さらに、フローティングゲート、層間容
量膜及びコントロールゲートを有するトランジスタから
なる不揮発性メモリセルアレイが同一半導体基板に形成
されてなる請求項１〜４のいずれか１つに記載の半導体
装置。5. The semiconductor device according to claim 1, further comprising a non-volatile memory cell array including transistors having a floating gate, an interlayer capacitance film, and a control gate formed on the same semiconductor substrate. 【請求項６】 半導体基板上に、第１のゲート絶縁膜を
介して形成されたゲート電極及び低濃度拡散層と高濃度
拡散層とからなるソース／ドレイン領域によって構成さ
れる高耐圧回路と、第１のゲート絶縁膜よりも薄い第２
のゲート絶縁膜を介して形成されたゲート電極及び低濃
度拡散層と高濃度拡散層とからなるソース／ドレイン領
域によって構成される低耐圧回路とからなる半導体装置
の製造方法であって、（ａ）高耐圧回路及び低耐圧回路
形成領域のそれぞれにゲート絶縁膜を介してゲート電極
を形成し、（ｂ）高耐圧回路形成領域に、ゲート電極に
対して自己整合的に不純物を導入して低濃度拡散層を形
成し、（ｃ）得られた半導体基板上全面に、第１の絶縁
膜及び第２の絶縁膜を形成し、該第２の絶縁膜を選択的
にエッチングして高耐圧回路及び低耐圧回路形成領域の
ゲート電極のそれぞれに第２の側壁絶縁膜を形成し、
（ｄ）低耐圧回路形成領域の第２の側壁絶縁膜を除去
し、低耐圧回路形成領域に不純物を導入して低濃度拡散
層を形成し、（ｅ）得られた半導体基板上全面に第３の
絶縁膜を形成し、該第３の絶縁膜を選択的にエッチング
して各領域のゲート電極に第３の側壁絶縁膜を形成し、
（ｆ）高耐圧回路及び低耐圧回路形成領域のそれぞれに
不純物を導入して高濃度拡散層を形成する工程を含んで
なる請求項１に記載の半導体装置の製造方法。6. A high breakdown voltage circuit constituted by a gate electrode formed on a semiconductor substrate via a first gate insulating film, and a source / drain region composed of a low concentration diffusion layer and a high concentration diffusion layer, A second gate thinner than the first gate insulating film
A method of manufacturing a semiconductor device comprising a gate electrode formed through a gate insulating film, and a low breakdown voltage circuit formed of a source / drain region including a low concentration diffusion layer and a high concentration diffusion layer, ) A gate electrode is formed in each of the high breakdown voltage circuit formation region and the low breakdown voltage circuit formation region via a gate insulating film, and (b) impurities are introduced into the high breakdown voltage circuit formation region in a self-aligned manner with respect to the gate electrode to reduce the voltage. A high voltage circuit is formed by forming a concentration diffusion layer, (c) forming a first insulating film and a second insulating film on the entire surface of the obtained semiconductor substrate, and selectively etching the second insulating film. And forming a second sidewall insulating film on each of the gate electrodes in the low breakdown voltage circuit formation region,
(D) The second side wall insulating film in the low breakdown voltage circuit formation region is removed, impurities are introduced into the low breakdown voltage circuit formation region to form a low concentration diffusion layer, and (e) a second surface is formed on the entire surface of the obtained semiconductor substrate. 3 insulating film is formed, the third insulating film is selectively etched to form a third sidewall insulating film on the gate electrode in each region,
The method of manufacturing a semiconductor device according to claim 1, further comprising the step of (f) introducing an impurity into each of the high breakdown voltage circuit and low breakdown voltage circuit formation regions to form a high concentration diffusion layer. 【請求項７】 第１の絶縁膜が、シリコン窒化膜の単層
膜又はシリコン窒化膜／シリコン酸化膜の積層膜からな
る請求項６に記載の方法。7. The method according to claim 6, wherein the first insulating film is a single layer film of a silicon nitride film or a laminated film of a silicon nitride film / silicon oxide film. 【請求項８】 工程（ｄ）において、低耐圧回路形成領
域の第２の側壁絶縁膜を除去した後、低耐圧回路形成領
域に不純物を導入して低濃度拡散層を形成する前に、高
耐圧回路及び低耐圧回路形成領域のそれぞれの第１の絶
縁膜をエッチングして第１の側壁絶縁膜を形成する請求
項６又は７に記載の方法。8. In the step (d), after removing the second side wall insulating film in the low breakdown voltage circuit formation region, and before forming a low concentration diffusion layer by introducing impurities into the low breakdown voltage circuit formation region, 8. The method according to claim 6, wherein the first side wall insulating film is formed by etching the first insulating film in each of the breakdown voltage circuit and the low breakdown voltage circuit formation region. 【請求項９】 低耐圧回路がＣＭＯＳトランジスタによ
って構成されており、工程（ｄ）において、（i）高耐
圧回路形成領域と低耐圧回路形成領域のＰＭＯＳトラン
ジスタ領域とをフォトレジストで被覆し、低耐圧回路形
成領域におけるＮＭＯＳトランジスタ領域の第２の側壁
絶縁膜を除去し、該ＮＭＯＳトランジスタ領域に不純物
を導入してｎ型低濃度拡散層を形成し、前記フォトレジ
ストを剥離し、さらに、（ii）高耐圧回路形成領域と低
耐圧回路形成領域のＮＭＯＳトランジスタ領域とをフォ
トレジストで被覆し、低耐圧回路形成領域におけるＰＭ
ＯＳトランジスタ領域の第２の側壁絶縁膜を除去し、該
ＰＭＯＳトランジスタ領域に不純物を導入してｐ型低濃
度拡散層を形成し、前記フォトレジストを剥離する請求
項６又は７に記載の方法。9. The low breakdown voltage circuit is composed of a CMOS transistor, and in step (d), (i) the high breakdown voltage circuit forming region and the PMOS transistor region in the low breakdown voltage circuit forming region are covered with a photoresist to reduce the The second sidewall insulating film of the NMOS transistor region in the breakdown voltage circuit forming region is removed, impurities are introduced into the NMOS transistor region to form an n-type low concentration diffusion layer, the photoresist is peeled off, and (ii) ) The high breakdown voltage circuit formation region and the NMOS transistor region of the low breakdown voltage circuit formation region are covered with photoresist to form PM in the low breakdown voltage circuit formation region.
8. The method according to claim 6, wherein the second sidewall insulating film in the OS transistor region is removed, impurities are introduced into the PMOS transistor region to form a p-type low concentration diffusion layer, and the photoresist is stripped. 【請求項１０】 工程（ｄ）の（i）及び（ii）のそれ
ぞれにおいて、低耐圧回路形成領域の第２の側壁絶縁膜
を除去した後、低耐圧回路形成領域に不純物を導入して
低濃度拡散層を形成する前に、低耐圧回路形成領域の第
１の絶縁膜をエッチングして第１の側壁絶縁膜を形成
し、さらに（iii）高耐圧回路形成領域の第１の絶縁膜
をエッチングして第１の側壁絶縁膜を形成する請求項９
に記載の方法。10. In each of steps (i) and (ii) of step (d), after removing the second sidewall insulating film in the low breakdown voltage circuit formation region, impurities are introduced into the low breakdown voltage circuit formation region to reduce the impurities. Before forming the concentration diffusion layer, the first insulating film in the low breakdown voltage circuit formation region is etched to form a first sidewall insulating film, and (iii) the first insulation film in the high breakdown voltage circuit formation region is formed. 10. The first sidewall insulating film is formed by etching.
The method described in. 【請求項１１】 さらに、メモリセルアレイ形成領域に
電荷蓄積層、層間容量膜及びコントロールゲート材料膜
を形成し、該電荷蓄積層、層間容量膜及びゲート電極材
料膜をパターニングしてコントロールゲート及びフロー
ティングゲートを形成する工程を含むことからなる請求
項６〜１０のいずれか１つに記載の方法。11. A control gate and a floating gate by further forming a charge storage layer, an interlayer capacitance film and a control gate material film in a memory cell array forming region, and patterning the charge storage layer, the interlayer capacitance film and the gate electrode material film. A method according to any one of claims 6 to 10, comprising the step of forming a.
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