JP2004208282A

JP2004208282A - データ処理装置

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Publication number: JP2004208282A
Application number: JP2003385304A
Authority: JP
Inventors: Mitsuaki Sudo; 光昭須藤; Masayuki Hattori; 雅之服部
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-12-09
Filing date: 2003-11-14
Publication date: 2004-07-22

Abstract

【課題】任意のパラレル数ｌで入力される情報語を、任意のパリティ数ｐで符号化する。
【解決手段】例えば、４パラレル８パリティエンコーダは、８個のレジスタ、３２（＝８×４）個の固定係数乗算器、１２（＝８＋４）個の加算器で構成される。固定係数乗算器の係数ｈ_j ^(t)（０≦ｔ≦７、０≦ｊ≦３）は、
ｈ_j ^(t)＝ｇ'_jｈ_p-1 ^(t-1)＋ｈ_j-1 ^(t-1)
（０≦ｊ≦ｐ−１，１≦ｔ≦ｌ−１）
ｈ_j ⁽⁰⁾＝ｇ'_j
ｈ₀ ^(t)＝ｇ'₀ｈ_p-1 ^(t-1)
であり、
ｇ'_j＝０（０≦ｊ≦ｕ−１、ｕはｐ／ｌの剰余）
ｇ'_j＝ｇ_j-u （ｕ≦ｊ≦ｕ＋（ｐ−１））
である。
本発明は、ディジタルデータを符号化して送信する送信装置、ディジタルデータ
を符号化して情報記録媒体に記録する記録装置に適用することができる。
【選択図】図１３

Description

本発明は、データ処理装置に関し、例えば、ディジタルデータを符号化して、通信したり、情報記録媒体に記録したりする場合に用いて好適なデータ処理装置に関する。

ディジタルデータを、放送網などの伝送路を介して通信したり、情報記録媒体に記録したりする場合、例えば、ＲＳ(Reed-Solomon)符号化処理、BCH(Bose-Chaudhuri-Hocquenghem)符号化処理等の巡回符号化処理が用いられる。

図１は、入力されるディジタルデータ（以下、情報語と記述する）を巡回符号化処理によって符号化し、符号データ（以下、符号語と記述する）を出力するエンコーダの一般的な構成例を示している。ここで、情報語のビット幅は、ＲＳ符号化処理を行うエンコーダの場合、ｍビット（ｍは２以上の正数）であり、BCH符号化処理を行うエンコーダの場合、１ビットである。

このエンコーダ１は、パリティ演算回路１１、および複数のレジスタ１２−１乃至１２−５によって構成されている。

パリティ演算回路１１には、エンコーダ１の上段に位置するコントローラ（不図示）から、パリティ演算回路１１が内蔵するレジスタの初期化を指示するための入力開始フラグが、レジスタ１２−１を介して入力される。また、パリティ演算回路１１には、エンコーダ１を制御するコントローラから、パリティ演算回路１１が内蔵するセレクタの出力を、情報語とパリティのいずれとするかを切り替えるためのパリティ位置指定フラグが、レジスタ１２−３を介して入力される。

パリティ演算回路１１は、レジスタ１２−４を介して入力される情報語に所定の演算を施して符号語を生成し、レジスタ１２−５を介して出力する。

以下、一般的なエンコーダに関する議論を簡単にするため、「パリティ演算回路」自身を、「エンコーダ」として定義する。例えば、図１に示されたエンコーダ１では、レジスタ１２−１乃至１２−５を省略して考えて、情報語が入力されてから対応する符号語が出力されるまでの符号化レイテンシ(latency)を０とし、パリティ演算回路１１が内蔵するレジスタは適切なタイミングで初期化されるとし、パリティ演算回路１１が内蔵するセレクタは適切なタイミングで出力を切り替えるものとして、パリティ演算回路１１自身を、エンコーダと称して説明を継続する。

このように構成される一般的なエンコーダは、シリアル入力される情報語をエンコードすることができる図２に示すようなシリアルエンコーダ２１と、パラレル数ｐ（例えばｐ＝２）で並列に入力される（以下、「ｐパラレル入力される」とも記述する）情報語をエンコードすることができる図３に示すような２パラレルエンコーダ３１が存在している（例えば、特許文献１参照）。

特許第３２８８８８３号公報

上述したように、２パラレル入力される情報語をエンコードすることができる２パラレルエンコーダは存在するが、２パラレルエンコーダを、図４に示すようなｌパラレルエンコーダ（ｌは任意の正数）に拡張する方法は確立されていないので、任意のパラレル数ｌで入力される情報語を、任意のパリティ数ｐで符号化できるｌパラレルｐパリティエンコーダは実現されていない課題があった。

本発明はこのような状況に鑑みてなされたものであり、任意のパラレル数ｌで入力される情報語を、任意のパリティ数ｐで符号化できるｌパラレルｐパリティエンコーダを実現することを目的とする。

本発明の第１のデータ処理装置は、パリティ数ｐと同数の記憶素子からなるシフトレジスタと、パリティ数ｐとパラレル数ｌの積ｐ・ｌと同数の乗算器と、パリティ数ｐとパラレル数ｌの和ｐ＋ｌと同数の加算器とを備え、生成多項式ｇ（ｘ）を、
ｇ（ｘ）＝ｇ₀＋ｇ₁・ｘ＋ｇ₂・ｘ²＋…＋ｇ_p-1・ｘ^p-1＋ｘ^p
として、固定係数乗算器においてそれぞれ乗算される係数ｈ_j ^(t)は、
ｈ_j ^(t)＝ｇ'_jｈ_p-1 ^(t-1)＋ｈ_j-1 ^(t-1)
（０≦ｊ≦ｐ−１，１≦ｔ≦ｌ−１）
ｈ_j ⁽⁰⁾＝ｇ'_j
ｈ₀ ^(t)＝ｇ'₀ｈ_p-1 ^(t-1)
であり、
ｇ'_j＝０（０≦ｊ≦ｕ−１、ｕはｐ／ｌの剰余）
ｇ'_j＝ｇ_j-u （ｕ≦ｊ≦ｕ＋（ｐ−１））
であることを特徴とする。

本発明の第１のデータ処理装置は、入力される情報語の情報長ｋがパラレル数ｌの倍数ではない場合、情報長がパラレル数ｌの倍数であるｋ'となるように、ダミーの情報語を付加する付加手段と、付加手段によって付加されたダミーの情報語に対応して生成された符号語を除去する除去手段をさらに備えることができる。

本発明の第２のデータ処理装置は、パリティ数ｐと同数の記憶素子からなるシフトレジスタと、パリティ数ｐとパラレル数ｌの積ｐ・ｌと同数のスイッチと、パリティ数ｐとパラレル数ｌの和ｐ＋ｌと同数の加算器とを備え、生成多項式ｇ（ｘ）を、
ｇ（ｘ）＝ｇ₀＋ｇ₁・ｘ＋ｇ₂・ｘ²＋…＋ｇ_p-1・ｘ^p-1＋ｘ^p
として、スイッチに対してそれぞれ演算される係数ｈ_j ^(t)は、
ｈ_j ^(t)＝ｇ'_jｈ_p-1 ^(t-1)＋ｈ_j-1 ^(t-1)
（０≦ｊ≦ｐ−１，１≦ｔ≦ｌ−１）
ｈ_j ⁽⁰⁾＝ｇ'_j
ｈ₀ ^(t)＝ｇ'₀ｈ_p-1 ^(t-1)
であって、
ｇ'_j＝０（０≦ｊ≦ｕ−１、ｕはｐ／ｌの剰余）
ｇ'_j＝ｇ_j-u （ｕ≦ｊ≦ｕ＋（ｐ−１））
であり、
スイッチは、演算された係数ｈ_j ^(t)が０である場合には接続をオフとし、演算された係数ｈ_j ^(t)が１である場合には接続をオンとすることを特徴とする。

本発明の第２のデータ処理装置は、入力される情報語の情報長ｋがパラレル数ｌの倍数ではない場合、情報長がパラレル数ｌの倍数であるｋ'となるように、ダミーの情報語を付加する付加手段と、付加手段によって付加されたダミーの情報語に対応して生成された符号語を除去する除去手段をさらに備えることができる。

本発明の第１のデータ処理装置においては、パラレル数ｌで並列に入力され、ビット幅が１ビット以上である情報語がパリティ数ｐで符号化される。

本発明の第２のデータ処理装置においては、パラレル数ｌで並列に入力され、ビット幅が１ビットである情報語がパリティ数ｐで符号化される。

本発明によれば、任意のパラレル数ｌで入力される情報語を、任意のパリティ数ｐで符号化することが可能となる。また、本発明によれば、任意のパラレル数ｌで入力される情報語の情報長に拘わらず、任意のパリティ数ｐで符号化することが可能となる。

以下、図面を参照して、任意のパラレル数ｌで入力される情報語を、任意のパリティ数ｐでエンコードできるｌパラレルｐパリティエンコーダを生成する手順について説明する。

まず、シリアル４パリティエンコーダと２パラレル４パリティエンコーダを比較し、その比較結果に習って、４パラレル８パリティエンコーダの回路構成を類推する。そして、この類推を一般化して、ｌパラレルｐパリティエンコーダ（ｌおよびｐは任意の正数）の回路構成を類推し、その妥当性を証明することとする。

ここで、以下の条件を仮定する。
情報語のビット幅は、ＲＳ符号化処理を行うエンコーダの場合、ｍビット（ｍは２以上の正数）であり、BCH符号化処理を行うエンコーダの場合、１ビットである。
有限体はＧＦ（２^m）を使用する。
符号長ｎおよび情報長ｋは、パラレル数ｌの倍数である。

なお、符号長ｎおよび情報長ｋのそれぞれがパラレル数ｌの倍数ではない場合については後述する。

まず、符号のパラメータが、
有限体ＧＦ（２^m）
パリティ数ｐ＝４
生成多項式ｇ（ｘ）＝ｇ₀＋ｇ₁・ｘ＋ｇ₂・ｘ²＋ｇ₃・ｘ³＋ｘ⁴
であるシリアル４パリティエンコーダと２パラレル４パリティエンコーダを比較し、２パラレル化に伴う変化を確認する。

ここで、図５にシリアル４パリティエンコーダの構成例を示す。このシリアル４パリティエンコーダ５１は、主に、４個のレジスタ５２−０乃至５２−３（以下、レジスタｒ₀乃至ｒ₃とも記述する）、４個の固定係数乗算器５３−０乃至５３−３、および４個の加算器５４−０乃至５４−３から構成される。図６は、符号長ｎ＝１０、パリティ数ｐ＝４である場合の情報語入力と符号語またはパリティの出力タイミングを示している。

図７は２パラレル４パリティエンコーダの構成例を示している。この２パラレル４パリティエンコーダ６１は、主に、４個のレジスタ６２−０乃至６２−３（以下、レジスタＲ₀乃至Ｒ₃とも記述する）、８個の固定係数乗算器、および６個の加算器から構成される。図８は、符号長ｎ＝１０、パリティ数ｐ＝４である場合の情報語入力と符号語またはパリティの出力タイミングを示している。

シリアル４パリティエンコーダ５１に対し、符号語ｉ_j-1，ｉ_j-2が順に入力された場合、レジスタｒ₀乃至ｒ₃の値は図９に示すように変化する。なお、シリアル４パリティエンコーダ５１のレジスタｒ₀乃至ｒ₃は、それぞれ、初期値としてｄ₀乃至ｄ₃を保持しているものとする。

図９に示されたレジスタｒ₀乃至ｒ₃の値の変化のうち、初期状態から２クロック後の値に注目して整理すれば、図１０に示すとおりとなる。この結果は、図７に示された回路の構成例と一致していることがわかる。

図５に示されたシリアル４パリティエンコーダ５１と、図７に示された２パラレル４パリティエンコーダ６１の回路構成を比較すれば、図１１に示すように、レジスタ、固定係数乗算器、および加算器の数に関して以下のことがわかる。

レジスタの数については、シリアル４パリティエンコーダ５１と２パラレル４パリティエンコーダ６１はともに、パリティ数ｐと同数の４個のレジスタを有すること。
レジスタの配置については、シリアル４パリティエンコーダ５１においてｒ₀，ｒ₁，ｒ₂，ｒ₃の順に配置されていたレジスタが、２パラレル４パリティエンコーダ６１においてＲ₀，Ｒ₂とＲ₁，Ｒ₃の順に２パラレルで配置されていること。
固定係数乗算器の数については、シリアル４パリティエンコーダ５１は、パリティ数ｐと同数の４個の乗算器を有し、２パラレル４パリティエンコーダ６１は、パリティ数ｐのｌ（＝２）倍の８個の乗算器を有すること。
加算器の数については、シリアル４パリティエンコーダ５１は、パリティ数ｐと同数の４個の固定係数乗算器を有し、２パラレル４パリティエンコーダ６１は、（パリティ数ｐ＋パラレル数ｌ）の６個の固定係数乗算器を有すること。

図１１に示した比較結果に基づき、４パラレル８パリティエンコーダを類推すれば、図１２に示すとおり、そのレジスタの数はパリティ数ｐと同数の８個であり、固定係数乗算器の数は３２（＝８×４）個であり、加算器の数は１２（＝８＋４）個であると類推できる。また、４パラレル８パリティエンコーダの回路構成は図１３に示すとおりであると類推できる。

ただし、図１３に示された４パラレル８パリティエンコーダ７１の３２個の固定係数乗算器の係数ｈ_j ^(t)（０≦ｔ≦７、０≦ｊ≦３）は現段階では未定であるので、以下に説明するように係数ｈ_j ^(t)を決定する。

まず、４パラレル８パリティエンコーダ７１と、図１４に示すようなシリアル８パリティエンコーダ８１の関係について、図１５を参照して確認する。ここで、図１５Ａは、シリアル８パリティエンコーダ８１を構成する８個のレジスタ８２−０乃至８２−７（ｒ₀乃至ｒ₇）の値の変化を表している。図１５Ｂは、４パラレル８パリティエンコーダ７１を構成する８個のレジスタ７２−０乃至７２−７（Ｒ₀乃至Ｒ₇）の値の変化を表している。

図１５Ａと図１５Ｂを比較して明らかなように、シリアル８パリティエンコーダ８１のレジスタｒ₀乃至ｒ₇の４ｓクロック後の値と、４パラレル８パリティエンコーダ７１のレジスタＲ₀乃至Ｒ₇のｓクロック後に保持している値とが等しいことが確認できる（ｓ＝０，１，２，…，ｋ／４）。

また、符号長ｎおよび情報長ｋがパラレル数ｌ＝４の倍数であることを条件としているので、４パラレル８パリティエンコーダ７１の８個のレジスタＲ₀乃至Ｒ₇は、ｓクロック後にパリティを保持していることが保証される。

以下、シリアル８パリティエンコーダ８１の８個のレジスタｒ₀乃至ｒ₇の４ｓクロック後の値と、４パラレル８パリティエンコーダ７１の８個のレジスタＲ₀乃至Ｒ₇のｓクロック後の値とが等しいことに基づき、４パラレル８パリティエンコーダ７１を構成する３２個の乗算器のそれぞれの係数ｈ_j ^(t)を、以下の手順に従って決定する。

まず、シリアル８パリティエンコーダ８１を構成するレジスタ８２−０乃至８２−７（ｒ₀乃至ｒ₇）のうち、ｊ（０≦ｊ≦７）番目のレジスタｒ_jのｎクロック後の値ｒ_j ⁽ⁿ⁾を示す次式（１）を、図１４に示された回路構成に基づいて導出する。

（１）

ただし、ｊ番目のレジスタの初期値ｒ_j ⁽⁰⁾と値ｒ_-1 ⁽ⁿ⁾については、

である。

なお、式（１）において、
ｇ_jは、ｊ番目の固定係数乗算器の係数であり、
ｒ₇ ^(n-1)は、７番目のレジスタｒ₇の（ｎ−１）クロック後の値であり、
ｉ_k-nは、ｎクロック後に入力された情報語であり、
ｒ_j-1 ^(n-1)は、（ｊ−１）番目のレジスタｒ_j-1の（ｎ−１）クロック後の値である。

式（１）において、ｎ＝４とすることによりレジスタｒ₀乃至レジスタｒ₇の４クロック後の値ｒ₀ ⁽⁴⁾乃至ｒ₇ ⁽⁴⁾を演算することができる。コンピュータを用いて演算した値ｒ₀ ⁽⁴⁾乃至ｒ₇ ⁽⁴⁾を以下に示す。

次に、式（１）に基づき、４パラレル８パリティエンコーダ７１を構成するレジスタＲ₀乃至Ｒ₇のうち、ｊ（０≦ｊ≦７）番目のレジスタＲ_jの１クロック後の値Ｒ_j ⁽¹⁾を示す式を導出する。まず、

である。したがって、コンピュータを用いて演算した値ｒ₀ ⁽⁴⁾乃至ｒ₇ ⁽⁴⁾がそのままＲ₀ ⁽¹⁾乃至Ｒ₇ ⁽¹⁾となる。例えば、Ｒ₀ ⁽¹⁾＝ｒ₀ ⁽⁴⁾を変形すれば、次式（２）となる。

（２）

式（２）と図１３に示された４パラレル８パリティエンコーダ７１の回路構成を比較して明らかなように、式（２）において下線を付した部分のそれぞれと、ｈ₀ ⁽⁰⁾乃至ｈ₀ ⁽³⁾とが等しいことがわかる。すなわち、次式（３）のとおりである。

（３）

式（３）の関係を用いれば、式（２）を次式（４）に変形することができる。

（４）

Ｒ₁ ⁽¹⁾乃至Ｒ₇ ⁽¹⁾についても同様に計算することができる。ここで、Ｒ₀ ⁽¹⁾乃至Ｒ₇ ⁽¹⁾は、次の一般式（５）を用いて表現することができる。

（５）
ただし、

である。また、ｈ_j ^(t)は、ｒ_j ⁽⁴⁾を演算することにより求めることができる。

以上の結果により、図１３の類推された４パラレル８パリティエンコーダ７１の回路構成の妥当性が示され、固定係数乗算器の係数ｈ_j ^(t)を決定することができた。

ところで、上述したように、ｈ_j ^(t)は、ｒ_j ⁽⁴⁾を演算することにより求めることができる。しかしながら、パラレル数ｌやパリティ数ｐが変更される度に、ｒ_jを演算し、それを用いてｈ_j ^(t)を求めていたのでは効率的ではない。そこで、ｈ_j ^(t)を簡単に演算できるように、次式（６）に示すように、ｈ_j ^(t)の一般式を導出した。

（６）

まとめると、４パラレル８パリティエンコーダ７１を構成するｊ（０≦ｊ≦７）番目のレジスタＲ_jの１クロック後の値Ｒ_j ⁽¹⁾は、次式（７）によって表すことができる。

（７）

以上で、類推した４パラレル８パリティエンコーダ７１の妥当性の説明を終了する。

次に、４パラレル８パリティエンコーダ７１を拡張して、ｌパラレルｐパリティエンコーダを類推する手順について説明する。ここで、パラレル数ｌは、任意の正数であり、パリティ数ｐおよび情報長ｋは、依然としてパラレル数ｌの倍数であることを条件とする。

まず、図１６に示すようなシリアルｐパリティエンコーダを構成するｐ個のレジスタ９２−０乃至９２−（ｐ−１）のうち、ｊ（０≦ｊ≦ｐ−１）番目のレジスタ９２−ｊ（以下、レジスタｒ_jと記述する）のｎクロック後の値ｒ_j ⁽ⁿ⁾を表す式を、このシリアルｐパリティエンコーダ９１の回路構成に基づいて次式（８）のように生成する。

（８）
ただし、

である。

なお、式（８）において、
ｇ_jは、ｊ番目の固定係数乗算器の係数であり、
ｒ_p-1 ^(n-1)は、（ｐ−１）番目のレジスタｒ_p-1の（ｎ−１）クロック後の値であり、
ｉ_k-nは、ｎクロック後に入力された情報語であり、
ｒ_j-1 ^(n-1)は、（ｊ−１）番目のレジスタｒ_j-1の（ｎ−１）クロック後の値である。

次に、式（８）に基づき、類推するｌパラレルｐパリティエンコーダのｊ（０≦ｊ≦ｐ−１）番目のレジスタＲ_jの１クロック後の値Ｒ_j ⁽¹⁾を生成すれば、次式（９）に示すような一般式となる。

（９）
ただし、

である。

ここで、一般式（９）の妥当性を証明する。具体的には、

を、数学的帰納法によって証明する。

まず、

が成立することを確認する。まず、左辺を計算すると、

（１０）
となる。一方、右辺を計算すると、

（１１）
となる。したがって、式（１０）と式（１１）を比較して明らかなように、

が成立することが確認された。

次に、

が成立すると仮定して、ｒ_j ^(s+1)を、ｒ_j ⁽ⁿ⁾の定義に基づいて計算すると、

（１２）
である。

仮定によれば、

が成立するので、これらを式（１２）に代入すれば、

（１３）
となる。

以上の結果により、

が証明された。

以上のように、一般式（９）の妥当性が証明されたので、これに基づいてｌパラレルｐパリティエンコーダの回路構成を示せば、図１７に示すとおりとなる。

例えば、一般式（９）を用いて、２パラレル４パリティエンコーダを構成する８個の固定係数乗算器のそれぞれの係数を求める場合、一般式（９）に、パラレル数ｌ＝２、パリティ数ｐ＝４を代入すればよい。このようにして求めた８個の係数は以下のとおりである。

これらの係数は、図７に示された２パラレル４パリティエンコーダ６１を構成する固定係数乗算器の係数と一致していることが確認できる。

以上で、パリティ数ｐおよび情報長ｋがパラレル数ｌの倍数である場合におけるｌパラレルｐパリティエンコーダを類推する手順の説明を終了する。

次に、パリティ数ｐがパラレル数ｌの倍数ではない場合におけるｌパラレルｐパリティエンコーダを類推する手順について説明する。

この場合、ｐよりも大きい値であって、かつ、ｌの倍数のうち、ｐに最も近い値ｐ'をパリティ数とするｌパラレルｐ'パリティエンコーダを想定し、このｌパラレルｐ'パリティエンコーダを構成する固定係数乗算器の係数ｈ_j ^(t)を、次式（１４）を用いて求めれば、ｌパラレルｐパリティエンコーダとして動作させることができる。

パリティ数ｐの符号のパラメータは以下のとおりである。なお、生成多項式の係数をｇ'_iとする。
有限体ＧＦ（２^m）
パリティ数ｐ（＝deg（ｇ（ｘ）））
生成多項式ｇ（ｘ）＝ｇ'₀＋ｇ'₁・ｘ＋…＋ｇ'_p-1・ｘ^p-1＋ｘ^p

（１４）
ここで、ｇ_iは次式（１７）に示すように、ｇ'_iを用いて計算される。

（１５）
ただし、ｕはｐをｌで除算したときの剰余である。

例えば、２パラレル３パリティエンコーダを類推する場合を例に説明する。この場合、符号のパラメータは以下のとおりである。
有限体ＧＦ（２^m）
パリティ数ｐ＝３
生成多項式ｇ（ｘ）＝ｇ'₀＋ｇ'₁・ｘ＋ｇ'₂・ｘ²＋ｘ³

まず始めに、図１８に示すようなシリアル３パリティエンコーダを想定する。このシリアル３パリティエンコーダ１１１に対する情報語入力と符号語またはパリティの出力タイミングは、符号長ｎ＝９、パリティ数ｐ＝３の場合、図１９に示すとおりとなる。

シリアル３パリティエンコーダ１１１を構成するレジスタ１１２−０乃至１１２−２（以下、レジスタｒ₀乃至ｒ₂とも記述する）のｎクロック後の値ｒ₀ ⁽ⁿ⁾乃至ｒ₂ ⁽ⁿ⁾は、

（１６）
となる。

次に、シリアル３パリティエンコーダ１１１のレジスタ１１２−０の低次元側に、新たにレジスタを追加して、生成したいエンコーダのパラレル数ｌ＝２の倍数のレジスタを有する、図２０に示すようなシリアル４パリティエンコーダを想定する。このシリアル４パリティエンコーダ１２０は、シリアル３パリティエンコーダ１１１に対して、固定係数０を乗算する固定係数乗算器１２１およびレジスタ１２２を追加したものであり、４個のレジスタ１２０，１１２−０乃至１１２−２（以下、レジスタｒ₀乃至ｒ₃とも記述する）を有している。

シリアル４パリティエンコーダ１２０に対する情報語入力と符号語またはパリティの出力タイミングは、符号長ｎ＝１０、パリティ数ｐ＝４の場合、図２１に示すとおりとなる。

シリアル４パリティエンコーダ１２０を構成するレジスタｒ₀乃至ｒ₃のｎクロック後の値は、

（１７）
である。

このシリアル４パリティエンコーダ１２０を２パラレル化して、図７に示されたような２パラレル４パリティエンコーダ６１を生成すればよい。この手順については、既に説明済みである。

ここで、式（１６）と式（１７）を比較して明らかなように、図２０のシリアル４パリティエンコーダ１２０は、実質的に図１８のシリアル３パリティエンコーダ１１１と同様のシリアル３パリティエンコーダに他ならない。したがって、シリアル４パリティエンコーダ１２０を構成する固定係数乗算器の係数０，ｇ'₀，ｇ'₁，ｇ'₂を、図７の２パラレル４パリティエンコーダ６１を構成する固定係数乗算器の係数に代入すれば、実質的に２パラレル３パリティエンコーダを得ることができる。

いまの場合、具体的には、以下に示す代入を行えばよい。
ｇ₀＝０
ｇ₁＝ｇ'₀
ｇ₂＝ｇ'₁
ｇ₃＝ｇ'₂

このようにして得た２パラレル３パリティエンコーダを図２２に示す。この２パラレル３パリティエンコーダ１３１を構成する固定係数乗算器の係数は、図示のとおりである。２パラレル３パリティエンコーダ１３１に対する情報語入力と符号語またはパリティの出力タイミングは、符号長ｎ＝９、パリティ数ｐ＝３の場合、図２３に示すとおりとなる。

ところで、図２２に示された２パラレル３パリティエンコーダ１３１のレジスタ１３１−０の値は常に０であるので、レジスタ１３１−０およびレジスタ１３１−０の上段の固定係数乗算器１３２，１３４および加算器１３３を省略して、図２４に示すような回路構成とすることが可能である。このようにした場合、２パラレル３パリティエンコーダ１３１に対する情報語入力と符号語またはパリティの出力タイミングは、符号長ｎ＝９、パリティ数ｐ＝３の場合、図２５に示すとおりとなる。

以上で、パリティ数ｐがパラレル数ｌの倍数ではない場合におけるｌパラレルｐパリティエンコーダを類推する手順についての説明を終了する。

次に、情報長ｋがパラレル数ｌの倍数ではない場合に対応する構成例について説明する。この場合、図２６に示すように、ｌパラレルｐパリティエンコーダ１０１の上段に０付加回路１５１を設け、下段に０削除回路１５２を設ければよい。このときのパリティ数ｐおよびパラレル数ｌは、任意の数である。

０付加回路１５１は、符号化すべき本来の情報語に、情報長がパラレル数ｌの倍数であるｋ'となるように、ダミーの情報語（例えば、０）を便宜的に付加して、ｌパラレルｐパリティエンコーダ１０１に出力する。この場合、ｌパラレルｐパリティエンコーダ１０１により、符号長ｎ＝（ｋ'＋ｐ）の符号語が生成される。

０削除回路１５２は、ｌパラレルｐパリティエンコーダ１０１によって生成された符号長ｎ＝（ｋ'＋ｐ）の符号語のうち、０付加回路１５１により便宜的に付加された所定の数の０に対応する符号語を削除する。

例えば、ｌパラレルｐパリティエンコーダ１０１の位置に２パラレル４パリティエンコーダ６１が用いられて情報長ｋ＝５の情報語が符号化される場合、図２７に示すように、０付加回路１５１により、情報語に１個の０が便宜的に付加されて情報長ｋ'＝６とされ、２パラレル４パリティエンコーダ６１により符号長ｎ＝１０（＝６＋４）の符号語が生成される。そして、生成された符号語のうち、便宜的に付加された所定の数の０に対応する符号語が、０削除回路１５２によって削除され、符号長ｎ＝９（＝５＋４）の符号語が出力される。

また、例えば、ｌパラレルｐパリティエンコーダ１０１の位置に２パラレル３パリティエンコーダ１３１が用いられて情報長ｋ＝５の情報語が符号化される場合、図２８に示すように、０付加回路１５１により、情報語に１個の０が便宜的に付加されて情報長ｋ'＝６とされ、２パラレル３パリティエンコーダ１３１により符号長ｎ＝９（＝６＋３）の符号語が生成される。そして、生成された符号語のうち、便宜的に付加された所定の数の０に対応する符号語が、０削除回路１５２によって削除され、符号長ｎ＝８（＝５＋３）の符号語が出力される。

以上で、情報長ｋがパラレル数ｌの倍数ではない場合に対応するための構成例についての説明を終了する。

ところで、ここまで説明した各エンコーダは、入力される情報語のビット幅がｍビット（ｍは２以上の正数）であって、例えばＲＳ符号化処理を行うものであるが、回路を構成する固定係数乗算器を、その係数が０である場合にはオフとなり、その係数が１である場合にはオンとなるようなスイッチに置換すれば、入力される情報語のビット幅が１ビットであって、例えばBCH符号化処理を行うエンコーダを得ることができる。

例えば、図７に示された２パラレル４パリティエンコーダ６１の８個の固定係各数乗算器を、回路の接続をオンまたはオフとするスイッチに置換すれば、図２９に示すようなBCH符号化用の２パラレル４パリティエンコーダを得ることができる。例えば、この２パラレル４パリティエンコーダ１６１のスイッチ１６３−０は、演算された係数ｇ₀が０の場合にオフとなり、１の場合にオンとなるようになされている。同様に、スイッチ１６３−７は、演算された係数ｇ₃ ²＋ｇ₂が０の場合にオフとなり、１の場合にオンとなるようになされている。

また例えば、図１３に示された４パラレル８パリティエンコーダ７１の３２個の固定係数乗算器を、それぞれ、スイッチに置換すれば、図３０に示すようなBCH符号化用の４パラレル８パリティエンコーダを得ることができる。例えば、この４パラレル８パリティエンコーダ１７１のスイッチ１７３−０は、演算された係数ｈ₀ ⁽⁰⁾が０の場合にオフとなり、１の場合にオンとなるようになされている。同様に、スイッチ１７３−３１は、演算された係数ｈ₇ ⁽³⁾が０の場合にオフとなり、１の場合にオンとなるようになされている。

以上説明したように、本発明を用いれば、任意の情報長ｋの情報語を符号化するｌパラレルｐパリティエンコーダを生成することが可能となる。ここで、パラレル数ｌおよびパリティ数ｐは任意の数である。

ディジタルデータを符号化するエンコーダの一般的な構成例を示すブロック図である。シリアルエンコーダの一例を示す図である。２パラレルエンコーダの一例を示す図である。ｌパラレルエンコーダの一例を示す図である。シリアル４パリティエンコーダの構成例を示すブロック図である。図５のシリアル４パリティエンコーダによる情報語入力、並びに符号語およびパリティ出力のタイミングを示す図である。２パラレル４パリティエンコーダの構成例を示すブロック図である。図７の２パラレル４パリティエンコーダによる情報語入力、並びに符号語およびパリティ出力のタイミングを示す図である。図５のシリアル４パリティエンコーダを構成するレジスタｒ₀乃至ｒ₃の値を示す図である。図５のシリアル４パリティエンコーダを構成するレジスタｒ₀乃至ｒ₃の２クロック後の値を整理した図である。図５のシリアル４パリティエンコーダと、図７の２パラレル４パリティエンコーダとの比較結果を示す図である。本発明を適用した４パラレル８パリティエンコーダを構成するレジスタ等の数を類推した結果を示す図である。本発明を適用した４パラレル８パリティエンコーダの構成例を示すブロック図である。シリアル８パリティエンコーダの構成例を示すブロック図である。図１４のシリアル８パリティエンコーダと図１３の４パラレル８パリティエンコーダとの関係を説明するための図である。シリアルｐパリティエンコーダの構成例を示す図である。本発明を適用したｌパラレルｐパリティエンコーダの構成例を示すブロック図である。シリアル３パリティエンコーダの構成例を示す図である。図１８のシリアル３パリティエンコーダによる情報語入力、並びに符号語およびパリティ出力のタイミングを示す図である。シリアル４パリティエンコーダの構成例を示す図である。図２０のシリアル４パリティエンコーダによる情報語入力、並びに符号語およびパリティ出力のタイミングを示す図である。本発明を適用した２パラレル３パリティエンコーダの第１の構成例を示す図である。図２２の２パラレル３パリティエンコーダによる情報語入力、並びに符号語およびパリティ出力のタイミングを示す図である。本発明を適用した２パラレル３パリティエンコーダの第２の構成例を示す図である。図２４の２パラレル３パリティエンコーダによる情報語入力、並びに符号語およびパリティ出力のタイミングを示す図である。情報長ｋがパラレル数ｌの倍数ではない場合に対応するための構成例を示す図である。図２６のシステムの２パラレル４パリティエンコーダが用いられて、情報長ｋ＝５の情報語が符号化される場合における、情報語入力、並びに符号語およびパリティ出力のタイミングを示す図である。図２６のシステムの２パラレル３パリティエンコーダが用いられて、情報長ｋ＝５の情報語が符号化される場合における、情報語入力、並びに符号語およびパリティ出力のタイミングを示す図である。 BCH符号化用の２パラレル４パリティエンコーダの構成例を示すブロック図である。本発明を適用したBCH符号化用の４パラレル８パリティエンコーダの構成例を示すブロック図である。

符号の説明

７１４パラレル８パリティエンコーダ，１０１ｌパラレルｐパリティエンコーダ，１３１２パラレル３パリティエンコーダ，１５１０付加回路，１５２０削除回路，１７１４パラレル８パリティエンコーダ

Claims

任意のパラレル数ｌで並列に入力されるディジタルデータである情報語を、任意のパリティ数ｐで符号化するデータ処理装置において、
前記パリティ数ｐと同数の記憶素子からなるシフトレジスタと、
前記パリティ数ｐと前記パラレル数ｌの積ｐ・ｌと同数の乗算器と、
前記パリティ数ｐと前記パラレル数ｌの和ｐ＋ｌと同数の加算器と
を備え、
生成多項式ｇ（ｘ）を、
ｇ（ｘ）＝ｇ₀＋ｇ₁・ｘ＋ｇ₂・ｘ²＋…＋ｇ_p-1・ｘ^p-1＋ｘ^p
として、前記固定係数乗算器においてそれぞれ乗算される係数ｈ_j ^(t)は、
ｈ_j ^(t)＝ｇ'_jｈ_p-1 ^(t-1)＋ｈ_j-1 ^(t-1)
（０≦ｊ≦ｐ−１，１≦ｔ≦ｌ−１）
ｈ_j ⁽⁰⁾＝ｇ'_j
ｈ₀ ^(t)＝ｇ'₀ｈ_p-1 ^(t-1)
であり、
ｇ'_j＝０（０≦ｊ≦ｕ−１、ｕはｐ／ｌの剰余）
ｇ'_j＝ｇ_j-u （ｕ≦ｊ≦ｕ＋（ｐ−１））
である
ことを特徴とするデータ処理装置。
入力される前記情報語の情報長ｋが前記パラレル数ｌの倍数ではない場合、情報長がパラレル数ｌの倍数であるｋ'となるように、ダミーの情報語を付加する付加手段と、
前記付加手段によって付加された前記ダミーの情報語に対応して生成された符号語を除去する除去手段を
さらに備えることを特徴とする請求項１に記載のデータ処理装置。
任意のパラレル数ｌで並列に入力されるディジタルデータである情報語を、任意のパリティ数ｐで符号化するデータ処理装置において、
前記パリティ数ｐと同数の記憶素子からなるシフトレジスタと、
前記パリティ数ｐと前記パラレル数ｌの積ｐ・ｌと同数のスイッチと、
前記パリティ数ｐと前記パラレル数ｌの和ｐ＋ｌと同数の加算器と
を備え、
生成多項式ｇ（ｘ）を、
ｇ（ｘ）＝ｇ₀＋ｇ₁・ｘ＋ｇ₂・ｘ²＋…＋ｇ_p-1・ｘ^p-1＋ｘ^p
として、前記スイッチに対してそれぞれ演算される係数ｈ_j ^(t)は、
ｈ_j ^(t)＝ｇ'_jｈ_p-1 ^(t-1)＋ｈ_j-1 ^(t-1)
（０≦ｊ≦ｐ−１，１≦ｔ≦ｌ−１）
ｈ_j ⁽⁰⁾＝ｇ'_j
ｈ₀ ^(t)＝ｇ'₀ｈ_p-1 ^(t-1)
であって、
ｇ'_j＝０（０≦ｊ≦ｕ−１、ｕはｐ／ｌの剰余）
ｇ'_j＝ｇ_j-u （ｕ≦ｊ≦ｕ＋（ｐ−１））
であり、
前記スイッチは、演算された係数ｈ_j ^(t)が０である場合には接続をオフとし、
演算された係数ｈ_j ^(t)が１である場合には接続をオンとする
ことを特徴とするデータ処理装置。
入力される前記情報語の情報長ｋが前記パラレル数ｌの倍数ではない場合、情報長がパラレル数ｌの倍数であるｋ'となるように、ダミーの情報語を付加する付加手段と、
前記付加手段によって付加された前記ダミーの情報語に対応して生成された符号語を除去する除去手段を
さらに備えることを特徴とする請求項３に記載のデータ処理装置。