JP2004193550A

JP2004193550A - ナノサイズの極浅接合面の製造方法

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Publication number: JP2004193550A
Application number: JP2003190893A
Authority: JP
Inventors: Tenfuku Rai; 雷添福; Shiun Cho; 張子云; Okun On; 温凰君
Original assignee: National Chiao Tung University NCTU
Current assignee: National Yang Ming Chiao Tung University NYCU
Priority date: 2002-12-10
Filing date: 2003-07-03
Publication date: 2004-07-08
Also published as: TW200410320A

Abstract

【課題】好ましい製造工程の制御と、素子の信頼性とが得られ、イオン打ち込みによる欠陥を抑制するナノサイズ極浅接合面の製造方法を提供する。
【解決手段】CMOSFETの製造工程において、ゲート誘電層とゲート電極を形成してゲート領域を限定するステップと、プラズマ補助化学気相成長によって約２０Åの極薄二酸化シリコン層を形成するステップと、該二酸化シリコン層上に非結晶質遮蔽層を沈降させるステップと、該非結晶質遮蔽層にイオンを打ち込み、かつ該非結晶質遮蔽層を固体拡散源とし、さらにアニールを行い、不純物をウエハ内に拡散、浸透させて活性化し、ナノサイズの素子が必要とする極浅接合面を形成するステップと、予め形成した該二酸化シリコン層を該極浅接合面のエッチングによる損傷を防ぐためのエッチングストッパー層とし、湿式エッチングを行って該非結晶質層を除去するステップとを含む。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
この発明は、相補型金属酸化膜半導体電界効果トランジスタ（CMOSFET）の製造方法に関し、特にナノ領域のＭＯＳトランジスタ製造技術における極浅接合面の形成方法に関する。
【０００２】
【従来の技術】
集積回路チップの製造において、金属酸化膜半導体電界効果トランジスタ（以下MOSFETと称する）は、素子のサイズがますます縮小化し、デジタル集積回路の集積密度が絶え間無く高められ、かつ高速化を果たしている。素子に形成されるチャネルの長さを短縮し、幅を狭めると、集積回路の集積密度を高めることができる。また、速度の高速化を達成するためには、MOSFETの飽和ドレイン電流を増加しなければならない。
【０００３】
集積回路チップの製造技術については、この３５年来、「チップに集積されるトランジスタの数は３年毎に倍増する」というムーアの法則に随って発展して来た。
【０００４】
但し、ゲートの長さが１μmを下回るまで素子が縮小すると、MOSFETには長チャネルMOSFETと異なる現象が発生する。特に、ゲートの長さが０．５μｍを下回ると、ドレイン飽和電流Ｉ_DSATは、ゲートの長さの短縮にしたがって減少することなく、寧ろ増加して、素子には明らかな短チャネル現象が出現する。即ち、サイズの微小なMOSFETにおいて、Ｉ_DSATはゲートの長さの影響を受けないものと予測される。よって、MOSFETの大きな飽和電流を必要とする場合、酸化物の厚さを薄くすることが最も効率のよい方法である。
【０００５】
目下、金属酸化膜半導体素子の構造は、サイズの縮小化にともない問題が顕在化している。即ち、横方向のサイズが０．０５μmを下回る場合、極めて薄いゲート酸化物を必要とする。但し、酸化物は１〜１．５μm以下に縮小することができない。係る極めて薄い酸化物では電子が容易に通過し、しかもＰＮ接合面において互いに干渉し影響を与えるためである。
【０００６】
但し、素子の製造技術は弛まず進化を遂げていて、新しい技術が継続して生み出されることは必然である。係る趨勢の下、集積回路のサイズは縮小化され、国際半導体技術ロードマップ（International Technology Roadmap of Semiconductors ：ITRS）の規格を超えるほどの進歩が見られるようになると予測される。
【０００７】
相補型金属酸化膜半導体のサイズを縮小することは、サブミクロンの領域に在るトランジスタに形成される能動層の製造工程に対する過酷な挑戦といえる。MOSFETのサイズを縮小させるための要件は、主に２点挙げられる。即ち、ＯＦＦ状態におけるリーク電流を抑制する点と、ＯＮ状態における高圧電流の低抵抗化である。即ち、ゲートの長さが微小な場合、素子がＯＦＦ状態であっても、ゲートの長さの短縮によって閾電圧ＶＴが低下して、ドレインからソースに至るリーク電流が発生する。ドレインに近い電荷領域においてもソースに進入して基板に深く浸透し、ゲートのバイアスが電位を制御できなくなる可能性があり、ドレインのバイアスが低くなると通過現象が発生する。また、ＯＦＦ状態における電流は主要な設計パラメータであって、接合面が浅くなることによって低下させることはできない。
【０００８】
ＯＮの状態においてMOSFETのチャネル抵抗を低下させるためには、ゲートの長さを短縮させなければならない。但し、チャネル抵抗とソース、ドレイン抵抗が一様に低い場合、高度に活性化した不純物によってソース／ドレイン及びソース・ドレイン拡張部の寄生抵抗を低下させなければならない。注入する不純物原子の電気的活性化に必要とする拡散周期は、通常接合面の長さを制限する因子となる。これら矛盾を論点とし、極浅接合面を研究する場合の主な準拠とする。
【０００９】
極めて浅い接合面の形成は、素子の縮小化における過酷な技術的挑戦と言われ、極めて低い熱量で拡散を制限しなければならない。但し、このためには比較的多くの活性不純物を必要とするとともに、製造工程におけるロスを無くさなければならない。
【００１０】
浅い接合面は低抵抗接合面であって、かつ高ドーピング、完全活性化された浅い接合面でなければならない。前述のように過酷な技術的挑戦と言われるのは、ソース・ドレイン拡張部の接合深さの条件が、目下の１００nm製造工程であれば、接合面の深さが２０ｎｍ〜４０ｎｍの間でなければならないことを指す。
【００１１】
係る条件を克服するための従来の技術には、先に低エネルギーでイオンを注入し、次いで急速アニール（Rapid Thermal Annealing：ＲＴＡ）によって複製可能な浅い接合面を形成する。但し、イオンの打ち込みはシリコンチップの損傷を招く。アニールは高温の条件下で行なわなければならず、しかも熱拡散、過渡的増速拡散（Transient Enhanced Diffusion：ＴＥＤ）、ホウ素増速拡散、及び酸化増速拡散の下に在って、不純物の通過現象が発生する。
【００１２】
浅い接合面を実現するために、例えばアニールの温度を調整すること、パルスアニールに熱エネルギーを低下させること、昇降速度を高速化することなどの方法が提案されているが、但し、これらはいずれも暫時的な方法に過ぎず、急速アニールの過程において、なおも固体溶解度の制限によって低活性化となる問題は未解決である。
【００１３】
別途、イオンの注入に係る技術には、プラズマドーピング法（ＰＬＡＤ）と、プラズマ界浸形イオン注入法（ＰＩＩＩ）とが挙げられるが、制御が容易で、生産量が高く、低エネルギーのイオン注入が実現でき、コストが低い点から言えば、プラズマドーピング法が好ましい。但し、ウエハを直接プラズマの供給源に置き、しかもバイアスを加速させるため、全てのイオン化した気体がウエハに進入するとともに、チャンバ内の汚染物も注入されるという欠点を有する。
【００１４】
その他、ドーピング方法については、ＰＧＩＬＤ（Projection Gas ImmersionDoping）、急速気相ドーピング（ＲＶＤ）、急速加熱気体浸透ドーピング法などが挙げられる。
【００１５】
イオンを打ち込む場合、不純物の透過現象を制御するために、予め不活性の原子種類（通常は▲４▼族）を利用して、イオンを打ち込む前にシリコンの表面を非結晶質化すると、接合面の深さが浅くなることが立証されている。但し、余剰のイオンを打ち込むと、イオン注入領域の周囲に欠陥が生じる。即ち、非結晶質界面に近い領域に隙間のような環状の転位が発生する。かかる高いドーズ量の非結晶質イオン打ち込みによって発生する欠陥は、アニールによって完全に消去することができない。余剰の欠陥も瞬間増速拡散（ＴＥＤ）現象が増加する。
【００１６】
浅い接合面の形成には、外部拡散を利用してもよい。即ち、燐ガラス（ＰＳＧ）、ホウ素ガラス（ＢＳＧ）などの酸化物をドーピングするか、もしくは気相ドーピングを利用する。かかる方式は、上述のイオン打ち込みに関する問題を解決することができるが、但し、外部拡散は通常チップ抵抗、及び接合面の大幅な拡張を招く。
【００１７】
レーザ加熱処理（ＬＴＰ）は、不純物を活性化させる急速アニールに取って代わることのできる技術とされていた。レーザ加熱処理は、瞬間、もしくは局部的な選択性を具える加熱能力を有し、しかも固体溶解度の制限を具えていないが、但し、生産能力が低く、且つ不均一であるため生産には不適当である。
【００１８】
【発明が解決しようとする課題】
この発明は、好ましい製造工程の制御と、素子の信頼性とが得られるナノサイズ極浅接合面の製造方法を提供することを課題とする。
【００１９】
また、この発明は、イオン打ち込みによって発生する欠陥を抑制して、無欠陥を達成することのできるナノサイズ極浅接合面の製造方法を提供することを課題とする。
【００２０】
【課題を解決するための手段】
そこで、本発明者は従来の技術におけるそれぞれの欠点に鑑み鋭意研究を重ねた結果、従来のイオン打ち込み技術と急速アニール技術を応用し、かつＤＩＡ（diffusion from implanted amorphous silicon）の観念によって非結晶質遮蔽層を形成し、これを固体拡散源として不純物を拡散させるとともに、拡散させた後に遮蔽層を除去するナノサイズ極浅接合面の製造方法によって課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【００２１】
即ち、予め極めて薄い酸化膜層を形成してエッチングストッパー層とし、非結晶質層を蒸着して形成した後、イオンを打ち込んで高濃度ドーピングの非結晶質層を形成し、次いで急速アニール（ＲＴＡ）の工程において不純物を下層のシリコン層に拡散、浸透させてｐ−ｎ接合面を形成するとともに、形成した接合面に湿式エッチングを行って両層を除去するナノサイズ極浅接合面の製造方法によって、好ましい製造工程の制御と、素子の信頼性とが得られる。
【００２２】
また、上述の通り非結晶質を不純物の拡散源として接合面を形成するため、イオン打ち込みによって発生する欠陥を抑制して、無欠陥を達成することができる。
【００２３】
以下、この発明について具体的に説明する。
請求項１に記載するナノサイズの極浅接合面の製造方法は、相補型金属酸化膜半導体トランジスタ（MOSFET）の製造工程において、
ゲート誘電層と、ゲート電極を形成してゲート領域を限定するステップと、
化学気相成長によって約５〜３０Åの極めて薄い酸化物層を形成するステップと、
該酸化物層上に非結晶質遮蔽層を沈降させて形成するステップと、
該非結晶質遮蔽層にイオンを打ち込み、かつ該非結晶質遮蔽層を固体拡散源とし、さらにアニールを行い、不純物をウエハ内に拡散、浸透させて活性化し、ナノサイズの素子が必要とする極浅接合面を形成するステップと、
該酸化物層を該極浅接合面のエッチングによる損傷を防ぐためのエッチングストッパー層とし、かつ湿式エッチングを行って該非結晶質層を除去するステップとを含む。
【００２４】
請求項２に記載するナノサイズの極浅接合面の製造方法は、請求項１における酸化物層は、１００℃〜４００℃の低温を温度条件とし、高密度プラズマ化学気相成長か、もしくはプラズマ補助化学気相成長（ＰＥＣＶＤ）によって二酸化シリコンを成長させてなり、かつ好ましくは２０Åの厚さにする極薄酸化物層である。
【００２５】
請求項３に記載するナノサイズの極浅接合面の製造方法は、請求項１における非結晶質層は、４００℃〜５５０℃の高温を温度条件とし、低圧化学気相成長によって蒸着させるか、もしくは１００℃〜４００℃の低温を温度条件とし、プラズマ補助化学気相成長によって厚さ５〜３００Å〜５００Åに成長させてなる非結晶質層である。
【００２６】
請求項４に記載するナノサイズの極浅接合面の製造方法は、請求項１におけるアニールが、８００℃〜１１００℃を温度条件とする急速アニール（ＲＴＡ）であるか、もしくは冷温レーザアニールである。
【００２７】
請求項５に記載するナノサイズの極浅接合面の製造方法は、請求項１におけるイオン打ち込みに用いるイオンは、種類が二ふつ化ホウ素（ＢＦ_２）か、ホウ素（Ｂ）か、もしくは砒素（Ａｓ）から選択されるとともに、打ち込みのエネルギーが５００〜５００００電子ボルト（ｅＶ）であり、かつイオンのドーズ量が１につき１０^１３〜１０^１６atoms／cm^２である。
【００２８】
【発明の実施の形態】
この発明においては、非結晶質シリコンに不純物を打ち込んで拡散させ、極薄接合面を形成するために、図１に開示するように、予め薄い酸化物層を成長させて遮蔽層とし、かつ非結晶質シリコン層を形成してイオンを打ち込み、高濃度ドーピングの非結晶質層とするとともに、後続の急速アニール（ＲＴＡ）の工程において不純物を拡散させて、下層のシリコン層に浸透させ、ｐ−ｎ接合面を形成する。接合面を形成した後、湿式エッチングで両層を除去した。
【００２９】
上述のとおり、予め沈降させて形成した非結晶質シリコン層にイオンを打ち込むと、不純物の透過作用を制御することができる。同時に、イオン打ち込みピーク値の欠陥も非結晶質シリコン層内に限られる。よって、過渡的増速拡散（Transient Enhanced Diffusion：TED）を抑制することができる。その結果、制御が容易なイオン打ち込みの高エネルギーと、大ドーズ量によって、高濃度ドーピング層を形成することができる。また、外部に拡散するメカニズムによって接合面を形成すると、不純物を完全に活性化し、かつ損傷と欠陥が完全に発生しない。この発明において、イオンは二ふつ化ホウ素（ＢＦ_２）以外に、ホウ素（Ｂ）か、もしくは砒素（Ａｓ）から選択することができる。また、打ち込みのエネルギーは５００〜５００００ｅＶとし、ドーズ量は１０^１３〜１０^１６個atoms／ｃｍ^２とした。
【００３０】
イオンを打ち込む以前に非結晶質シリコンを遮蔽層とすることは、酸化物を利用する方法に比してさらに好ましい。これは薄い酸化物層と非結晶質シリコン層とにおける不純物の拡散性に差異があるためであって、非結晶質シリコンの拡散係数は、酸化物の拡散係数（３×１０^−４ｃｍ^２／ｓ）より大きい。非結晶質シリコンを使用すると、接合面に拡散して進入する不純物の量に制限を与えない。よって、表面に高ドーピング濃度を呈する接合面を形成することができる。
【００３１】
また、酸化物による遮蔽層は酸化増速拡散（ＯＥＤ）が発生し、ホウ素の拡散性が増強して接合面の深度を増加させる。この点が遮蔽層に酸化物を使用しない他の理由である。
【００３２】
別途、類似する方法として、予め非結晶質化した不純物を打ち込んで、不純物の透過作用を抑制する方法がある。但し、余剰のＧｅ−打ち込みは、打ち込み領域の周囲に欠陥が発生する。非結晶質界面に近接した領域に隙間状の環状転位領域が発生する。イオン打ち込みによって発生する欠陥を完全に排除することは、低リーク電流の接合面を製造する場合の大きな課題である。余剰の打ち込みによる欠陥は、過渡的増速拡散を増強させる。
【００３３】
この発明においては、非結晶質遮蔽層の長所を応用し、予め表面に非結晶質層を沈降させて調整した。よって、不純物のチャネル効果を制御でき、余剰のイオン打ち込みのステップを必要としない。
【００３４】
上述の方法によって複製が可能で、完全に活性化した接合面を形成した。かかる接合面は、シリコンに実質上イオン打ち込みの損傷が発生しなく、好ましい結果が得られた。
【００３５】
上述の接合面について、ＤＩＡ（diffusion from implanted amorphous silicon）に関する３項の実験を行った。実験は、（Ａ）接合面における拡散のメカニズム、（Ｂ）打ち込みエネルギーの作用、（Ｃ）急速アニールの温度と時間の作用をそれぞれの課題とした。
【００３６】
実験を行なう前に、予め図２に開示するようにｎ−型で、燐をドーピングした抵抗率４−７Ω−ｃｍと標示される表面の（１００）方向のシリコンウエハを材料とした。ウエハに標準ＲＣＡ洗浄を行なった後、１０５０℃の高温気圧条件下において厚さ５０００Åの二酸化シリコン層を加熱成長させた。次いで、従来のマイクロフォトと、湿式エッチング技術によって能動領域を形成した。次に、Ｎ_２Ｏの高密度プラズマ化学気相成長（ＨＤＰＣＶＤ）か、もしくはプラズマ補助化学気相成長（ＰＥＣＶＤ）で厚さ５〜３０Åの酸化物パッドを成長させて、後続の非結晶質シリコン層をエッチングする工程におけるエッチングストッパー層とするとともに（好ましくは２０Å）するとともに、その上に低圧化学気相成長（LPCVD）で、厚さ１００Å〜５００Å（好ましくは５００Å）の非結晶質シリコンの遮蔽層を形成した。
【００３７】
次に、後述するそれぞれの実験の説明において開示するように、異なるエネルギー量とドーズ量のＢＦ_２ ^＋を該非結晶質シリコンの遮蔽層に打ち込み、かつ異なる条件で急速アニール（ＲＴＡ）を行なった。
【００３８】
さらに、周知の多結晶シリコンのエッチング溶液（ＨＮＯ_３＋Ｈ_２Ｏ＋ＮＨ_４Ｆ）で非結晶質シリコン層を除去し、さらに、ＢＯＥ（ＨＦ：ＮＨ_４Ｆ＝６：１）で薄いエッチングストッパー層を除去した。遮蔽酸化物を除去した後、即ウエハを物理気相成長（ＰＶＤ）システムに設置し、ＴａＮバッファ層と、厚さ５０００ÅのＡl−Ｓｉ―Ｃｕフィルムを成長させ、金属電極の位置を限定した後、Ａ１−Ｓｉ―Ｃｕをウエハの背面に沈降させた。
【００３９】
実験Ａ
実験Ａは、ＤＩＡ接合面を形成するメカニズムを実験するものであって、不純物は、４０ＫｅＶの打ち込みエネルギーと、ドーズ量が５ｘ１０^１５atoms／cm^２のＢＦ₂ ^＋を用い、急速アニール（ＲＴＡ）の条件は表１に開示するとおり９５０℃（５ｓ）、１０５０℃（５ｓ）及び１０５０℃（１ｓ）とした。
【００４０】
表１

【００４１】
接合面の深さとチップ抵抗について、急速アニール（ＲＴＡ）を行った比較例と、急速アニールを行なわない対照例に対してホウ素の二次イオン質量分析(Secondary Ion Mass Spectroscopy ：以下ＳＩＭＳと称する)を行った結果を図３に開示した。非結晶質遮蔽層を保留して、ホウ素が非結晶質遮蔽層と、酸化物パッドと、及びシリコンベースに透過して分布した状況を観察した。係る打ち込みのピーク値は、非結晶質シリコン内部に制御され、欠陥が遮蔽層内に限定される。このホウ素イオンに関するグラフにおいては、酸化物の周辺（深さ約４５ｎｍと５２ｎｍ）で２つの連続しない点が出現した。ＳＩＭＳ測定における質量の干渉作用によって、酸化物領域における数量の分析を行なうことができなかったためであり、酸化物の精緻な界面を確定することができなかった。但し、仮に酸化物の厚さを制限しなければ、薄い酸化物層がＧａｕｓｓｉａｎ分布図に影響することなく、酸化物パッド層が不純物の打ち込み、もしくは拡散に影響を与えることはない。
【００４２】
イオンの打ち込みを行なった後、急速アニール（ＲＴＡ）を行なわない対照例の接合面の深さは、６７．７ｎｍであって、急速アニールを行なった後の比較例の接合面の深さは、急速アニールの条件である９５０℃ ５ｓ、１０５０℃ ５ｓ、１０５０℃ １ｓにおいて、それぞれ７２．６ｎｍ、８４．２ｎｍ、６２．１ｎｍであって、接合面の表面のホウ素濃度は２ｘ１０^２０atoms／cm^３にまで至り、固体溶解度の極限に近いものであった。急速アニールを行なった接合面の比較例は、急速アニールを行なわない対照例の接合面を表わすグラフ上のパターンと比較すると、ホウ素の分布が、急速アニールを行なわない対照例の接合面のグラフ上のパターンに見られる急激な角度の下降線に近似する傾斜率を形成した。ここから、ＤＩＡ接合面の形成は、イオン打ち込みによる欠陥の数量と過渡的増速拡散現象（ＴＥＤ）を減少させるものと仮定することができる。
【００４３】
図示から明らかなように、不純物の透過作用はホウ素分布の後尾部を形成する。これは、薄い酸化物の遮蔽層を利用してイオンを打ち込む従来の技術に比較した場合、その解釈が得られる。酸化物の遮蔽層にイオンを打ち込むことは、透過作用を減少させることを主な目的とする。但し、ホウ素原子の透過作用は、散乱して進入する透過作用であることが発見されている。ホウ素原子が酸化物を通過する場合、非結晶質シリコン層に散乱して展開し、イオンビームの角度に分布する。所定の傾斜角度でイオンを打ち込むと、イオンビームはガイドされ、（１００）方向軸のチャネルから離れる。但し、酸化物層において、散乱した結果、一部のイオンが（１００）方向軸チャネルかに戻ることもある。しかしながら、係る散乱による透過作用は、直接の透過作用に比して影響が少なく、透過現象はＤＩＡによって、大幅に減少する。
【００４４】
表２に開示する比較例のチップ抵抗は、約１４０〜２４０Ω／□であって、６０〜８０ｎｍ接合面の理想的なチップ抵抗値に近いものである。よって、大量の不純物をドーピングすることができ、しかも完全に活性化することができる。
【００４５】
表２

【００４６】
ＤＩＡ接合面の拡散メカニズムは、図３のＳＩＭＳ図から観察することができる。即ち、比較的短い急速アニールの時間（１０５０℃ １ｓ）において、ホウ素を表わすグラフのパターンは、ピーク値が左に偏っていて、内部に拡散しているのではない。このような不純物の外方向に対する拡散は、接合面に対して急速アニールを行なう場合に見られる普遍的な現象である。よって、非結晶質シリコン層を遮蔽層として、外方向に拡散するドーピング剤の数量を抑制する。
【００４７】
低温で急速アニールの時間が長い（９５０℃ ５ｓ）場合においても外方向に拡散時においてイオン打ち込みのピーク値が見られる。但し、ホウ素のグラフにおけるパターンは、後尾部が１０００Åに至ると、９５０℃ ５ｓの比較例は内部に拡散し、１０５０℃ １ｓの比較例は係る現象が起きない。この点は注目に値する。即ち、外方向への拡散を抑制するためには、十分な急速アニールの時間を必要とする。非結晶質シリコンを遮蔽して拡散源とすることは、不純物のパターンを内方向に拡散させる。１０５０℃ ５ｓのアニール条件で、不純物を内方向に拡散させると、深い接合面が得られる。急速アニールの時間を長くすると、内方向への拡散と、外方向への拡散作用によって、非結晶質シリコン内のホウ素イオンの分布が低下する。
【００４８】
実験Ａをまとめると、急速アニールを行なう場合、その拡散のメカニズムはまず外方向に向かって拡散し、同時に比較的長い急速アニール時間内に不純物は遮蔽層である非結晶質シリコンから拡散する。遮蔽する非結晶質シリコン層は、遮蔽層として外方向に拡散する不純物の量を抑制し、比較的長い時間の急速アニールを経た後、非結晶質シリコンが拡散源となり、不純物のパターンが内方向に拡散する。これはＤＩＡ接合面を形成する概念と一致する。
【００４９】
実験Ｂ
ＤＩＡ接合面とイオン打ち込みエネルギーとの関係を課題として、実験Ｂにおいて、ＢＦ_２ ⁺を打ち込むエネルギーを３５ＫｅＶ、４０ＫｅＶ、４５ＫｅＶ、５０ＫｅＶとし、ドーズ量を２ｘ１０^１５atoms／cm^２とした。急速アニール（ＲＴＡ）の条件は、表３に開示する通りである。異なるアニール時間において、急速アニールの温度は９００℃〜１０００℃に至るまで変化させた。
【００５０】
表３

【００５１】
先ず、接合面の深さとチップ抵抗について説明する。図４に開示するように急速アニールを行なう前において、ホウ素は非結晶質シリコンの遮蔽層、酸化物パッド、及びシリコンベースに分布した。打ち込みのピーク値は、非結晶質シリコン内部に制御され、欠陥は遮蔽層内部に制限された。予測したように、比較的高い打ち込みエネルギーは、ドーピング剤をウエハの深いところまで進入させる。ホウ素のグラフにおけるパターンには、酸化物の周辺において連続しない二つの点（深さ＝４５ｎｍ、５７ｎｍ）が明らかに現われた。イオン打ち込み後、急速アニールを行なわない接合面深さに対する打ち込みのエネルギーは、３５ｋｅＶ〜５０ｋｅＶであって、それぞれ１４．３ｎｍ、２３．３ｎｍ、３５．９ｎｍ、３７．３ｎｍであった。シリコンベースの表面、もしくは接合面表面のホウ素濃度ピーク値は３５ｋｅＶ、及び４０ｋｅＶの打ち込み条件下において、約１ｘ１０^１９atoms／cm^３であって、４５ｋｅＶと５０ｋｅＶの打ち込み条件下において、約１ｘ１０^２０atoms／cm^３あった。これは、低エネルギーの不純物の打ち込みが濃度のピーク値を接合面の界面から遠ざけ、低濃度の初期界面を形成することを表わす。以上の結果から明らかなように、比較的高い打ち込みエネルギーによって、比較的深い接合面の深さを形成することができるが、但し、その比較的大きいピーク値濃度は、むしろ低いチップ抵抗を形成するために有利である。接合面表面における濃度の極めて大きい差異は、素子の特性に対して大幅に影響を与える。
【００５２】
図５、６、７に、ＢＦ_２ ⁺ ４０ＫｅＶ、４５ＫｅＶ、５０ＫｅＶの接合面の比較例をそれぞれドーピング剤で活性化した後、接合面のチップ抵抗と、接合面の深さと、及び急速アニールの時間との関係を表わした。ＤＩＡ接合面には低いチップ抵抗が出現し、特に５０ＫｅＶの比較例については＜８００Ω／□を達成した（図７参照）。接合面の抵抗は急速アニールの温度と時間の増加にしたがって減少した。図５、６、７を比較すると、接合面の抵抗は、打ち込みのエネルギーの増加にしたがって減少した。実際の接合面の深さはＳＩＳＭ測定によって確定できる。これを図８、９、１０に開示した。通常、接合面の深さは、イオン打ち込みのエネルギー、急速アニールの温度と時間にしたがって増加する。
【００５３】
図８、９、１０に、急速アニールの条件を９００℃ ２５ｓ、１０００℃ ５ｓ、１０００℃ １０ｓとした場合のＳＩＭＳ測定データを開示する。ＳＩＭＳ測定による分析の結果、表面と界面に表面効果に近い現象が発見された。本来、酸化物を成長させた比較例に尖塔上の表面信号を形成するためには、予め安定領域を形成する必要がある。正面効果を除去するためには、測定値に酸素を注入し、表面酸化物を成長させて標準化させなければならない。ここにおけるＳＩＭＳ測定図は、表面効果が除去されていない。よって、酸素源が欠けている。１０^１８atoms／cm³をホウ素の濃度の限界として得られた接合面の深さをグラフに記入した。ｐ−ｎ接合面の深さは、イオン打ち込みエネルギーの増加に従って深くなる。接合面の深さは、亦急速アニールの時間の長さに従って深くなる。図９，１０に開示するように、急速アニールの温度条件が高い場合も、亦不純物の拡散を促進する（図８，９参照）。
【００５４】
但し、同等の打ち込みエネルギーで、急速アニールの条件のみを変更した場合のホウ素の比較例を比較すると、急速アニールの条件を変更したことによる効果は明らかではなく、異なる急速アニールの条件によって形成された接合面の深度の差異は、５〜１０ｎｍのみであった。接合面の深さは、初期の打ち込みエネルギーによって決定される。即ち、急速アニールの効果と比較した場合、接合面の深さは、打ち込みエネルギーの多大な影響を受けることが分かる。
【００５５】
１０００℃ ５ｓの条件で急速アニールを行なった比較例に係るホウ素ＳＩＭＳ図と、イオン打ち込みを行なった後、急速アニールを行なわない対照例のＳＩＭＳ図を図１１に開示する。急速アニールを行なった後のドーピング剤の拡散を観察すると、急速アニールを行なった比較例のＳＩＭＳの表面効果は除去されていなく、接合面の深さは、急速アニールを行なった後、わずかに５〜１０ｎｍ増加しただけであった。９５０℃ ２５ｓ、１０００℃ １０ｓの条件で急速アニールを行なった比較例についても類似する結果が得られた。表面のホウ素濃度を約１ランク下げると、４０ｋｅＶの条件で打ち込みを行なった比較例の表面のホウ素濃度は、１０^１９atoms／cm³であった。４５ｋｅＶ及び５０ｋｅＶの条件による比較例は下降が少なく、約１０^２０atoms／cm³近くに至った。不十分なドーピング濃度は、４０ｋｅＶの条件による比較例に対して比較的大きなチップ抵抗とリーク電流を発生させる。但し、４５ｋｅＶと５０ｋｅＶの条件による比較例は、比較的大きなピーク値濃度を有し、低いチップ抵抗の接合面を形成するのに有利である。また、ホウ素に関するグラフのパターンの傾斜率は、急速アニールを行なう前後において同様であって、これは傾斜角度の急な接合面をＤＩＡの製法で形成できることを意味する。この点は、注目に値する。これら急速アニールと打ち込みの条件と、接合面の深さに関しては、表４に開示する通りである。
【００５６】
表４

【００５７】
ｐ^＋ｎ接合面のリーク電流について、図１２、図１３にＤＩＡ接合面のリバースバイアスリーク電流の密度と、異なる打ち込みエネルギーの累積図を開示する。測定したダイオード領域は、１００ｘ１００μｍであって、接合面のリーク電流は打ち込みエネルギーの増加に従って減少し、急速アニールの条件には関連しない。これは、高エネルギーの比較例の比較的深い接合面において発生した現象であって、比較的深い接合面には、比較的低いリーク電流が発生した。接合面の欠陥は、通常ウエハ表面の近傍に位置する。よって、浅い接合面は、これら欠陥領域の殆どを包括する。但し、接合面がシングルチップベースに深く埋設される場合、リーク電流の経路が阻害を受ける。よって、リーク電流は、接合面の深さが増加するに従って減少する。４０ｋｅＶの条件で打ち込みを行なった比較例は、リーク電流の密度が４５ｋｅＶと、３５ｋｅＶの比較例のパターンの間のどこかにあるものと推定することができる。４５ｋｅＶと５０ｋｅＶの条件の比較例は、約１０^−７Ａ／ｃｍ^２の低リーク電流密度を呈し、素子への応用に適するものであった。
【００５８】
リバースバイアス接合面のリーク電流特性について、ＨＰ４１５６半導体を利用し、パラメータ分析装置で矩形ダイオードと、ＤＩＡ製法で形成した接合面の電流―電圧特性を測定した。異なる温度条件で測定したリバース電流―電圧特性（Ｉ_ＲがＶ_Ｒに相対する。）を図４に開示した。
【００５９】
図１５は、リバースバイアス接合面における接合面リーク電流の分量に係る説明図である。ダイオードの全てのリバース電流は、略中性領域の拡散分量と、空乏領域に発生する電流との和である。これを式１に開示する。
式１

【００６０】
式１におけるＡは接合面の面積であって、Ｄは拡散係数である。ｎ_ｉは本質の密度であって、Ｎ_Ａは被打ち込み体の不純物密度である。Ｌ_ｄは拡散の長さであって、Ｗは空乏の幅である。また、τは作用のライフサイクルである。
【００６１】
また、式１におけるＩ_ｄｉｆｆはＴ^３ｅｘｐ（−Ｅ_Ａ／ｋＴ）に正比例し、Ｉ_ｇｅｎはＴ^３／２ｅｘｐ（−Ｅ_Ａ／２ｋＴ）に正比例する。Ｅ_Ａは活性エネルギーである。拡散電流に対してＥ_ＡはＥ_ｇ（Ｓｉのエネルギー間隙）に等しい。発生電流に対してＥ_ＡはＥ_ｇ／２に等しい。両接合面のリーク電流の分量は、接合面領域のリーク電流密度（Ｊ_ＲＡ）と、及び接合面周囲のリーク電流密度（Ｊ_ＲＰ）であって、図１６に開示するように分離することができる。即ち、式２の通りである。
式２

【００６２】
式２において、Ｊ_ＲＰ１はシリコン／酸化物界面に沿った周辺電流密度（Ａ／ｃｍ）である。Ｊ_ＲＰ２は周辺に沿った周辺電流密度（Ａ／ｃｍ）である。このＡは接合面の面積（ｃｍ^２）であって、Ｐは接合面の周囲の長さ（ｃｍ）である。また、Ｊ_ＲＡは領域電流密度（Ａ／ｃｍ^２）であって、Ｊ_ＲＰは周辺電流密度（Ａ／ｃｍ）である。△Ｉはシステムリーク電流である。
【００６３】
仮にリバースリーク電流密度をＰ／Ａ比較値の関数として描いた場合、図１７に開示するように、傾斜率はＪ_ＲＰであって、Ｙ軸との交差点はＪ_ＲＡである。係る方法は、ＤＩＡ接合面に対して十分適応できることが分かった。
【００６４】
面積が１００ｘ１００μｍ、２００ｘ２００μｍ、３００ｘ３００μｍのダイオードを測定した場合、−３Ｖのリバース接合領域電流は、その周辺において領域比較値パターンに相対するリーク電流であると定義することができる。図１８は、１０００℃、５ｓの条件で急速アニールを行った比較例のＰ／Ａ比較値の異なる打ち込みエネルギーに対するパターンを表わすグラフである。打ち込みによる欠陥は通常、打ち込みのピークに当たる個所において最も大きくなり、通常は接合面の表面に近接する位置である。よって接合面のリーク電流の欠陥は、その殆どが接合面の周辺に近接した位置に発生する。同時にシリコンと酸化物の界面においても界面欠陥が発生する。よって周辺が主なリーク電流の経路となる。周辺に発生する作用は、Ｐ／Ａ比較値のパターンから明らかに分かる。Ｐ／Ａ比較値のパターンの傾斜率が、打ち込みエネルギーの増加によって緩慢になる場合、５０ｋｅＶの条件による比較例の接合面上における欠陥の作用は、最も小さくなるものと仮定することができる。係る仮定は、高エネルギー打ち込みによって形成される比較的深い接合面に基づくものである。打ち込みの欠陥は、接合面周辺のリーク電流に影響を与えるが、比較的深い接合面においては、欠陥を含む周辺の比例が比較的小さいためである。５０ｋｅＶの比較例において、ＤＩＡ製法でさらに明らかな打ち込み欠陥の減少が見られ、活性化のエネルギーが測定でき、さらに一歩進んで係る効果が実証できることを希望する。
【００６５】
Ｊ_ＲＡとＪ_ＲＰは、いずれも拡散電流と発生する電流の和である。よって、図１９に開示するように、接合面の特性を理解するためにＪ_ＲＡとＪ_ＲＰを分析した。領域と周辺の電流メカニズムを理解するために、リバース電流（即ち１ｎ（Ｊ_ＲＡ／Ｔ^３）と、１ｎ（Ｊ_ＲＰ／Ｔ^３）で１／ｋＴに相対する）との関連性を観察した。温度条件を2５℃〜１9０℃に至るまで変化させて、リバース接合面を測定した。−３Ｖの時点において、ｐ^＋ｎ接合面のリーク電流を定義した。Arrheniusパターンの傾斜率（１ｎＪｒ／Ｔ^３で１／ｋＴに相対する）が、即ち活性化エネルギーである。領域リーク電流密度の活性化エネルギーは、０．９５ｅＶであって、シリコンのＥ_ｇ（１．１２ｅＶ）に近いものであった。これは打ち込みのステップにおいて、領域の範囲内に明らかな欠陥が発生しなかったことを表わし、拡散電流はＪ_ＲＡを主導した。
【００６６】
周辺電流密度に対して、２つの異なる傾斜率が存在する。低温時においてＥ_Ａは０．５２ｅＶであって、Ｅ_ｇ／２に近く、Ｊ_ＲＰ１がこの領域においてＪ_ＲＰを主導する。これは、シリコン／酸化物一の界面に沿って一部の界面状態が存在し、接合面の欠陥が発生の中心となって活性化エネルギーを低下させ、その結果、発生電流が係る温度条件下で主導するためである。高温時におけるＥ_Ａは１．１３ｅＶであって、この比較的高い活性化エネルギーはＪ_ＲＰ２がこの領域においてＪ_ＲＰの電流を主導し、拡散電流は主要なリーク電流の分量になる。高温領域Ｊ_ＲＰとＪ_ＲＡの傾斜率は、それぞれ０．９５ｅＶと１．１３ｅＶである。その原因は、周辺電流密度に対する一部の欠陥がシリコン／酸化物の界面の位置に存在するためである、打ち込みのステップは、実質的な欠陥を生じない。
【００６７】
図２０に、温度をパラメータとする領域電流密度のリバースバイアスに相対するパターンを開示する。理想的な接合面Ｊ_ＲＡは、電圧の影響を受けない。これは領域範囲で欠陥が発生することなく、かつ拡散電流がＪ_ＲＡを主導するためである。よって、領域電流は電圧の影響を受けない。但し、接合面に抵抗を直列することにより、リーク電流と電圧の間のリニアー関係を見ることができる。図２１に、温度をパラメータとする周辺電流密度のリバースバイアスに相対するパターンを開示する。Ｊ_ＲＰはバイアスの影響を比較的受けないことが分かる。
【００６８】
異なる電圧条件下において測定した領域と、周辺リーク電流のArrheniusパターンを図２２、図２３に開示する。計算したリーク電流の活性化エネルギーは約１ｅＶであって、拡散電流が主導する高温下において、周辺電流のArrheniusパターンに１．１ｅＶパターンに活性エネルギーが出現した。但し、低温の活性化エネルギーは、リバース電圧の増加に従って低下した。低バイアス条件下における熱発射は電流発生の主要なメカニズムである。図２４に開示するように高バイアス条件下において透過する距離は明らかに短縮した（ｄ_１＞ｄ_２）。発生電流のほとんどは比較的大きい透過の機会によって増加し、活性化エネルギーは低下した。メカニズムを主導し、発生から拡散に転化した温度は約９０℃であった。
【００６９】
異なる温度条件のＪ_ＲＰとＪ_ＲＡの比較値の電圧に相対するパターンを図２５に開示する。Ｊ_ＲＰとＪ_ＲＡは電圧の印加に従って増加するが、但しＪ_ＲＰ／Ｊ_ＲＡ比較値は略同様を維持した。よって、ＤＩＡ接合面を形成する製法において明らかな接合面のリーク電流が見られない。
【００７０】
図２６に、それぞれ５００ｘ５００μｍ、１０００ｘ５００μｍ、及び１０００ｘ１０００μｍの異なる面積の１ｎ（Ｊ_Ｒ／Ｔ^３）の１／ｋＴに相対するパターンを開示した。活性化のエネルギーは略同等の１ｅＶを維持した。メカニズムを主導し、発生から拡散に転化した温度は約９０℃〜１００℃であった。この結果は、これ以前の観察の結果に一致した。
【００７１】
実験Ｂの結果をまとめると、ＤＩＡを利用した製法は、表面の高濃度と低抵抗を具え、かつ好ましい電気的特性を有し、浅く、勾配が急な接合面を形成することができる。非結晶質にイオンを打ち込むことによって不純物の透過作用を抑制することができ、打ち込みのピーク値欠陥が遮蔽層内に限定される。接合面領域における欠陥はArrheniusパターンからほとんど認められなかった。但し、欠陥は接合面の周囲に形成されることもある。これら欠陥がイオン打ち込みに関連するか否かを確定するために、後続の事件において打ち込みのエネルギーを４０ｋｅＶに低下した。
【００７２】
実験Ｃ
実験Ｃにおいて、ＢＦ_２ ^＋の打ち込みエネルギーを４０ｋｅＶに低下し、ドーズ量を５ｘ１０^１５atoms／cm^２とした。急速アニールの条件は図５に開示する通りである。急速アニールの時間、温度、及び下降率（窒素洗浄流動率の形式で表示した）は、接合面を形成する変数に影響した。この実験においては、比較的早い下降率が接合面の深さと、不純物の活性化濃度に与える影響を検討した。
【００７３】
表５

【００７４】
接合面の深さとチップ抵抗について説明する。図２７に初期の打ち込みを行った後、急速アニールを行ったｐ−ｎ接合面におけるホウ素イオン二次質量分析（ＳＩＭＳ）のパターンを開示する。急速アニールを行った比較例のＳＩＭＳ表面効果は除去されていない。イオンを打ち込んだ後、急速アニールを行なう前の状態における接合面の深さは５０．５ｎｍであった。実験Ｃにおいて、短い急速アニール時間における外方向への拡散メカニズムは、９５０℃、１０００℃、及び１０５０℃＜５ｓの比較例を観察することによって得られる。急速アニールの時間条件が長く、温度条件が高い場合は、不純物は拡散してベース内に深く浸透する。これら比較例の接合面の深さは１０^１８atoms／cm^３の条件によって決まり、グラフの説明にこれを表記した。不純物のピーク値濃度は１０^１９~１０^２０atoms／cm^３の間であった。
【００７５】
下降率の接合面深さに対する効果はすでに実証された。比較的早い下降率は、ホウ素の拡散抑制と、高度活性化を得るのに十分有効である。よって、高濃度で、浅く、勾配が急な接合面を形成することができる。高速加熱処理測定装置において、ウエハはチャンバ内の空間を囲むように設けられたランプによって急速に加熱される。但し、ウエハの冷却はチャンバを通過する窒素の気流によって決定される。下降率は冷却率に類似する。即ち、窒素洗浄を行なう場合の気流の速さである。一般にＮ_２の流動の速さは３ｓｃｃｍである。下降率を高めるためにＮ_２の気流の速さ５ｓｃｃｍに高めた。Ｄ１の比較例（１０５０℃、＜５ｓ、Ｎ_２：５ｓｃｃｍ）に現われた結果は、その他レポートに符合し、深さ４０ｎｍの勾配が急な接合面が得られた。そのピーク値濃度は、急速アニールを行なわない初期の打ち込みのパターンに相応する。
【００７６】
実験Ｃの接合面の深さとチップ抵抗について表６に開示する。チップ抵抗は接合面の深さの増加に従って低下する。Ｃ１の比較例（１０５０℃、＜５ｓ、Ｎ_２：３ｓｃｃｍ）には、ＳＩＭＳを行なう接合面の深さを具えないが、チップ抵抗値は約５０ｎｍであると予測される。よって、下降率が接合面深さに対して影響することが実証できる。係る効果は後述の電気的特性結果の説明において、同様の結果を示すさらに多くの依拠を挙げることができる。
【００７７】
表６
４０ｋｅＶ：イオン打ち込み後、急速アニールを行なう前５０．５ｎｍ

【００７８】
図２８に、ＳＳＭ１５０を広がり抵抗測定器（Spreading Resistance Probe System：ＳＲＰ）で測定した抵抗値、及び計算によって得られたドーピング濃度のパターンを表わす。広がり抵抗の測定は、一種の活性化濃度の電気的特性測定を提供する。本来の広がり抵抗が不純物濃度に転換する場合、不純物のみが電気的に活性化する。これは、結晶格子の位置において、始めて測定できることを意味する。ＳＩＭＳのホウ素のパターンと広がり抵抗の分析とを比較すると、不純物活性化に対するアニール能力を観察することができる。比較例Ｄ１（１０５０℃、＜５ｓ、Ｎ_２：３ｓｃｃｍ）に対して、不純物の化学濃度のピーク値（ＳＩＭＳ）は約４ｘ１０^１９atoms／cm^３であった。図２８における電気的濃度のピーク値（ＳＲＰ）の約４ｘ１０^１９atoms／cm^３であった。Ｄ１に用いる急速アニールの条件は、ＤＩＡ接合面形成方法を結合し、完全に活性化した不純物が得られる。
【００７９】
ｐ^＋ｎ接合面のリーク電流について説明する。リバースバイアスリーク電流の異なる急速アニール条件に相対する累計パターンを図１９に開示する。温度条件が９５０℃、１０００℃、及び１０５０℃の急速アニールを行った場合、リーク電流密度は、温度の上昇に従って低下し、比較的長い時間の急速アニールにおいてもリーク電流が抑制されることを発見した。この結果は前述の各実験における結果と一致した。即ち、比較的深い接合面に比較的低いリーク電流が発生する。急速アニールにおける下降率の急激な変化は、ウエハの冷却との一致性を考慮する上での主要な要素である。累計したリーク電流のパターンから、好ましいウエハとの一致性が認められた。Ｄ１比較例に対する急速アニールの条件についても同様の点が認められた。
【００８０】
比較例Ｃ１（１０５０℃、＜５ｓ、Ｎ_２：３ｓｃｃｍ）のリーク電流は、図２９に開示する比較例の中で最も低い。リーク電流が接合面の深さに影響されると仮定した場合、比較例Ｃ１の接合面の深さは比較例Ｄ１より深いものと考えられる。よって、急速アニールの下降率の接合面深さに対する作用は、さらに一歩進んだ実証を提供するものということができる。
【００８１】
リバースバイアス接合面リーク電流特性について説明する。ＨＰ４１５６半導体のパラメータ分析装置を利用して、ＤＩＡに基づき形成した接合面の電流―電圧特性を測定した。また、異なる温度条件でリバース電流―電圧特性（Ｉ_ＲはＶ_Ｒに相対する）を測定した。その結果を図３０に開示する。
【００８２】
図３１に、５００ｘ５００μｍ、１０００ｘ５００μｍ、及び１０００ｘ１０００μｍの異なる面積の三つのダイオードについて、その接合面のリーク電流を測定し、Ｐ／Ａ比較値の関数を求めて、そのパターンを開示した。図示から明らかなようにＰ／Ａ比較値と急速アニールの条件とは関連性がない。これは、接合面における欠陥がすでに減少し、かつ接合面のＰ／Ａ比較値の作用に対して関連性がなくなったことを意味する。接合面領域と周辺のリーク電流については個別に説明する。
【００８３】
Ｊ_ＲＡとＪ_ＲＰを分析し、接合面の特性について熟考した。比較例Ｄ１（１０５０℃、＜５ｓ、Ｎ_２：５ｓｃｃｍ）のArrehniusパターンを図３２に開示する。Ｊ_ＲＡとＪ_ＲＰの活性化エネルギーは、いずれもＳｉのＥ_ｇに近いものが出現した。即ち、Ｊ_ＲＡは１．０３ｅＶであり、Ｊ_ＲＰは１．０５ｅＶであった。よって、イオン打ち込みで接合面領域、及び周辺に欠陥が発生することは殆どなく、拡散電流がこの領域を主導した。即ち、そのメカニズムは、発生から拡散に転化する温度をその時点において室温以下に抑制して主導する。あらゆる欠陥の除去は、比較的低いイオン打ち込みエネルギーを用いたことの結果であると推測できる。この点については、イオン打ち込みのエネルギーを５０ｋｅＶ〜４０ｋｅＶに低下させた結果、非結晶質の遮蔽層内においてイオン打ち込みによる欠陥が完全に除去されたことが、イオン打ち込みのピーク値から実証できる。
【００８４】
図３３、図３４に、異なる温度条件で測定した領域と周辺電流のリバース電圧に相対するパターンを開示する。Ｊ_ＲＡとＪ_ＲＰは、いずれもリバース電圧の影響を受けない。これは、接合面において欠陥の発生が殆どないことを再度証明するものである。拡散電流は、主要なリーク電流のメカニズムである。
【００８５】
図３５、図３６は、異なる電圧条件で測定した領域と周辺のリーク電流のArrheniusパターンである。領域リーク電流について、計算によって得られた活性化のエネルギーは、約１ｅＶであった。Arrheniusパターンにおいて周辺リーク電流に対して出現した活性化のエネルギーは、約１．０５ｅＶであった。
【００８６】
異なる温度条件のＪ_ＲＰのＪ_ＲＡに対する比較値を図３７に開示する。図示から明らかなように、その温度、もしくはリバース電圧の影響は微小あった。よって、ＤＩＡ接合面形成方法において明らかな接合面のリーク電流は見られなかった。
【００８７】
図３８に、異なる面積（５００ｘ５００μｍ、１０００ｘ５００μｍ、及び１０００ｘ１０００μｍ）の１ｎ（Ｊ_Ｒ／Ｔ^３）の１／ｋＴに相対するパターンを開示する。接合面の領域と周辺リーク電流は、いずれも拡散主導である。よって、異なるＰ／Ａ比較値によって計算された活性化エネルギーは略同様であった。
【００８８】
実験Ｃについてまとめると、ＤＩＡ接合面における接合面の深さ、チップ抵抗、及び電気的特性は、いずれも急速アニールの条件と関連のないことが判明した。接合面の深さは、アニール温度と急速アニールの時間の増加に従って深くなる。急速アニールの下降率について検討すると、下降率の増加に従ってホウ素の拡散が低下し、かつ高活性化濃度が出現した。イオン打ち込みエネルギーを低下させることによって、ＤＩＡ接合面の形成方法では、接合面にイオン打ち込みの欠陥が殆ど見られなかった。領域と周辺については、いずれも検討を行った結果、非結晶質シリコンの遮蔽層は、イオン打ち込みのピーク値によって発生する欠陥を防ぐための隔絶の作用を有することが判明した。
【００８９】
この発明によれば、ＤＩＡ接合面形成方法を応用して物理的、電気的高濃度と、好ましい電気的特性を具え、浅く、かつ急な勾配を具える接合面を形成することができる。上述のそれぞれの実験結果は、ＤＩＡ接合面形成方法の概念と一致し、その非結晶質シリコン層は、あらゆるイオン打ち込みの欠陥を排除した。即ち、ＤＩＡ接合面形成方法によって欠陥のない接合面を形成することができる。
【００９０】
図３９のSkotnicki図から、異なる技術によって得られた直列抵抗と、接合面との完全な比較が見られる。この発明による欠陥のないＤＩＡ接合面を図３９に付記した。ＤＩＡ接合面を応用した１０ｎｍのＰＭＯＳは、この発明による方法で実用化の領域に至ったものということができる。
【００９１】
また、上述の実験において、アニールは８００℃〜１１００℃を温度条件とする急速アニール（ＲＴＡ）を採用したが、冷温レーザアニールを利用しても同様の効果が得られる。また、非結晶質層は、４００℃〜５５０℃の高温を温度条件とし、低圧化学気相成長によって蒸着させるか、もしくは１００℃〜４００℃の低温を温度条件とし、プラズマ補助化学気相成長によって厚さ５〜３００Å〜５００Åに成長させても同等の効果が得られる。
【００９２】
さらに、イオン打ち込みに用いるイオンは、二ふつ化ホウ素（ＢＦ_２）か、ホウ素（Ｂ）か、もしくは砒素（Ａｓ）から選択することができる。打ち込みのエネルギーが５００〜５００００電子ボルト（ｅＶ）の範囲とし、、かつイオンのドーズ量の範囲をドーズ量が１につき１０^１３〜１０^１６atoms／cm^２とすることが好ましい。
【００９３】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【００９４】
【発明の効果】
この発明によれば、ナノサイズ極浅接合面の製造方法において、イオン打ち込みに起因して発生する欠陥を抑制し、無欠陥を達成することができ、好ましい製造工程の制御と、素子の信頼性とが得られる。
【図面の簡単な説明】
【図１】ＤＩＡの方法を表わす説明図である。
【図２】ＤＩＡのステップを表す説明図である。
【図３】実験Ａに係るホウ素イオンのＳＩＭＳ図である。
【図４】イオンを打ち込んだ後、急速アニールを行なわない状態におけるホウ素のＳＩＭＳ図である。
【図５】４０ＫｅＶＢＦ_２ ⁺ を打ち込んだ比較接合面のチップ抵抗と急速アニールの時間と、及び温度の関係を表わすグラフである。
【図６】４５ＫｅＶＢＦ_２ ⁺ を打ち込んだ比較接合面のチップ抵抗と急速アニールの時間と、及び温度の関係を表わすグラフである。
【図７】５０ＫｅＶＢＦ_２ ⁺ を打ち込んだ比較接合面のチップ抵抗と急速アニールの時間と、及び温度の関係を表わすグラフである。
【図８】９００℃、２５秒の条件で、急速アニールを異なるホウ素打ち込みエネルギーに係るＳＩＭＳ図である。
【図９】１０００℃、５秒の条件で、急速アニールを異なるホウ素打ち込みエネルギーに係るＳＩＭＳ図である。
【図１０】９００℃、１０秒の条件で、急速アニールを異なるホウ素打ち込みエネルギーに係るＳＩＭＳ図である。
【図１１】イオンを打ち込んだ後、急速アニールを行なわない比較接合面と、１０００℃、５秒の急速アニールを行った対照接合面との異なるホウ素打ち込みエネルギーを表わすＳＩＭＳ図である。
【図１２】ＤＩＡ接合面の逆方向バイアス（３Ｖ）のリーク電流密度と、異なるイオン打ち込みエネルギーで１０５０℃、５秒の急速アニールを行った場合の累積状況を表わすグラフである。
【図１３】ＤＩＡ接合面の逆方向バイアス（３Ｖ）のリーク電流密度と、異なるイオン打ち込みエネルギーで１０００℃、５秒の急速アニールを行った場合の累積状況を表わすグラフである。
【図１４】５０ＫｅＶ、１０００℃、５秒の急速アニールを行った対照接合面の逆方向電流と、電圧特性について、異なる温度で測定した結果を表わすグラフである。
【図１５】逆方向バイアス接合面のリーク電流の分量を表わすグラフである。
【図１６】リーク電流Ｉ_Ｒが、周辺電流Ｉ_ＲＰと領域電流Ｉ_ＲＡの和であることを表わすグラフである。
【図１７】逆方向リーク電流密度の異なるＰ／Ａに対する比較値を表わすグラフである。
【図１８】１０５０℃、５秒の条件で、急速アニールを行った場合の逆方向接合面のリーク電流密度のＰ／Ａに対する比較値を表わすグラフである。
【図１９】逆方向電流に相対する１／ＫＴのArrheniusパターンパターンを表わす図である。
【図２０】温度をパラメータとする領域電流密度に相対する逆方向バイアスを表わすグラフである。
【図２１】温度をパラメータとする周辺電流密度に相対する逆方向バイアスを表わすグラフである。
【図２２】異なる電圧下の逆方向電流に相対する１／ＫＴのArrheniusパターン図である。
【図２３】異なる電圧下の逆方向電流に相対する１／ＫＴのArrheniusパターン図である。
【図２４】（ａ）低電圧、（ｂ）高電圧の発生する電流メカニズムを表わす図である。
【図２５】異なる温度のＪ_ＲＰのＪ_ＲＡに対する比較値に相対する電圧の説明図である。
【図２６】異なる面積のArrheniusパターン図である。
【図２７】イオンを打ち込んだ後、急速アニールを行なわない対照接合面と、４０ＫｅＶＢＦ_２ ⁺のドーズ量５×１０^１５原子／ｃｍ^２と異なる急速アニール条件のホウ素ＳＩＭＳ図である。
【図２８】ＳＲＰ測定の抵抗と計算によって得られたドーピング濃度を表わす図である。
【図２９】逆方向バイアスリーク電流密度に相対する、異なる急速アニール条件を表わす図である。
【図３０】異なる温度条件において測定した電流−電圧の特性を表わす図である。
【図３１】異なる面積のダイオードと、その接合面におけるリーク電流に相対するＰ／Ａ比較値を表わす図である。
【図３２】接合領域と周辺電流密度のArrheniusパターン図である。
【図３３】異なる温度条件のもとで測定した領域電流密度に相対する逆方向バイアスを表わす図である。
【図３４】異なる温度条件下で測定した周辺電流密度に相対する逆方向バイアスを表わす図である。
【図３５】異なる電圧条件下で測定した領域電流の密度をArrheniusパターン図である。
【図３６】異なる電圧条件下で測定した周辺電流の密度をArrheniusパターン図である。
【図３７】異なる温度条件下におけるＪ_ＲＰ／Ｊ_ＲＡ比較値に対する電圧を表わす図である。
【図３８】異なる面積のArrheniusパターン図である。
【図３９】異なる技術で得られたチップ電圧と接合面の深さの完全比較を表わす図である。

Claims

相補型金属酸化膜半導体トランジスタ（MOSFET）の製造工程において、
ゲート誘電層と、ゲート電極を形成してゲート領域を限定するステップと、
化学気相成長によって約５〜３０Åの極めて薄い酸化物層を形成するステップと、
該酸化物層上に非結晶質遮蔽層を沈降させて形成するステップと、
該非結晶質遮蔽層にイオンを打ち込み、かつ該非結晶質遮蔽層を固体拡散源とし、さらにアニールを行い、不純物をウエハ内に拡散、浸透させて活性化し、ナノサイズの素子が必要とする極浅接合面を形成するステップと、
該酸化物層を該極浅接合面のエッチングによる損傷を防ぐためのエッチングストッパー層とし、かつ湿式エッチングを行って該非結晶質層を除去するステップとを含むことを特徴とするナノサイズの極浅接合面の製造方法。
前記酸化物層は、１００℃〜４００℃の低温を温度条件とし、高密度プラズマ化学気相成長か、もしくはプラズマ補助化学気相成長（ＰＥＣＶＤ）によって二酸化シリコンを成長させてなり、かつ好ましくは２０Åの厚さにする極薄酸化物層であることを特徴とする請求項１に記載のナノサイズの極浅接合面の製造方法。
前記非結晶質層は、４００℃〜５５０℃の高温を温度条件とし、低圧化学気相成長によって蒸着させるか、もしくは１００℃〜４００℃の低温を温度条件とし、プラズマ補助化学気相成長によって厚さ５〜３００Å〜５００Åに成長させてなる非結晶質層であることを特徴とする請求項１に記載のナノサイズの極浅接合面の製造方法。
前記アニールが、８００℃〜１１００℃を温度条件とする急速アニール（ＲＴＡ）であるか、もしくは冷温レーザアニールであることを特徴とする請求項１に記載のナノサイズの極浅接合面の製造方法。
前記イオン打ち込みに用いるイオンは、種類が二ふつ化ホウ素（ＢＦ_２）か、ホウ素（Ｂ）か、もしくは砒素（Ａｓ）から選択されるとともに、打ち込みのエネルギーが５００〜５００００電子ボルト（ｅＶ）であり、かつイオンのドーズ量が１につき１０^１３〜１０^１６atoms／cm^２であることを特徴とする請求項１に記載のナノサイズの極浅接合面の製造方法。