JP2004186602A

JP2004186602A - Electronic component

Info

Publication number: JP2004186602A
Application number: JP2002354406A
Authority: JP
Inventors: Shigeyuki Horie; 重之堀江; Hiroshi Katsube; 浩勝部; Takashi Nomichi; 孝志野路
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2002-12-05
Filing date: 2002-12-05
Publication date: 2004-07-02

Abstract

<P>PROBLEM TO BE SOLVED: To provide an electronic component that shows a good self-aligning property and can suppress the occurrence of an undesirable tombstone phenomenon when the component is mounted on a substrate by reflow soldering even when the size of the component is reduced. <P>SOLUTION: This electronic component has first and second external electrodes 7 and 8 formed on the external surface of a ceramic sintered compact 2 constituting the main body of this component. The external electrodes 7 and 8 respectively have thick film electrodes 7a and 8a formed on the external surface of the main body by baking conductive paste, intermediate plated films 7b and 8b formed on the electrodes 7a and 8a, and easily solderable plated films 7c and 8c formed on the external surfaces of the plated films 7b and 8b and composed of a metal having an excellent soldering property. The surface roughness Ra of the intermediate plated films 7b and 8b is adjusted to ≤2 μm. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、厚膜電極上に複数のめっき膜が形成された構造の外部電極を有する電子部品に関し、より詳細には、外部電極を構成している金属層の表面粗さが改良された電子部品に関する。
【０００２】
【従来の技術】
従来、積層セラミックコンデンサなどの電子部品の外部電極として、導電ペーストの塗布・焼付により形成された厚膜電極上に、複数のめっき膜を形成した構造が広く用いられている。
【０００３】
例えば、下記の特許文献１及び２には、導電ペーストを塗布・焼付して厚膜電極を形成し、その表面に半田食われを防止するために中間めっき膜としてＮｉめっき膜を形成し、さらにその表面に半田の濡れ性を高めるためにＳｎまたはＳｎ−Ｐｂ合金からなるめっき膜を形成することが記載されている。
【０００４】
また、下記の特許文献１には、最外層のめっき膜の外表面がバレル研磨により、表面粗さＲａが０．６μｍ以下とされている構成が開示されている。ここでは、最外層のめっき膜の表面粗さを上記のように設定することにより、半田の濡れ性が高められるとされている。
【０００５】
他方、下記の特許文献２には、電子部品素子本体の外表面に、導電ペーストの塗布・焼付により形成された厚膜電極上に、複数のめっき膜が形成されている外部電極を有するチップ型電子部品が開示されている。ここでは、厚膜電極の表面粗さを５．５μｍ以下と平滑化することにより、その上に形成されるめっき膜の表面が平滑化され、それによって半田の濡れ性が高められるとされている。
【０００６】
【特許文献１】
特開平８−１４４０８３号公報
【特許文献２】
特開平７−２２２６８号公報
【０００７】
【発明が解決しようとする課題】
上述した特許文献１，２に記載の各先行技術では、半田の濡れ性を高めるために、外部電極表面あるいは外部電極を構成している厚膜電極やめっき膜表面の平滑化が図られていた。すなわち、従来、外部電極表面を平滑化することにより、半田の濡れ性を高め、それによって半田付け性が高められると考えられていた。
【０００８】
他方、チップ型電子部品をプリント回路基板などにリフロー半田付け法により表面実装する場合、電子部品の実装位置がずれた場合であっても、半田の表面張力により正しい位置に引っ張られ、正しい位置に実装されることが知られている。すなわち、半田の表面張力によりセルフアラインメントが果たされることが知られている。
【０００９】
また、一般的に電子部品の外部電極の半田の濡れ性が高い程、上記セルフアラインメント性が良好であることが知られている。
しかしながら、近年、電子部品の小型化に伴い、特に、１．０×０．５×０．５ｍｍ以下の非常に小型の電子部品では、外部電極の半田の濡れ性が高い場合、図２のように電子部品の実装位置がずれるとセルフアラインメントが実行される前に、ツームストーン現象が生じることがあった。これを図３を参考して説明する。すなわち、図３に示すように、電子部品５１が、基板５２上の電極ランド５３，５４を結ぶ方向において電極ランド５４側にずれて配置された場合、外部電極５５，５６の半田の濡れ性が高いと、セルフアラインメントが実行される前に外部電極５６の端面に半田が濡れ上がり、電子部品５１が相対的に強く引っ張られ、他方の外部電極５５側が上方に矢印で示すように移動するツームストーン現象が発生することがあった。従って、セルフアラインメント性が良好でないだけでなく、ツームストーン現象が生じるという問題があった。
【００１０】
本発明の目的は、上述した従来技術の現状に鑑み、小型の電子部品であっても、リフロー半田付け法による表面実装に際しての上記セルフアラインメント性が良好であり、かつツームストーン現象の発生を効果的に抑制し得る、電子部品を提供することにある。
【００１１】
【課題を解決するための手段】
本発明に係る電子部品は、電子部品本体と、電子部品本体の外表面に形成された外部電極とを備え、前記外部電極が、電子部品本体の外表面に形成されており、かつ導電ペーストの焼付により形成された厚膜電極と、前記厚膜電極上に形成された中間めっき膜と、前記中間めっき膜の外表面に形成されており、かつ前記中間めっき膜よりも半田付け性に優れた金属よりなる易半田付け性めっき膜とを有し、前記中間めっき膜の表面粗さＲａが２μｍ以下であることを特徴とする。
【００１２】
本発明に係る電子部品のある特定の局面では、上記厚膜電極の表面粗さＲａが１０μｍ以下とされる。
本発明に係る電子部品のさらに他の特定の局面では、上記中間めっき膜がＮｉからなる。
【００１３】
本発明に係る電子部品のさらに別の特定の局面では、電子部品本体の寸法が、長さ１．０×幅０．５×厚み０．５ｍｍ以下とされる。
本発明は、このような非常に小型の電子部品であっても、後述するように、セルフアラインメント性が良好であるだけでなく、所望でないツームストーン現象の発生を効果的に抑制することができ、本発明による効果が大きい。
【００１４】
【発明の実施の形態】
以下、図面を参照しつつ本発明の具体的な実施例を説明することにより、本発明を明らかにする。
【００１５】
以下の実施例においては、電子部品として図１に略図的に正面断面図で示す積層セラミックコンデンサを作製し、評価した。積層セラミックコンデンサ１は、セラミック焼結体２を有する。セラミック焼結体２には、内部電極３〜６が埋設されている。内部電極３，５が、端面２ａに引き出されており、内部電極４，６が反対側の端面２ｂに引き出されている。端面２ａ，２ｂを覆うように、それぞれ、第１，第２の外部電極７，８が形成されている。
【００１６】
外部電極７，８は、それぞれ、端面２ａ，２ｂ上に形状された厚膜電極７ａ，８ａと、厚膜電極７ａ，８ａの外表面に形成された中間めっき膜７ｂ，８ｂと、中間めっき膜７ｂ，８ｂの外表面に形成された易半田付け性めっき膜７ｃ，８ｃとを有する。
【００１７】
本実施例の電子部品１の特徴は、上記中間めっき膜７ｂ，８ｂの表面粗さ、すなわちＪＩＳＢ０６０１に規定されている表面粗さＲａが２μｍ以下であることを特徴とし、それによって積層セラミックコンデンサ１の小型化を図った場合であっても、セルフアラインメント性が効果的に高められ、所望でないツームストーン現象の発生を抑制することができる。
【００１８】
以下、具体的な実験例に基づきこれを説明する。
（１）第１の実験例
セラミック焼結体２として、長さ１．０ｍｍ、幅０．５ｍｍ×厚み０．５ｍｍであり、１０層の内部電極が形成されているものを用意した。
【００１９】
上記セラミック焼結体２の端面２ａ，２ｂを覆うように、Ｃｕペーストを塗布し、８００℃の温度で焼付ることにより、厚膜電極７ａ，８ａを形成した。ここでは、上記Ｃｕペーストとして、平均粒径が１μｍのＣｕ粉末と、平均粒径が３μｍのＣｕ粉末とを併用し、含有比率を１０：０〜６：４まで変化させることにより、下記の表１に示す（ａ）〜（ｅ）の５種類のＣｕペーストを用意した。１μｍの平均粒径のＣｕ粉末と、３μｍの平均粒径のＣｕ粉末の含有比率を変化させることにより、焼付後の厚膜電極７ａ，８ａの表面の表面粗さを変化させることができる。すなわち、このようにして形成された各厚膜電極の表面粗さを測定したところ、下記の表１に示す通りであった。表１から明らかなように、平均粒径が３μｍのＣｕ粉末の含有割合を高めることにより、厚膜電極の表面粗さＲａ値を高めることができる。
【００２０】
次に、上記のように表面粗さが異なる厚膜電極がそれぞれ形成された各焼結体に、電解めっき法により中間めっき膜７ｂ，８ｂとしてＮｉめっき膜及び易半田付け性めっき膜７ｃ，８ｃとしてＳｎめっき膜を順次形成した。Ｎｉめっき膜の厚みは２．０μｍとし、Ｓｎめっき膜の厚みは４μｍとした。また、Ｎｉめっき膜、すなわち中間めっき膜７ｂ，８ｂを形成した後、その表面粗さＲａを測定した。中間めっき膜の表面粗さＲａ値を下記の表１に合わせて示す。
【００２１】
表１から明らかなように、厚膜電極７ａ，８ａの表面の表面粗さＲａが大きい程、当然のことながら、その上に形成されるＮｉめっき膜の表面粗さＲａが大きくなることがわかる。
【００２２】
【表１】

【００２３】
上記のようにして、Ｎｉめっき膜及びＳｎめっき膜が形成された各積層セラミックコンデンサについて、（ａ）セルフアラインメント不良率及び（ｂ）半田の濡れ性を下記の要領で評価した。
【００２４】
（ａ）セルフアラインメント不良率評価…積層セラミックコンデンサの長さ方向においてプリント回路基板上の正しい位置から１００〜２５０μｍずらして配置し、Ｓｎ−３．５Ａｇ−０．５Ｃｕ鉛フリーペーストからなる半田ペーストを用いてリフロー半田付け法により半田付けし、ツームストーン現象が発生したか否かでセルフアラインメントが良好か否かを評価した。上記、正しい位置を図２を参照して説明する。基板１１上に、電極ランド１２，１３が隔てられて形成されている。上記正しい位置とは、積層セラミックコンデンサ１の外部電極７，８が、電極ランド１２，１３上にずれなく配置されている位置をいうものとする。この場合、積層セラミックコンデンサ１の長さ方向中心が、電極ランド１２，１３間の同じ方向における中心に位置している状態がもっとも理想的な位置となる。
【００２５】
セルフアラインメント不良率の評価に際しては、図２に示されているように、積層セラミックコンデンサ１が上記正しい位置から長さ方向にずらされた状態で配置される。図２では、積層セラミックコンデンサ１は、電極ランド１３側に寄せられて配置されている。この場合、リフロー半田付け法により半田１４，１５が溶融した場合、半田１４，１５の表面張力により、積層セラミックコンデンサ１は図２の矢印で示すように正しい位置側に向かって引き寄せられ、ほぼ正しい位置に実装される。セルフアラインメント不良とは、このようにセルフアラインメントが果たされず、図３に示した従来例のように一方の電極ランド側に付着している溶融半田と他方の電極ランド側に付着している溶融半田の表面張力の差により積層セラミックコンデンサの一端側が浮き上がる、ツームストーン現象が発生している場合をいうものとする。
【００２６】
なお、リフロー半田付け法に際しては、予熱を１４０〜１６０℃及び９０秒とし、雰囲気は空気中とした。各積層セラミックコンデンサ評価数ｎ＝１００とし、不良発生を求めた。結果を下記の表２に示す。
【００２７】
（ｂ）半田の濡れ性評価…半田ペーストとして、Ｓｎ−３７Ｐｂ共晶半田（タルチン社製、品番：ＳＷＥＴ−２０００）を用い、空気中２３０℃の温度でＥＩＡＪ−ＥＴ−７４０４に基づきゼロクロスタイム（Ｔ０）と半田の濡れ上がり時間（Ｔ１）とを求めた。なお、各条件において、評価数はｎ＝１０とした。結果を下記の表３に示す。
【００２８】
【表２】

【００２９】
【表３】

【００３０】
表２から明らかなように、Ｎｉめっき膜の表面粗さが２μｍ以下の場合には、積層セラミックコンデンサ１を２５０μｍずらして実装を行ったとしても、ツームストーン現象は発生しなかった。これに対して、Ｎｉめっき膜の表面粗さが２μｍを越えると、ツームストーン現象が発生することがあり、すなわちセルフアラインメント不良となることがあった。
【００３１】
また、表３から明らかなように、Ｎｉめっき膜の表面粗さが粗くなると半田の濡れ上がり時間（Ｔ１）が短くなることがわかる。特に、Ｎｉめっき膜の表面粗さＲａが２．５μｍ以上となると、半田の濡れ上がり時間（Ｔ１）が急速に短くなることがわかる。
【００３２】
従って、表２及び表３の結果から明らかなように、Ｎｉめっき膜の表面粗さが粗くなり、半田の濡れ上がり時間が短くなると、すなわち半田の濡れ性が良好になると、セルフアラインメント不良が生じ、所望でないツームストーン現象の発生し得ることがわかる。この原因は、以下のように考えられる。
【００３３】
例えば、図３に示した従来例のように、積層セラミックコンデンサ５１の外部電極５５側と外部電極５６側とで、半田との接触面積が異なる場合、接触面積が小さい外部電極５５側に比べて接触面積が大きい外部電極５６側において半田の濡れ上がりが先行すると考えられる。半田の濡れ上がり速度が速い場合、図２に示されているように、外部電極５６側において半田の濡れ上がりが先行し、外部電極５６側の半田が引く力が、外部電極５５側に半田が引く力よりも大きくなり、ツームストーン現象の原因となる回転モーメントが生じる。
【００３４】
また、外部電極５６は電極ランド５４の上部にほぼ位置しており、外部電極５５では半田の濡れが十分に進行していないため、積層セラミックコンデンサ５１を正しい位置に引き寄せるセルフアラインメント作用が期待できないとも考えられる。従って、半田の濡れ速度が速い場合には、上記のようにツームストーン現象が生じていると考えられる。
【００３５】
これに対して、中間めっき膜の表面粗さＲａが２μｍ以下であり、半田の濡れ上がり速度（Ｔ１）が速くない場合には、図２に示す外部電極８側での半田の濡れ上がりが急速に進行しないため、ツームストーン現象を生じるのに十分な回転モーメントが発現する前に、半田１４，１５の表面張力により積層セラミックコンデンサ１が外部電極７側に引き寄せられるので、外部電極７側においても半田ペーストの外部電極７への濡れ上がりが進む。すなわち、Ｎｉめっき膜の表面粗さが粗く、半田の濡れ上がり速度が速い場合にはツームストーン現象が生じ易くなり、Ｎｉめっき膜の表面が平滑になると半田の濡れ速度が適度に遅くなり、セルフアラインメント性が良好になると考えられる。
【００３６】
なお、電極ランドに接する外部電極の電極被り部の半田の濡れ性は、Ｎｉめっき膜の表面粗さにあまり依存せず、外部電極端面部分、すなわち焼結体２の端面２ａ，２ｂ上における外部電極表面では、半田が垂直方向に濡れ上がるため、上記Ｎｉめっき膜の表面粗さが半田の濡れ上がり速度に大きく影響すると考えられる。従って、少なくとも端面２ａ，２ｂ上におけるＮｉめっき膜表面の表面粗さが２μｍ以下であればよい。
【００３７】
（２）第２の実験例
次に、積層セラミックコンデンサ１における厚膜電極７ａ，８ａの表面粗さＲａと、Ｎｉめっき膜の表面粗さがどのように変化するかを検討した。セラミック焼結体として、第１の実験例と同様のものを用意し、第１の実験例と同様に、平均粒径が１μｍのＣｕ粉末及び平均粒径が３μｍのＣｕ粉末を含有するＣｕペーストを用い、厚膜電極を形成した。
【００３８】
実験例１と同様に、平均粒径１μｍのＣｕ粉末と、平均粒径が３μｍのＣｕ粉末の含有比率を変化させることにより、厚膜電極の表面粗さＲａが、４μｍ、１０μｍ、１４μｍ及び１８μｍの４種類の厚膜電極を形成した。しかる後、厚膜電極上に電解めっき法によりＮｉめっき膜を、１．２μｍ、１．７μｍ、２．０μｍまたは２．５μｍの厚みに形成した。上記の条件で、厚膜電極及びＮｉめっき膜を形成した場合の厚膜電極の表面粗さＲａと、Ｎｉめっき膜の膜厚と、Ｎｉめっき膜の表面粗さＲａの関係を求めた。結果を下記の表４に示す。
【００３９】
【表４】

【００４０】
表４の太線で囲まれた部分から明らかなように、Ｒａ≦１０μｍかつＮｉめっき膜の厚みＴがＴ≧３μｍのとき、厚膜電極の表面粗さＲａ≦６．３μｍかつＮｉめっき膜の厚みＴ≧２μｍのとき、及び厚膜電極の表面粗さＲａ≦２．８μｍかつＮｉめっき膜の厚みＴ≧１．２μｍのとき、Ｎｉめっき膜の表面粗さＲａが２μｍ以下となることがわかる。この太線で囲まれた領域のサンプルを第１の実験例についてセルフアラインメント不良率評価を行ったところ、いずれもツームストーン現象の発生は認められなかった。
【００４１】
上述した第１，第２の実験例では、厚膜電極をＣｕペーストにより形成したが、Ｃｕに限らず、ＡｇやＡｇ−Ｐｔなどの様々な金属粉末を用いた導電ペーストの塗布・焼付により、厚膜電極を形成することができる。また、中間めっき膜についても、Ｎｉ以外の金属からなるめっき膜を形成してもよい。
【００４２】
さらに、最外層の易半田付け性めっき膜についても、Ｓｎめっき膜の他、中間めっき膜に比べて半田付け性に優れた様々な金属めっき膜を用いることができる。
【００４３】
また、本発明においては、対象となる電子部品は、上記積層セラミックコンデンサに限定されるものではない。すなわちセラミック多層基板や積層セラミックインダクタなどの各種積層セラミック電子部品に本発明を適用することができる。また、本発明は、積層型セラミック電子部品だけでなく、内部電極を有しないセラミック電子部品、さらにはセラミック以外の材料からなる電子部品本体を有する電子部品にも適用することができる。
【００４４】
また、本発明は、上記第１，第２の実験例に示したように、電子部品本体の寸法が長さ１．０×幅０．５×厚み０．５ｍｍ以下の小型の電子部品において特に効果が大きいが、これ以上の大きさの電子部品にも適用し得るものである。
【００４５】
【発明の効果】
本発明に係る電子部品では、厚膜電極−中間めっき膜−易半田付け性めっき膜からなる積層構造を有する外部電極において、中間めっき膜の表面粗さＲａが２μｍ以下とされているため、リフロー半田付け法における半田の外部電極表面への半田の濡れ上がり速度が適度に抑制され、それによって電子部品が小型の場合であっても、セルフアラインメント性が良好であり、かつ所望でないツームストーン現象の発生を確実に抑制することができる。
【００４６】
本発明において厚膜電極の表面粗さＲａが１０μｍ以下の場合には、Ｎｉめっき膜の表面粗さＲａを容易に２μｍ以下とすることができ、本発明に従ってセルフアラインメント性が良好であり、ツームストーン現象の発生を確実に抑制し得る電子部品を容易に構成することができる。
【００４７】
本発明において中間めっき膜がＮｉからなる場合には、該中間めっき膜により厚膜電極の半田食われを防止することができ、本発明に従ってセルフアラインメント性の良好なかつ半田食われの生じ難い電子部品を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例で用意される積層セラミックコンデンサを示す正面断面図。
【図２】実施例の積層セラミックコンデンサにおいて、セルフアラインメント効果を説明するための正面断面図。
【図３】従来の電子部品において、セルフアラインメント不良となり、ツームストーン現象が発生する工程を説明するための正面断面図。
【符号の説明】
１…積層セラミックコンデンサ
２…セラミック焼結体
２ａ，２ｂ…端面
３〜６…内部電極
７，８…第１，第２の外部電極
７ａ，８ａ…厚膜電極
７ｂ，８ｂ…中間めっき膜
７ｃ，８ｃ…易半田付け性めっき膜
１１…基板
１２，１３…電極ランド
１４，１５…半田[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an electronic component having an external electrode having a structure in which a plurality of plating films are formed on a thick-film electrode, and more particularly, to an electronic component in which the surface roughness of a metal layer constituting the external electrode is improved. Related to parts.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, as an external electrode of an electronic component such as a multilayer ceramic capacitor, a structure in which a plurality of plating films are formed on a thick electrode formed by applying and baking a conductive paste has been widely used.
[0003]
For example, in

Patent Documents

1 and 2 below, a thick paste electrode is formed by applying and baking a conductive paste, and a Ni plating film is formed as an intermediate plating film on the surface to prevent solder erosion. It is described that a plating film made of Sn or a Sn—Pb alloy is formed on the surface in order to enhance solder wettability.
[0004]
Patent Document 1 below discloses a configuration in which the outer surface of the outermost plating film has a surface roughness Ra of 0.6 μm or less by barrel polishing. Here, it is stated that by setting the surface roughness of the outermost plating film as described above, the wettability of the solder is enhanced.
[0005]
On the other hand, Patent Literature 2 below discloses a chip type having an external electrode in which a plurality of plating films are formed on a thick film electrode formed by applying and baking a conductive paste on the outer surface of an electronic component element body. An electronic component is disclosed. Here, it is stated that by smoothing the surface roughness of the thick film electrode to 5.5 μm or less, the surface of the plating film formed thereon is smoothed, thereby increasing the wettability of the solder. .
[0006]
[Patent Document 1]
Japanese Patent Application Laid-Open No. H8-140883 [Patent Document 2]
JP-A-7-22268
[Problems to be solved by the invention]
In each of the prior arts described in

Patent Documents

1 and 2 described above, in order to enhance the wettability of the solder, the surface of the external electrode or the surface of the thick film electrode or the plating film constituting the external electrode is smoothed. . That is, conventionally, it has been considered that by smoothing the surface of the external electrode, the wettability of the solder is increased, thereby improving the solderability.
[0008]
On the other hand, when a chip-type electronic component is surface-mounted on a printed circuit board or the like by reflow soldering, even if the mounting position of the electronic component is shifted, it is pulled to the correct position by the surface tension of the solder, and It is known to be implemented. That is, it is known that self-alignment is achieved by the surface tension of the solder.
[0009]
It is generally known that the higher the wettability of the solder of the external electrode of the electronic component, the better the self-alignment property is.
However, in recent years, with the miniaturization of electronic components, particularly in very small electronic components of 1.0 × 0.5 × 0.5 mm or less, when the wettability of the solder of the external electrodes is high, as shown in FIG. When the mounting position of the electronic component is shifted, the tombstone phenomenon may occur before the self-alignment is performed. This will be described with reference to FIG. That is, as shown in FIG. 3, when the electronic component 51 is displaced toward the electrode land 54 in the direction connecting the

electrode lands

53 and 54 on the substrate 52, the wettability of the solder of the

external electrodes

55 and 56 is reduced. When the height is high, the solder wets to the end face of the external electrode 56 before the self-alignment is performed, the electronic component 51 is pulled relatively strongly, and the other external electrode 55 side moves upward as indicated by the arrow, and the tombstone moves. A phenomenon sometimes occurred. Therefore, there is a problem that not only the self-alignment property is not good but also a tombstone phenomenon occurs.
[0010]
An object of the present invention is to provide a self-alignment device having a good self-alignment property at the time of surface mounting by the reflow soldering method, and to reduce the occurrence of the tombstone phenomenon, even in the case of a small electronic component in view of the above-described state of the art. An object of the present invention is to provide an electronic component which can be suppressed in terms of quality.
[0011]
[Means for Solving the Problems]
An electronic component according to the present invention includes an electronic component body, and an external electrode formed on an outer surface of the electronic component body, wherein the external electrode is formed on an outer surface of the electronic component body, and includes a conductive paste. A thick film electrode formed by baking, an intermediate plating film formed on the thick film electrode, and formed on the outer surface of the intermediate plating film, and having better solderability than the intermediate plating film. And an intermediate plating film having a surface roughness Ra of 2 μm or less.
[0012]
In a specific aspect of the electronic component according to the present invention, the surface roughness Ra of the thick film electrode is set to 10 μm or less.
In still another specific aspect of the electronic component according to the present invention, the intermediate plating film is made of Ni.
[0013]
In still another specific aspect of the electronic component according to the present invention, the dimensions of the electronic component main body are 1.0 mm in length × 0.5 × width × 0.5 mm in thickness or less.
The present invention, even with such a very small electronic component, not only has good self-alignment properties, but also can effectively suppress the occurrence of an undesired tombstone phenomenon, as described later. The effect of the present invention is great.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be clarified by describing specific embodiments of the present invention with reference to the drawings.
[0015]
In the following examples, a multilayer ceramic capacitor schematically shown in FIG. 1 as a front sectional view was produced as an electronic component and evaluated. The multilayer ceramic capacitor 1 has a ceramic sintered body 2. Internal electrodes 3 to 6 are embedded in the ceramic sintered body 2. The internal electrodes 3 and 5 are extended to the end face 2a, and the

internal electrodes

4 and 6 are extended to the opposite end face 2b. First and second

external electrodes

7 and 8 are formed to cover the end faces 2a and 2b, respectively.
[0016]
The

external electrodes

7 and 8 are thick film electrodes 7a and 8a formed on the end surfaces 2a and 2b, respectively,

intermediate plating films

7b and 8b formed on the outer surfaces of the thick film electrodes 7a and 8a, and intermediate plating films. 7b and 8b, which have easy-to-solderable plating films 7c and 8c formed on outer surfaces thereof.
[0017]
A feature of the electronic component 1 of the present embodiment is that the surface roughness of the

intermediate plating films

7b and 8b, that is, the surface roughness Ra specified in JIS B0601 is 2 μm or less. Even in the case of miniaturization, the self-alignment can be effectively improved, and the occurrence of an undesired tombstone phenomenon can be suppressed.
[0018]
Hereinafter, this will be described based on specific experimental examples.
(1) First Experimental Example A ceramic sintered body 2 having a length of 1.0 mm, a width of 0.5 mm and a thickness of 0.5 mm and having ten layers of internal electrodes was prepared.
[0019]
Thick film electrodes 7a, 8a were formed by applying a Cu paste so as to cover the end surfaces 2a, 2b of the ceramic sintered body 2 and baking at a temperature of 800 ° C. Here, as the Cu paste, a Cu powder having an average particle diameter of 1 μm and a Cu powder having an average particle diameter of 3 μm are used in combination, and the content ratio is changed from 10: 0 to 6: 4 to obtain the following table. Five types of Cu pastes (a) to (e) shown in FIG. 1 were prepared. By changing the content ratio between the Cu powder having an average particle diameter of 1 μm and the Cu powder having an average particle diameter of 3 μm, the surface roughness of the surface of the thick film electrodes 7 a and 8 a after the baking can be changed. That is, when the surface roughness of each thick film electrode thus formed was measured, it was as shown in Table 1 below. As is clear from Table 1, the surface roughness Ra value of the thick film electrode can be increased by increasing the content ratio of the Cu powder having an average particle diameter of 3 μm.
[0020]
Next, a Ni plating film and an easily solderable plating film 7c, 8c are formed as

intermediate plating films

7b, 8b by electrolytic plating on each of the sintered bodies on which the thick film electrodes having different surface roughnesses are formed as described above. , Sn plating films were sequentially formed. The thickness of the Ni plating film was 2.0 μm, and the thickness of the Sn plating film was 4 μm. After forming the Ni plating film, that is, the

intermediate plating films

7b and 8b, the surface roughness Ra was measured. The surface roughness Ra value of the intermediate plating film is shown in Table 1 below.
[0021]
As is clear from Table 1, it is understood that the larger the surface roughness Ra of the surface of the thick film electrodes 7a and 8a, the larger the surface roughness Ra of the Ni plating film formed thereon naturally. .
[0022]
[Table 1]

[0023]
With respect to each of the multilayer ceramic capacitors on which the Ni plating film and the Sn plating film were formed as described above, (a) the self-alignment failure rate and (b) the solder wettability were evaluated in the following manner.
[0024]
(A) Self-alignment defect rate evaluation: A solder paste made of Sn-3.5Ag-0.5Cu lead-free paste is arranged at a position shifted from the correct position on the printed circuit board by 100 to 250 μm in the length direction of the multilayer ceramic capacitor. And soldering was performed by a reflow soldering method, and whether or not self-alignment was good was evaluated based on whether or not a tombstone phenomenon occurred. The above correct position will be described with reference to FIG. Electrode lands 12 and 13 are formed on a substrate 11 so as to be separated from each other. The correct position means a position where the

external electrodes

7 and 8 of the multilayer ceramic capacitor 1 are arranged on the electrode lands 12 and 13 without displacement. In this case, the state where the longitudinal center of the multilayer ceramic capacitor 1 is located at the center in the same direction between the electrode lands 12 and 13 is the most ideal position.
[0025]
In evaluating the self-alignment defect rate, as shown in FIG. 2, the multilayer ceramic capacitor 1 is arranged in a state shifted from the correct position in the length direction. In FIG. 2, the multilayer ceramic capacitor 1 is arranged closer to the electrode land 13 side. In this case, when the

solders

14 and 15 are melted by the reflow soldering method, the multilayer ceramic capacitor 1 is drawn toward a correct position side as shown by an arrow in FIG. Implemented on location. The self-alignment failure means that the self-alignment is not achieved and the molten solder attached to one electrode land side and the molten solder attached to the other electrode land side as in the conventional example shown in FIG. , The one end side of the multilayer ceramic capacitor rises due to the difference in surface tension, and the tombstone phenomenon occurs.
[0026]
In the reflow soldering method, preheating was performed at 140 to 160 ° C. and 90 seconds, and the atmosphere was air. Each multilayer ceramic capacitor evaluation number n = 100, and occurrence of defects was determined. The results are shown in Table 2 below.
[0027]
(B) Evaluation of wettability of solder: Sn-37Pb eutectic solder (manufactured by Tartin Co., Ltd., product number: SWET-2000) was used as a solder paste, and a zero-cross time was determined based on EIAJ-ET-7404 at a temperature of 230 ° C. in air. T0) and the solder wetting time (T1) were determined. In each condition, the number of evaluations was n = 10. The results are shown in Table 3 below.
[0028]
[Table 2]

[0029]
[Table 3]

[0030]
As is clear from Table 2, when the surface roughness of the Ni plating film was 2 μm or less, no tombstone phenomenon occurred even when the multilayer ceramic capacitor 1 was mounted shifted by 250 μm. On the other hand, if the surface roughness of the Ni plating film exceeds 2 μm, a tombstone phenomenon may occur, that is, a self-alignment defect may occur.
[0031]
Further, as is clear from Table 3, when the surface roughness of the Ni plating film becomes rough, the wetting time (T1) of the solder becomes shorter. In particular, it can be seen that when the surface roughness Ra of the Ni plating film is 2.5 μm or more, the solder wetting time (T1) is rapidly shortened.
[0032]
Therefore, as is clear from the results of Tables 2 and 3, when the surface roughness of the Ni plating film becomes coarse and the solder wetting time is short, that is, when the solder wettability is good, self-alignment failure occurs. It can be seen that an undesirable tombstone phenomenon may occur. The cause is considered as follows.
[0033]
For example, as in the conventional example shown in FIG. 3, when the contact area with the solder is different between the external electrode 55 side and the external electrode 56 side of the multilayer ceramic capacitor 51, the contact area is smaller than that of the external electrode 55 side having a small contact area. It is considered that the wetting up of the solder precedes on the side of the external electrode 56 having a large contact area. When the wetting speed of the solder is high, as shown in FIG. 2, the wetting of the solder precedes on the external electrode 56 side, and the force of the solder on the external electrode 56 side pulls the solder on the external electrode 55 side. It becomes larger than the pulling force, and generates a rotational moment which causes the tombstone phenomenon.
[0034]
Further, since the external electrode 56 is located substantially above the electrode land 54 and the external electrode 55 does not sufficiently wet the solder, the self-alignment effect of drawing the multilayer ceramic capacitor 51 to a correct position cannot be expected. Conceivable. Therefore, when the wetting speed of the solder is high, it is considered that the tombstone phenomenon occurs as described above.
[0035]
On the other hand, when the surface roughness Ra of the intermediate plating film is 2 μm or less and the solder wetting speed (T1) is not fast, the solder wetting on the external electrode 8 side shown in FIG. Since the multilayer ceramic capacitor 1 is attracted to the external electrode 7 by the surface tension of the

solders

14 and 15 before a rotational moment sufficient to cause the tombstone phenomenon occurs, the external electrode 7 also The wetting of the solder paste onto the external electrodes 7 proceeds. That is, when the surface roughness of the Ni plating film is rough and the solder wetting speed is high, the tombstone phenomenon is liable to occur. It is considered that the alignment property becomes good.
[0036]
Note that the solder wettability of the electrode covering portion of the external electrode in contact with the electrode land does not depend so much on the surface roughness of the Ni plating film, and the external electrode on the external electrode end surface, that is, on the end surfaces 2a and 2b of the sintered body 2. On the electrode surface, the solder wets in the vertical direction, so it is considered that the surface roughness of the Ni plating film greatly affects the solder wetting speed. Therefore, the surface roughness of the Ni plating film surface on at least the end faces 2a and 2b may be 2 μm or less.
[0037]
(2) Second Experimental Example Next, how the surface roughness Ra of the thick film electrodes 7a and 8a in the multilayer ceramic capacitor 1 and the surface roughness of the Ni plating film were changed was examined. As the ceramic sintered body, the same one as in the first experimental example was prepared, and similarly to the first experimental example, a Cu paste containing Cu powder having an average particle diameter of 1 μm and Cu powder having an average particle diameter of 3 μm. Was used to form a thick film electrode.
[0038]
By changing the content ratio of the Cu powder having an average particle diameter of 1 μm and the Cu powder having an average particle diameter of 3 μm, the surface roughness Ra of the thick film electrode was changed to 4 μm, 10 μm, 14 μm and 18 μm as in Experimental Example 1. 4 types of thick film electrodes were formed. Thereafter, a Ni plating film having a thickness of 1.2 μm, 1.7 μm, 2.0 μm or 2.5 μm was formed on the thick film electrode by an electrolytic plating method. The relationship between the surface roughness Ra of the thick film electrode, the thickness of the Ni plating film, and the surface roughness Ra of the Ni plating film when the thick film electrode and the Ni plating film were formed under the above conditions was determined. The results are shown in Table 4 below.
[0039]
[Table 4]

[0040]
As is clear from the portion surrounded by the thick line in Table 4, when Ra ≦ 10 μm and the thickness T of the Ni plating film is T ≧ 3 μm, the surface roughness Ra of the thick film electrode Ra ≦ 6.3 μm and the thickness of the Ni plating film It can be seen that when T ≧ 2 μm, when the surface roughness Ra of the thick film electrode is ≦ 2.8 μm and when the thickness T of the Ni plating film is T ≧ 1.2 μm, the surface roughness Ra of the Ni plating film is 2 μm or less. When a sample in the region surrounded by the thick line was subjected to a self-alignment defect rate evaluation for the first experimental example, no occurrence of the tombstone phenomenon was observed.
[0041]
In the first and second experimental examples described above, the thick film electrode was formed of Cu paste. However, not only Cu but also a conductive paste using various metal powders such as Ag and Ag-Pt was applied and baked. Thick film electrodes can be formed. Also, as for the intermediate plating film, a plating film made of a metal other than Ni may be formed.
[0042]
Further, as the outermost layer of the solderable plating film, various metal plating films having better solderability than the intermediate plating film can be used in addition to the Sn plating film.
[0043]
Further, in the present invention, the target electronic component is not limited to the multilayer ceramic capacitor. That is, the present invention can be applied to various multilayer ceramic electronic components such as a ceramic multilayer substrate and a multilayer ceramic inductor. Further, the present invention can be applied not only to a multilayer ceramic electronic component, but also to a ceramic electronic component having no internal electrode, and further to an electronic component having an electronic component body made of a material other than ceramic.
[0044]
Further, the present invention is particularly applicable to a small-sized electronic component having a dimension of 1.0 × 0.5 × 0.5 mm as shown in the first and second experimental examples. Although the effect is large, the present invention can be applied to electronic components of a larger size.
[0045]
【The invention's effect】
In the electronic component according to the present invention, since the surface roughness Ra of the intermediate plating film is set to 2 μm or less in the external electrode having a laminated structure including the thick film electrode, the intermediate plating film, and the easily solderable plating film, In the soldering method, the wetting speed of the solder onto the external electrode surface of the solder is appropriately suppressed, so that even when the electronic component is small, the self-alignment property is good and the undesirable tombstone phenomenon is prevented. Occurrence can be reliably suppressed.
[0046]
In the present invention, when the surface roughness Ra of the thick film electrode is 10 μm or less, the surface roughness Ra of the Ni plating film can be easily reduced to 2 μm or less, and the self-alignment property is good according to the present invention. An electronic component that can reliably suppress the occurrence of the stone phenomenon can be easily configured.
[0047]
In the present invention, when the intermediate plating film is made of Ni, the intermediate plating film can prevent the solder erosion of the thick film electrode, and according to the present invention, the electronic component has a good self-alignment property and hardly causes the solder erosion. Can be provided.
[Brief description of the drawings]
FIG. 1 is a front sectional view showing a multilayer ceramic capacitor prepared in one embodiment of the present invention.
FIG. 2 is a front sectional view for explaining a self-alignment effect in the multilayer ceramic capacitor of the embodiment.
FIG. 3 is a front cross-sectional view for explaining a process in which a self-alignment failure occurs in a conventional electronic component and a tombstone phenomenon occurs.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Multilayer ceramic capacitor 2 ... Ceramic sinter 2a, 2b ... End surface 3-6 ...

Internal electrode

7, 8 ... 1st, 2nd external electrode 7a, 8a ...

Thick film electrode

7b, 8b ... Intermediate plating film 7c, 8c: Solderable plating film 11: Substrate 12, 13: Electrode land 14, 15: Solder

Claims

An electronic component body, including an external electrode formed on the outer surface of the electronic component body,
The external electrode is formed on the outer surface of the electronic component body, and a thick-film electrode formed by baking a conductive paste, an intermediate plating film formed on the thick-film electrode, and the intermediate plating film. And an easily solderable plating film formed of a metal having better solderability than the intermediate plating film, and having a surface roughness Ra of 2 μm or less. An electronic component, characterized by:

2. The electronic component according to claim 1, wherein the surface roughness Ra of the thick film electrode is 10 μm or less, and the thickness of the intermediate plating film is 2 μm or more.

The electronic component according to claim 1, wherein the intermediate plating film is made of Ni.

The electronic component according to any one of claims 1 to 3, wherein the dimensions of the electronic component body are 1.0 mm in length, 0.5 in width, and 0.5 mm in thickness or less.