JP2010232320A - Multilayer ceramic electronic component and method of manufacturing the same - Google Patents

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隆 楫野
Toshiyuki Abe
寿之 阿部
Kazuhiko Ito
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a multilayer ceramic electronic component that controls the remaining resin on the surface of an underlying electrode due to resin impregnation treatment and can improve the reliability of electric connection to the underlying electrode, and to provide a method of manufacturing the same. <P>SOLUTION: The multilayer ceramic electronic component is a multilayer ceramic electronic component subjected to resin impregnation treatment, and has an element assembly 2 mainly composed of ceramics and an underlying electrode 7 formed on the element assembly 2, wherein Ra of the surface of the underlying electrode is regulated to be 6 μm or less. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、セラミックスからなる素体を備える積層セラミック電子部品およびその製造方法に関する。   The present invention relates to a multilayer ceramic electronic component including an element body made of ceramics and a method for manufacturing the same.

サーミスタ、コンデンサ、インダクタ、LTCC(Low Temperature Co-fired Ceramics)、バリスタ等、及びそれらの複合体等からなる積層セラミック電子部品では、セラミックスからなる素体の内部に内部電極が形成されている。素体の端面の所定の位置には内部電極が露出しており、この上に下地電極を形成した後に、めっきによりNi層およびSn層を形成して端子電極とする。この端子電極が例えばプリント配線基板の所定の配線部分に設けられた電極に半田付けされる。   In a multilayer ceramic electronic component composed of a thermistor, a capacitor, an inductor, a LTCC (Low Temperature Co-fired Ceramics), a varistor, or a composite thereof, an internal electrode is formed inside a ceramic body. An internal electrode is exposed at a predetermined position on the end face of the element body, and after forming a base electrode thereon, a Ni layer and a Sn layer are formed by plating to form a terminal electrode. This terminal electrode is soldered to an electrode provided on a predetermined wiring portion of the printed wiring board, for example.

ところが、Ni層およびSn層の形成のためにセラミックスからなる素体をめっき液に浸漬させた場合には、素体及び下地電極に存在する微小な細孔にめっき液が侵入し、セラミックスからなる素体の浸食や、素体表面へのめっき金属の析出といった不具合が発生する。また、下地電極の細孔に入っためっき液が実装時の熱で膨張して溶融しているハンダを飛散させることによる配線間のショート不良、耐湿負荷試験で細孔に入っためっき液に起因するマイグレーションによるショート不良等の不具合が発生する。これらの不具合の発生を防止するために、素体の細孔にシリコン等の樹脂を含浸させる技術が提案されている(特許文献1参照)。   However, when an element body made of ceramics is immersed in a plating solution for forming the Ni layer and the Sn layer, the plating solution penetrates into minute pores existing in the element body and the base electrode, and is made of ceramics. Problems such as erosion of the element body and deposition of plated metal on the element surface occur. In addition, the plating solution that has entered the pores of the base electrode is caused by the solder that expands and melts due to the heat at the time of mounting and disperses the solder, which is caused by the plating solution that has entered the pores in the moisture resistance load test. Inconveniences such as short circuit failure due to migration. In order to prevent the occurrence of these problems, a technique has been proposed in which the pores of the element body are impregnated with a resin such as silicon (see Patent Document 1).

特開平5−326316号公報JP-A-5-326316

しかしながら、本発明者が詳細に検討したところ、下地電極の凹凸の大きい部品に上記特許文献1記載の樹脂含浸処理を用いると、下地電極の内部の細孔のみならず、下地電極表面上にも樹脂が残留するという問題が生じ得ることが判明した。この下地電極表面上に残留した樹脂の存在により、めっき膜(端子電極)の途切れが発生し、これに伴いはんだ付け不良が発生する。かかる下地電極表面の凹凸に付着した樹脂を除去するために、洗浄処理における洗浄能力を高めることが想起されるが、この場合には、素体及び下地電極内部の細孔に充填された樹脂まで除去されてしまい、本来の目的である細孔の埋め込みが不十分になってしまうという問題がある。   However, as a result of detailed examination by the present inventor, when the resin impregnation treatment described in Patent Document 1 is used for a component having a large unevenness of the base electrode, not only the pores inside the base electrode but also the surface of the base electrode is used. It has been found that the problem of residual resin can occur. Due to the presence of the resin remaining on the surface of the base electrode, the plating film (terminal electrode) is interrupted, and accordingly, soldering failure occurs. In order to remove the resin adhering to the unevenness of the surface of the base electrode, it is conceived to improve the cleaning ability in the cleaning process. In this case, the resin filled in the pores inside the element body and the base electrode is also considered. There is a problem that it is removed and the embedding of pores, which is the original purpose, becomes insufficient.

本発明は上記の事情に鑑みてなされたものであり、その目的は素体及び下地電極の細孔に選択的に樹脂を充填し、細孔以外の下地電極表面上には樹脂の残留を無くしてめっき膜の連続性を確保し、ハンダ付け性の良好な積層セラミック電子部品およびその製造方法を提供することにある。   The present invention has been made in view of the above circumstances, and the object thereof is to selectively fill the pores of the element body and the base electrode with resin, and eliminate the resin residue on the surface of the base electrode other than the pores. Another object of the present invention is to provide a monolithic ceramic electronic component having good solderability and ensuring a continuity of the plating film and a method for manufacturing the same.

上記の目的を達成するため、本発明の積層セラミック電子部品は、樹脂含浸処理が施される積層セラミック電子部品であって、主としてセラミックスからなる素体と、素体上に形成された下地電極とを有し、下地電極表面のRaが6μm以下に規定されているものである。   In order to achieve the above object, a multilayer ceramic electronic component of the present invention is a multilayer ceramic electronic component that is subjected to resin impregnation treatment, and comprises an element body mainly made of ceramics, and a base electrode formed on the element body. And Ra on the surface of the base electrode is specified to be 6 μm or less.

上記構成では、下地電極表面の表面粗さRaが6μm以下と平滑なものとなっていることから、樹脂が残留しやすい表面凹凸が少なくなっている。従って、樹脂含浸処理によって下地電極表面に残留した樹脂は、簡易な洗浄処理により除去され得る。これにより、素体及び下地電極内部の細孔に樹脂を充填すると同時に細孔以外の下地電極表面上に残留した樹脂を完全に除去することが可能になり、残留樹脂に起因する端子電極のめっき不着部分の発生及びこれに伴うはんだ濡れ性の低下が抑制される。   In the above configuration, since the surface roughness Ra of the surface of the base electrode is as smooth as 6 μm or less, the surface unevenness where the resin tends to remain is reduced. Therefore, the resin remaining on the surface of the base electrode by the resin impregnation process can be removed by a simple cleaning process. This makes it possible to completely remove the resin remaining on the surface of the base electrode other than the pores while filling the pores inside the element body and the base electrode with the resin, and plating the terminal electrode caused by the residual resin. Generation | occurrence | production of a non-sticking part and the fall of the solder wettability accompanying this are suppressed.

さらに、上記の目的を達成するため、本発明の積層セラミック電子部品の製造方法は、主としてセラミックからなる素体上に、Raが6μm以下の表面をもつ下地電極を形成する工程と、素体に樹脂含浸処理を行なう工程と、下地電極上に端子電極を形成する工程と、を有する。   Furthermore, in order to achieve the above object, a method for manufacturing a multilayer ceramic electronic component according to the present invention includes a step of forming a base electrode having a surface of Ra of 6 μm or less on an element body mainly made of ceramic, A step of performing a resin impregnation treatment and a step of forming a terminal electrode on the base electrode.

例えば、下地電極を形成する工程において、平均粒径が7μm以下の金属粉を分散させた導電性ペーストを用いる。これにより、追加の処理を行なわなくても(すなわち、工程数を増大させることなく)、Raが6μm以下の表面をもつ下地電極が有効に形成される。   For example, in the step of forming the base electrode, a conductive paste in which metal powder having an average particle diameter of 7 μm or less is dispersed is used. As a result, a base electrode having a surface with an Ra of 6 μm or less is effectively formed without additional processing (ie, without increasing the number of steps).

本発明の積層セラミック電子部品およびその製造方法によれば、下地電極表面のRaを6μm以下に規定することにより、樹脂含浸処理により素体及び下地電極の細孔に樹脂を充填すると同時に細孔以外の下地電極の表面上への樹脂の残留を抑制することができ、下地電極への電気的接続信頼性を向上させることができる。   According to the multilayer ceramic electronic component and the method of manufacturing the same of the present invention, by setting the Ra on the surface of the base electrode to 6 μm or less, the resin and the pores of the base electrode are filled with the resin by the resin impregnation treatment, and at the same time other than the pores Residue of the resin on the surface of the underlying electrode can be suppressed, and the reliability of electrical connection to the underlying electrode can be improved.

本実施形態に係る積層セラミック電子部品の概略断面図である。It is a schematic sectional drawing of the multilayer ceramic electronic component which concerns on this embodiment. 本実施形態に係る積層セラミック電子部品の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the multilayer ceramic electronic component which concerns on this embodiment. 本実施形態に係る積層セラミック電子部品の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the multilayer ceramic electronic component which concerns on this embodiment. 本実施形態に係る積層セラミック電子部品の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the multilayer ceramic electronic component which concerns on this embodiment. 本実施形態に係る積層セラミック電子部品の製造工程における、下地電極の拡大断面図である。It is an expanded sectional view of the foundation electrode in the manufacturing process of the multilayer ceramic electronic component concerning this embodiment. 本実施形態に係る積層セラミック電子部品の製造工程における、下地電極の拡大断面図である。It is an expanded sectional view of the foundation electrode in the manufacturing process of the multilayer ceramic electronic component concerning this embodiment. 従来例の積層セラミック電子部品の製造工程における、下地電極の拡大断面図である。It is an expanded sectional view of the base electrode in the manufacturing process of the multilayer ceramic electronic component of a prior art example. 従来例の積層セラミック電子部品の製造工程における、下地電極の拡大断面図である。It is an expanded sectional view of the base electrode in the manufacturing process of the multilayer ceramic electronic component of a prior art example. 下地電極表面粗さとはんだ濡れ不良率との関係を示す図である。It is a figure which shows the relationship between a base electrode surface roughness and a solder wetting defect rate. 下地電極表面粗さとはんだ濡れ不良率との関係を示す図である。It is a figure which shows the relationship between a base electrode surface roughness and a solder wetting defect rate.

以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。   Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the same elements are denoted by the same reference numerals, and redundant description is omitted. Further, the positional relationship such as up, down, left and right is based on the positional relationship shown in the drawings unless otherwise specified. Furthermore, the dimensional ratios in the drawings are not limited to the illustrated ratios. Further, the following embodiments are exemplifications for explaining the present invention, and are not intended to limit the present invention only to the embodiments. Furthermore, the present invention can be variously modified without departing from the gist thereof.

図1は、本実施形態に係る積層セラミック電子部品の一例であるセラミック積層PTCの概略構造を示す断面図である。積層セラミック電子部品1は、セラミックスからなる素体2と、素体2内に形成された複数の内部電極3とを含む積層体4を有する。より具体的には、素体2の一方の側面(端面)に露出した端部を有する内部電極3と、素体2の他方の側面に露出した端部を有する内部電極3とが、素体2を介在させて交互に積層されている。   FIG. 1 is a cross-sectional view showing a schematic structure of a ceramic multilayer PTC which is an example of a multilayer ceramic electronic component according to the present embodiment. The multilayer ceramic electronic component 1 has a multilayer body 4 including an element body 2 made of ceramics and a plurality of internal electrodes 3 formed in the element body 2. More specifically, the internal electrode 3 having an end portion exposed on one side surface (end surface) of the element body 2 and the internal electrode 3 having an end portion exposed on the other side surface of the element body 2 include the element body. 2 are alternately stacked.

素体2の両側面上には、2つの下地電極7が形成されている。各下地電極7は、素体2の一方の側面から露出した内部電極3の群、あるいは素体2の他方の面から露出した内部電極3の群に電気的に接続されている。   Two base electrodes 7 are formed on both side surfaces of the element body 2. Each base electrode 7 is electrically connected to a group of internal electrodes 3 exposed from one side surface of the element body 2 or a group of internal electrodes 3 exposed from the other surface of the element body 2.

積層PTCの場合、素体はチタン酸バリウムを主組成とする多孔質体であり、焼結後の密度は80〜90%である。この場合素体の全体に渡り連続気泡が存在しており、このままめっき処理を行うとめっき液が素体全体に浸透し、また素体表面全面にめっきが付着する。これを避けるために下地電極形成後にシリコン等の樹脂含浸を行い、連続気泡に樹脂を充填している。内部電極の材質はニッケルが好ましく用いられる。積層PTCの場合、素体2および下地電極7全体に樹脂が充填が形成されている。焼結密度が90%を超えるその他の積層部品の場合は、樹脂は素体表面の細孔のみに充填される傾向にある。   In the case of the laminated PTC, the element body is a porous body mainly composed of barium titanate, and the density after sintering is 80 to 90%. In this case, open cells exist over the entire element body, and if the plating process is performed as it is, the plating solution penetrates the entire element body and the plating adheres to the entire surface of the element body. In order to avoid this, a resin such as silicon is impregnated after the base electrode is formed, and the open cells are filled with the resin. The material of the internal electrode is preferably nickel. In the case of the laminated PTC, the entire element body 2 and the base electrode 7 are filled with resin. In the case of other laminated parts having a sintered density exceeding 90%, the resin tends to be filled only in the pores on the surface of the element body.

下地電極7の表面には、さらに、めっきによりNi層8a及びSn層8bからなる端子電極8が形成されている。これらの端子電極8と、例えば、配線基板上の電極とがはんだ等により接合される。   A terminal electrode 8 composed of a Ni layer 8a and a Sn layer 8b is further formed on the surface of the base electrode 7 by plating. These terminal electrodes 8 and, for example, electrodes on the wiring board are joined by solder or the like.

本実施形態では、下地電極7の表面粗さRaが6μm以下に規定されている。表面粗さを規定する方法としては、中心線表面粗さRa、最大高さRmax、十点平均高さRz等が知られているが、本実施形態では、これらのうち中心線表面粗さRaを用いている。ここで、中心線平均粗さRaとは、表面の凹凸を反映した粗さ曲線を中心線から折り返し、その粗さと中心線によって得られた面積を長さLで割った値をマイクロメートル(μm)で表したものである。表面粗さは、レーザ顕微鏡、接触式表面粗さ測定器等を用いて測定することができる。   In the present embodiment, the surface roughness Ra of the base electrode 7 is defined to be 6 μm or less. As a method for defining the surface roughness, the centerline surface roughness Ra, the maximum height Rmax, the ten-point average height Rz, and the like are known. In the present embodiment, among these, the centerline surface roughness Ra is used. Is used. Here, the centerline average roughness Ra is a value obtained by folding a roughness curve reflecting surface irregularities from the centerline and dividing the roughness and the area obtained by the centerline by the length L (μm ). The surface roughness can be measured using a laser microscope, a contact type surface roughness measuring instrument, or the like.

以下、各構成要素について説明する。素体2はセラミックスからなり、具体的には、半導体セラミックス又は誘電体セラミックスからなる。このようなセラミック材料に限定はなく、例えば、チタン酸バリウム、チタン酸ストロンチウム、窒化ホウ素、フェライト、チタン酸ジルコン酸鉛、炭化ケイ素、窒化ケイ素、ステアタイト、酸化亜鉛、ジルコニア等が挙げられる。積層PTCの場合、素体はチタン酸バリウムを主成分としており、前述のように焼結密度が80〜90%と低く、素体の全面に連続気泡が発生しており、樹脂含浸処理なしではめっきによる電極の形成は不可能であり、本実施形態に係る製造方法は殊に有効である。   Hereinafter, each component will be described. The element body 2 is made of ceramics, specifically, semiconductor ceramics or dielectric ceramics. Such a ceramic material is not limited, and examples thereof include barium titanate, strontium titanate, boron nitride, ferrite, lead zirconate titanate, silicon carbide, silicon nitride, steatite, zinc oxide, and zirconia. In the case of the laminated PTC, the element body is mainly composed of barium titanate, and the sintered density is as low as 80 to 90% as described above, and open cells are generated on the entire surface of the element body. It is impossible to form an electrode by plating, and the manufacturing method according to this embodiment is particularly effective.

素体2を形成するために用いられるセラミックス粉末の合成方法としては、特に限定されるものではないが、例えば、水熱法、加水分解法、共沈法、固相法、ゾルゲル法等を用いることができ、必要に応じて仮焼が施されてもよい。   A method for synthesizing the ceramic powder used for forming the element body 2 is not particularly limited, and for example, a hydrothermal method, a hydrolysis method, a coprecipitation method, a solid phase method, a sol-gel method, or the like is used. And may be calcined as necessary.

内部電極3には、素体2との間での確実なオーミック接触を可能とする点から、例えば、Ni、Cu、Pd、Ag、またはAlを主成分とする材料が用いられるが、特に材料に限定はない。内部電極3は、このような金属成分を含む導電性ペーストを印刷することにより形成される。積層PTCの場合はNiが好ましく用いられる。   For the internal electrode 3, for example, a material mainly composed of Ni, Cu, Pd, Ag, or Al is used in terms of enabling reliable ohmic contact with the element body 2. There is no limitation. The internal electrode 3 is formed by printing a conductive paste containing such a metal component. In the case of laminated PTC, Ni is preferably used.

樹脂含浸層5における樹脂としては、例えば、シリコン樹脂、フェノール樹脂、エポキシ樹脂が用いられ、他にも、ビニルベンジル樹脂、ポリビニルベンジルエーテル化合物樹脂、ビスマレイミドトリアジン樹脂(BTレジン)、ポリフェニレエーテル(ポリフェニレンエーテルオキサイド)樹脂(PPE,PPO)、シアネートエステル樹脂、エポキシ+活性エステル硬化樹脂、ポリフェニレンエーテル樹脂(ポリフェニレンオキサオド樹脂)、硬化性ポリオレフィン樹脂、ベンゾシクロブテン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、芳香族液晶ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアクリレート樹脂、ポリエーテルエーテルケトン樹脂、フッ素樹脂、ベンゾオキサジン樹脂等が挙げられるが、これらに限定されず、これらの中でも、シリコン樹脂を好ましく用いることができる。   Examples of the resin in the resin-impregnated layer 5 include silicon resin, phenol resin, and epoxy resin. In addition, vinyl benzyl resin, polyvinyl benzyl ether compound resin, bismaleimide triazine resin (BT resin), polyphenyl ether ( Polyphenylene ether oxide) resin (PPE, PPO), cyanate ester resin, epoxy + active ester cured resin, polyphenylene ether resin (polyphenylene oxide resin), curable polyolefin resin, benzocyclobutene resin, polyimide resin, aromatic polyester resin, Aromatic liquid crystal polyester resin, polyphenylene sulfide resin, polyetherimide resin, polyacrylate resin, polyether ether ketone resin, fluorine resin, benzoxazine resin, etc. It is lower, but not limited to, among these, can be preferably used a silicon resin.

下地電極7は、電気めっきにより端子電極8を形成するための下地層として機能する。例えば、下地電極7の材料に限定はないが、例えば、金属成分としてAg、Cu、Ni等を含む。積層PTCの場合は、金属成分としてAgにZnを10〜60%添加したものが好ましく用いられる。下地電極7は、例えば、積層体4の側面への導電性ペーストの塗布および焼成により得られる。下地電極7を形成するための導電性ペーストとしては、主として、ガラス粉末(フリット)と、有機ビヒクル(バインダー)と、金属粉末とを含むものが挙げられ、導電性ペーストの焼成により、有機ビヒクルは揮散し、最終的にガラス成分および金属成分を含む下地電極7が形成される。なお、導電性ペーストには、必要に応じて、粘度調整剤、無機結合剤、酸化剤等種々の添加剤を加えてもよい。   The base electrode 7 functions as a base layer for forming the terminal electrode 8 by electroplating. For example, the material of the base electrode 7 is not limited, but includes, for example, Ag, Cu, Ni or the like as a metal component. In the case of the laminated PTC, a metal component obtained by adding 10 to 60% of Zn to Ag is preferably used. The base electrode 7 is obtained, for example, by applying and baking a conductive paste on the side surface of the multilayer body 4. Examples of the conductive paste for forming the base electrode 7 mainly include a glass powder (frit), an organic vehicle (binder), and a metal powder. By firing the conductive paste, the organic vehicle The base electrode 7 which volatilizes and finally contains a glass component and a metal component is formed. In addition, you may add various additives, such as a viscosity modifier, an inorganic binder, and an oxidizing agent, to an electrically conductive paste as needed.

積層PTCの場合は、好ましくは、下地電極7は、素体2側から順に、AgおよびZnもしくはAlを含む第1層と、Agからなる第2層の2層構造からなる。第1層中にZnが含まれることにより、内部電極3との間で良好なオーミック接触が可能となる。第2層としてAg層を形成することにより下地電極7の固着強度を高めることができる。この第1層の表面には凹凸が形成される傾向があることから、下地電極7の表面粗さを小さくするために第2層として平均粒径の小さい銀粉を含む導電性ペーストを用いることが好ましい。   In the case of the laminated PTC, the base electrode 7 preferably has a two-layer structure of a first layer containing Ag and Zn or Al and a second layer made of Ag in this order from the element body 2 side. By including Zn in the first layer, good ohmic contact with the internal electrode 3 becomes possible. By forming the Ag layer as the second layer, the fixing strength of the base electrode 7 can be increased. Since unevenness tends to be formed on the surface of the first layer, a conductive paste containing silver powder having a small average particle diameter is used as the second layer in order to reduce the surface roughness of the base electrode 7. preferable.

端子電極8は、Ni層8aおよびSn層8bの積層体からなる。Ni層8aは、Sn層8bと下地電極7との接触を防止して、Snによる下地電極7の腐食を防止するバリアメタルとして機能するものであり、その厚さは例えば2μm程度である。また、Sn層8bは、はんだの濡れ性を向上させる機能を有するものであり、その厚さは例えば4μm程度である。Ni層8aおよびSn層8bは、電気めっきを用いて形成される。   The terminal electrode 8 is composed of a stacked body of a Ni layer 8a and a Sn layer 8b. The Ni layer 8a functions as a barrier metal that prevents the contact of the Sn layer 8b and the base electrode 7 and prevents the base electrode 7 from being corroded by Sn, and has a thickness of, for example, about 2 μm. Further, the Sn layer 8b has a function of improving the wettability of the solder, and the thickness thereof is, for example, about 4 μm. The Ni layer 8a and the Sn layer 8b are formed using electroplating.

次に、上記の本実施形態に係る積層セラミック電子部品1の製造方法について、図2〜図4を参照して説明する。図2〜図4は、積層セラミック電子部品1を製造する手順の一例を示す工程図である。   Next, a method for manufacturing the multilayer ceramic electronic component 1 according to the present embodiment will be described with reference to FIGS. 2 to 4 are process diagrams showing an example of a procedure for manufacturing the multilayer ceramic electronic component 1.

まず、図2に示すように、素体2と内部電極3との積層構造からなる積層体4を形成する。積層体4は、例えば以下のようにして製造される。   First, as shown in FIG. 2, a laminated body 4 having a laminated structure of an element body 2 and internal electrodes 3 is formed. The laminated body 4 is manufactured as follows, for example.

すなわち、最初に、セラミック粉末、有機溶剤、有機バインダおよび可塑剤等を混合して、セラミックスラリーとした後、ドクターブレード法により成形して、シート状の素体、いわゆるセラミックグリーンシートを得る。続いて、セラミックグリーンシート上に、Pd及び/又はAgを含む金属粉と、バインダ樹脂と、溶剤とを含有する導電性ペーストを印刷することにより、内部電極3のパターンを形成する。   That is, first, a ceramic powder, an organic solvent, an organic binder, a plasticizer, and the like are mixed to form a ceramic slurry, and then molded by a doctor blade method to obtain a sheet-like body, a so-called ceramic green sheet. Subsequently, a pattern of the internal electrode 3 is formed by printing a conductive paste containing a metal powder containing Pd and / or Ag, a binder resin, and a solvent on the ceramic green sheet.

さらに、内部電極3が形成された複数の素体2と内部電極3が形成されていない複数の素体2とを交互に積層し、それを更に加圧して積層構造体を得る。それから、積層構造体を切断することにより個々の積層体4に分割する。これにより、切断後の積層体4の側面からは、内部電極3の端部が露出した状態となる。次に、積層体4を、大気中で脱バインダ処理した後、焼成を行うことにより、焼結された積層体4が得られる。   Further, a plurality of element bodies 2 in which the internal electrodes 3 are formed and a plurality of element bodies 2 in which the internal electrodes 3 are not formed are alternately laminated, and are further pressurized to obtain a laminated structure. Then, the laminated structure is divided into individual laminated bodies 4 by cutting. Thereby, the edge part of the internal electrode 3 will be in the state exposed from the side surface of the laminated body 4 after a cutting | disconnection. Next, the laminate 4 is subjected to a binder removal treatment in the air and then fired to obtain a sintered laminate 4.

次に、図3に示すように、素体2の側面に下地電極7を形成する。下地電極7の形成では、まず、素体2の側面に、Agに必要に応じてZnまたはAlを添加した金属粉と、溶剤と、有機バインダとを含む導電性ペーストを塗布し、この導電性ペーストを焼成して下地電極7を形成する。   Next, as shown in FIG. 3, the base electrode 7 is formed on the side surface of the element body 2. In the formation of the base electrode 7, first, a conductive paste containing a metal powder in which Zn or Al is added to Ag as required, a solvent, and an organic binder is applied to the side surface of the element body 2. The base electrode 7 is formed by baking the paste.

ここで、本実施形態では、表面粗さRaが6μm以下となるような下地電極7を形成する。この作製方法としては、大別して以下の2種類の方法が挙げられる。すなわち、1つの方法は、Raが6μm以下となるような下地電極7を直接形成する方法である。このための手法の一つとして平均粒径が7μm以下の金属粉を分散させた導電性ペーストを用いることが挙げられる。但し、平均粒径の調整のみで表面粗さを制御できるわけではなく、平均粒径の小さい金属粉を用いても、形成条件(導電性ペーストの粘度、焼成温度、焼成時間等)によっては、表面粗さが大きくなる可能性がある。一方、もう1つの方法は、Raが6μm以上の下地電極7を形成した後に、後処理を施すことにより下地電極表面のRaを6μm以下とする方法である。このような後処理としてバレル研磨等の研磨処理が挙げられる。   Here, in this embodiment, the base electrode 7 having a surface roughness Ra of 6 μm or less is formed. This production method is roughly classified into the following two types. That is, one method is a method of directly forming the base electrode 7 such that Ra is 6 μm or less. One method for this purpose is to use a conductive paste in which metal powder having an average particle size of 7 μm or less is dispersed. However, it is not possible to control the surface roughness only by adjusting the average particle diameter, and even if a metal powder with a small average particle diameter is used, depending on the formation conditions (viscosity paste, baking temperature, baking time, etc.), Surface roughness can be large. On the other hand, after forming the base electrode 7 with Ra of 6 μm or more, the other method is a method of post-processing to make the Ra of the base electrode surface 6 μm or less. An example of such post-processing is a polishing process such as barrel polishing.

次に、素体2及び下地電極7の樹脂含浸処理を行なう。樹脂含浸処理とは、素体2及び下地電極7の細孔に樹脂を含浸させる処理であれば特に限定はなく、素体2及び下地電極7を樹脂液に含浸させる方法の他、素体2及び下地電極7に樹脂液を吹き付ける方法であってもよい。具体的には、例えば、素体2及び下地電極7にシリコン樹脂の真空含浸処理を行なうことが挙げられる。   Next, resin impregnation treatment of the element body 2 and the base electrode 7 is performed. The resin impregnation treatment is not particularly limited as long as the resin 2 is impregnated with resin in the pores of the base body 2 and the base electrode 7. In addition to the method of impregnating the base body 2 and the base electrode 7 with the resin liquid, the base body 2 Alternatively, a method of spraying a resin liquid onto the base electrode 7 may be used. Specifically, for example, a vacuum impregnation treatment of silicon resin is performed on the element body 2 and the base electrode 7.

この真空含浸処理は、所定の真空雰囲気下において、シリコン樹脂と溶剤の混合液に素体2のチップを浸漬させて行なわれる。具体的には、上記混合液を収容する容器をデシケータ内にセットし、真空ポンプによりデシケータの内部を吸引し、所定時間経過後にチップを容器から取り出す。   This vacuum impregnation treatment is performed by immersing the chip of the element body 2 in a mixed solution of a silicon resin and a solvent in a predetermined vacuum atmosphere. Specifically, the container for storing the mixed solution is set in a desiccator, the inside of the desiccator is sucked by a vacuum pump, and the chip is taken out from the container after a predetermined time has elapsed.

この際、図5に示すように、樹脂含浸後には、下地電極7の内部だけでなく、下地電極7の表面上にも樹脂6が付着している。ここで、本実施形態では、下地電極7表面の表面粗さRaが6μm以下と平滑なものとなっていることから、樹脂が残留し易い表面の凹凸が少ない。従って、図6に示すように、簡易な洗浄処理を行なうだけで、下地電極7表面上の樹脂6を除去することができ、この時、素体の細孔に充填されている樹脂はそのまま残る。この洗浄処理に限定はないが、トルエン等の有機溶剤を含む容器にチップを数十秒浸漬させればよい。   At this time, as shown in FIG. 5, after the resin impregnation, the resin 6 adheres not only inside the base electrode 7 but also on the surface of the base electrode 7. Here, in this embodiment, since the surface roughness Ra of the surface of the base electrode 7 is as smooth as 6 μm or less, there are few surface irregularities on which the resin tends to remain. Therefore, as shown in FIG. 6, the resin 6 on the surface of the base electrode 7 can be removed by simply performing a simple cleaning process. At this time, the resin filled in the pores of the element body remains as it is. . The cleaning process is not limited, but the chip may be immersed in a container containing an organic solvent such as toluene for several tens of seconds.

これに対して、図7に示すように、下地電極7aの表面が粗い場合には、下地電極7aの表面に付着した樹脂6aを除去するために洗浄処理しても、図8に示すように下地電極7aの凹部に樹脂6aが残留してしまう。この樹脂6aが残留することによる不具合については、上述した通りである。下地電極の表面の凹凸が大きい場合にも洗浄の条件を強めて電極上の樹脂を完全に除去することは可能であるが、この場合素体の細孔に充填されている樹脂も部分的に取り除かれる。   On the other hand, as shown in FIG. 7, when the surface of the base electrode 7a is rough, even if the cleaning process is performed to remove the resin 6a attached to the surface of the base electrode 7a, as shown in FIG. Resin 6a remains in the recess of base electrode 7a. The problems caused by the residual resin 6a are as described above. It is possible to completely remove the resin on the electrode by strengthening the cleaning conditions even when the surface of the base electrode has large irregularities, but in this case the resin filled in the pores of the element body is also partially Removed.

洗浄処理の後、所定の温度で乾燥処理を施す。これにより、素体2の細孔に侵入した樹脂が硬化する(図4参照)。また、図6に示すように、下地電極7の表面を清浄に保つことができる。このようにして、セラミックスからなる素体2の表層のボイドや、マイクロクラック等が樹脂6により埋められ、めっき液に対する耐食性の高い表層が形成される。   After the cleaning process, a drying process is performed at a predetermined temperature. Thereby, the resin that has entered the pores of the element body 2 is cured (see FIG. 4). Further, as shown in FIG. 6, the surface of the base electrode 7 can be kept clean. In this way, voids, microcracks, and the like in the surface layer of the element body 2 made of ceramics are filled with the resin 6, and a surface layer having high corrosion resistance against the plating solution is formed.

次に、下地電極7の表面に、電気めっきによりNi層8aおよびSn層8bを順次堆積させて端子電極8を形成する(図1参照)。例えば、Ni層8aの形成では、バレルめっき方式を採用し、ワット系浴を用いてNiを2μm析出させる。また、Sn層8bの形成では、バレルめっき方式を採用し、中性錫めっき浴を用いて、Snを4μm析出させる。   Next, the Ni layer 8a and the Sn layer 8b are sequentially deposited on the surface of the base electrode 7 by electroplating to form the terminal electrode 8 (see FIG. 1). For example, in the formation of the Ni layer 8a, a barrel plating method is adopted, and 2 μm of Ni is deposited using a watt bath. Further, in the formation of the Sn layer 8b, a barrel plating method is adopted, and Sn is deposited by 4 μm using a neutral tin plating bath.

上記のようにして形成された積層セラミック電子部品1は、その端子電極8が配線基板の所定の配線部分にはんだ付けされることにより使用される。   The multilayer ceramic electronic component 1 formed as described above is used by soldering its terminal electrode 8 to a predetermined wiring portion of the wiring board.

上述した本実施形態に係る積層セラミック電子部品1およびその製造方法によれば、下地電極7の表面のRaが6μm以下と平滑なものとなっていることから、素体2及び下地電極7の細孔に樹脂を充填しつつ、下地電極表面に付着した樹脂6を簡易な洗浄処理により除去することが可能となる。この結果、素体2及び下地電極7中へのめっき液の侵入を阻止しつつ、下地電極7上に良好なめっき膜(端子電極8)を形成することができ、端子電極8へのはんだの濡れ性を向上させることができる。従って、信頼性の高い積層セラミック電子部品1を製造することができる。   According to the multilayer ceramic electronic component 1 and the method for manufacturing the same according to the above-described embodiment, since the Ra of the surface of the base electrode 7 is as smooth as 6 μm or less, the element body 2 and the base electrode 7 are thin. It is possible to remove the resin 6 adhering to the surface of the base electrode by a simple cleaning process while filling the holes with the resin. As a result, a good plating film (terminal electrode 8) can be formed on the base electrode 7 while preventing the plating solution from penetrating into the element body 2 and the base electrode 7, and solder to the terminal electrode 8 can be formed. The wettability can be improved. Therefore, the highly reliable multilayer ceramic electronic component 1 can be manufactured.

以下、本発明の実施例について説明するが、本発明はこれら実施例に限定されるものではない。   Examples of the present invention will be described below, but the present invention is not limited to these examples.

(実施例1)
1608サイズのセラミック電子部品(チップ)の下地電極7を、種々の表面粗さとなるように形成し、表1のような1μm間隔の10種類のランクに分類した。また、それぞれの表面粗さのランクの下地電極を形成するために、本実施例では、表1に示す平均粒径の銀粉を含む導電性ペーストを素体2に塗布し、この導電性ペーストをエアー中にて600℃で10分間焼成した。銀粉の平均粒径は10個の粒子をSEM撮影し、各粒子の面積を計算してこれと同じ面積の円の直径を算出し、この平均値とした。また、表面粗さの測定はレーザー顕微鏡(KEYENCE,VK−9500)により行った。各ランクから100個のチップを取り出し、シリコン樹脂の真空含浸を行い、トルエンで30秒洗浄後にシリコン樹脂を乾燥硬化した後、下地電極7上に電気めっきにより2μmのNi層8a、3μmのSn層8bを形成した。その後に各チップをプリント基板にはんだ付けしてはんだ濡れ不良チップ数を調べた。ここではんだ濡れ不良チップとははんだ付け後に端子電極8とはんだ面との接触角が90度以上あるチップとした。結果をまとめて表1および図9に示す。
Example 1
Base electrodes 7 of 1608 size ceramic electronic components (chips) were formed to have various surface roughnesses, and classified into 10 ranks with 1 μm intervals as shown in Table 1. Further, in order to form the base electrode of each surface roughness rank, in this example, a conductive paste containing silver powder having an average particle diameter shown in Table 1 was applied to the element body 2, and this conductive paste was applied. Firing was performed in air at 600 ° C. for 10 minutes. The average particle size of the silver powder was obtained by taking an SEM image of 10 particles, calculating the area of each particle, and calculating the diameter of a circle having the same area as this average value. The surface roughness was measured with a laser microscope (KEYENCE, VK-9500). 100 chips were taken out from each rank, vacuum impregnated with silicon resin, washed with toluene for 30 seconds, dried and cured, and then electroplated on the base electrode 7 with a 2 μm Ni layer 8a and a 3 μm Sn layer. 8b was formed. Thereafter, each chip was soldered to a printed circuit board, and the number of chips with poor solder wetting was examined. Here, the chip with poor solder wettability is a chip having a contact angle of 90 degrees or more between the terminal electrode 8 and the solder surface after soldering. The results are summarized in Table 1 and FIG.

Figure 2010232320
Figure 2010232320

表1および図9に示すように、下地電極の表面粗さが大きくなるほど、はんだ濡れ不良率が上がることが判明した。はんだ濡れ不良率を10%程度に抑えるためには下地電極の表面粗さRaが6μm以下であることが好ましく、5μm以下であればはんだ濡れ不良率が5%以下となりさらに好ましい。また、下地電極の表面粗さRaを6μm以下にするためには平均粒径が7μm以下の銀粉を分散させた導電性ペーストを用いることが好ましく、下地電極の表面粗さRaを5μm以下にするためには平均粒径が6μm以下の銀粉を分散させた導電性ペーストを用いることが好ましいことも判明した。   As shown in Table 1 and FIG. 9, it was found that the higher the surface roughness of the base electrode, the higher the solder wettability rate. In order to suppress the solder wetting defect rate to about 10%, the surface roughness Ra of the base electrode is preferably 6 μm or less, and more preferably 5 μm or less, the solder wetting defect rate being 5% or less. Further, in order to make the surface roughness Ra of the base electrode 6 μm or less, it is preferable to use a conductive paste in which silver powder having an average particle diameter of 7 μm or less is dispersed, and the surface roughness Ra of the base electrode is made 5 μm or less. For this purpose, it has also been found preferable to use a conductive paste in which silver powder having an average particle size of 6 μm or less is dispersed.

(実施例2)
実施例1において最も表面粗さの大きい下地電極7をもつチップ(9≦Ra<10)にバレル研磨を行って、下地電極7の表面粗さを小さくし、同様のランクに入るチップを各ランクで100個作製し、実施例1と同様の実験を行った。結果をまとめて表2及び図10に示す。
(Example 2)
In Example 1, the tip (9 ≦ Ra <10) having the base electrode 7 having the largest surface roughness is barrel-polished to reduce the surface roughness of the base electrode 7, and chips having the same rank are assigned to each rank. 100 were manufactured and the same experiment as Example 1 was conducted. The results are summarized in Table 2 and FIG.

Figure 2010232320
Figure 2010232320

表2および図10に示すように、実施例1と同様に、下地電極の表面粗さが小さくなるほど、はんだ濡れ不良率が上がることが判明した。これにより電極表面粗さの調整方法によらず同様の結果が得られることが確認された。   As shown in Table 2 and FIG. 10, as in Example 1, it was found that the lower the surface roughness of the base electrode, the higher the solder wetting defect rate. Thereby, it was confirmed that the same result was obtained irrespective of the adjustment method of the electrode surface roughness.

(比較例1)
内部電極3がNiである1.6×0.8×0.8mmサイズのセラミックPTCチップに、表面粗さがRaで平均7.2μmの下地電極7を形成した。下地電極7の形成は、平均粒径0.25μmの銀粉70%と平均粒径7.1μmのZn粉30%を含む導電性ペーストを塗布し、エアー中で600℃で焼成することにより行った。このチップにシリコン樹脂の真空含浸を行い、トルエンで30秒洗浄後にシリコン樹脂を乾燥硬化した後、電気めっきで2μmのNi層8a、3μmのSn層8bを形成した。その後に各チップをプリント基板にはんだ付けして、はんだ濡れ不良チップ数を調べた。ここではんだ濡れ不良チップとは、はんだ付け後に端子電極とはんだ面との接触角が90度以上あるチップとした。この場合はんだ濡れ不良率は32%(n=100)であった。
(Comparative Example 1)
A base electrode 7 having a surface roughness Ra and an average of 7.2 μm was formed on a 1.6 × 0.8 × 0.8 mm size ceramic PTC chip in which the internal electrode 3 is Ni. The base electrode 7 was formed by applying a conductive paste containing 70% silver powder with an average particle diameter of 0.25 μm and 30% Zn powder with an average particle diameter of 7.1 μm and firing at 600 ° C. in air. . The chip was vacuum impregnated with silicon resin, washed with toluene for 30 seconds, and then dried and cured, and then a 2 μm Ni layer 8a and a 3 μm Sn layer 8b were formed by electroplating. Thereafter, each chip was soldered to a printed circuit board, and the number of chips with poor solder wetting was examined. Here, the chip with poor solder wettability is a chip having a contact angle of 90 degrees or more between the terminal electrode and the solder surface after soldering. In this case, the solder wetting defect rate was 32% (n = 100).

(実施例3)
内部電極3がNiである1.6×0.8×0.8mmサイズのセラミックPTCチップの両端に、表面粗さがRaで平均1.8μmである下地電極7を形成した。下地電極7の形成は、まず、平均粒径0.25μmの銀粉70%と平均粒径7.1μmのZn粉30%を含む比較例1と同じ導電性ペーストを塗布し、さらにその上に平均粒径0.21μmの銀粉100%の導電性ペーストを塗布して、エアー中にて600℃で10分間焼成して行った。このチップにシリコン樹脂の真空含浸を行い、トルエンで30秒洗浄後に硬化して電気めっきで2μmのNi層8a、3μmのSn層8bを形成した。その後に各チップをプリント基板にはんだ付けして,はんだ濡れ不良チップ数を調べた。ここではんだ濡れ不良チップとははんだ付け後に端子電極8とはんだ面との接触角が90度以上あるチップとした。この場合はんだ濡れ不良率は0%(n=100)であった。
Example 3
Base electrodes 7 having a surface roughness Ra of 1.8 μm on average were formed on both ends of a 1.6 × 0.8 × 0.8 mm size ceramic PTC chip in which the internal electrode 3 was Ni. The base electrode 7 is formed by first applying the same conductive paste as in Comparative Example 1 including 70% silver powder having an average particle diameter of 0.25 μm and 30% Zn powder having an average particle diameter of 7.1 μm, and further averaging the same. A conductive paste made of 100% silver powder having a particle size of 0.21 μm was applied and baked in air at 600 ° C. for 10 minutes. The chip was vacuum impregnated with silicon resin, washed with toluene for 30 seconds, and cured to form a 2 μm Ni layer 8a and a 3 μm Sn layer 8b by electroplating. After that, each chip was soldered to the printed circuit board and the number of chips with poor solder wetting was examined. Here, the chip with poor solder wettability is a chip having a contact angle of 90 degrees or more between the terminal electrode 8 and the solder surface after soldering. In this case, the solder wetting defect rate was 0% (n = 100).

本発明は、サーミスタ、コンデンサ、インダクタ、LTCC(Low Temperature Co-fired Ceramics)、バリスタ、それらの複合部品からなる積層セラミック電子部品等、および、それらを備える機器、装置、システム、設備等、ならびに、それらの製造に広く利用することができる。   The present invention includes a thermistor, a capacitor, an inductor, a LTCC (Low Temperature Co-fired Ceramics), a varistor, a multilayer ceramic electronic component composed of a composite part thereof, and a device, an apparatus, a system, a facility, and the like including the same, and It can be widely used for their production.

1…積層セラミック電子部品、2…素体、3…内部電極、4…積層体、6,6a…樹脂、7…下地電極、8…端子電極、8a…Ni層、8b…Sn層。   DESCRIPTION OF SYMBOLS 1 ... Multilayer ceramic electronic component, 2 ... Element body, 3 ... Internal electrode, 4 ... Laminate, 6, 6a ... Resin, 7 ... Base electrode, 8 ... Terminal electrode, 8a ... Ni layer, 8b ... Sn layer.

Claims (4)

樹脂含浸処理が施される積層セラミック電子部品であって、
主としてセラミックスからなる素体と、
前記素体上に形成された下地電極と
を有し、
前記下地電極表面のRaが6μm以下に規定されている、
積層セラミック電子部品。
A multilayer ceramic electronic component subjected to resin impregnation treatment,
An element made mainly of ceramics,
A base electrode formed on the element body;
Ra of the surface of the base electrode is specified to be 6 μm or less,
Multilayer ceramic electronic components.
前記積層セラミック電子部品は、PTCサーミスタである、
請求項1記載の積層セラミック電子部品。
The multilayer ceramic electronic component is a PTC thermistor.
The multilayer ceramic electronic component according to claim 1.
主としてセラミックからなる素体上に、Raが5μm以下の表面をもつ下地電極を形成する工程と、
前記素体に樹脂含浸処理を行なう工程と、
前記下地電極上に端子電極を形成する工程と、
を有する積層セラミック電子部品の製造方法。
Forming a base electrode having a surface with an Ra of 5 μm or less on an element body mainly made of ceramic;
Performing a resin impregnation treatment on the element;
Forming a terminal electrode on the base electrode;
A method of manufacturing a multilayer ceramic electronic component having
前記下地電極を形成する工程において、平均粒径が7μm以下の金属粉を分散させた導電性ペーストを用いる、
請求項3記載の積層セラミック電子部品の製造方法。
In the step of forming the base electrode, a conductive paste in which metal powder having an average particle size of 7 μm or less is dispersed is used.
The manufacturing method of the multilayer ceramic electronic component of Claim 3.
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