JP2004179417A - マスタースライス集積回路 - Google Patents

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Abstract

【課題】マスタースライス集積回路の低消費電力化およびフレキシビリティ向上にある。
【解決手段】マスタースライス集積回路におけるクロック分配回路が、内部領域全体を最上位の分割領域Ａ１と見做し階層的に均等４分割して最上位から最下位までの３階層の各分割領域Ａ１，Ａ２１〜Ａ２４，Ａ３０１〜Ａ３１６にセレクタ１，２１〜２４，３０１〜３１６を埋め込み配置し、それらの出力配線を予めクロック配線専用の固定配線層の配線によりツリー状にそれぞれ分岐し且つこれら分岐配線に配線層切替え部Ｘ２１〜Ｘ２４，Ｘ３０１〜Ｘ３１６をそれぞれ備えて、最下位の分割領域Ａ３０１〜Ａ３１６の順序回路専用セルへ、外部入力の８相のクロック信号ＣＫ１〜ＣＫ８を選択的に分配する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、マスタースライス集積回路に関し、特に、専用の固定配線層の配線によりツリー状に分岐しクロック信号を分配するマスタースライス集積回路に関する。
【０００２】
【従来の技術】
一般に、論理回路は、ゲートなどで構成される組合せ回路と、クロック信号のエッジまたはレベルに同期してトリガ入力するフリップフロップまたはラッチなどの順序回路とを備えて構成され、これら組合せ回路および順序回路の回路接続は、顧客仕様によりそれぞれ異なる。
【０００３】
従来、この顧客仕様の論理回路に対応した集積回路を効率的に製造するため、予め基本的なセルを内部領域に規則的に反復して配置して各顧客仕様に共通する製造工程まで作り込んだマスタースライス用ウェハを製造し、顧客要求に対応して、カスタマイズ配線工程において、顧客仕様に基づき自動配線されたカスタマイズ配線層の配線によりゲート，フリップフロップなどを構成して回路接続し、顧客仕様別のマスタースライス集積回路を製造する。
【０００４】
このとき、顧客仕様により、当然、論理回路における順序回路の数および配置がそれぞれ異なり、クロック入力端子から各順序回路のクロック入力までの遠近またはクロック配線の長短または負荷差により、各順序回路のクロック入力間の遅延差であるクロックスキューが発生し、このクロックスキューが所定値以上になると、誤動作の順序回路が現れ、論理回路全体として誤動作する。特に、各順序回路が多相のクロック信号に基づきそれぞれ動作する場合、多相のクロック信号間のクロックスキューによる誤動作が発生し易い。
【０００５】
従来、このクロックスキューによる誤動作を回避するため、低クロックスキューとすべく、様々なクロック信号分配回路がマスタースライス集積回路において用いられてきた。例えば、図５は、従来のマスタースライス集積回路におけるクロック分配回路の配置例を示す配置図である。ここで、クロック分配回路内のクロック配線は、纏めてバス配線として記載されている。
【０００６】
この従来のマスタースライス集積回路は、組合せ回路専用セルおよび順序回路専用セルが列単位に交互に配置され顧客仕様に基づきカスタマイズ配線層の配線により回路接続される内部領域に、クロック分配回路を備える。このクロック分配回路は、内部領域全体を最上位の分割領域Ａ１と見做し階層的に均等４分割して最上位から最下位までの３階層の各分割領域Ａ１，Ａ２１〜Ａ２４，Ａ３０１〜Ａ３１６にセレクタ１，２１〜２４，３０１〜３１６を埋め込み配置する。また、これらセレクタ１，２１〜２４，３０１〜３１６の出力配線を予めクロック配線専用の固定配線層の配線によりツリー状にそれぞれ分岐して、最下位の分割領域Ａ３０１〜Ａ３１６の順序回路専用セルへ、周囲の４方向から外部入力の８相のクロック信号ＣＫ１〜ＣＫ８が選択的に分配される（特許文献１参照）。
【０００７】
図６は、この従来のマスタースライス集積回路におけるクロック分配回路の例を示す回路図である。このクロック分配回路は、最上位から最下位までの３階層の各分割領域Ａ１，Ａ２１〜Ａ２４，Ａ３０１〜Ａ３１６に対応してツリー状に３段カスケード接続された２１個のセレクタ１，２１〜２４，３０１〜３１６を備える。
【０００８】
セレクタ１は、最上段であり、外部から８相のクロック信号ＣＫ１〜ＣＫ８を入力し択一選択する８個のマルチプレクサを備える。これら８個のマルチプレクサは、４個ずつ２グループに分割され、グループ別に、次段の２個のセレクタ２１，２３またはセレクタ２２，２４へ合計４相のクロック信号をそれぞれバス出力する。
【０００９】
２個のセレクタ２１，２３は、前段のセレクタ１からグループ別に分割出力された４相のクロック信号を入力し択一選択する４個のマルチプレクサをそれぞれ備える。セレクタ２１の４個のマルチプレクサは、２個ずつ２グループに分割され、グループ別に、次段の２個のセレクタ３０１，３０３またはセレクタ３０２，３０４へ合計２相のクロック信号をそれぞれバス出力する。また、セレクタ２３の４個のマルチプレクサは、２個ずつ２グループに分割され、グループ別に、次段の２個のセレクタ３０９，３１１またはセレクタ３１０，３１２へ合計２相のクロック信号をそれぞれバス出力する。
【００１０】
同様に、２個のセレクタ２２，２４は、前段のセレクタ１からグループ別に分割出力された４相のクロック信号を入力し択一選択する４個のマルチプレクサをそれぞれ備える。セレクタ２２の４個のマルチプレクサは、２個ずつ２グループに分割され、グループ別に、次段の２個のセレクタ３０５，３０７またはセレクタ３０６，３０８へ合計２相のクロック信号をそれぞれバス出力する。また、セレクタ２４の４個のマルチプレクサは、２個ずつ２グループに分割され、グループ別に、次段の２個のセレクタ３１３，３１５またはセレクタ３１４，３１６へ合計２相のクロック信号をそれぞれバス出力する。
【００１１】
１６個のセレクタ３０１〜３１６は、最下段であり、前段の４個のセレクタ２１〜２４からグループ別に分割出力された２相のクロック信号を入力し択一選択し最下位の分割領域Ａ３０１〜Ａ３１６の順序回路専用セルへ出力するマルチプレクサをそれぞれ備える。例えば、２個のセレクタ３０１，３０３は、前段のセレクタ２１から分割出力された２相のクロック信号を入力し択一選択し最下位の分割領域Ａ３０１，Ａ３０３の順序回路専用セルへそれぞれ出力する。他のセレクタ３０３〜３１６も、２個ずつ同様に動作し、最下位の分割領域Ａ３０３〜Ａ３１６の順序回路専用セルへそれぞれ出力する。
【００１２】
また、上述した各セレクタを構成する全てのマルチプレクサは、制御信号に基づき入力クロック信号を択一選択でき、制御信号として、カスタマイズ配線層の配線により、電源または接地の電位がそれぞれ供給される。
【００１３】
従って、この従来のマスタースライス集積回路におけるクロック分配回路は、最上位から最下位までの各階層の各分割領域に対応してツリー状にカスケード接続された各段の各セレクタで、下位の各分割領域に必要なクロック信号の入力をそれぞれ選択でき、多相のクロック信号から顧客仕様に基づき任意のクロック信号を選択して最下位の分割領域の順序回路専用セルへ分配できる。且つ、各セレクタの出力配線が専用の固定配線層の配線によりツリー状に等負荷および等配線長で分岐し、初段のセレクタから最下位の各分割領域の順序回路専用セルへ多相のクロック信号が等遅延で分配される。このクロック信号の等遅延分配は、マスタースライス設計により高精度で行われるため、クロックスキューが低減される。
【００１４】
【特許文献１】
特願２００１−２５９１３６号明細書（段落００１２〜００２８，図１）
【００１５】
【発明が解決しようとする課題】
上述したように、論理回路の回路接続は、顧客仕様によりそれぞれ異なり、順序回路の割合も、順序回路に必要なクロック信号の相数もそれぞれ異なる。
【００１６】
一方、この従来のマスタースライス集積回路は、論理回路の順序回路の割合が小さい場合、一般的に、階層的に均等分割された１部の分割領域を用いて順序回路を構成でき、論理回路全体を回路接続できる。しかし、順序回路を構成しない他の分割領域においても、クロック分配回路により順序回路専用セルへクロック信号が分配され、各セレクタは動作し、専用の固定配線で形成されたクロック配線はクロック周波数で充放電を繰り返す。クロック周波数は最も高い周波数であるため、クロック分配回路の各ノードの充放電による電力消費は一般に大きい。また、このクロック分配回路の消費電力は、マスタースライス設計により決定され、顧客仕様の論理回路の規模に比例せず、常に最大値となると云う問題がある。
【００１７】
また、この従来のマスタースライス集積回路は、均等分割の階層数以外に、分配可能なクロック信号の相数の増加に対しも、クロック分配回路の部分の回路面積が指数関数的に増大し、実際上、クロック信号の相数をあまり大きくできず、マスタースライス集積回路の適用範囲が狭く、また、顧客仕様などの変更によるクロック信号の相数増に対しフレキシブルに対応できないと云う問題がある。
【００１８】
従って、本発明の目的は、マスタースライス集積回路の低消費電力化およびフレキシビリティ向上にある。
【００１９】
【課題を解決するための手段】
そのため、本発明は、組合せ回路専用セルおよび順序回路専用セルが一定の割合で配置され顧客仕様に基づきカスタマイズ配線層の配線により回路接続される内部領域を階層的に均等分割して最上位から最下位までの各分割領域にセレクタを埋め込み配置しそれらの出力配線を専用の固定配線層の配線によりツリー状にそれぞれ分岐して最下位の分割領域の順序回路専用セルへ多相のクロック信号を選択的に分配するクロック分配回路を備えるマスタースライス集積回路において、
前記セレクタの間のクロック配線が、配線層を前記固定配線層から前記カスタマイズ配線層へ切替え再び前記カスタマイズ配線層から前記固定配線層へ切替える配線層切替え部を備えている。
【００２０】
また、前記配線層切替え部が、前記固定配線層で形成され前段のセレクタのクロック出力端に一端を接続した固定出力配線と、
この固定出力配線の他端に一端を接続し前記固定配線層および前記カスタマイズ配線層の層間を結線接続する出力側ヴィア配線と、
前記固定配線層で形成され後段のセレクタのクロック入力端に一端を接続した固定入力配線と、
この固定入力配線の他端に一端を接続し前記固定配線層および前記カスタマイズ配線層の層間を結線接続する入力側ヴィア配線とを備えている。
【００２１】
また、本発明は、組合せ回路専用セルおよび順序回路専用セルが一定の割合で配置され顧客仕様に基づきカスタマイズ配線層の配線により回路接続される内部領域を階層的に均等分割して最上位から最下位までの各分割領域にバッファを埋め込み配置しそれらの出力配線を専用の固定配線層の配線によりツリー状にそれぞれ分岐して最下位の分割領域の順序回路専用セルへクロック信号を分配するクロック分配回路を備えるマスタースライス集積回路において、
前記バッファの間のクロック配線が、配線層を前記固定配線層から前記カスタマイズ配線層へ切替え再び前記カスタマイズ配線層から前記固定配線層へ切替える配線層切替え部を備えている。
【００２２】
また、前記配線層切替え部が、前記固定配線層で形成され前段のバッファのクロック出力端に一端を接続した固定出力配線と、
この固定出力配線の他端に一端を接続し前記固定配線層および前記カスタマイズ配線層の層間を結線接続する出力側ヴィア配線と、
前記固定配線層で形成され後段のバッファのクロック入力端に一端を接続した固定入力配線と、
この固定入力配線の他端に一端を接続し前記固定配線層および前記カスタマイズ配線層の層間を結線接続する入力側ヴィア配線とを備えている。
【００２３】
また、前記カスタマイズ配線層により形成され前記出力側ヴィア配線の他端と前記入力側ヴィア配線の他端とを接続する配線を備えている。
【００２４】
また、前記カスタマイズ配線層により形成され前記入力側ヴィア配線の他端と電源または接地とを接続する配線を備えている。
【００２５】
また、前記カスタマイズ配線層の配線により回路接続した回路の出力と前記入力側ヴィア配線の他端とを接続する配線を備えている。
【００２６】
また、前記カスタマイズ配線層の配線により回路接続した回路の入力と前記出力側ヴィア配線の他端とを接続する配線を備えている。
【００２７】
また、前記入力側ヴィア配線に接続される負荷容量と等価のダミー負荷容量を有し前記カスタマイズ配線層により形成され前記出力側ヴィア配線の他端に接続する配線を備えている。
【００２８】
【発明の実施の形態】
次に、本発明について、図面を参照して説明する。図１は、本発明のマスタースライス集積回路の実施形態におけるクロック分配回路の配置例を示す配置図である。本実施形態のマスタースライス集積回路は、図５に示した従来のマスタースライス集積回路と同じく、組合せ回路専用セルおよび順序回路専用セルが列単位に交互に配置され顧客仕様に基づきカスタマイズ配線層の配線により回路接続される内部領域に、クロック分配回路を備える。
【００２９】
本実施形態のマスタースライス集積回路におけるクロック分配回路は、内部領域全体を最上位の分割領域Ａ１と見做し階層的に均等４分割して最上位から最下位までの３階層の各分割領域Ａ１，Ａ２１〜Ａ２４，Ａ３０１〜Ａ３１６にセレクタ１，２１〜２４，３０１〜３１６を埋め込み配置し、それらの出力配線を予めクロック配線専用の固定配線層の配線によりツリー状にそれぞれ分岐し且つこれら分岐配線に配線層切替え部Ｘ２１〜Ｘ２４，Ｘ３０１〜Ｘ３１６をそれぞれ備えて、最下位の分割領域Ａ３０１〜Ａ３１６の順序回路専用セルへ、外部入力の８相のクロック信号ＣＫ１〜ＣＫ８を選択的に分配する。
【００３０】
図２は、本実施形態のマスタースライス集積回路におけるクロック分配回路の例を示す回路図である。本実施形態のマスタースライス集積回路のクロック分配回路は、図６に示した従来のマスタースライス集積回路のクロック分配回路と比較すると、各セレクタ１，２１〜２４，３０１〜３１６は、それぞれ同一内部構成であり、これらセレクタ１，２１〜２４，３０１〜３１６の間のクロック配線に配線層切替え部Ｘ２１〜Ｘ２４，Ｘ３０１〜Ｘ３１６をそれぞれ備えることのみ異なる。このため、各セレクタ１，２１〜２４，３０１〜３１６の内部構成については重複説明を省略し、配線層切替え部Ｘ２１〜Ｘ２４，Ｘ３０１〜Ｘ３１６について次に説明する。
【００３１】
図３は、これら配線層切替え部Ｘ２１〜Ｘ２４，Ｘ３０１〜Ｘ３１６の構造例を１クロック配線について示す断面図である。図３を参照すると、これら配線層切替え部Ｘ２１〜Ｘ２４，Ｘ３０１〜Ｘ３１６は、固定出力配線，出力側ヴィア配線，固定入力配線，入力側ヴィア配線をそれぞれ備える。固定出力配線は、固定配線層で形成され、前段のセレクタのクロック出力端に一端を接続し、出力側ヴィア配線は、固定出力配線の他端に一端を接続し固定配線層およびカスタマイズ配線層の層間を結線接続する。また、固定入力配線は、固定配線層で形成され、後段のセレクタのクロック入力端に一端を接続し、入力側ヴィア配線は、固定入力配線の他端に一端を接続し固定配線層およびカスタマイズ配線層の層間を結線接続する。
【００３２】
また、これら配線層切替え部Ｘ２１〜Ｘ２４，Ｘ３０１〜Ｘ３１６は、カスタマイズ配線層の配線を形成するカスタマイズ配線工程の前では、すなわち、マスタースライス用ウェハの状態では、図３に示すように、カスタマイズ前のカスタマイズ配線層の膜全体に出力側ヴィア配線および入力側ヴィア配線の他端をそれぞれ接続する。また、カスタマイズ配線工程の後では、これら配線層切替え部Ｘ２１〜Ｘ２４，Ｘ３０１〜Ｘ３１６は、カスタマイズ配線層により形成され顧客仕様に基づきそれぞれカスタマイズされた配線をそれぞれ備える。
【００３３】
図４は、これら配線層切替え部Ｘ２１〜Ｘ２４，Ｘ３０１〜Ｘ３１６のカスタマイズ配線層の配線例を１クロック配線について示す配線図である。次に、図４の分図（Ａ）〜（Ｄ）に示した各配線例についてそれぞれ説明する。
【００３４】
まず、カスタマイズ配線工程の後では、分図（Ａ）の配線例に示すように、これら配線層切替え部Ｘ２１〜Ｘ２４，Ｘ３０１〜Ｘ３１６は、出力側ヴィア配線および入力側ヴィア配線の他端をカスタマイズ配線層にそれぞれ接続するカスタマイズ配線層の配線を備えた場合がある。この場合、前段のセレクタの出力が配線層切替え部Ｘを介して次段のセレクタのクロック入力端へマスタースライス設計の遅延で伝達され、従来と同じく、外部入力のクロック信号が低クロックスキューで分配される。
【００３５】
また、分図（Ｂ）の配線例に示すように、これら配線層切替え部Ｘ２１〜Ｘ２４，Ｘ３０１〜Ｘ３１６は、入力側ヴィア配線の他端と電源または接地とを接続するカスタマイズ配線層の配線を備えた場合がある。この場合、次段のセレクタのクロック入力端は電源または接地の電位に固定される。これにより、次段以降のセレクタにおいて、各ノードの負荷は充放電されず、電力消費がカットされる。顧客仕様に基づき、順序回路の回路接続を必要とする分割領域のみにクロック信号を分配でき、クロック分配回路およびマスタースライス集積回路の消費電力が低減される。
【００３６】
また、分図（Ｃ）の配線例に示すように、これら配線層切替え部Ｘ２１〜Ｘ２４，Ｘ３０１〜Ｘ３１６は、カスタマイズ配線層の配線により回路接続したカスタマ回路の出力と入力側ヴィア配線の他端とを接続するカスタマイズ配線層の配線を備えた場合がある。この場合、顧客仕様に基づき、カスタマ回路がクロック信号を生成し且つ遅延調整し、次段のセレクタのクロック入力端へ伝達できる。これにより、顧客仕様などの変更によるクロック信号の相数増に対して、フレキシブルに対応でき、また、顧客仕様のクロック信号の相数がマスタースライス設計の相数を超えている場合もフレキシブルに対応できる。
【００３７】
また、上述した分図（Ｂ）および（Ｃ）の配線例において、前段セレクタの出力が他の後段セレクタで使用される場合は、これら配線層切替え部Ｘ２１〜Ｘ２４，Ｘ３０１〜Ｘ３１６は、入力側ヴィア配線に接続される負荷容量と等価のダミー負荷容量を有し出力側ヴィア配線の他端に接続するカスタマイズ配線層の配線を備える。これにより、前段セレクタの出力配線の負荷容量がマスタースライス設計の通りに補償され、他の後段セレクタに対応した分割領域の順序回路専用セルに対しては、クロック信号がマスタースライス設計の通りに等遅延で分配される。
【００３８】
また、分図（Ｄ）の配線例に示すように、これら配線層切替え部Ｘ２１〜Ｘ２４，Ｘ３０１〜Ｘ３１６は、カスタマイズ配線層の配線により回路接続したカスタマ回路の入力と出力側ヴィア配線の他端とを接続するカスタマイズ配線層の配線を備えた場合がある。この場合、顧客仕様に基づき、カスタマ回路が、前段のセレクタの出力を入力して様々な機能を履行できる。例えば、カスタマ回路は、クロック分配回路の途中から早い位相のクロック信号を入力でき、他の制御信号によるゲート制御し且つ遅延調整して、顧客仕様特有のクロック信号を低クロックスキューで生成できる。これにより、顧客仕様の論理回路に対して、フレキシブルに対応できる。
【００３９】
なお、上述した実施形態のマスタースライス集積回路では、図５に示した従来技術と同じく、組合せ回路専用セルおよび順序回路専用セルが列単位に交互に配置されているとして説明した。しかし、この説明に限定されず、組合せ回路専用セルおよび順序回路専用セルが単に一定の割合で予め配置される変形例も可能であり、同様の効果が奏せられることは明らかであろう。
【００４０】
また、上述した実施形態のマスタースライス集積回路では、図５に示した従来技術と同じく、内部領域を階層的に均等分割して最上位から最下位までの各分割領域にセレクタを埋め込み配置しそれらの出力配線を専用の固定配線層の配線によりツリー状にそれぞれ分岐するとして説明した。しかし、この説明に限定されず、セレクタの代わりにゲートを用いた様々な変形例が可能である。
【００４１】
例えば、最も簡単な変形例として、セレクタの代わりに単なるバッファを用いた変形例がある。この変形例のマスタースライス集積回路は、組合せ回路専用セルおよび順序回路専用セルが一定の割合で配置され顧客仕様に基づきカスタマイズ配線層の配線により回路接続される内部領域を階層的に均等分割して最上位から最下位までの各分割領域にバッファを埋め込み配置しそれらの出力配線を専用の固定配線層の配線によりツリー状にそれぞれ分岐して最下位の分割領域の順序回路専用セルへクロック信号を分配するクロック分配回路を備える。且つ、このクロック分配回路のバッファ間のクロック配線が、配線層を固定配線層からカスタマイズ配線層へ切替え再びカスタマイズ配線層から固定配線層へ切替える配線層切替え部を備える。
【００４２】
この変形例のマスタースライス集積回路においても、図４の分図（Ａ）〜（Ｄ）に示した配線層切替え部Ｘ２１〜Ｘ２４，Ｘ３０１〜Ｘ３１６のカスタマイズ配線層の配線例をそれぞれ適用でき、マスタースライス設計された単相のクロック信号に限定されず多相のクロック信号にも対応可能になり、上述した実施形態のマスタースライス集積回路と同様の効果が奏せられることは明らかであろう。
【００４３】
【発明の効果】
以上説明したように、本発明によるマスタースライス集積回路は、クロック分配回路のセレクタまたはバッファの間のクロック配線に配線層切替え部を備え、この配線層切替え部のカスタマイズ配線層の配線により、従来と同じく、外部入力のクロック信号が低クロックスキューで分配されと共に、顧客仕様に対応して、マスタースライス集積回路の消費電力が低減され、顧客仕様またはその変更に対して、フレキシブルに対応できるなどの効果がある。
【図面の簡単な説明】
【図１】本発明のマスタースライス集積回路の実施形態におけるクロック分配回路の配置例を示す配置図である。
【図２】図１のマスタースライス集積回路におけるクロック分配回路の例を示す回路図である。
【図３】図２のクロック分配回路における配線層切替え部Ｘ２１〜Ｘ２４，Ｘ３０１〜Ｘ３１６の構造例を１クロック配線について示す断面図である。
【図４】図２のクロック分配回路における配線層切替え部Ｘ２１〜Ｘ２４，Ｘ３０１〜Ｘ３１６のカスタマイズ配線層の配線例を１クロック配線について示す配線図である。
【図５】従来のマスタースライス集積回路におけるクロック分配回路の配置例を示す配置図である。
【図６】図５のマスタースライス集積回路におけるクロック分配回路の例を示す回路図である。
【符号の説明】
１，２１〜２４，３０１〜３１６ セレクタ
Ａ３０１〜Ａ３１６ 分割領域
ＣＫ１〜ＣＫ８ クロック信号
Ｘ２１〜Ｘ２４，Ｘ３０１〜Ｘ３１６ 配線層切替え部

Claims (10)

  1. 組合せ回路専用セルおよび順序回路専用セルが一定の割合で配置され顧客仕様に基づきカスタマイズ配線層の配線により回路接続される内部領域を階層的に均等分割して最上位から最下位までの各分割領域にセレクタを埋め込み配置しそれらの出力配線を専用の固定配線層の配線によりツリー状にそれぞれ分岐して最下位の分割領域の順序回路専用セルへ多相のクロック信号を選択的に分配するクロック分配回路を備えるマスタースライス集積回路において、
    前記セレクタの間のクロック配線が、配線層を前記固定配線層から前記カスタマイズ配線層へ切替え再び前記カスタマイズ配線層から前記固定配線層へ切替える配線層切替え部を備えたことを特徴とするマスタースライス集積回路。
  2. 前記配線層切替え部が、前記固定配線層で形成され前段のセレクタのクロック出力端に一端を接続した固定出力配線と、
    この固定出力配線の他端に一端を接続し前記固定配線層および前記カスタマイズ配線層の層間を結線接続する出力側ヴィア配線と、
    前記固定配線層で形成され後段のセレクタのクロック入力端に一端を接続した固定入力配線と、
    この固定入力配線の他端に一端を接続し前記固定配線層および前記カスタマイズ配線層の層間を結線接続する入力側ヴィア配線とを備える、請求項１記載のマスタースライス集積回路。
  3. 組合せ回路専用セルおよび順序回路専用セルが一定の割合で配置され顧客仕様に基づきカスタマイズ配線層の配線により回路接続される内部領域を階層的に均等分割して最上位から最下位までの各分割領域にバッファを埋め込み配置しそれらの出力配線を専用の固定配線層の配線によりツリー状にそれぞれ分岐して最下位の分割領域の順序回路専用セルへクロック信号を分配するクロック分配回路を備えるマスタースライス集積回路において、
    前記バッファの間のクロック配線が、配線層を前記固定配線層から前記カスタマイズ配線層へ切替え再び前記カスタマイズ配線層から前記固定配線層へ切替える配線層切替え部を備えたことを特徴とするマスタースライス集積回路。
  4. 前記配線層切替え部が、前記固定配線層で形成され前段のバッファのクロック出力端に一端を接続した固定出力配線と、
    この固定出力配線の他端に一端を接続し前記固定配線層および前記カスタマイズ配線層の層間を結線接続する出力側ヴィア配線と、
    前記固定配線層で形成され後段のバッファのクロック入力端に一端を接続した固定入力配線と、
    この固定入力配線の他端に一端を接続し前記固定配線層および前記カスタマイズ配線層の層間を結線接続する入力側ヴィア配線とを備える、請求項１記載のマスタースライス集積回路。
  5. 前記カスタマイズ配線層により形成され前記出力側ヴィア配線の他端と前記入力側ヴィア配線の他端とを接続する配線を備えた、請求項２または４記載のマスタースライス集積回路。
  6. 前記カスタマイズ配線層により形成され前記入力側ヴィア配線の他端と電源または接地とを接続する配線を備えた、請求項２または４記載のマスタースライス集積回路。
  7. 前記カスタマイズ配線層の配線により回路接続した回路の出力と前記入力側ヴィア配線の他端とを接続する配線を備えた、請求項２，４，５または６記載のマスタースライス集積回路。
  8. 前記カスタマイズ配線層の配線により回路接続した回路の入力と前記出力側ヴィア配線の他端とを接続する配線を備えた、請求項２，４，５，６または７記載のマスタースライス集積回路。
  9. 前記入力側ヴィア配線に接続される負荷容量と等価のダミー負荷容量を有し前記カスタマイズ配線層により形成され前記出力側ヴィア配線の他端に接続する配線を備えた、請求項２，４，５，６，７または８記載のマスタースライス集積回路。
  10. 請求項１，２，３または４記載のマスタースライス集積回路を製造するためのマスタースライス用ウェハ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005317858A (ja) * 2004-04-30 2005-11-10 Fujitsu Ltd 半導体集積回路の設計方法及びプログラム
JP2006156929A (ja) * 2004-04-19 2006-06-15 Fujitsu Ltd 半導体集積回路及びその設計方法
JP2007299800A (ja) * 2006-04-27 2007-11-15 Nec Electronics Corp 半導体集積回路装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060080316A1 (en) * 2004-10-08 2006-04-13 Meridio Ltd Multiple indexing of an electronic document to selectively permit access to the content and metadata thereof
KR100640609B1 (ko) * 2004-12-13 2006-11-01 삼성전자주식회사 포인트 확산클럭분배 네트워크 및 클럭분배방법
US7818705B1 (en) 2005-04-08 2010-10-19 Altera Corporation Method and apparatus for implementing a field programmable gate array architecture with programmable clock skew
US7404169B2 (en) 2005-05-31 2008-07-22 Altera Corporation Clock signal networks for structured ASIC devices
JP4786287B2 (ja) * 2005-10-11 2011-10-05 ルネサスエレクトロニクス株式会社 半導体集積回路の配線構造及び半導体集積回路の配線方法
US20080256380A1 (en) * 2007-04-16 2008-10-16 Masanori Tsutsumi Semiconductor integrated circuit and layout method for the same
US9021411B2 (en) * 2013-05-23 2015-04-28 International Business Machines Corporation Characterizing TSV structures in a semiconductor chip stack
US9503057B1 (en) * 2013-12-20 2016-11-22 Altera Corporation Clock grid for integrated circuit
CN103793483B (zh) * 2014-01-16 2017-02-15 清华大学 基于时钟节点结群的时钟树生成方法和系统
US9787311B1 (en) * 2016-09-28 2017-10-10 Altera Corporation Methods and devices for reducing clock skew in bidirectional clock trees

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5774371A (en) * 1994-08-03 1998-06-30 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit and layout designing method for the same
JP3486725B2 (ja) * 1995-11-28 2004-01-13 株式会社ルネサステクノロジ 可変論理集積回路
US5896055A (en) * 1995-11-30 1999-04-20 Matsushita Electronic Industrial Co., Ltd. Clock distribution circuit with clock branch circuits connected to outgoing and return lines and outputting synchronized clock signals by summing time integrals of clock signals on the outgoing and return lines
JP3461443B2 (ja) * 1998-04-07 2003-10-27 松下電器産業株式会社 半導体装置、半導体装置の設計方法、記録媒体および半導体装置の設計支援装置
JP2000058545A (ja) * 1998-08-03 2000-02-25 Sony Corp 半導体装置およびクロック信号分配方法
JP3672889B2 (ja) 2001-08-29 2005-07-20 Ｎｅｃエレクトロニクス株式会社 半導体集積回路とそのレイアウト方法
JP4931308B2 (ja) * 2001-09-28 2012-05-16 ルネサスエレクトロニクス株式会社 半導体集積回路装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156929A (ja) * 2004-04-19 2006-06-15 Fujitsu Ltd 半導体集積回路及びその設計方法
JP2005317858A (ja) * 2004-04-30 2005-11-10 Fujitsu Ltd 半導体集積回路の設計方法及びプログラム
JP2007299800A (ja) * 2006-04-27 2007-11-15 Nec Electronics Corp 半導体集積回路装置

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