CN103823778B - 异构高速串行接口系统架构 - Google Patents

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Abstract

本发明的一个实施例涉及一种具有多个四通道串行接口模块的集成电路。多个四通道串行接口模块中的每个四通道串行接口模块包括：第一物理媒介附属（PMA）通道电路、与第一PMA通道电路相邻的第二PMA通道电路、与第二PMA通道电路相邻的第三PMA通道电路、与第三PMA通道电路相邻的第四PMA通道电路、以及可编程地耦合至第一PMA通道电路、第二PMA通道电路、第三PMA通道电路和第四PMA通道电路中的每个PMA通道电路的至少一个锁相环（PLL）电路。也公开了其它实施例和特征。

Description

异构高速串行接口系统架构
技术领域
本发明总体涉及一种串行接口。
背景技术
高速串行数字通信的重要性在不断提高。用于这种通信的不同工业标准的数目也在增大。可编程逻辑器件（“PLD”）技术允许对一个共用硬件设计（在集成电路中体现）编程以满足许多不同应用的需要。可以以低成本大量制造具有给定硬件设计的PLD。每个用户随后对这种PLD编程以满足用户的特定需要。用户无须进行定制集成电路设计，该定制集成电路设计具有伴随的高成本、延迟、以及如果随后需要修改时修正困难的问题。
为了促进在涉及高速串行数字通信的应用中使用PLD，将需要为PLD提供高速串行接口（“HSSI”）电路装置。然而，存在大量高速串行通信标准，或者PLD的用户可能希望采用的稍微相关的但是或许非标准的协议。在PLD上包括大量不同HSSI电路将是浪费的和不经济的，并且如果待支持的标准或协议的数目变得非常大时这是非常困难或者甚至无法实现的。另一方面，在若干不同版本（每个具有不同HSSI电路装置以满足不同HSSI标准或协议）中制造相同的基本PLD电路装置也是不经济的，这是因为这与另外与大量制造一个共用PLD电路设计相关联的“规模经济”效益相反。
发明内容
一个实施例涉及一种集成电路，该集成电路具有多个四通道串行接口模块。多个四通道串行接口模块中的每个四通道串行接口模块包括在集成电路的物理布局中以线性布置相互邻近地布置的四个物理媒介附属（physical medium attachment,PMA）通道电路。模块进一步包括可编程地耦合至四个PMA通道电路中的每个PMA通道电路的至少一个锁相环（PLL）电路。
另一实施例涉及一种四通道串行接口电路模块。模块包括在集成电路的物理布局中以线性布置相互邻近地布置的四个PMA通道电路。模块进一步包括至少一个PLL电路。四个PMA通道电路中的至少一个PMA通道电路可编程为数据通道配置与时钟乘法器单元配置之一。
另一实施例涉及一种对集成电路编程的方法。对多个四通道串行接口模块编程以实施多个不同串行接口协议，多个四通道串行接口模块中的每个四通道串行接口模块具有四个PMA通道电路、可编程地耦合至四个PMA通道电路的四个PCS电路，以及可编程地耦合至四个PMA通道电路的至少一个锁相环（PLL）电路。
也公开了其它实施例和特征。
附图说明
图1是描绘根据本发明实施例的在集成电路上的四通道高速串行接口模块的示意图。
图2是描绘根据本发明备选实施例的在集成电路上的四通道高速串行接口模块的示意图。
图3是描绘根据本发明实施例的包括多个四通道高速串行接口模块的集成电路的示意图。
图4是描绘根据本发明备选实施例的包括多个四通道高速串行接口模块的集成电路的示意图。
图5描绘根据本发明实施例的可拆分（fracture-able）锁相环（PLL）电路。
图6示出根据本发明实施例的用于分配PLL电路的输出的示例时钟网络。
图7示出根据本发明实施例的用于分配时钟乘法器单元的输出的示例时钟网络。
图8是可以被配置为实施本发明实施例的示例性现场可编程门阵列（FPGA）的简化局部框图。
图9示出可以采用本文公开的设备和方法的示例性数字系统的框图。
具体实施方式
本申请除其它发明构思之外还公开一种有利的异构HSSI系统架构。系统架构是异构的，其中其可以被编程为与各种不同HSSI标准和协议一起使用。如此，系统架构可以有利地应用于可编程集成电路。可编程集成电路包括现场可编程门阵列和其它PLD，并且也可以包括可编程专用集成电路、可编程微控制器、可编程数字信号处理器、以及其它可编程集成电路。
系统架构包括四通道（四组块）高速串行接口（HSSI）模块。本申请人已确定的是，如本文公开的在四通道模块中布置HSSI电路装置提供优越的HSSSI资源比率以及提高的面积效率。这改进了引线线路和计算应用的拟合，而降低了裸片成本。
图1是描绘根据本发明实施例的集成电路上四通道高速串行接口模块100的示意图。如所示，四通道模块100包括四个PMA通道电路（111、112、113和114）的阵列，以及四个物理编码子层（PCS）通道电路（121、122、123和124）的对应阵列。
四个PMA通道电路在集成电路的物理布局中相互相邻。类似的，四个PCS通道电路在集成电路的物理布局中也相互相邻。每个PCS通道电路（121、122、123和124）可以通信地连接至对应的PMA通道电路（分别是111、112、113和114）。
每个PMA/PCS通道可以处理用于数据流的信号。PCS电路装置总体提供实施数据通信协议的数字逻辑功能，而PMA电路装置总体提供用于数据通信的混合（模拟/数字）信号功能。例如，对于特定协议，除其它功能之外，PCS电路装置还可以被配置为针对将要发送至PMA电路装置的数据执行8位（八位字节）至10位编码，以及针对从PMA电路装置接收的数据执行10位至8位的解码。除其它功能之外，PMA电路装置还可以被配置为对将要传输的数据执行串行化（从并行转换为串行），以及对接收到的数据执行反串行化（从串行转换至并行）。
根据本发明的实施例，每个PMA通道电路（111、112、113和114）可编程为数据通道（Data）配置或者时钟乘法器单元（clock-multiplier-unit,CMU）配置。在图1所示特定实施例中，第一PMA通道电路111和第四PMA通道电路114各自为具有一个通道（×1）的到达范围或者跨度的CMU，以及第二PMA通道电路112和第三PMA通道电路113各自为具有N个通道（×N）的到达范围或者跨度的CMU。通常，N可以是2或更大。在一个实施例中，N可以配置为4的倍数（直至预定的最大值）。在另一实施例中，N也可以配置为6。一个通道的到达范围或者跨度意味着源自CMU的时钟信号可以驱动从该CMU离开一个通道（也即与其相邻）的通道。N个通道的到达范围或者跨度意味着源自CMU的时钟信号可以驱动在通道的线性阵列中从该CMU离开N个通道的通道。
四通道模块100可以进一步包括两个PLL电路：低抖动PLL（LCPLL）电路130和作为可拆分PLL电路中两个PLL之一的PLL电路（F-PLL）140。可以使用LC振荡器（其包括电感器L和电容器C）来实施LCPLL电路130。以下参照图5描述可拆分PLL电路500的示例。
PMA通道电路（111、112、113和114）的阵列可以在集成电路的物理布局中被布置在LCPLL电路130与F-PLL电路140之间。F-PLL电路140可以在集成电路的物理布局中被布置在PMA通道电路（111、112、113和114）的阵列与PCS通道电路（121、122、123和124）的阵列之间。
图2是描绘根据本发明备选实施例的在集成电路上的四通道高速串行接口模块200的示意图。在该实施例中，四通道模块200包括低抖动PLL（F-LCPLL）电路230，其是可拆分低抖动PLL电路中两个PLL之一。以下参照图5描述可拆分PLL电路500的示例。在该情形下，可拆分PLL电路500中的两个PLL的每个是低抖动PLL。低抖动PLL可以是基于LC振荡器的。如所示，在该实施例中，PMA通道电路（111、112、113和114）的阵列可以在集成电路的物理布局中被布置在F-LCPLL电路230与PCS通道电路（121、122、123和124）的阵列之间。
图3是描绘根据本发明实施例的包括多个四通道高速串行接口模块100的集成电路300的示意图。如所示，集成电路（IC）300可以包括IC核心310和在IC核心310的侧部处的多个四通道模块100。虽然四通道模块100在所示实施例中示出为在IC核心310的一个侧部处，但是四通道模块100在其它实施例中可以分布在IC核心310的两个或者更多侧部处，诸如例如在两个相对侧部处。每个四通道模块100可以包括参照图1如上所述的四个PMA通道电路（111、112、113和114）、四个PCS通道电路（121、122、123和124）、LCPLL130、和F-PLL140。
图4是描绘根据本发明备选实施例的包括多个四通道高速串行接口模块200的集成电路400的示意图。如所示，IC400可以包括IC核心310以及在IC核心310的侧部处的多个四通道模块200。虽然在所示实施例中四通道模块200示出为在IC核心310的一个侧部处，但是四通道模块200在其它实施例中可以分布在IC核心310的两个或更多侧部处，诸如例如在两个相对侧部处。每个四通道模块200可以包括参照图2如上所述的四个PMA通道电路（111、112、113和114）、四个PCS通道电路（121、122、123和124）以及F-LCPLL230。
在一个特定实施例中，图3或图4中的IC（300或400）可以是现场可编程门阵列（FPGA）或者其它可编程逻辑器件（PLD）。在该实施例中，IC核心310可以包括FPGA或者其它PLD的核心构造。
图5描绘根据本发明实施例的示例可拆分PLL电路500。如所示，可拆分PLL500包括两个PLL以及各种其它电路模块。
可拆分PLL500可以被配置作为单个PLL。当被配置作为单个PLL时，时钟输出可以动态地在PLL0与PLL1的VCO之间切换，或者两个PLL可以内部级联。备选地，可拆分PLL500可以被配置作为两个单独PLL用于单独使用。
可拆分PLL500内的两个PLL标记为PLL0和PLL1。为了简化说明的目的，仅在PLL0中示出电路细节，而PLL1可以类似地实现。每个PLL内的电路例如可以包括预标定分频计数器（÷n）、PLL核心（PLL_CORE）、以及各种其它电路（诸如例如控制电路装置、可测性设计电路装置、补偿电路装置、动态相位偏移电路装置、以及其它电路装置）。用于PLL0和PLL1中的每个的预标定分频计数器被布置为接收输入参考时钟（RefClk）并且输出向PLL核心馈送的低频参考时钟（Fref）。
PLL核心内的电路例如可以包括相位频率检测器（PFD）、电荷泵（CP）、回路滤波器（LF）、电压控制振荡器（VCO）、一个或多个分频器以及其它电路，诸如锁定检测电路。PFD向CP输出“上升”和“下降”信号。如果CP接收上升信号，则将电流驱动到LF中。如果CP接收下降信号，则从LF吸取（drawn）电流。LF有效地将这些信号转换为用于对VCO进行偏置的控制电压。VCO基于控制电压以更高或者更低频率振荡。这影响了反馈到相位频率检测器中的反馈时钟（FFB）的相位和频率。反馈分频计数器（÷m）可以插入到反馈回路中以增大VCO频率使其在参考时钟（Fref）的频率以上。每个PLL核心可以包括电路装置以使其可以被配置作为整数型PLL或者分数型PLL。例如，为了实施分数型PLL，电路可以被配置为在锁定状态期间动态地改变反馈分频计数器的值m。可以使用PLL核心的备选实施方式。
各种其它电路模块可以包括动态局部可重构输入/输出（DPRIO）电路装置以及各种输出接口模块。DPRIO电路装置可以包括被布置为控制PLL0中可重构位的第一DPRIO电路模块502－0，以及被布置为控制PLL1中可重构位的第二DPRIO电路模块502－1。输出接口模块530可以包括例如后标定分频计数器、低压差分信号电路装置、存储器接口系统电路装置、PLL外部时钟输出电路装置、以及其它输出接口模块。
图6示出根据本发明实施例的用于分配PLL电路输出的示例性时钟网络，以及图7示出根据本发明实施例的用于分配时钟乘法器单元的输出的示例时钟网络。虽然图6和图7描绘互连PLL与PMA通道电路的示例时钟网络，但是也可以使用各种其它时钟网络。
图6和图7中示出用于两个相邻四通道HSSI模块（100－0和100－1）的PLL和PMA电路装置。顶部模块100－0包括可拆分PLL的第一PLL（F-PLL的PLL0）140－0，以及底部模块100－1包括可拆分PLL的第二PLL（F-PLL的PLL1）140－1。
图6中所示示例性时钟网络包括用于顶部模块100－0的第一组时钟线602－0，以及用于底部模块100－1的第二组时钟线602－1。时钟线602－0可以从顶部模块100－0的LCPLL130－0和PLL0140－0接收输出，而时钟线602－1可以从底部模块100－1的LCPLL130－1和PLL1140－1接收输出。如进一步所描绘的那样，顶部模块100－0中的每个PMA通道电路（111－0、112－0、113－0和114－0）中的时钟生成模块（CGB）可以被配置为从时钟线602－0的选定线接收时钟信号，兵器底部模块100－1中的每个PMA通道电路（111－1、112－1、113－1和114－4）中的CGB可以被配置为从时钟线602－1的选定线接收时钟信号。
图7中所示示例性时钟网络包括用于顶部模块100－0的第一组时钟线702－0，以及用于底部模块100－1的第二组时钟线702－1。时钟线702－0可以从顶部模块100－0中的每个PMA通道电路（111－0、112－0、113－0和114－0）中的时钟乘法器单元（CMU）接收时钟信号输出，而时钟线702－1可以从底部模块100－1中的每个PMA通道电路（111－1、112－1、113－1和114－1）中的CMU接收时钟信号输出。顶部模块100－0中的LCPLL130－0和PLL0140－0中的每个可以被配置为从时钟线702－0的选定线接收时钟信号，并且底部模块100－1中的LCPLL130－1和PLL1140－1中的每个可以被配置为从时钟线702－1的选定线接收时钟信号。
图8是可以被配置为实施本发明实施例的示例性现场可编程门阵列（FPGA）的简化局部框图。应当理解的是，本发明的实施例可以用于许多类型集成电路中，诸如现场可编程门阵列（FPGA）、可编程逻辑器件（PLD）、复杂可编程逻辑器件（CPLD）、可编程逻辑阵列（PLA）、数字信号处理器（DSP）和专用集成电路（ASIC）。
FPGA10在其“核心”内包括可编程逻辑阵列模块（LAB）12的二维阵列，该二维阵列通过改变长度和速度的列和行互连导体的网络进行互连。LAB12包括多个（例如十个）逻辑元件（或LE）。LE是提供用于用户定义逻辑功能的有效实施方式的可编程逻辑模块。FPGA具有可以被配置为实施各种组合和时序功能的大量逻辑元件。逻辑元件可以访问可编程互连结构。可以对可编程互连结构进行编程以按照几乎任何所需配置来来互连逻辑元件。
FPGA10也可以包括分布式存储器结构，该分布式存储器结构包括遍及阵列提供的变化的尺寸的随机存取存储器（RAM）模块。RAM模块例如包括模块14、模块16和模块18。这些存储器模块也可以包括移位寄存器和FIFO缓冲器。
FPGA10可以进一步包括数字信号处理（DSP）模块20，其可以例如实施为具有加法或者减法特征的乘法器。在该示例中位于芯片外围周围的输入/输出元件（IOE）22支持了大量单端和差分输入/输出标准。每个IOE22耦合至FPGA10的外部端子（也即引脚）。
上述PMA/PCS通道820的阵列可以如所示的那样布置，例如使每个PCS通道电路耦合至若干LAB。
应当理解的是，仅为了示意性目的在此描述FPGA10，而可以以许多不同类型的PLA、FPGA和ASIC来实施本发明。
图9示出可以采用本文公开的设备和方法的示例性数字系统50的结构图。系统50可以是编程的数字计算机系统、数字信号处理系统、专用数字交换网络、或者其它处理系统。此外，这些系统可以设计用于大范围应用，诸如远程通信系统、汽车系统、控制系统、消费者电子产品、个人计算机、互联网通信和网络、以及其它。此外，可以在单个板上、在多个板上，或者在多个封壳内提供系统50。
系统50包括由一个或多个总线互连起来的处理单元52、存储器单元54以及输入/输出（I/O）单元56。根据该示例性实施例，FPGA58被嵌入在处理单元52中。FPGA58在系统50内可以适用于许多不同目的。例如FPGA58可以是处理单元52的支持其内部和外部操作的逻辑构建模块。对FPGA58进行编程以实施在系统操作中进行其特定角色所必需的逻辑功能。FPGA58可以通过连接60特别地耦合至存储器54，并且通过连接62耦合至I/O单元56。
处理单元52可以导引数据至合适的系统部件以用于处理或者存储、执行在存储器54中存储的程序、经由I/O单元56接收和传输数据，或者其它类似功能。处理单元52可以是中央处理单元（CPU）、微处理器、浮点协处理器、图形协处理器、硬件控制器、微控制器、被编程以用作控制器的现场可编程门阵列、网络控制器、或任何类型的处理器或控制器。此外，在许多实施例中，通常无需CPU。
例如，取代CPU，一个或多个FPGA58可以控制系统的逻辑操作。如另一示例，FPGA58用作可重构处理器，可以按照需要重新编程可重构处理器以处理特定计算任务。备选地，FPGA58自身可以包括嵌入式微处理器。存储器单元54可以是随机存取存储器（RAM）、只读存储器（ROM）、固定或者柔性磁盘媒介、闪存、磁带、或任何其它存储装置、或这些存储装置的任何组合。
本发明的实施例包括至少以下：
实施例1.一种集成电路，包括：
多个四通道串行接口模块，
其中，多个四通道串行接口模块中的每个四通道串行接口模块包括
第一物理媒介附属（PMA）通道电路，
第二PMA通道电路，与第一PMA通道电路相邻，
第三PMA通道电路，与第二PMA通道电路相邻，
第四PMA通道电路，与第三PMA通道电路相邻，以及
至少一个锁相环（PLL）电路，其可编程地耦合至第一PMA通道电路、第二PMA通道电路、第三PMA通道电路和第四PMA通道电路中的每个PMA通道电路，
其中，第一PMA通道电路、第二PMA通道电路、第三PMA通道电路和第四PMA通道电路中的至少一个PMA通道电路可编程为由数据通道配置与时钟乘法器单元配置构成配置集合中的一个配置。
实施例2.根据实施例1的集成电路，其中，多个四通道串行接口模块中的每个四通道串行接口模块进一步包括：
第一物理编码子层（PCS）通道电路，可编程地耦合以与第一PMA通道电路通信；
第二PCS通道电路，在集成电路的物理布局中与第一PCS通道电路相邻，并且可编程地耦合以与第二PMA通道电路通信；
第三PCS通道电路，在集成电路的物理布局中与第二PCS通道电路相邻，并且可编程地耦合以与第三PMA通道电路通信；以及
第四PCS通道电路，在集成电路的物理布局中与第三PCS通道电路相邻，并且可编程地耦合以与第四PMA通道电路通信。
实施例3.根据实施例1或2的集成电路，其中，所述至少一个PLL电路包括第一PLL电路和第二PLL电路。
实施例4.根据实施例3的集成电路，其中，至少一个四通道串行接口模块的PMA通道电路在集成电路的物理布局中布置在第一PLL电路和第二PLL电路之间。
实施例5.根据实施例4的集成电路，其中，第二PLL电路在集成电路的物理布局中在PMA通道电路与PCS通道电路之间布置在多个四通道串行接口模块中的每个四通道串行接口模块中。
实施例6.根据实施例4的集成电路，其中，第二PLL电路包括可拆分PLL电路。
实施例7.根据实施例5的集成电路，其中，第一PLL电路包括低抖动PLL电路。
实施例8.根据实施例1的集成电路，其中，所述至少一个PLL电路包括基于LC振荡器的可拆分PLL电路，并且其中PMA通道电路在集成电路的物理布局中在基于LC振荡器的可拆分PLL电路与PCS通道电路之间布置在多个四通道串行接口模块中的每个四通道串行接口模块中。
实施例9.根据实施例1至8中任一项的集成电路，其中，第一PMA通道电路、第二PMA通道电路、第三PMA通道电路和第四PMA通道电路中的每个PMA通道电路可编程为数据通道配置与时钟乘法器单元配置之一。
实施例10.根据实施例9的集成电路，其中，第二通道电路和第三通道电路中的每个通道电路当处于时钟乘法器单元配置时具有N个通道的到达范围，其中N至少为2。
实施例11.根据实施例10的集成电路，其中，N为4的倍数。
实施例12.根据实施例10的集成电路，其中，N是6。
实施例13.根据实施例9的集成电路，其中，第一PMA通道电路和第四PMA通道电路中的每个PMA通道电路当处于时钟乘法器单元配置时具有一个通道的到达范围。
实施例14.一种四通道串行接口电路模块，包括：
第一物理媒介附属（PMA）通道电路，
第二PMA通道电路，与第一PMA通道电路相邻，
第三PMA通道电路，与第二PMA通道电路相邻，
第四PMA通道电路，与第三PMA通道电路相邻，以及
至少一个锁相环（PLL）电路，
其中，第一PMA通道电路、第二PMA通道电路、第三PMA通道电路和第四PMA通道电路中的至少一个PMA通道电路可编程为由数据通道配置与时钟乘法器单元配置构成的配置集合中的一个配置。
实施例15.根据实施例14的四通道串行接口电路模块，进一步包括：
第一物理编码子层（PCS）通道电路，可编程地耦合以与第一PMA通道电路通信；
第二PCS通道电路，在集成电路的物理布局中与第一PCS通道电路相邻，并且可编程地耦合以与第二PMA通道电路通信；
第三PCS通道电路，在集成电路的物理布局中与第二PCS通道电路相邻，并且可编程地耦合以与第三PMA通道电路通信；以及
第四PCS通道电路，在集成电路的物理布局中与第三PCS通道电路相邻，并且可编程地耦合以与第四PMA通道电路通信。
实施例16.根据实施例14或15中任一项的四通道串行接口电路模块，其中，所述至少一个PLL电路包括第一PLL电路和第二PLL电路，并且其中PMA通道电路在集成电路的物理布局中布置在第一PLL电路与第二PLL电路之间。
实施例17.根据实施例16的四通道串行接口电路模块，其中，第二PLL电路布置在PMA通道电路与PCS通道电路之间。
实施例18.根据实施例16的四通道串行接口电路模块，其中，第二PLL电路包括可拆分PLL电路。
实施例19.根据实施例14的四通道串行接口电路模块，其中，所述至少一个PLL电路包括基于LC振荡器的可拆分PLL电路，并且其中PMA通道电路在集成电路的物理布局中布置在基于LC振荡器的可拆分PLL电路与PCS通道电路之间。
实施例20.根据实施例14至19中任一项的四通道串行接口电路模块，其中，第一PMA通道电路、第二PMA通道电路、第三PMA通道电路和第四PMA通道电路中的每个PMA通道电路可编程为由数据通道配置与时钟乘法器单元配置构成的配置集合中的一个配置。
实施例21.根据实施例20的四通道串行接口电路模块，其中，第二PMA通道电路和第三PMA通道电路中的每个PMA通道电路当处于时钟乘法器单元配置时具有N个通道的到达范围，其中N至少为2。
实施例22.根据实施例21的四通道串行接口电路模块，其中，N为4的倍数。
实施例23.根据实施例21的四通道串行接口电路模块，其中，N为6。
实施例24.根据实施例20的四通道串行接口电路模块，其中，第一PMA通道电路和第四PMA通道电路中的每个PMA通道电路当处于时钟乘法器单元配置时具有一个通道的到达范围。
实施例25.一种配置集成电路的方法，该方法包括配置多个四通道串行接口模块以实施多个不同的串行接口协议，其中多个四通道串行接口模块中的每个四通道串行接口模块具有四个物理媒介附属（PMA）通道电路、可编程地耦合至四个PMA通道电路的四个物理编码子层（PCS）电路、以及可编程地耦合至四个PMA通道电路的至少一个锁相环（PLL）电路。
实施例26.根据实施例25的方法，进一步包括：
将至少一个PMA通道电路配置为数据通道配置；以及
将至少一个PMA通道电路配置为时钟乘法器单元配置。
在以上说明书中，给出了大量具体细节以提供对于本发明实施例的完全了解。然而，本发明所示实施例的以上描述并非意在穷举或者将本发明限定于所公开的具体形式。本领域技术人员将认识到的是，可以不采用一个或多个特定细节、或采用其它方法、部件等实施本发明。
在其它情形下，为了避免模糊本发明的方面，并未示出或者详细描述已知的结构或者操作。然而在此描述了本发明的特定实施例以及示例仅为了示意性目的，如本领域技术人员将认识到的，在本发明范围内可能有各种等价修改方式。可以根据上述说明对本发明做出这些修改。

Claims (15)

1.一种集成电路，包括：
多个四通道串行接口模块，
其中，所述多个四通道串行接口模块中的每个四通道串行接口模块包括
第一物理媒介附属(PMA)通道电路，
第二PMA通道电路，与所述第一PMA通道电路相邻，
第三PMA通道电路，与所述第二PMA通道电路相邻，
第四PMA通道电路，与所述第三PMA通道电路相邻，以及
至少一个锁相环(PLL)电路，其可编程地耦合至所述第一PMA通道电路、所述第二PMA通道电路、所述第三PMA通道电路和所述第四PMA通道电路中的每个PMA通道电路，
其中，所述第一PMA通道电路、所述第二PMA通道电路、所述第三PMA通道电路和所述第四PMA通道电路中的至少一个PMA通道电路可编程为由数据通道配置与时钟乘法器单元配置构成的配置集合中的一个配置。
2.根据权利要求1所述的集成电路，其中，所述多个四通道串行接口模块中的每个四通道串行接口模块进一步包括：
第一物理编码子层(PCS)通道电路，可编程地耦合以与所述第一PMA通道电路通信；
第二PCS通道电路，在所述集成电路的物理布局中与所述第一PCS通道电路相邻，并且可编程地耦合以与所述第二PMA通道电路通信；
第三PCS通道电路，在所述集成电路的物理布局中与所述第二PCS通道电路相邻，并且可编程地耦合以与所述第三PMA通道电路通信；以及
第四PCS通道电路，在所述集成电路的物理布局中与所述第三PCS通道电路相邻，并且可编程地耦合以与所述第四PMA通道电路通信。
3.根据权利要求1或2所述的集成电路，其中，所述至少一个PLL电路包括第一PLL电路和第二PLL电路。
4.根据权利要求3所述的集成电路，其中，至少一个四通道串行接口模块的所述PMA通道电路在所述集成电路的物理布局中布置在所述第一PLL电路和所述第二PLL电路之间。
5.根据权利要求2所述的集成电路，其中，所述至少一个PLL电路包括第一PLL电路和第二PLL电路，至少一个四通道串行接口模块的所述PMA通道电路在所述集成电路的物理布局中布置在所述第一PLL电路和所述第二PLL电路之间，以及所述第二PLL电路在所述集成电路的物理布局中在所述PMA通道电路与所述PCS通道电路之间布置在所述多个四通道串行接口模块中的每个四通道串行接口模块中。
6.根据权利要求4所述的集成电路，其中，所述第二PLL电路包括可拆分PLL电路。
7.根据权利要求5所述的集成电路，其中，所述第一PLL电路包括低抖动PLL电路。
8.根据权利要求1所述的集成电路，其中，所述至少一个PLL电路包括基于LC振荡器的可拆分PLL电路，并且其中所述PMA通道电路在所述集成电路的物理布局中在所述基于LC振荡器的可拆分PLL电路与所述PCS通道电路之间布置在所述多个四通道串行接口模块中的每个四通道串行接口模块中。
9.根据权利要求1至2和4至8中任一项所述的集成电路，其中，所述第一PMA通道电路、所述第二PMA通道电路、所述第三PMA通道电路和所述第四PMA通道电路中的每个PMA通道电路可编程为所述数据通道配置与所述时钟乘法器单元配置之一。
10.根据权利要求9所述的集成电路，其中，所述第二PMA通道电路和所述第三PMA通道电路中的每个通道电路当处于所述时钟乘法器单元配置时具有N个通道的到达范围，其中N至少为2。
11.根据权利要求10所述的集成电路，其中，N为4的倍数。
12.根据权利要求10所述的集成电路，其中，N是6。
13.根据权利要求9所述的集成电路，其中，所述第一PMA通道电路和所述第四PMA通道电路中的每个PMA通道电路当处于所述时钟乘法器单元配置时具有一个通道的到达范围。
14.一种四通道串行接口电路模块，包括：
第一物理媒介附属(PMA)通道电路，
第二PMA通道电路，与所述第一PMA通道电路相邻，
第三PMA通道电路，与所述第二PMA通道电路相邻，
第四PMA通道电路，与所述第三PMA通道电路相邻，以及
至少一个锁相环(PLL)电路，其可编程地耦合至所述第一PMA通道电路、所述第二PMA通道电路、所述第三PMA通道电路和所述第四PMA通道电路中的每个PMA通道电路，
其中，所述第一PMA通道电路、所述第二PMA通道电路、所述第三PMA通道电路和所述第四PMA通道电路中的至少一个PMA通道电路可编程为由数据通道配置与时钟乘法器单元配置构成的配置集合中的一个配置。
15.一种配置集成电路的方法，所述方法包括配置多个四通道串行接口模块以实施多个不同串行接口协议，其中所述多个四通道串行接口模块中的每个四通道串行接口模块具有四个物理媒介附属(PMA)通道电路、可编程地耦合至所述四个PMA通道电路的四个物理编码子层(PCS)电路、以及可编程地耦合至所述四个PMA通道电路的至少一个锁相环(PLL)电路。
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