CN101056100A - 用于可编程逻辑器件的宽范围可编程能力的异构收发器体系结构 - Google Patents

用于可编程逻辑器件的宽范围可编程能力的异构收发器体系结构 Download PDF

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Abstract

可编程逻辑器件(PLD)上的高速串行数据收发器电路系统，其包括：一些能以高达第一较低最大数据率的数据率工作的信道，和其他能以高达第二较高最大数据率的数据率工作的信道。速度较低的信道是由速度较低的锁相环(PLL)电路系统提供，并且具有处理以较低数据率发射的数据所需的其他电路组件。速度较高的信道是由速度较高的PLL提供的，并且具有处理以较高数据率发射的数据所需的其他电路组件。

Description

用于可编程逻辑器件的宽范围可编程能力的异构收发器体系结构
技术领域
【0001】本发明涉及可编程逻辑器件集成电路和大体类似的电路系统，本文将它们都统称为可编程逻辑器件或PLD。更具体地，本发明涉及用于PLD上的高速串行数据收发器电路系统。
背景技术
【0002】PLD是相对通用的器件，其被设计成能够满足广泛的需求。利用高速串行数据通信在构成各种系统的器件之间进行信息交换正方兴未艾。有许多可能的用于这种高速串行通信的“协议”。这些协议中的一些可能是工业标准协议。其他的协议可能是为特定系统定制的。一个具体协议包括的内容例如有：如何格式化数据；一起使用多少个信道以提供总的通信链路；信道以什么速度(串行数据率或比特率)工作；如果采用多个信道来提供一个链路，那么信道间可存在多少时滞(差值延迟)等等。就速度而言，总是希望更快的通信。例如，现在通常采用的速度可高达6Gbps(吉比特每秒)，而预期的或正开始使用的速度可高达10-12Gbps。
【0003】设计一种能支持宽范围的可能的串行数据通信速度的PLD是一个相当大的挑战，这些可能的串行数据通信速度包括上面提到的范围的上限速度。
发明内容
【0004】根据本发明，在PLD上的串行数据接收器的电路系统可包括适于以高达第一较低最大串行比特率的数据率工作的接收器电路系统的多个信道，以及适于以高达第二较高最大串行比特率的数据率工作的接收器电路系统的至少一个另外的信道。所述电路系统进一步包括至少一个锁相环电路(PLL)，该锁相环电路适于以高达第一较低最大频率提供用于所述第一接收器信道的时钟信号。电路系统还包括至少一个另外的PLL电路，该PLL电路适于以高达第二较高最大频率提供用于所述第二接收器信道的时钟信号。如果所述第二PLL电路工作于所述第一接收器信道的工作范围内的一个频率，则所述第二PLL电路也能够被所述第一接收器信道使用。所述第二PLL电路优选具有到所述第二接收器信道的专用连接或连线。
【0005】这两种接收器信道的每一种优选包括其他的电路系统，通常需要这些电路系统处理在该种信道中将会出现的数据信号。例如，较低速度的信道可包括10比特到8比特的解码器电路系统，但没有66比特到64比特的解码器电路系统；而较高速度的信道可包括66比特到64比特的解码器电路系统，但没有10比特到8比特的解码器电路系统。
【0006】每个接收器信道还可包括关联的发射器电路系统，以致每个信道实际上可是一个收发器信道。与接收器电路系统关联的发射器电路系统(如果有的话)优选具有可与关联的接收器电路系统比较或相当的速度特性和其他性能。
【0007】根据附图和下面的详细描述，本发明的进一步特征以及它的性质和各种优点将变得更加明显。
附图说明
【0008】图1是根据本发明的电路系统的一个说明性实施例的简化示意框图。
【0009】图2是一个简化示意框图，其根据本发明更详细地示出了图1的一部分。
【0010】图3是一个简化示意框图，其根据本发明示出了怎样可选地为图1的代表性部分增加更多的电路系统。
具体实施方式
【0011】图1示出了根据本发明的说明性电路系统，其根本上是一种串行数据接收器电路系统。本领域技术人员应当理解，这个电路系统还可包括串行数据发射器电路系统，或与串行数据发射器电路系统一起使用，这样组合的接收器和发射器电路系统就构成了收发器的电路系统。在本说明书中，后面将更详细地考虑这一可能性，包括结合图3。所有图1所示的都是PLD集成电路10的一部分。
【0012】图1所示的电路系统包括PLD核心20，其通常是大多数PLD的主要部分。PLD核心20包括通用可编程逻辑、可编程互联以及PLD的其他相对通用的电路系统。图1还显示了PLD的一些物理编码子层(PCS)的电路系统40和一些物理媒介访问(PMA)层的电路系统30。所述的电路系统30和40可以只是PLD 10可包括的更多此类电路系统的一个代表性部分。
【0013】图1所示的PMA和PCS电路系统30和40可是PLD 10上的高速串行接口电路系统的一个所谓“嵌块(quad)”50的PMA和PCS电路系统。嵌块50可仅是PLD 10上这种电路系统的若干个实例中的一个。嵌块50可以被称为异构的，因为它包括高速串行接口电路系统的四个信道(和相关电路系统)，这四个信道被设计成，使得工作在高达第一较低最大比特率的串行数据比特率(例如，大约6Gbps)；和一个额外信道(和相关电路系统)，该额外信道被设计成，使得工作在高达第二较高最大比特率的串行数据比特率(例如，大约10Gbps)。这些不同信道(以及它们的构成组件和相关的电路系统)有时将涉及到使用这些示例性的近似的比特率。例如，这四个可工作在高达6Gbps的信道可被称为6G信道，而这个可工作在高达10Gbps的信道可被称为10G信道。应当理解，这些比特率的最大值只是示例而已，如果需要，第一和第二(或者较高和较低)最大值可以与这些示例值不同。还要理解，这里描述为具有“最大值”工作特性的电路系统不必是在所有情况下都工作在那个最大值，这就是这种组件被称为可工作在“高达”其最大值的原因。典型地，这种组件是可工作在相关参数的多个不同数值中的任何一个，这些数值可高达对那个参数所述的最大值。
【0014】现在更详细地考虑图1，嵌块50的PMA 30部分包括四个6G的信道60-0到60-3、一个10G的信道60-4、时钟倍增单元(CMU)的电路系统70以及额外的10G锁相环(PLL)电路系统80。
【0015】每个信道60包括一个电路系统，该电路系统用于接收串行数据信号和将该信号中的数据转换成若干个并行数据引线上的并行形式。例如，每个信道60-0到60-3都被示为分别包括6G的CDR(时钟和数据恢复)电路系统62-0到62-3。每个CDR电路62能够接收串行数据信号，从该信号中恢复出使串行数据信号同步的时钟信号，并且还从该串行数据信号中恢复出所谓的重定时数据。每个信道60-0到60-3的PMA 30部分还包括用于将重定时数据从串行形式转换为并行形式的电路系统。例如，如果使用10比特到8比特的解码方式，则每个信道60-0到60-3可将连续的由10个串行比特构成的组转换为10个并行比特，以应用于下游的电路系统。替代地，如果没有使用这种解码方式，那么每个信道60-0到60-3可将连续的由8个串行比特构成的组转换为8个并行比特，以应用于下游的电路系统。这个选择可以基于信道对信道作出。为了实现这个想法(虽然它将我们从PMA 30带到PCS 40)，每个信道60-0到60-3具有关联的PCS电路系统90-0到90-3，该PCS电路系统包括6G的10比特到8比特的解码器电路系统，如果使用10比特到8比特的解码方式，那么解码器电路系统可选地用来将并行数据的每一连续10个比特转换为8比特字节的并行数据。每个PCS信道90-0到90-3可将并行的数个字节的数据传送到PLD核心20。如图1中的标记所示，组件60-0到60-3和90-0到90-3被构造成和可操作用来支持高达约6Gbps的串行数据通信。
【0016】一般地，PMA信道60-4类似于信道60-0到60-3中的任意一个。然而，信道60-4被构造成和可操作用来支持高达约10Gbps的串行数据通信。除了在速度性能上的这个不同之处外，信道60-4可被构造成支持通信协议的其他特征，所述通信很可能将使用高达约10Gbps的串行数据率。例如，这些通信协议通常宁可使用66比特到64比特的解码方式，也不使用10比特到8比特的解码方式。因此，除了其10G的CDR电路系统62-4外，信道60-4的PMA 30部分(以及关联的下游电路系统，例如10G的PCS信道90-4)可包括这样的电路系统，其用于以适合66到64解码的方式来解串CDR电路系统60-4输出的重定时数据，然后在关联的10G PCS信道90-4中可选地执行这样的解码。
【0017】CMU 70包括两个6G的PLL电路系统72-0和72-1。PLL电路72之所以被标示为“6G”，是因为这些电路中的每一个均能产生时钟信号，这些时钟信号能够被用来支持高达约6Gbps的串行数据通信。例如，每个PLL 72可接收各自的参考时钟信号，并可利用那个信号产生可被信道60-0到60-3中一个或多个信道使用的时钟信号，从而为那些信道执行上面所述的操作。PLL电路80可在功能上类似于任一个电路72，但电路72被构造成和可操作用来产生适合于高达约6Gbps串行数据率的时钟信号，而电路80被构造成和可操作用来产生适合于高达约10Gbps串行数据率的时钟信号。电路80可接收和利用一个参考时钟信号，该信号不同于施加到PLL 72上的参考时钟信号。
【0018】电路72和80的输出时钟信号被施加到嵌块中心电路系统100。电路系统100的一个功能是将电路72和80的输出时钟信号分配给信道60-0到60-3和90-0到90-3，这些信道60/90中的每一个可以选择它要使用哪一个已分配的时钟信号。因此，这些信道60/90中的每个可以独自地操作，即，相对独立于其他的信道。这些信道60/90中的两个或多个可以选择相同的分配的时钟信号，从而以同步方式工作。由此可见，如果在一个特定应用中，10G的PLL 80正以一个足够低的频率上输出，则甚至10G的PLL 80可以成为6G信道60-0到60-3和90-0到90-3的时钟信号源。
【0019】10G的PLL 80的输出时钟信号经由连接82还被直接施加到10G信道60-4和90-4。信道60-4和90-4正是通过这一路径获得其所需的信号，以操作高达约10Gbps数据率的时钟信号。有时可将路径82称为专用的。
【0020】注意，每个信道60经由引线64将并行数据输出到关联的PCS电路系统90。此外，每个信道60通过引线66将一个或多个时钟信号输出到关联的PCS电路系统90。每个PCS信道90通过关联的6G或10G的PLD接口110将并行数据(和其他适当信号)输出到PLD核心20。这些接口可为不同的宽度和/或可以不同方式使用。例如，每个6G的PLD接口可包括16个并行数据引线，并且可以根据需要并行地输送一个或两个8比特字节。换言之，每个PCS信道90-0到90-3可以并排地输出两个连续的8比特字节以并行地传送到PLD核心20上。10G的PLD接口110-4可将高达64个的并行比特施加到PLD核心20。在6G的PLD接口处的关联的控制信号也可能与10G的PLD接口110-4处的控制信号不同。
【0021】前文已简单提到，图1示出了从PMA 30经由PCS 40到PLD核心20的数流据。这是电路系统的接收器操作。但是，图1所示的电路系统还包括允许数据以相反方向流过任一或所有信道60/90的组件。这是电路系统的发射器操作。在用作发射器的任一信道中，上面描述的信道的数据信号处理操作基本上被颠倒。例如，在一个6G的信道中，来自PLD核心20的并行数据可经过8比特到10比特的编码，接着被串行化，并作为串行数据信号发射。类似地，在10G的信道中，来自PLD核心20的并行数据可经过64比特到66比特的编码，接着被串行化，并作为串行数据信号发射。在这些发射器操作中可使用来自PLL72/80的时钟信号。因此，由于嵌块50可以既有接收器又有发射器的特性，所以其可被称为收发器电路系统。而且，为了简化术语，10比特到8比特的解码和8比特到10比特的编码有时可被统称为8B/10B编码。类似地，66比特到64比特的解码和64比特到66比特的编码有时可被统称为64/66或64/66B编码。此外，下面将结合图3进一步考虑本发明发射器方面的内容。
【0022】图2更详细地示出了如何将PLL 72和80的输出时钟信号供应给不同信道60。特别地，图2示出了各自的一个导体或总线100将每个PLL 72和80的输出信号分别传送到每个信道60-0到60-3。可编程控制的连接102允许这些信道中的每一个信道选择一个该信道将从中哪一个PLL 72/80中获得它的时钟信号。例如，所有四个信道60-0到60-3可以选择同一个源，或者不同信道可以作不同的选择。信道60-4只能从PLL 80经由专用通路82获得它的时钟信号。
【0023】图3示出了可将发射器的电路系统添加到信道60/90中任一或所有信道上。如图3所示，代表性的信道60-0/90-0包括6G的发射器64-0和6G的PCS 8B/10B编码器的电路系统94-0。信道60-4/90-4包括10G发射器的电路系统64-4和10G PCS 64/66B编码器的电路系统94-4。既包括接收器电路系统又包括发射器电路系统的信道可被称为收发器信道。如60-0/90-0的某个信道的发射器部分可以从PLD核心20中接收并行数据，并可选地使该数据在如94-0的某个组件中进行8比特到10比特的编码，然后(在如64-0的XMIT或串行器组件中)将数据转换为串行数据信号并从器件中发射出去。类似地，信道60-4/90-4的发射器部分可以从PLD20中接收并行数据，并可选地使该数据在组件94-4中进行64比特到66比特的编码，然后(在XMIT或串行器组件64-4中)将数据转换为串行数据信号并从器件中发射出去。任一信道的发射器部分优选具有与该信道的接收器部分类似或互补的速度以及其他信号处理性能。
【0024】现在，我们转而考虑图1所示类型电路系统的一些优点，以及可能改进的一些例子。虽然CMU 70被示为包括两个6G的PLL 72，但这个数目可以变化。当前，两个PLL 72是优选的，因为这是考虑到为了在灵活性和复杂性之间获得一个最优效果。注意，CMU 70中PLL72和PLL 80之间的最大数据率的划分可以不同于图1所示的说明性实施例所采用的。还要注意，每个最大数据率可以被独立地选择，并且如果需要，可以有多于两个的不同的最大数据率。例如，PLL 72和信道60-0到60-3可具有如图1所示的6G最大数据率，但组件80和64-4的最大数据率可以是12G。作为另一例子，一个PLL 72和某些信道60可具有4G的最大数据率；另一个PLL 72和其他一些信道60可具有6G的最大数据率；而PLL 80和信道60-4可以具有10G的最大数据率。
【0025】不同的PLL 72和80可以被不同地构造，这取决于希望它们支持的频率或频率范围。(参见，例如Shumarayev等人2005年12月2日提交的美国专利申请号11/292,565。)
【0026】每个信道片段(channel slice)60-0到60-3和90-0到90-3包含6G的CDR，而第五信道片段60-4和90-4能够支持更高的数据率(在图1例子中高达10G)。每个6G信道与包括可编程8B/10B支持的6GPCS 90进行通信。10G信道60-4被连接到10G的PCS 90-4，其可具有不同的要求或规范，例如64/66编码。这样，从PCS 40来看，该电路系统的每个部分可以具有一组减少的要求。支持6G通常所需的特征能够被提供在专用于6G的四个信道90-0到90-3中，而支持10G通常所需的特征则被提供在独立的信道90-4中。所有PCS信道90不需要具有全部的性能。同样的方法可扩展到PCS-PLD接口110，在该接口处要求不同数目的信号和时钟，而这取决于该接口是用于6G(110-0到110-3)还是用于10G(110-4)。
【0027】从PMA 30来看，将元件80和60-4从6G信道中分离出来意味着10G PLL和CDR的设计不会使6G信道过载。相反，6G信道的灵活性要求(即，为了支持数据率高达6G的多种不同通信协议中的任一种)不会妨碍灵敏的10G节点。
【0028】本文所示和描述的异构收发器体系结构促进了分段式产品的特性和大批量生产。虽然解决了所有的技术问题，但是可允许该设计中更高速部件以适当的步调工作，而不会妨碍引入那些不包括更高速性能的产品系列中的其他产品。例如，可将一个产品系列的具有4/5有效信道的第一批产品投放市场，从而加快问市时间。然后，可以另外花时间来完善用于该设计中更高速部件的新技术。具有10G信道的产品系列中的产品(或者，无论更高速的数据率目前为多少)将随后公布。替代性地，后期产品可以作为独立的产品(6G加上10G)进行推销，而早期投放市场的只作为6G进行销售。从产量来看，这样的划分还可允许降低成本。假设10G的产量低于6G的产量，那么不具有工作在10G信道的管芯可以仅作为6G的部件销售。
【0029】本发明还具有各种系统的好处。例如，10G信道(与6G链路相比)从优选布局以及更好的损耗特性中的获益较多。上文所述的优选实施例只要求对所有信道中约20％的信道加以特别对待。如果所有信道都被构造成具有全部性能(即，既有6G又有10G的性能)，那么也许就不可能将有助于10G操作的优先布局和损耗特性都提供给所有信道。
【0030】本发明的另一优点是对两种(或更多种)信道类型的电源滤波的考虑是不同的。为6G和10G的内部调节可以根据它们的规格加以设计。可以选择外部解耦来补充内部设计。
【0031】总之，本发明的体系结构具有异构信道，能够连续地覆盖一个宽数据率的范围。这种方法允许对每类链路的功率和区域进行独立优化。这可以显著降低风险，降低总成本以及问市时间。
【0032】应当理解，前文所述仅是对本发明原理的说明，在不脱离本发明范围和精神的情况下，本领域技术人员可以作出各种变型。例如，本文提到的具体数据率仅是说明性的，如果需要，可改用其他数据率(例如，除了6G和10G)。作为可能变型的另一个例子，较高数据率信道与较低数据率信道之比可以不同于本文所述的1比4的比率。还有一个可能变型的例子是，实现的不同最大数据率的数目可以多于两个。

Claims (18)

1.可编程逻辑器件上的串行数据接收器电路系统，包括：
接收器电路系统的多个第一信道，每个所述第一信道适于接收的串行数据信号具有高达第一较低最大比特率的串行比特上率；
接收器电路系统的一个第二信道，其适于接收的串行数据信号具有高达第二较高最大比特率的串行比特率；
时钟倍增电路系统，其包括多个第一锁相环电路，每个所述第一锁相环电路能够提供适于由任一工作于如下比特率的信道使用的时钟信号，这一比特率高达所述第一最大比特率到所述第二最大比特率，但并不明显超出所述第一最大比特率；
第二锁相环电路，所述电路能够提供适于由任一工作于如下比特率的信道使用的时钟信号，这一比特率高达所述第二最大比特率；
用于将所述第一和第二锁相环电路提供的时钟信号分配给所有所述第一信道的电路系统；和
专门将所述第二锁相环电路提供的时钟信号传送到所述第二信道的电路系统。
2.根据权利要求1所述的电路系统，其中所述第一最大比特率为约6Gbps。
3.根据权利要求1所述的电路系统，其中所述第二最大比特率为约10Gbps。
4.根据权利要求1所述的电路系统，其中每个所述第一信道包括时钟和数据恢复电路系统。
5.根据权利要求1所述的电路系统，其中每个所述第二信道包括时钟和数据恢复电路系统。
6.根据权利要求1所述的电路系统，其中每个所述第一信道包括10比特到8比特解码器电路系统。
7.根据权利要求1所述的电路系统，其中每个所述第二信道包括66比特到64比特解码器电路系统。
8.根据权利要求6所述的电路系统，其中所述第一信道都不包括66比特到64比特解码器电路系统。
9.一种可编程逻辑器件，包括：
收发器电路系统的多个信道，其包括至少一个第一信道和至少一个第二信道，所述第一信道适于操作的串行数据信号具有多个高达第一较低最大比特率的不同串行比特率中的任意之一，所述第二信道适于操作的串行数据信号具有多个高达第二较低最大比特率的不同串行比特率中的任意之一；
第一锁相环电路，其用于提供第一时钟信号，所述第一时钟信号具有的频率为高达第一最大频率的多个不同频率中的任意之一，所述第一最大频率适合用于支持所述第一信道的操作；
第二锁相环电路，其用于提供第二时钟信号，所述第二时钟信号具有的频率为高达第二最大频率的多个不同频率中的任意之一，所述第二最大频率适合用于支持所述第二信道的操作；和
电路系统，其用于允许所述第一信道选择所述第一时钟信号或所述第二时钟信号供该信道使用。
10.根据权利要求9所述的器件，进一步包括：
专用连接，其用于将所述第二时钟信号从所述第二锁相环电路施加到所述第二信道上。
11.根据权利要求10所述的器件，其中所述第一信道是多个类似第一信道中的一个，而其中用于允许的所述电路系统允许每个所述第一信道选择所述第一时钟信号或所述第二时钟信号供该信道使用。
12.根据权利要求10所述的器件，其中所述第一锁相环电路是多个类似第一锁相环电路中的一个，每个类似第一锁相环电路提供了多个第一时钟信号中各自的一个；且其中用于允许的所述电路系统允许所述第一信道选择所述第一时钟信号或所述第二时钟信号中的任一个供该信道使用。
13.根据权利要求9所述的器件，其中每个所述第一和第二信道包括时钟和数据恢复电路系统。
14.根据权利要求9所述的器件，其中每个所述第一和第二信道包括串行器电路系统。
15.根据权利要求9所述的器件，其中所述第一信道包括8B/10B解码器电路系统，但不包括64/66B解码器电路系统；而其中所述第二信道包括64/66B解码器电路系统，但不包括8B/10B解码器电路系统。
16.根据权利要求9所述的电路系统，其中所述第一最大比特率为约6Gbps，而其中所述第二最大比特率为约10Gbps。
17.一种可编程逻辑器件，包括：
接收器电路系统的多个信道，其包括至少一个第一信道和至少一个第二信道，所述第一信道适于操作的串行数据信号具有多个高达第一较低最大比特率的不同串行比特率中的任意之一，所述第二信道适于操作的串行数据信号具有多个高达第二较低最大比特率的不同串行比特率中的任意之一；
第一锁相环电路和第二锁相环电路，它们各自提供的第一时钟信号和第二时钟信号分别具有高达各自的第一最大频率和所述第二最大频率的多个不同频率中的任意之一，所述第一最大频率和所述第二最大频率分别适于支持所述第一最大比特率和所述第二最大比特率；和
电路系统，其允许所述第一信道，但不允许所述第二信道，选择所述第一时钟信号或所述第二时钟信号供该信道使用。
18.根据权利要求17所述的器件，进一步包括：
用于将所述第二时钟信号施加到所述第二信道的电路系统。
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