JP4476993B2 - プログラマブルロジックデバイスの広範なプログラマブル性のためのヘテロなトランシーバアーキテクチャ - Google Patents

Description

本発明は、プログラマブルロジックデバイス集積回路および概ね同様な回路網に関する。これら全ては、本明細書において、総称的に、プログラマブルロジックデバイスすなわちＰＬＤと称される。より特定的には、本発明は、ＰＬＤ上で使用する高速シリアルデータトランシーバ回路網に関する。

ＰＬＤは、比較的汎用デバイスであり、広範なニーズを満足できるように設計される。様々な種類のシステムを構成するこのデバイス間での情報交換のために、高速シリアルデータ通信を使用することに対する関心が、ますます高まっている。このような高速シリアル通信に対し、「プロトコル」は、多数考えられる。これらプロトコルの一部は、業界標準プロトコルであり得る。他のプロトコルは、特定のシステム向けにカスタム設計されたプロトコルであり得る。特定のプロトコルは、典型的には、このデータがフォーマットされた方法、通信リンク全体を一緒に提供するのに用いるチャネルの数、チャネルが動作する速度（シリアルデータレートまたはビットレート）、１つのリンクに対し多数のチャネルが使用されている場合におけるチャネル間のスキュー量（遅延差分）などに関連する。速度に関して言えば、より高速な通信に対する欲求は、常に存在する。例えば、現在、ルーチン的に、約６Ｇｂｐｓ（ギガビット毎秒）までの速度が使用され、１０〜１２Ｇｂｐｓまでの速度が、期待され、使用され始めている。

上述した範囲の上端の速度を含め、考えられるシリアルデータ通信速度の広い範囲をサポートできるＰＬＤを設計することは、かなり挑戦的なことである。

（発明の概要）
本発明に従うと、ＰＬＤ上のシリアルデータ受信回路網は、第一の比較的低い最大シリアルビットレートまでのデータレートで動作するように適合された受信回路網の複数のチャネル、および、第二の比較的高い最大シリアルビットレートまでのデータレートで動作するように適合された受信回路網の少なくとも１つのさらなるチャネルを含み得る。この回路網は、第一に述べた受信チャネルによって用いられる第一の比較的低い最大周波数までのクロック信号を供給するように適合された少なくとも１つの位相ロックループ（「ＰＬＬ」）回路をさらに含む。この回路網は、第二に述べた受信チャネルによって用いられる第二の比較的高い最大周波数までのクロック信号を供給するように適合された少なくとも１つのさらなるＰＬＬ回路をまたさらに含む。第二に述べたＰＬＬ回路が、第一に述べた受信チャネルの動作範囲内の周波数で動作している場合、第二に述べたＰＬＬ回路も、また第一に述べた受信チャネルによって使用され得る。第二に述べたＰＬＬ回路は、第二に述べた受信チャネルに対する専用接続を有することが好ましい。

受信チャネルの２つのタイプのそれぞれは、そのタイプのチャネル内で期待され得るデータ信号を処理するために典型的に必要とされる他の回路網を含むことが好ましい。例えば、低速チャネルは、１０ビット−８ビットデコーダ回路網を含む場合があるが、６６ビット−６４ビットデコーダ回路網を含まない場合がある。一方、高速チャネルは、６６ビット−６４ビットデコーダ回路網を含む場合があるが、１０ビット−８ビットデコーダ回路網を含まない場合がある。

各受信チャネルは、また、関連送信回路網を含み得る。これは、各チャネルが、実際には、トランシーバチャネルであり得るようにするためである。受信回路網と関連する送信回路網がある場合、その回路網は、その関連する受信回路網のスピード特性および他の能力に匹敵するスピード特性および他の能力を有することが好ましい。

本発明はさらに、以下の手段を提供する。

（項目１）
プログラマブルロジックデバイス上のシリアルデータ受信回路網であって、
受信回路網の複数の第一のチャネルであって、該第一のチャネルのそれぞれは、第一の比較的低い最大ビットレートまでのシリアルビットレートを有するシリアルデータ信号を受信するように適合した、複数の第一のチャネルと、
受信回路網の第二のチャネルであって、第二の比較的高い最大ビットレートまでのシリアルビットレートを有するシリアルデータ信号を受信するように適合した、第二のチャネルと、
複数の第一の位相ロックループ回路を含むクロック乗算回路網であって、該第一の位相ロックループ回路のそれぞれは、該第一の最大ビットレートまでのビットレートでは動作しているが該第一の最大ビットレートよりも有意に上かつ該第二の最大ビットレートまででは動作していない該チャネルのうちの任意のチャネルによって使用するのに適切なクロック信号を供給し得る、複数の第一の位相ロックループ回路と、
該第二の最大ビットレートまでのビットレートで動作している該チャネルのうちの任意のチャネルによる使用に適切なクロック信号を供給し得る第二の位相ロックループ回路と、
該第一および第二の位相ロックループ回路によって供給される該クロック信号を該第一のチャネルの全てに分配するための回路網と、
該第二の位相ロックループ回路によって供給される該クロック信号を該第二のチャネルに伝達することに専用の回路網と
を備える、回路網。

（項目２）
上記第一の最大ビットレートは、約６Ｇｂｐｓである、項目１に記載の回路網。

（項目３）
上記第二の最大ビットレートは、約１０Ｇｂｐｓである、項目１に記載の回路網。

（項目４）
上記第一のチャネルのそれぞれは、クロックデータリカバリ回路網を含む、項目１に記載の回路網。

（項目５）
上記第二のチャネルは、クロックデータリカバリ回路網を含む、項目１に記載の回路網。

（項目６）
上記第一のチャネルのそれぞれは、１０ビット−８ビットデコーダ回路網を含む、項目１に記載の回路網。

（項目７）
上記第二のチャネルは、６６ビット−６４ビットデコーダ回路網を含む、項目１に記載の回路網。

（項目８）
上記第一のチャネルは、いずれも、６６ビット−６４ビットデコーダ回路網を含まない、項目６に記載の回路網。

（項目９）
プログラマブルロジックデバイスであって、
第一の比較的低い最大ビットレートまでの複数の異なるシリアルビットレートのうちの任意のビットレートを有するシリアルデータ信号動作に適合した少なくとも１つの第一のチャネル、および、第二の比較的高い最大ビットレートまでの複数の異なるシリアルビットレートのうちの任意のビットレートを有するシリアルデータ信号動作に適合した少なくとも１つの第二のチャネルを含むトランシーバ回路網の複数のチャネルと、
該第一のチャネルの該動作をサポートするために使用するのに適切な第一の最大周波数までの複数の異なる周波数のうちの任意の周波数を有する第一のクロック信号を供給するための第一の位相ロックループ回路と、
該第二のチャネルの該動作をサポートするために使用するのに適切な第二の最大周波数までの複数の異なる周波数のうちの任意の周波数を有する第二のクロック信号を供給するための第二の位相ロックループ回路と、
該第一のチャネルが、そのチャネルによって使用するために、該第一または該第二のクロック信号のいずれかを選択できるようにする回路網と
を備える、デバイス。

（項目１０）
上記第二の位相ロックループ回路から上記第二のチャネルに、上記第二のクロック信号を付与するための専用接続をさらに備える、項目９に記載のデバイス。

（項目１１）
上記第一のチャネルは、複数の同様な第一のチャネルのうちの１つであり、
上記選択できるようにする回路網は、上記第一のチャネルのそれぞれが、そのチャネルによって使用するために、上記第一または上記第二のクロック信号のいずれかを選択できるようにする、項目１０に記載のデバイス。

（項目１２）
上記第一の位相ロックループ回路は、複数の同様な第一の位相ロックループ回路のうちの１つであり、該回路のそれぞれが、複数の第一のクロック信号のそれぞれの１つの信号を供給し、
上記選択できるようにする回路網は、上記第一のチャネルが、そのチャネルによって使用するために、上記第一のクロック信号または上記第二のクロック信号のうちの任意の１つを選択できるようにする、項目１０に記載のデバイス。

（項目１３）
上記第一および第二のチャネルのそれぞれは、クロックデータリカバリ回路網を含む、項目９に記載のデバイス。

（項目１４）
上記第一および第二のチャネルのそれぞれは、シリアライザ回路網を含む、項目９に記載のデバイス。

（項目１５）
上記第一のチャネルは、８Ｂ／１０Ｂデコーダ回路網を含むが、６４／６６Ｂデコーダ回路網を含まず、
上記第二のチャネルは、６４／６６Ｂデコーダ回路網を含むが、８Ｂ／１０Ｂデコーダ回路網を含まない、項目９に記載のデバイス。

（項目１６）
上記第一の最大ビットレートは、約６Ｇｂｐｓであり、上記第二の最大ビットレートは、約１０Ｇｂｐｓである、項目９に記載のデバイス。

（項目１７）
プログラマブルロジックデバイスであって、
第一の比較的低い最大ビットレートまでの複数の異なるシリアルビットレートのうちの任意のビットレートを有するシリアルデータ信号を受信するための少なくとも１つの第一のチャネル、および、第二の比較的高い最大ビットレートまでの複数の異なるシリアルビットレートのうちの任意のビットレートを有するシリアルデータ信号を受信するための少なくとも１つの第二のチャネルを有する、受信回路網の複数のチャネルと、
該第一および第二の最大ビットレートをサポートするためにそれぞれ適切である第一および第二の最大周波数のそれぞれまでの複数の周波数のうちの任意の周波数を有する第一および第二のクロック信号をそれぞれ供給するための第一および第二の位相ロックループ回路と、
該第一のチャネルが、そのチャネルによって使用するために、該第一または該第二のクロック信号のいずれかを選択できるようにするが、該第二のチャネルはそのようにしない回路網と
を備える、デバイス。

（項目１８）
上記第二のクロック信号を上記第二のチャネルに付与する回路網をさらに備える、項目１７に記載のデバイス。

本発明により、上述した範囲の上端の速度を含め、考えられるシリアルデータ通信速度の広い範囲をサポートできるＰＬＤが提供され得る。

本発明のさらなる特徴、その性質および様々な利点は、添付図面および以下の詳細な説明から、よりいっそう明らかになる。

図１は、本発明に従う回路網で、その主たるシリアルデータリカバリ回路網を示す。受信および送信組み合わせ回路網が、トランシーバ回路網を構成するように、この回路網は、シリアルデータ送信回路網を含み得るし、あるいは、それと一緒に使用され得ることは、当業者には理解され得る。この可能性は、図３と関連して、本明細書において、後に、より詳細に考慮される。図１に示される全ては、ＰＬＤ集積回路１０の一部をなす。

図１に示される回路網は、ＰＬＤコア２０を含み、このコアは、典型的には、ほとんどのＰＬＤの主部である。ＰＬＤコア２０は、汎用プログラマブルロジック、プログラマブル相互接続、および、ＰＬＤの他の比較的汎用である回路網を含む。また、図１には、ＰＬＤ１０の一部の物理媒体接続（「ＰＭＡ」）レイヤ回路網３０、および、一部の物理コーディングサブレイヤ（「ＰＣＳ」）回路網４０も示される。図示された回路網３０および４０は、ＰＬＤ１０に含まれ得るさらなるこのような回路網の代表的な部分のみであり得る。

図１に示されるＰＭＡ回路網３０およびＰＣＳ回路網４０は、ＰＬＤ１０上の高速シリアルインターフェース回路網のいわゆる１つの「クアッド（ｑｕａｄ）」５０のうちのＰＭＡ回路網およびＰＣＳ回路網であり得る。クアッド５０は、ＰＬＤ１０上のこのような回路網の幾つかの例のうちの１つのみであり得る。クアッド５０は、ヘテロ性であると称され得る。なぜなら、第一の比較的低い最大ビットレート（例えば、約６Ｇｂｐｓ）までのシリアルデータビットレートで動作するように設計された高速シリアルインターフェース回路網（および関連回路網）の４つのチャネル、および、第二の比較的高い最大ビットレート（例えば、約１０Ｇｂｐｓ）までのシリアルデータビットレートで動作するように設計された１つの追加チャネル（および関連回路網）を含むからである。これらの様々なチャネル（ならびにそれらの構成コンポーネントおよび関連回路網）は、これら例示的なおおよそのビットレートの使用を意味することが、ときどきある。例えば、６Ｇｂｐｓまで動作し得るその４つのチャネルは、６Ｇチャネルと称され、１０Ｇｂｐｓまで動作し得るその１つのチャネルは、１０Ｇチャネルと称され得る。これらビットレートの最大値は、ただ例として示されたものであり、必要に応じて、第一および第二の（あるいは、比較的高いまたは比較的低い）最大値は、これらの例示的な値と異なり得ることは、理解されるべきである。また、本明細書で「最大」で動作する特性を有すると記載された回路網は、全ての場合において、その最大で動作される必要がないことも理解されるべきである。このような理由で、このようなコンポーネントは、その最大「までの」動作が可能であることを意味する。典型的には、このようなコンポーネントは、そのコンポーネントのパラメータの記載された最大値までの関連パラメータの異なる複数の値のうちの任意の１つで動作可能である。

ここで、図１について、より詳細に考えると、クアッド５０のＰＭＡ３０部分は、４つの６Ｇチャネル６０−０〜６０−３、１つの１０Ｇチャネル６０−４、クロック乗算ユニット（「ＣＭＵ」）回路網７０、および、追加１０Ｇ位相ロックループ（「ＰＬＬ」）回路網８０を含む。

チャネル６０のそれぞれは、シリアルデータ信号を受信し、その信号内のデータを幾つかのパラレルデータリード線上のパラレル形式に変換するための回路網を含む。例えば、チャネル６０−０〜６０−３の各々は、６Ｇ ＣＤＲ（クロックデータリカバリ）回路網６２−０〜６２−３をそれぞれ含むように示されている。各ＣＤＲ回路６２は、シリアルデータ信号を受信すること、その信号からそのシリアルデータ信号が同期化される対象のクロック信号をリカバリすること、および、また、いわゆるリタイミングされたデータをシリアルデータ信号からリカバリすることが可能である。各チャネル６０−０〜６０−３のＰＭＡ３０部分は、また、リタイミングされたデータをシリアル形式からパラレル形式に変換するための回路網を含む。例えば、１０ビット−８ビットデコーディングが使用される場合、各チャネル６０−０〜６０−３は、１０シリアルビットの連続的グループを、下流回路網で付与するための１０パラレルビットに変換し得る。代替的に、このようなデコーディングが使用されない場合、各チャネル６０−０〜６０−３は、８シリアルビットの連続的グループを、下流回路網で付与するための８パラレルビットに変換し得る。この選択は、チャネル毎のベースでなされ得る。この考え方を完成するために（これはＰＭＡ３０から離れて、ＰＣＳ４０に移ることになるが）、各チャネル６０−０〜６０−３は、６Ｇ １０ビット−８ビットデコーダ回路網を含む関連ＰＣＳ回路網９０−０〜９０−３を有する。この６Ｇ １０ビット−８ビットデコーダ回路網は、１０ビット−８ビットデコーディングが使用される場合、パラレルデータの各連続１０ビットをパラレルデータの８ビットバイトに変換するために、オプションとして使用可能である。ＰＣＳチャネル９０−０〜９０−３のそれぞれは、データのパラレルバイトをＰＬＤコア２０に伝え得る。図１のラベル付けによって示唆されるように、コンポーネント６０−０〜６０−３および９０−０〜９０−３は、約６Ｇｂｐｓまでのシリアルデータ通信をサポートするように構築され、動作可能である。

ＰＭＡチャネル６０−４は、一般的に、チャネル６０−０〜６０−３のうちの任意の１つと同様である。しかしながら、チャネル６０−４は、約１０Ｇｂｐｓまでのシリアルデータ通信をサポートするように構築され、動作可能である。この速度能力の違いを有することに加え、チャネル６０−４は、約１０Ｇｂｐｓまでのシリアルデータレートを使用する可能性のある通信プロトコルの他の特性をサポートするように構築され得る。例えば、これらの通信プロトコル周波数は、多くの場合、１０ビット−８ビットデコーディングよりも、６６ビット−６４ビットデコーディングを使用する。したがって、その１０Ｇ ＣＤＲ回路網６２−４に加え、チャネル６０−４（および１０Ｇ ＰＣＳチャネル９０−４のような関連下流回路網）のＰＭＡ３０の部分は、６６−６４デコーディングに適切な方法で、ＣＤＲ回路網６０−４によって、リタイミングされたデータ出力をデシリアル化し、次いで、関連１０Ｇ ＰＣＳチャネル９０−４内でこのようなデコーディングをオプションとして実行するための回路網を含み得る。

ＣＭＵ７０は、２つの６Ｇ ＰＬＬ回路網７２−０および７２−１を含む。ＰＬＬ回路７２は、「６Ｇ」とラベル付けされているが、これは、これら回路のそれぞれが、約６Ｇｂｐｓまでのレートでのシリアルデータ通信をサポートするために使用され得るクロック信号を生成可能だからである。例えば、ＰＬＬ７２のそれぞれは、それぞれのリファレンスクロック信号を受信し得、その信号を用いて、チャネル６０−０〜６０−３のうちの１つ以上で使用され得るクロック信号を生成し得る。それは、これらのチャネルが、これらに対して上述された動作を実行できるようにするためである。ＰＬＬ回路８０は、機能的には、回路７２のいずれかと同様であり得るが、回路７２は、約６Ｇｂｐｓまでのシリアルデータレートに対して適切なクロック信号を生成するように構築され、動作可能であるのに対して、回路８０は、約１０Ｇｂｐｓまでのシリアルデータレートに対して適切なクロック信号を生成するように構築され、動作可能である点で異なる。回路８０は、ＰＬＬ７２に付与されたリファレンスクロック信号とは異なるリファレンスクロック信号を受信し、利用し得る。

回路７２および８０の出力クロック信号は、クアッド中央回路網１００に付与される。回路網１００の機能は、回路７２および８０の出力クロック信号をチャネル６０−０〜６０−３および９０−０〜９０−３に分配することである。これらチャネル６０／９０のそれぞれは、分配されたクロック信号のどれを今後使うのかを選択し得る。このように、これらチャネル６０／９０のそれぞれは、それら自身の、すなわち、他のチャネルと比較的独立して動作し得る。あるいは、これらチャネル６０／９０のうちの２つ以上は、同じ分配されたクロック信号を選択し得、それによって、同期するように動作し得る。このことから、特定のアプリケーションにおいて、１０Ｇ ＰＬＬ８０が、十分に低い周波数で出力している場合、１０Ｇ ＰＬＬ８０ですらも、６Ｇ チャネル６０−０〜６０−３および９０−０〜９０−３に対するクロック信号のソースとなり得る。

また、１０Ｇ ＰＬＬ８０の出力クロック信号が、接続８２を介して、直接１０Ｇチャネル６０−４および９０−４に付与される。これは、約１０Ｇｂｐｓまでのデータレートで動作するために、チャネル６０−４および９０−４が必要とするクロック信号を取得するルートである。

チャネル６０のそれぞれは、リード線６４を介して、パラレルデータを関連ＰＣＳ回路網９０に出力するということに留意されたい。また、チャネル６０のそれぞれは、リード線６６を介して、１つ以上のクロック信号を関連ＰＣＳ回路網９０に出力する。関連ＰＣＳチャネル網９０のそれぞれは、関連６Ｇまたは１０Ｇ ＰＬＤインターフェース１１０を介して、パラレルデータ（および他の適切な信号）をＰＬＤコア２０に出力する。これらのインターフェースは、異なる帯域のものであり得るか、および／または、異なる方法で使用され得る。例えば、各６Ｇ ＰＬＤインターフェースは、１６のパラレルデータリード線を含み得、必要に応じて、１つまたは２つの８ビットバイトをパラレルに伝えることが可能であり得る。換言すれば、ＰＣＳチャネル９０−０〜９０−３のそれぞれは、ＰＬＤコア２０への通路に対し、パラレルに２つの連続的な８ビットバイトを並べて置くことが可能であり得る。１０Ｇ ＰＬＤインターフェース１１０−４は、ＰＬＤコア２０に６４パラレルビットまでを付与することが可能であり得る。また、６Ｇ ＰＬＤインターフェース内の関連制御信号は、１０Ｇ ＰＬＤインターフェース１１０−４内の関連制御信号と異なり得る。

以上に簡潔に記載されたように、図１は、ＰＭＡ３０からＰＣＳ４０を介して、ＰＬＤコア２０へのデータ流れを示す。これは、回路網の受信動作である。しかし、図１に示される回路網は、また、任意または全てのチャネル６０／９０を介して逆方向にデータが流れることを可能とするコンポーネントも含み得る。これは、回路網の送信動作である。上述されたチャネルのデータ信号処理動作は、送信機として動作する任意のチャネルで、基本的には、逆向きにされる。例えば、６Ｇチャネルにおいて、ＰＬＤコア２０からのパラレルデータは、８ビット−１０ビットエンコーディングを受け得て、次いで、シリアル化され得、シリアルデータ信号として送信され得る。同様に、１０Ｇチャネルにおいて、ＰＬＤコア２０からのパラレルデータは、６４ビット−６６ビットエンコーディングを受け得て、次いで、シリアル化され得、シリアルデータ信号として送信され得る。ＰＬＬ７２／８０からのクロック信号は、これら送信動作において、使用され得る。クアッド５０は、トランシーバ回路網と称され得る。なぜなら、クアッド５０は、このように受信能力と送信能力との双方を有し得るからである。また、術語を簡便化するために、１０ビット−８ビットデコーディングおよび８ビット−１０ビットエンコーディングは、総称的に、単に８Ｂ／１０Ｂコーディングと、ときどき称され得る。同様に、６６ビット−６４ビットデコーディングおよび６４ビット−６６ビットエンコーディングは、総称的に、単に６４／６６または６４／６６Ｂコーディングと、ときどき称され得る。再び、本発明の送信機の局面は、図３と関連して、以下で、さらに考慮される。

図２は、ＰＬＬ７２および８０の出力クロック信号が、どのように、様々なチャネル６０に供給され得るかをより詳細に示す。特に、図２は、チャネル６０−０〜６０−３のそれぞれに近接するＰＬＬ７２および８０のそれぞれの出力信号を伝えるコンダクタまたはバス１００のそれぞれを示す。プログラマブルに制御可能な接続１０２は、これらチャネルのそれぞれが、どのＰＬＬ７２／８０からそのチャネルが自身のクロック信号を取得するかを選択することを可能にする。例えば、チャネル６０−０〜６０−３の４つ全ては、同じソースを選択し得るし、あるいは、様々なチャネルは、異なる選択をなし得る。チャネル６０−４は、自身のクロック信号を、専用経路８２を介して、ＰＬＬ８０からのみ取得し得る。

図３は、送信回路網が、任意または全てのチャネル６０／９０に追加され得ることを示す。図３に示すように、代表的なチャネル６０−０／９０−０は、６Ｇ送信機６４−０および６Ｇ ＰＣＳ ８Ｂ／１０Ｂエンコーダ回路網９４−０を含む。チャネル６０−４／９０−４は、１０Ｇ送信回路網６４−４および１０Ｇ ＰＣＳ ６４／６６Ｂエンコーダ回路網９４−４を含む。受信および送信回路網の双方を含むチャネルは、トランシーバチャネルと称され得る。６０−０／９０−０のようなチャネルの送信機部分は、ＰＬＤコア２０からのパラレルデータを受信し得、オプションとして、９４−０のようなコンポーネント内でデータの８ビット−１０ビットエンコーディングを受け得、次いで、（６４−０のようなＸＭＩＴまたはシリアライザコンポーネント内で）、そのデータをそのデバイス外に送信するために、シリアルデータ信号に変換し得る。同様に、チャネル６０−４／９０−４の送信機部分は、ＰＬＤコア２０からのパラレルデータを受信し得、オプションとして、コンポーネント９４−４内でデータの６４ビット−６６ビットエンコーディングを受け得、次いで、（ＸＭＩＴまたはシリアライザコンポーネント６４−４内で）、そのデータをそのデバイス外に送信するために、シリアルデータ信号に変換し得る。任意のチャネルの送信機部分は、そのチャネルの受信機部分の速度および他の信号処理能力と同様または補完的な速度および他の信号処理能力を有することが好ましい。

ここで、図１に示されるタイプの回路網の利点の幾つかを、考えられる変更の幾つかの例とともに、考慮する。ＣＭＵ７０は、２つの６Ｇ ＰＬＬ７２を含むように示されているが、その数は変動し得る。２つのＰＬＬが今日のところ、好ましいのは、融通性と複雑性との間で最適を与えると考えられているからである。ＣＭＵ７０内ＰＬＬ７２とＰＬＬ８０との間で、最大データレートの分割は、図１に示された例示的な実施形態で用いられるものと異なり得ることに留意すべきである。また、各最大データレートは、個別に選択され得ること、および、必要に応じて、３つ以上の異なる最大データレートがあり得ることに留意すべきである。例えば、ＰＬＬ７２およびチャネル６０−０〜６０−３は、図１に示すように６Ｇの最大データレートを有し得るが、コンポーネント８０および６０−４の最大データレートは、１２Ｇであり得る。別の例として、一方のＰＬＬ７２および一部のチャネル６０は、４Ｇの最大データレートを有し得、他方のＰＬＬ７２および他の一部のチャネル６０は、６Ｇの最大データレートを有し得るが、ＰＬＬ８０およびチャネル６０−４は、１０Ｇの最大データレートを有し得る。

異なるＰＬＬ７２および８０も、それらがサポートを意図される周波数および周波数範囲に依存して、異なるように構築され得る。（例えば、Ｓｈｕｍａｒａｙｅｖらによる２００５年１２月２日出願の米国特許出願第１１／２９２，５６５号参照）。

各チャネルスライス６０−０〜６０−３および９０−０〜９０−３は、６Ｇ ＣＤＲを含む。その一方、第５のチャネルスライス６０−４および９０−４は、より高いデータレート（図１の例において、１０Ｇまで）をサポート可能である。各６Ｇチャネルは、プログラマブルな８Ｂ／１０Ｂサポートを含む６Ｇ ＰＣＳ９０に通信する。１０Ｇチャネル６０−４は６４／６６コーディングのような異なる要求を有し得る１０Ｇ ＰＣＳ９０−４に接続される。このようにして、ＰＣＳ４０の観点から、その回路網の各パーツは、要求の軽減されたセットを有し得る。６Ｇをサポートするのに典型的に必要とされる特徴は、６Ｇ専用である４つのチャネル９０−０〜９０−３内に提供され得る。その一方、１０Ｇをサポートするのに典型的に必要とされる特徴は、別のチャネル９０−４内に提供され得る。全てのＰＣＳチャネル９０が、全ての能力を有する必要はない。同じアプローチは、ＰＣＳ−ＰＬＤインターフェース１１０にも拡張される。このとき、インターフェースが６Ｇ（１１０−０〜１１０−３）であるか１０Ｇ（１１０−４）であるかに依存して、異なる数の信号およびクロックが要求される。

ＰＭＡ３０の観点から、６Ｇチャネルからエレメント８０および６０−４を分離することは、１０Ｇ ＰＬＬおよびＣＤＲの設計が、６Ｇチャネルに過度の負担を掛けないことを意味する。逆に、６Ｇチャネルには融通性が要求されるので（すなわち、６Ｇまでのデータレートを有する多数の異なる通信プロトコルのうちの任意のものをサポートするため）、センシティブな１０Ｇノードは妨害されない。

本明細書に図示および記載されたヘテロなトランシーバアーキテクチャによって、段階的な製品特徴づけおよびロールアウトが容易になる。全ての技術的課題が述べられてきたが、設計の高速パーツは、これらの高速能力を含む能力を含まないファミリの他の製品導入を妨げることなく、適切なペースで進行することを可能にし得る。例えば、製品ファミリの第一のメンバーは、５つの利用可能なチャネルのうち４つを顧客にリリースされ得、こうして、市場化までの改善時間を伸ばすことができる。追加時間は、次いで、設計の高速パーツに対する新たな技術を完璧にするまで取ることができる。１０Ｇチャネル（あるいは、現時点でのより高速なデータレートであれば、何であれ）を有するファミリの製品は、後に明らかにされ得る。代替的に、先発リリース品が６Ｇのみとして販売され、後発製品が、個別の製品（６Ｇ＋１０Ｇ）として、導入され得る。このような個別化によって、歩留まりの観点から、コストも改善可能となり得る。１０Ｇは、６Ｇより歩留まりが低いと想定されるからである。それゆえ、１０Ｇで動作する必要のないダイは、６Ｇのみのパーツとして販売され得る。

本発明は、また、様々なシステムでの利点をも有し得る。例えば、１０Ｇチャネルは（６Ｇリンクと比べ）、優先的配置および良好な損失特性の面から、より多くの恩恵を受ける。上述の好ましい実施形態は、全てのチャネルの約２０％のみを細心の注意を持って取り扱う必要がある。全てのチャネルが、全ての能力（すなわち、６Ｇ能力および１０Ｇ能力の双方）でもって構築される場合、全てのチャネルに、１０Ｇ動作を容易にする優先的配置および良好な損失特性を与えることができないかもしれない。

本発明のさらなる別の利点は、電源フィルタリングの考慮が、２つ（あるいは３つ以上）のチャネルタイプの間で異なり得ることである。６Ｇおよび１０Ｇに対する内部調整は、その仕様に従って設計され得る。外部デカップリングは、内部設計を補完するように選択され得る。

総合すると、本発明のアーキテクチャは、ヘテロなチャネル提供を幅広いデータレート範囲で連続的にカバーし得る。このアプローチによって、各リンクタイプの個々のパワーおよびエリアの最適化が可能になる。この結果、著しいリスク軽減、全体コストの改善、および、市場化までの時間改善がもたらされる。

以上の記述は、本発明の原理を例示するのみであること、および、本発明の範囲と精神から逸脱することなく、当業者によって、様々な変更がなされ得ることは、理解されるべきである。例えば、本明細書で述べた特定のデータレートは、単に例示的なものであって、必要に応じて、他のデータレート（例えば、６Ｇおよび１０Ｇ以外）も使用され得る。考えられる変更の他の例として、比較的高いデータレートのチャネルと比較的低いデータレートのチャネルとの比率は、本明細書で示された１対４の比率とは異なり得る。また、さらに考えられる変更の例として、インプリメントされる異なる最大データレートの数は、３以上であり得る。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

プログラマブルロジックデバイス（「ＰＬＤ」）上の高速シリアルデータトランシーバ回路網は、第一の比較的低い最大データレートまでのデータレートで動作可能な幾つかのチャネル、および、第二の比較的高い最大データレートまでのデータレートで動作可能な他のチャネルを含む。比較的低速なチャネルは、比較的低速な位相ロックループ（「ＰＬＬ」）回路網によって供給され、比較的低いデータレートで送信されるデータを扱うのに典型的に必要とされる他の回路コンポーネントを有する。比較的高速なチャネルは、比較的高速なＰＬＬ回路網によって供給され、比較的高いデータレートで送信されるデータを扱うのに典型的に必要とされる他の回路コンポーネントを有する。

図１は、本発明に従う回路網の例示的な実施形態の単純化された模式ブロック図である。 図２は、本発明に従う図１の部分をより詳細に示す単純化された模式ブロック図である。 図３は、本発明に従う図１の代表的な部分が、回路網を増やすと、どのようにオプションとして増加し得るかを示す単純化された模式ブロック図である。

符号の説明

１０ ＰＬＤ集積回路
２０ ＰＬＤコア
３０ ＰＭＡレイヤ回路網
４０ ＰＣＳ回路網
５０ クアッド
６２ ＣＤＲ回路網
７２、８０ ＰＬＬ回路網
１００ クアッド中央回路

Claims (21)

1. プログラマブルロジックデバイス上のシリアルデータ受信回路網であって、
   受信回路網の複数の第一のチャネルであって、該第一のチャネルのそれぞれは、第一の比較的低い最大ビットレートまでのシリアルビットレートを有するシリアルデータ信号を受信するように適合しており、該複数の第一のチャネルのそれぞれは、第一のクロックデータリカバリ回路を含んでいる、複数の第一のチャネルと、
   受信回路網の第二のチャネルであって、第二の比較的高い最大ビットレートまでのシリアルビットレートを有するシリアルデータ信号を受信するように適合しており、該第二のチャネルは、該第一のクロックデータリカバリ回路とは異なっている第二のクロックデータリカバリ回路を含む、第二のチャネルと、
   複数の第一の位相ロックループ回路を含むクロック乗算回路網であって、該第一の位相ロックループ回路のそれぞれは、該第一の最大ビットレートまでのビットレートでは動作しているが該第一の最大ビットレートよりも有意に上かつ該第二の最大ビットレートまででは動作していない該チャネルのうちの任意のチャネルによって使用するのに適切なクロック信号を供給し得る、複数の第一の位相ロックループ回路と、
   該第二の最大ビットレートまでのビットレートで動作している該チャネルのうちの任意のチャネルによる使用に適切なクロック信号を供給し得る第二の位相ロックループ回路と、
   該第一および第二の位相ロックループ回路によって供給される該クロック信号を該第一のチャネルの全てに分配するための回路網であって、該第一のチャネル内の該第一のクロックデータリカバリ回路を含む、回路網と、
   該第二の位相ロックループ回路によって供給される該クロック信号を該第二のチャネルに伝達することに専用の回路網と
   を備える、回路網。
2. 前記第一の最大ビットレートは、約６Ｇｂｐｓである、請求項１に記載の回路網。
3. 前記第二の最大ビットレートは、約１０Ｇｂｐｓである、請求項１に記載の回路網。
4. 前記第一のチャネルのそれぞれは、１０ビット−８ビットデコーダ回路網を含む、請求項１に記載の回路網。
5. 前記第二のチャネルは、６６ビット−６４ビットデコーダ回路網を含む、請求項１に記載の回路網。
6. 前記第一のチャネルは、いずれも、６６ビット−６４ビットデコーダ回路網を含まない、請求項４に記載の回路網。
7. プログラマブルロジックデバイスであって、
   トランシーバ回路網の複数のチャネルであって、
   第一の比較的低い最大ビットレートまでの複数の異なるシリアルビットレートのうちの任意のビットレートを有するシリアルデータ信号動作に適合した少なくとも１つの第一のチャネルであって、該少なくとも１つの第一のチャネルは、第一のクロックデータリカバリ回路を含む、少なくとも１つの第一のチャネルと、
   第二の比較的高い最大ビットレートまでの複数の異なるシリアルビットレートのうちの任意のビットレートを有するシリアルデータ信号動作に適合した少なくとも１つの第二のチャネルと
   を含み、該少なくとも１つの第二のチャネルは、該第一のクロックデータリカバリ回路とは異なる第二のクロックデータリカバリ回路を含む、トランシーバ回路網の複数のチャネルと、
   該第一のチャネルの該動作をサポートするために使用するのに適切な第一の最大周波数までの複数の異なる周波数のうちの任意の周波数を有する第一のクロック信号を供給する
   ための第一の位相ロックループ回路と、
   該第二のチャネルの該動作をサポートするために使用するのに適切な第二の最大周波数までの複数の異なる周波数のうちの任意の周波数を有する第二のクロック信号を供給するための第二の位相ロックループ回路と、
   該第一のクロックデータリカバリ回路を含む該第一のチャネルが、そのチャネルによって使用するために、該第一または該第二のクロック信号のいずれかを選択できるようにする回路網と
   を備える、デバイス。
8. 前記第二の位相ロックループ回路から前記第二のチャネルに、前記第二のクロック信号を付与するための専用接続をさらに備える、請求項７に記載のデバイス。
9. 前記第一のチャネルは、複数の同様な第一のチャネルのうちの１つであり、
   前記選択できるようにする回路網は、前記第一のチャネルのそれぞれが、そのチャネルによって使用するために、前記第一または前記第二のクロック信号のいずれかを選択できるようにする、請求項８に記載のデバイス。
10. 前記第一の位相ロックループ回路は、複数の同様な第一の位相ロックループ回路のうちの１つであり、該回路のそれぞれが、複数の第一のクロック信号のそれぞれの１つの信号を供給し、
    前記選択できるようにする回路網は、前記第一のチャネルが、そのチャネルによって使用するために、前記第一のクロック信号または前記第二のクロック信号のうちの任意の１つを選択できるようにする、請求項８に記載のデバイス。
11. 前記第一および第二のチャネルのそれぞれは、シリアライザ回路網を含む、請求項７に記載のデバイス。
12. 前記第一のチャネルは、８Ｂ／１０Ｂデコーダ回路網を含むが、６４／６６Ｂデコーダ回路網を含まず、
    前記第二のチャネルは、６４／６６Ｂデコーダ回路網を含むが、８Ｂ／１０Ｂデコーダ回路網を含まない、請求項７に記載のデバイス。
13. 前記第一の最大ビットレートは、約６Ｇｂｐｓであり、前記第二の最大ビットレートは、約１０Ｇｂｐｓである、請求項７に記載のデバイス。
14. プログラマブルロジックデバイスであって、
    受信回路網の複数のチャネルであって、
    第一の比較的低い最大ビットレートまでの複数の異なるシリアルビットレートのうちの任意のビットレートを有するシリアルデータ信号を受信するための少なくとも１つの第一のチャネルであって、該少なくとも１つの第一のチャネルは、第一のクロックデータリカバリ回路を含む、少なくとも１つの第一のチャネルと、
    第二の比較的高い最大ビットレートまでの複数の異なるシリアルビットレートのうちの任意のビットレートを有するシリアルデータ信号を受信するための少なくとも１つの第二のチャネルであって、該少なくとも１つの第二のチャネルは、該第一のクロックデータリカバリ回路とは異なる第二のクロックデータリカバリ回路を含む、少なくとも１つの第一のチャネルと
    を含む、受信回路網の複数のチャネルと、
    該第一および第二の最大ビットレートをサポートするためにそれぞれ適切である第一および第二の最大周波数のそれぞれまでの複数の周波数のうちの任意の周波数を有する第一および第二のクロック信号をそれぞれ供給するための第一および第二の位相ロックループ回路と、
    該第一のクロックデータリカバリ回路を含む該第一のチャネルが、そのチャネルによって使用するために、該第一または該第二のクロック信号のいずれかを選択できるようにするが、該第二のチャネルはそのようにしない回路網と
    を備える、デバイス。
15. 前記第二のクロック信号を前記第二のチャネルに付与する回路網をさらに備える、請求項１４に記載のデバイス。
16. 前記複数の第一のチャネルのそれぞれは、前記第一の比較的低い最大ビットレートへの使用に適する第一のデコーダを含み、
    前記第二のチャネルは、該第一のデコーダとは異なる第二のデコーダを含み、該第二のデコーダは、前記第二の比較的高い最大ビットレートへの使用に適する、請求項１に記載の回路網。
17. 前記クロック信号を分配するための前記回路網は、
    前記複数の第一の位相ロックループ回路によって供給される該クロック信号のうちの異なる１つにそれぞれ結合される複数の第一のコンダクタと、
    前記第二の位相ロックループ回路によって供給される該クロック信号に結合される第二のコンダクタと、
    複数の第一のチャネルのうちの第一の１つに関連した第一のプログラム可能な要素であって、該第一のプログラム可能な要素は、該複数の第一のチャネルのうちの該第一の１つを（１）該複数の第一のコンダクタのうちの１つ、または、（２）該第二のコンダクタのいずれかに結合するように動作可能である、第一のプログラム可能な要素と、
    複数の第一のチャネルのうちの第二の１つに関連した第二のプログラム可能な要素であって、該第二のプログラム可能な要素は、該複数の第一のチャネルのうちの該第二の１つを（１）該複数の第一のコンダクタのうちの１つ、または、（２）該第二のコンダクタのいずれかに結合するように動作可能である、第二のプログラム可能な要素と
    を含む、請求項１に記載の回路網。
18. 前記少なくとも１つの第一のチャネルは、前記第一の比較的低い最大ビットレートへの使用に適する第一のデコーダを含み、
    前記少なくとも１つの第二のチャネルは、前記第二の比較的高い最大ビットレートへの使用に適する、第一のデコーダとは異なる第二のデコーダを含む、請求項７に記載のデバイス。
19. 前記回路網は、
    前記第一の位相ロックループ回路によって供給される前記第一のクロック信号に結合される第一のコンダクタと、
    前記第二の位相ロックループ回路によって供給される前記第二のクロック信号に結合される第二のコンダクタと、
    前記少なくとも１つの第一のチャネルに関連するプログラム可能な要素であって、該プログラム可能な要素は、前記少なくとも１つの第一のチャネルを該第一および第二のコンダクタのうちの１つに結合するように動作可能である、請求項７に記載のデバイス。
20. 前記少なくとも１つの第一のチャネルは、前記第一の比較的低い最大ビットレートへの使用に適する第一のデコーダを含み、
    前記少なくとも１つの第二のチャネルは、該第一のデコーダとは異なる第二のデコーダを含み、該第二のデコーダは、前記第二の比較的高い最大ビットレートへの使用に適する、請求項１４に記載のデバイス。
21. 前記回路網は、
    前記第一の位相ロックループ回路によって供給される前記第一のクロック信号に結合される第一のコンダクタと、
    前記第二の位相ロックループ回路によって供給される前記第二のクロック信号に結合される第二のコンダクタと、
    前記少なくとも１つの第一のチャネルに関連するプログラム可能な要素であって、該プログラム可能な要素は、前記少なくとも１つの第一のチャネルを該第一および第二のコンダクタのうちの１つに結合するように動作可能である、請求項１４に記載のデバイス。

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