CN103039004A - 用于集成电路设备的异构物理介质附件电路系统 - Google Patents

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Abstract

一种集成电路，包括物理介质接入或附件(“PMA”)电路系统，其包括两个不同种类型的用于串行数据5信号的收发机信道。一种收发机信道适配成收发相对低速的串行数据信号。另一种收发机信道适配成收发相对高速的串行数据信号。高速信道备选地10可用为锁相环(“PLL”)电路系统，用于提供时钟信号由其它高和/或低速信道使用。低速信道备选地可以从单独的低速PLL电路获取时钟信号。

Description

用于集成电路设备的异构物理介质附件电路系统
技术领域
本公开涉及集成电路(“IC”)。本发明可以涉及有关被设计用于相对通用用途而非在IC的设计与制作之前已被完全指定仅有一个特定用途的IC。这种相对通用IC的示例是现场可编程门阵列(“FPGA”)、可编程逻辑设备(“PLD”)、可编程微控制器等等。设计、制作(制造)和出售这类通用设备，从而它们能够支持各种用户典型的不同需求。每个用户都能够定制IC(例如，通过编程IC)来执行该用户所需的特定功能。
这类相对通用IC的制造者通常希望能够提供面向市场的不同部分的一系列此类产品。例如，这类市场的一个部分可以包括需要能够支持在系统中的多个设备之间(例如在多个IC之间)的数据的极高速度通信IC的用户。可以支持这类高速通信的通用IC往往相对昂贵；但是对于需要这类高速能力的用户而言，成本是合理的。相对通用IC的另一类别用户可能并不需要这类高速数据通信能力。市场的这一部分并不希望支付高速设备的成本，而是寻找不具备高速能力的较低成本的设备。
除了上述两种类别的用户之外，还有一些主要需要相对低速能力但还需要一些有限高速能力的用户。例如，这类用户可能需要能够处理若干相对低速串行数据信号以及一些高速串行数据信号的IC。相对低廉的全低速IC不能满足用户的这个需求；但是全高速IC(尽管它可以满足用户的需求)可能过于昂贵，超出用户支付的意愿。为了更经济地迎合这种类型用户的需求(以及增加基本低成本IC设计的市场渗透(销售量))，在主要被设计用于支持相对低速数据通信的相对低速低成本的IC中经济且有效地包括一些高速数据通信能力是有利的。
发明内容
根据本公开某些可能的方面，集成电路(“IC”)包括物理介质接入或附件(attachment)(“PMA”)电路系统，物理介质接入或附件电路系统继而包括用于串行数据信号的两个不同种类的收发机信道。一种收发机信道适配用于收发(发射和/或接收)相对低速的串行数据信号。另一种收发机信道适配用于收发相对高速的串行数据信号。高速信道可以备选地可用为锁相环(“PLL”)电路系统，该锁相环电路系统用于提供时钟信号供其它高速信道和/或低速信道使用。低速信道可以备选地能够从单独的低速PLL电路系统获取时钟信号。
根据附图，本公开进一步特征及其本质和各种优势将更显而易见。
附图说明
图1是根据本公开的某些可能方面可构建的电路系统的示意性实施方式简化框图。
图2是已知电路配置的简化框图。
图3是另一已知电路配置的简化框图。
图4是又一已知电路配置的简化框图。
图5是根据本公开的某些可能方面电路示意性实施方式的简化框图。
图6是表示图5中某些部件的代表性部件的示意性实施方式的简化框图。
图7是表示图5中某些其它部件的代表性部件的示意性实施方式的简化框图。
图8是图5示出的内容与根据本公开的某些可能方面示出的更多电路系统一起的示例性实施方式。
图9是图8所示内容的根据本公开的某些可能方面的示例性的备选实施方式。
图10是可以用于本公开中其它地方的不同组件的电路系统的示例性实施方式简化框图。
图11是可以用于本公开中其它地方的不同组件的其它电路系统的示例性实施方式简化框图。
图12是可以用于本公开中其它地方的不同组件的又一些其它电路系统的示例性实施方式简化框图。
图13是可以用于本公开中其它地方的不同组件的再一些的电路的示例性实施方式简化示意框图。
具体实施方式
图1中所示了可以根据本公开构建的典型IC 10。IC 10可以是相对通用的设备，诸如FPGA、PLD、可编程微控制器等等。术语“可编程集成电路”、“可编程IC”、“可配置集成电路”、或“可配置IC”中的任何可以被用作所有这类相对通用设备的通用术语。此外，术语“通用”某些时候还将用于替代“相对通用”以简化词语。但是应当理解的是，这些术语基本上具有相同的含义，即在设备能够支持的需求范围内，能够满足若干不同需求中任意的设备。
回到图1，设备10示为包括物理介质附件或接入(“PMA”)电路系统20，以及核心电路系统30。PMA电路系统20可以包括若干收发机电路系统的信道。每个这类收发机信道可以从IC 10外部的源接收串行数据信号。备选地或附加地，每个这类收发机信道可以向IC 10外部的目的地发射串行数据信号。
在接收机(“RX”)侧，PMA电路系统20中的收发机信道可以(除了别的以外)对接收到的串行数据信号执行时钟和数据恢复(“CDR”)操作，以从该信号恢复(1)时钟信息和(2)数据信息。然后信道至少可以将恢复的数据信息应用于核心电路系统30。典型地，这在信道已经将恢复的数据信息从串行形式转换为并行形式之后完成。
在接收机(“TX”)侧，PMA电路系统20中的收发机信道可以(除了别的之外)将从核心电路系统30并行接收的数据信号转换为串行数据信号。信道然后从设备10输出所述串行数据。
(“串行数据信号”可以是所谓的单端信号，或者可以是由两个彼此逻辑互补的信号分量构成的差分信号。在任何情况下，单数形式的“串行数据信号”都用于简化此处所采用的术语。)
核心电路系统30是用于处理从PMA电路系统20接收的数据和/或用于向PMA电路系统20应用数据的典型电路。例如，核心电路系统30可以包括数字信号处理(“DSP”)电路、可编程逻辑电路、微处理器电路、存储器电路等。核心电路系统30本身可以是传统的。本公开主要涉及由电路系统20示出的通用类型的PMA电路系统。下面的讨论由此将主要涉及PMA电路系统，对于在具有下面描述的PMA电路系统的IC(例如，像10)中包括其它电路(例如，像核心电路系统30)则无需多言。
已知的低成本可配置IC典型地关注与支持具有相对低速数据速率(例如范围从大约600兆比特每秒(“600Mbps”)至大约6吉比特每秒(“6Gbps”))的收发机通信协议。在典型的已知设计中，收发机条带(或高速串行接口(“HSSI”)条带)(例如，像图1中的PMA电路系统20)使用单一类型的PMA设计(例如对于所有的收发机信道)。该单一类型的PMA设计可以使用一个时钟和数据恢复(“CDR”)架构，并且由此可以称为“同构”PMA。
此处认为在上述低速协议之外，通过使得低成本可配置IC能够支持有限的高速收发机协议(例如采用比6Gbps更高的数据速率)，从而改善低成本可配置IC是期望的。例如，这类附加高速收发机能力可以增加IC的市场大小并由此提高其作为制造商产品的价值。然而，附接到传统同构PMA方案意味着接收机(“RX”)时钟以及数据恢复(“CDR”)电路系统将需要在每个信道中支持最高数据速率，即使这并不为该类低成本产品的市场所期待。以这种方式设计PMA(即，在所有收发机信道中具有最高数据速率CDR能力)将增加收发机的面积成本，并且因此挫败提供一种能够在性能与价格之间提供良好平衡的低成本设备的目标。
图2、图3和图4示出了低成本可配置IC的已知同构PMA设计的若干示例。在这些已知的设计的每个设计中，所有PMA信道都是一种类型的CDR电路系统，并只支持一种数据速率。例如，图2中示出的已知同构PMA布置120包括若干低速收发机信道124a-d，以及一些低速、多用途锁相环(“PLL”)电路的示例。这些信道中的每个信道的CDR电路系统是基于内插器的CDR电路系统(此处称为“iCDR”电路系统)。低成本可配置IC受益于诸如使用多用途PLL(“MPLL”)122的资源共享。这能够有助于降低PLL的区域成本。MPLL可以被用来为收发机信道124提供传输(“TX”)时钟，或者支持(例如，为其提供时钟信号)通用应用(例如，在与PMA 120关联的核心电路系统30中)。例如MPLL 122的输出可以被分解为支持诸如存储器接口、低电压差分信号(“LVDS”)和核心30时钟的通用应用。
图3示出了另一已知同构PMA配置220。该布置也包括采用iCDR电路的低速收发机信道224a和224b。在该布置中，低速PLL224a和224b不是MPLL，而是专用于支持收发机信道。
图4示出了又一已知同构PMA布置320。在这种布置中，低速收发机信道324a-d不是基于内插器的，而是可以是基于压控振荡器(“VCO”)的。低速PLL 322也不是多用途的，而是专用于支持收发机信道。
为了给予基本低成本通用IC一些高速串行数据信号传输或通信能力，本公开为IC引入可称为异构PMA的内容。与同构PMA相比，异构PMA架构提供有竞争力的成本结构。异构PMA包括如下组合：(1)低速的基于内插器的CDR信道，以及(2)带有时钟倍乘单元(“CMU”)的、高速的基于模拟的CDR信道(例如基于VCO)。(首字母缩略词“aCDR”可以用于指代基于模拟的CDR)。具有CMU的、高速的基于aCDR的信道可以作为用于收发机的高/低速时钟源或者作为高速PMA信道而双任务工作。
基于内插器的CDR(“iCDR”)通常使用在低端收发机中，因为它们在IC上消耗较少的面积(即占用较少的空间)。然而，iCDR较难重新构造(重新设计)得以运行更高的速度。另一方面，aCDR典型地使用在高端接收机中，因为它们能够支持更高的数据速率。然而，aCDR的使用面积要大于iCDR的使用面积。因为最高速度是由压控振荡器(“VCO”)的速度所决定的，因此较易于设计aCDR以更高的频率运行。当用于制造IC的规模(尺寸)变小时，倾向于增大VCO的速度。
便于提供根据本公开的异构PMA电路的考虑是PLL电路的尺寸比基于aCDR的信道的尺寸更小。通过增加TX驱动器和RX驱动器，PLL可以转变为具有CMU的基于aCDR的信道。由于用于支持收发机的高速PLL无法容易地用于为通用应用生成时钟，将它转换为高速信道是更为经济有效的。这有效地降低了PLL的面积成本。
图5示出了根据本公开的示例性异构PMA电路系统420的组件的示例性布置。电路系统420的组件包括低速MPLL信道422a和422b、低速收发机信道424a-d，以及具有CMU 426a-d的高速收发机信道。高速和低速信道优选地分别成组，以降低信道对信道歪斜(skew)(即需要一起使用的不同信道之间的不同信号延迟量)。例如，所有的信道426a-d需要彼此相邻放置，以达到降低歪斜的目的。类似地，信道424a和424b彼此相邻放置，并且信道424c和信道424d也彼此相邻放置。如果需要，用于通用应用(例如，用于为图1中的核心电路系统30等提供时钟信号)的低速PLL 422a/b备选地或可附加地被用于钟控HSSI条带420中低速信道。
应当明白，图5示出的仅是图1中IC 10之类的IC上的电路系统420的一个代表性实例；图1 IC 10的PMA电路系统420可以包括根据本公开的类似420的电路系统的若干实例(即等同或实质上等同重复)。
根据本公开的异构PMA方法的主要优点在于允许灵活调整低速信道和高速信道的相对数量，以适应不同阶层用户的产品需求，与此同时实现最低的面积成本。例如，通用IC族中的一个产品可以具有(制造为具有)像424的相对大量低速收发机信道，而无需或是仅需要相当少数量的像426的高速收发机信道。该族中的另一个产品可以具有(制造为具有)稍微小量的低速信道424和稍微大量的高速信道426。该族中的又一产品可以具有(制造为具有)进一步减少数量的低速信道424和进一步增加数量的高速信道426。高速信道426的数量(例如相对低速信道424的数量)可以由用于支持各种通信协议所需的PLL的数量所确定。这可以继而通过找出有多少不同的用户使用(或想要使用)通用IC产品而确定。
图6示出了来自图5的具有CMU的代表性的高速PMA信道426内部电路系统的示例性实施方式。该电路系统包括发射(或发射机)缓冲器电路系统(“TX”)510；接收(或接收机)缓冲器电路系统(“RX”)；参考输入时钟缓冲器电路系统(“RefClk”)530；串行器电路系统(“SER”)540；解串行器电路系统(“DESER”)550；时钟生成缓冲器电路系统(“CGB”)560；和基于模拟的(例如压控振荡器或基于VCO的)时钟和数据恢复电路系统(“aCDR”)570。发射缓冲器或TX 510可以充当具有预强调的差分放大级，用于将串行数据信号(包括两个互补的(或差分的)信号分量)从信道426发射出去。接收缓冲器或RX 520可以从(IC 10之外的)另一系统组件接收差分串行数据信号，并可以配备用于增益补偿的均衡器。如果信道被用作为CMU，则RX缓冲器520还可以充当输入参考时钟缓冲器。串行器或SER 540还可以用于将来自于核心30的多个并行数据信号转换为一个串行数据信号，从而数据可以经由TX510从信道发射出去。解串行器或DESER 550可以相反地将来自于aCDR 570的经恢复的串行数据信号转换为多个并行数据信号以用于核心30的应用。当aCDR充当时钟生成器时，时钟生成缓冲器或CGB560可以用于将来自于aCDR 570的时钟发射到HSSI条带20/420中的其它信道。CGB 560还可以用于在数据通过TX(510)从信道被发射出的发射路径上为串行器(540)选择时钟源。(尽管图6示出了来自“外部源”的参考时钟，但是参考时钟源备选地可位于IC 10的内部。)
图7示出了来自图5的代表性低速PMA信道424内部电路系统的示例性实施方式。该电路系统与图6电路系统在概念上相似，其基于图6和图7中功能性类似的部件之间的下述相关性：510与610；520与620；540与640；550与650；560与660；以及570与670。这些功能性类似的组件的电路系统可以以某些不同的方式实现；但是他们整体功能是类似的。因为已在上面针对图6描述那些功能，因此无需针对图7再重复描述。特别指出的是，尽管电路系统570是基于模拟的CDR(或“aCDR”)电路系统，但是电路系统670是基于内插器的CDR(或“iCDR”)电路系统。
图8示出了用于诸如图5所示的异构PMA 420的时钟信号网络780的示例性实施方式。时钟网络780是异构PMA 420典型的一部分(因此当电路系统20具有根据本公开的异构PMA结构时是图1中的电路系统20的一部分)。为了简化(避免使得图8过于拥挤)，图8中仅示出了每个收发机信道的RX、CDR和CGB电路系统组件。时钟网络780的时钟信号源为(1)低速PLL 422a和422b，以及(2)具有CMU 426a-d的高速PMA信道。由此，例如每个低速PLL 422可以将低速时钟信号应用于时钟网络780中的信道间的时钟信号导体782a-b。类似地，具有CMU 426a-d的每个高速信道可以将时钟信号应用到时钟网络780中的信道间的时钟信号导体782c-f。所有的导体782延伸经过异构PMA电路系统420中所有的低和高速信道(与其相邻)。
每个低速信道424可以通过任意导体782而钟控(即，可以从任意导体782获取时钟信号)。从而，例如去往每个低速信道424的时钟信号输入导体786具有去往每个导体782的可编程的可选择(可激活)的连接784。图8中的导体782与786交叉处的每个小的开环指示两条导体之间的这类可编程互联784。取决于应用于互联元件784的控制信号(未示出)的逻辑状态(例如，逻辑1或逻辑0)，每个这类互联(连接)可以被“作出”或者“不作出”。图8中通过附图标记784仅示出了一些代表性的小的开环(以避免图过于拥挤)。但是应当明白，图8中的每个这类小的开环指示在环位置交叉的导体之间存在可编程互联。用于控制这些互联784的信号可以来自作为IC 10一部分的其它电路系统部件。例如，这些其它电路系统部件典型地为诸如熔丝、反熔丝、金属可选链路之类的可编程或可配置部件，诸如所谓的配置随机存取存储器(“CRAM”)元件之类的存储器部件。这些部件的一种可能性是在操作IC 10的初始化(或重初始化)阶段被编程或配置(典型地较不频繁低地发生，并前进到所谓的正常或IC用户模式操作(这类用户模式是如该说明书其它部分所讨论的IC输入和输出串行数据信号的操作))。
另一方面，每个高速信道426可以仅由一些导体782钟控(例如从其得到时钟信号)。具体而言，每个高速信道426可以经由时钟网络780仅从高速信道426的任何其它信道获取时钟信号。正如一个示例所示，信道426a中的CGB 560可以通过导体786与导体782d-f中的期望导体之间的可编程或可选择的闭合(封闭)从导体782d-f中的任何接收时钟信号756。导体782d-f上的信号分别来自于信道426b-d中的CGB 560。
从上述讨论和图8可以看出，高速信道426中的每个可以被用作(1)PLL，用于提供时钟信号供任意一个或多个其它高和/或低速信道426/424使用，或(2)CDR信道，用于从应用的高速串行数据信号恢复数据和时钟信息，并在CDR操作中采用应用于CDR信道的参考时钟信号。为了简化，前述句子仅提及高速信道426的RX操作。然而，应当明白，每个高速信道426可以备选地或附加地被用于发射(从IC 10输出)高速串行数据，以及在该发射操作采用来自时钟网络780的时钟信号。
从上述讨论和图8还可以看出，低速信道424中的每个还可作为CDR信道使用，用于从应用的低速串行数据输入信号恢复数据和时钟信息。备选地或附加地，低速信道424中的每个可以被用于发射(从IC 10输出的)低速串行数据信号，以及在该发射操作采用来自时钟网络780的时钟信号。
注意到，图8示出了通用时钟(例如，用于在核心电路系统30中使用)仅来自于低速PLL 422(而非来自于高速信道426)。
图9示出了用于诸如图5示出的异构PMA 420的时钟信号网络780’的示例性备选的实施方式。除了下面注明的区别之外，时钟网络780’通常类似于时钟网络780(图8)。在时钟网络780’中，上方PLL422a可以仅驱动上半部分低速信道424a和424b(为其提供时钟信号)，而下方PLL 422b可以仅驱动下半部分低速信道424c和424d(为其提供时钟信号)。因此，在图9中，信道间导体782a’(对于来自PLL 422a的时钟信号)仅延伸经过低速信道424a和424b(与其相邻)。类似地，信道间导体782b’(对于来自PLL 422b的时钟信号)仅延伸经过低速信道424c和424d(与其相邻)。该实现方式可以优选地用于时钟网络780/780’处的抖动使得收发机信道不满足抖动规范的情况。通过减少时钟网络780’处时钟信号的数量，可以减少由于时钟信号耦合所引起的抖动。
上面描述的异构PMA方案相比于同构方案具有显著的面积需求优点。异构方案还可以便于重用现有的设计(例如用于iCDR电路系统的已知设计，以及分别的用于aCDR电路系统的已知设计)。从而，例如，异构方案避免了尝试重新设计iCDR电路系统以更高速度运行的风险。异构方案允许高速信道比对低速信道的数量可以被调整以适应一系列产品需求中的任何需求以及实现低的面积成本。
为了完整性，图10示出了典型的PLL电路系统800的示例，其可被用于本公开中各处的PLL电路系统。PLL 800是具有电压或电流驱动的振荡器840的电子电路，其通常可被调节以匹配参考时钟信号频率的相位(并从而锁定)。除了稳定特定通信信道(保持其设置为特定频率)，PLL可以用于生成信号，调制或解调信号，重构具有较少噪声的信号，或倍频或分频。PLL通常用于数字数据传输。
如图10所示，PLL 800可以包括压控振荡器(“VCO”)840、鉴频鉴相器(“PFD”)810、充电泵(“CP”)820、锁定检测(“LD”)电路系统860，环路滤波(“LF”)电路系统830，以及反馈分频器电路系统850。VCO 840借助于反馈方案被调谐至接近于期望的接收频率或发射频率的频率。如果VCO频率(由分频器850分频后)远离输入参考时钟频率，PFD 810产生应用于CP 820的误差脉冲，由此容易使得VCO回到参考频率。(前面语句提到的“倍”是指分频器850分频因子的倒数。)例如，如果反馈频率低于参考时钟频率，则PFD 810发送上升脉冲至CP 820，其递送精确的电荷量至电压控制(“VCTR”)节点和LF 830以加速VCO 840。另一方面，如果反馈频率快于参考频率，则PFD 810发射下降脉冲至CP 820，其从VCTR和LF 830放电精确的电荷，以降低VCO 840。VCTR控制VCO840的速度。当PLL 800被锁定，VCTR电压应当稳定在某个值。LD860监控误差(上升或下降)脉冲以确定PLL是否被参考时钟锁定。当PLL被锁定时，误差脉冲应当非常小或稀少。
尽管在本公开中自始至终使用的任何PLL都可以采用图10中示出的通用PLL架构，但是可以理解，此处的一些PLL电路系统可以适配成以与此处其它的PLL不同的速率(频率)范围操作。例如，此处的一些PLL可以适配用于以相对低速范围操作，而此处的其它PLL可以适合成在相对高的频率范围内操作。还可以理解，图10中示出的PLL架构仅是示例性的，并且如果期望，其它PLL也可被用于此处的一些或所有的PLL。
图11中示出了aCDR电路系统900(例如，像图6中的570)的示例性实施方式。电路900包括PLL电路系统800’，其可以与电路系统800相同，只是添加了包括鉴相器(“PD”)870的第二反馈环路。在之前已结合图10描述的反馈环路可被称为参考环路。包括PD 870的环路可被称为数据环路。除PLL电路系统800’之外，aCDR电路系统900可以包括数据信号采样器910。
如图11所示，aCDR 900接收串行数据信号和参考时钟信号两者(在之前结合图10描述)。如在之前的段落中所简要提及的那样，PLL版本800’包括两个完整的集成环路。他们是(1)时钟锁定(lock-to-clock)环路(包括PFD 810)和(2)数据锁定(lock-to-data)环路(包括PD 870)。两个环路共享公共CP 820、环路滤波器830和VCO 840。PFD环路与通常的PLL结构800等同。通常通过使用正确的反馈计数器(分频器)850的值来训练PLL至期望的频率。PD环路被用于将PLL输出时钟频率与输入的串行数据信号对准。
时钟恢复控制(“CRC”或“控制”)通常使用PFD环路(或PFD模式)启动电路系统800’。一旦电路系统800’达到期望的输出频率(如图10中示出的锁信号的确立所指示)，控制信号自动地将电路系统800’从PFD环路切换至PD环路，由此电路系统800’可以跟踪进入的串行数据信号并立即生成恢复的时钟(“data_clk”)(因为当电路系统800’处于参考锁定(lock-to-reference)模式时，正确的基本频率已被确定)。在电路系统900内可以具有百万分之一(“PPM”)检测电路(未单独示出)，其持续地检测恢复时钟与参考时钟之间百万分之一差异。如果CDR电路系统900从期望频率漂移过远(例如，在过度扩频的情况下)，PPM检测电路将CDR从PD环路切换回PFD环路，从而维持CDR输出频率。
注意，如果电路系统900是被用作PLL电路系统(而非CDR电路系统)的信道中电路系统570的实例，则电路系统900的实例可以仅接收参考时钟信号，并且在该电路系统800’中仅有PFD环路可以被使用。
iCDR电路系统920的示例性实施方式以图12中的若干实例示出。像920的电路系统可以被用于本公开全文中的iCDR电路系统的任何实例。基于iCDR的接收机通常使用PLL 930支持其接收操作。PLL 930输出高速时钟至由该PLL所支持的每个iCDR信道中的内插器940。每个相位内插器940(通过内插)生成PLL时钟信号的不同相位以确定用于钟控相关联的触发器(“DFF”)950的最佳的时钟信号相位，以采样和锁存进入的串行数据信号(例如，D0，D1，...，DN)。相位内插器940可以通过使用与上述aCDR中的PD 870类似的鉴相器(“PD”)来实现这些。基于期望的实现方式，每个iCDR都可以具有其自身的PLL或(如图12所示)一个PLL 930可以用于支持多信道(在此情形中，每个信道仅包括用于数据接收的iCDR电路系统920(并且在此无需提及在本公开中别处示出并描述的其它信道组件))。
示意性时钟生成块或缓冲器(“CGB”)电路系统1000(以及一些相关联的电路系统)的一些部分在图13中示出。图13所示出的内容与对于本公开全文中示出的CGB电路系统任何实例可以是典型的。元件1010a和1010b是典型能够为如下项提供时钟典型的源(1)由CGB电路系统1020所做的选择，(2)由CGB电路系统所做的处理，(3)由与CGB电路系统相关联的TX电路系统1030/1040/1050所使用的CGB电路系统的输出。例如，每个元件1010可以分别是具有CMU电路系统426的高速信道的实例，电路系统426被用作PLL/CMU，而非用于RX CDR。乘法器(“mux”)1022可以是可控制互连784的一种实现方式，其可以从时钟网络780向该特定CBG电路提供选择的时钟信号。(换而言之，mux 1022通常以上述对于元件784的描述方式而可控制，以选择其可选输入中的一个输入(来自元件1010)作为应用于分频器电路1024的输出)。分频器电路1024使用应用于其的时钟信号以产生高速时钟(“HFCLK”)、低速时钟(“LFCLK”)以及时钟同步信号(“CPULSE”)，所有这些都被应用于与CGB相关联的信道的串行器1030TX部分。例如，LFCLK可以被用于将并行数据钟控进串行器1030中，而HFCLK可以用于将串行数据钟控出串行器1030。元件1040是TX输出驱动器电路，而元件1050是与驱动器1050相关联的(互补的)输出信号焊盘。
术语时钟乘法单元(“CMU”)在本文中通常被用于指发射PLL(“TXPLL”)，即用于提供用于钟控一个或多个信道(例如图13中所示)的TX电路系统的时钟信号。CMU的功能可以是基于用户的参考时钟生成高速时钟信号，并将其发送到一个或多个CGB(例如，经由时钟网络780)，以便使得一个或多个CGB产生用于发射输出数据的时钟(例如，HFCLK和LFCLK)。
在某种程度上概括(在某些方面扩展)前述内容，本公开的某些方面涉及集成电路(“IC”)(例如10)上的物理介质附件(“PMA”)电路系统(例如20，420)。PMA电路系统可以包括第一多个收发机信道(例如，低速信道424)，每个信道都适合于收发(发射和/或接收)具有第一相对低串行数据比特速率(例如在诸如从大约600Mbps到大约6Gbps的相对低串行数据比特速率范围内的任何串行数据比特速率)的串行数据信号(例如“数据”)。PMA电路系统可以进一步包括第二多个收发机信道(例如，高速信道426)，每个信道都适配成(1)发射具有比低速信道更高的串行数据比特速率的串行数据信号(例如在诸如从大约6Gbps到大约12.5Gbps的相对高串行数据比特速率范围内的任何串行数据比特速率)的串行数据信号(例如“数据”)，或者(2)在接收的参考时钟信号(例如，“输入参考时钟”)上执行锁相环(“PLL”)操作，以产生输出时钟信号(例如，CGB 560到时钟网络780或780’的输出)。PMA电路系统还进一步包括PLL电路(例如422)以用于根据进一步接收的参考时钟信号(例如，“输入时钟信号”)产生进一步的输出时钟信号(例如从422到780或780’的输出)。“输入参考时钟”信号可以来自于IC 10外部的一个或多个源。PMA电路系统仍可进一步包括用于将高速信道之一所生成的输出时钟信号选择性地应用于另一个高速信道(例如，导体782c-f之一，去往信道426的导体786之一，以及两个导体之间的可编程可控制互联784)的电路。PMA电路系统可以仍进一步包括用于将进一步的输出时钟信号选择性地应用于低速信道之一(例如，导体782a-b之一，去往信道424的导体786之一，以及两个导体之间的可编程可控制连接784)的电路系统。
在如上所概括的电路系统中，每个低速信道可以包括时钟和数据恢复(“CDR”)电路系统(例如，670)。这类CDR电路系统可以包括基于内插器的CDR(“iCDR”)电路系统。
在如上所概括的电路系统中，每个高速信道可以包括CDR电路系统(例如，570)。这类CDR电路系统可以包括基于模拟的CDR(“aCDR”)电路系统。这类aCDR电路系统可以包括基于压控振荡器(“基于VCO”)的CDR电路系统。
在如上所概括的电路系统中，IC可以附加地包括核心电路系统(例如，30)。在这种情况下，PLL电路系统可以适配用于基于进一步接收的参考时钟信号产生由核心电路系统所使用时钟信号(例如，“通用时钟”)。
如上所概括的电路系统可以进一步地包括用于将输出时钟信号选择性地应用于低速信道之一的电路系统(例如，导体782c-f之一，去往信道424的导体786之一，以及两个导体之间的可编程互联784)。
如上所概括的电路系统可以进一步地包括用于将输出时钟信号选择性地应用于任何低速信道的电路系统(例如，导体782c-f之一，去往任何信道424的导体786，以及导体782与786之间的可编程可控制互联784)。
如上所概括的电路系统可以进一步地包括用于将输出时钟信号选择性地应用于任何低速信道的电路系统(例如，导体782a-b之一，去往任意信道424的导体786，以及导体782与786之间的可编程可控制互联784)。
概括(以及可能的扩展)本公开的某些其它可行方面，IC上的PMA电路系统(例如，20/420)可以包括第一多个低速接收机信道(例如，424)，每个信道都适配用于接收(例如，“来自外部源的串行数据”)具有在第一相对低比特速率范围中的串行数据比特速率(例如，600Mbps到6Gbps)的串行数据信号。PMA电路系统可以进一步包括第二多个高速接收机信道(例如，426)，每个信道都适配成接收具有比第一范围内中任意比特速率至少更高一些比特速率的第二相对高数据比特速率范围(例如，6Gbps至12.5Gbps)的串行数据信号(例如，来自外部源的串行数据)。高速信道中的至少一个可以附加地适配成在从IC外部的源的参考时钟信号(例如来外部源的参考时钟)上执行PLL操作以产生输出时钟信号(例如从CGB 560到时钟网络780或780’的输出)。PMA电路系统可进一步包括用于将输出时钟信号选择性地应用于低速信道之一(例如，导体782c-f之一，去往信道424的导体786之一，以及两个导体之间的可编程可控制互联784)的电路系统。PMA电路系统可以仍进一步包括用于将输出时钟信号选择性地应用于尚未产生输出时钟信号的高速信道之一(例如，导体782c-f之一，去往信道426的导体786之一，以及两个导体之间的可编程可控制互联784)的电路系统。
在如上所概括的电路系统中，PMA电路系统可以进一步地包括PLL电路系统(例如，422)用于在从IC的外部源接收的又一参考时钟信号(例如，“参考时钟”)上执行PLL操作，以产生进一步的输出时钟信号(例如，422至780或780’的输出)。在这种情况下，PMA电路系统可以进一步包括用于将进一步的输出时钟信号选择性地应用于低速信道之一(导体782a-b之一，去往信道424的导体786之一，以及两个导体之间的可编程受控的互联784)的电路系统。
在如此处所概括的电路系统中，每个低速和高速信道可以包括CDR电路系统(例如，570和670)。在这种情况下，每个高速信道中的CDR电路系统可以包括基于VCO的CDR电路系统。
在如此处所概括的电路系统中，IC可以进一步包括核心电路系统(例如，30)，且PLL电路系统可以适配成基于进一步的参考时钟信号产生由核心电路系统使用的时钟信号(例如，“通用时钟”)。
概括(以及可能的扩展)本公开的某些其它可行方面，IC(例如，10)上的PMA电路系统(例如，20/420)可以包括第一多个相对低速数据信号接收机信道(例如，424)。PMA电路系统可以进一步包括第二多个相对高速数据信号接收机信道(例如，426)。高速信道中的至少一个可以附加地适配成在参考时钟信号(例如，
“输入参考时钟”)上执行PLL操作以产生输出时钟信号。PMA电路系统可以进一步包括用于将输出时钟信号选择性地应用于低速信道之一(例如，导体782c-f之一，去往信道424的导体786之一，以及导体之间的可编程受控互联784)的电路系统。PMA电路系统可以进一步包括用于将输出时钟信号选择性地应用于尚未产生输出时钟信号的高速信道之一(例如，导体782c-f之一，去往信道426的导体786之一，以及导体之间的可编程可控制互联784)的电路系统。
如上所概况的电路系统可以进一步地包括用于将输出时钟信号选择性地应用于任意低速信道的电路系统(例如，导体782c-f之一，去往信道424的导体786之一，以及导体之间的可编程受控互联784)。
如上所概括的电路系统可以进一步地包括用于将输出时钟信号选择性地应用于尚未产生输出时钟信号的任意高速信道(例如，导体782c-f之一，去往任意高速信道426而非产生输出时钟信号的信道的导体786，以及导体之间的可编程可控制互联784)的电路。
如上所概括的电路系统，PMA电路系统可以进一步地包括PLL电路系统(例如，422)用于在又一参考时钟信号(例如，“输入参考时钟”)上执行PLL操作，以产生又一输出时钟信号(例如，从422至782的输出)。PMA电路系统可进一步包括用于将又一输出时钟信号选择性地应用于低速信道之一(导体782a-b之一，去往信道424之一的导体786，以及导体之间的可编程可控制的互联784)的电路系统。
如上所概况的电路中，每个串行数据信号可以来自于IC的外部源(例如，“来自外部的串行数据”)。
应当明白的是，前述仅是本公开原理的示例，本领域技术人员可以对此进行各种修改，而不背离本公开的范围及主旨。例如，低速PLL的数量与高速PLL的数量的各种比率在此仅示例性地示出，如果期望，可以使用不同于示例性描述的比率(例如，大于或小于)替代。如本公开范围内的另一个修改示例，此处所提及的所有特定串行数据比特速率仅是示例性的，根据本公开，每个所提及的比特速率在其它实施方式中可以更高或更低。当然，任何比特速率范围必须从低端到高端扩展，任何“高速”比特速率范围内的至少一些比特速率优选地高于相对于高速范围的“低速”比特速率范围内的最高比特速率。

Claims (33)

1.一种集成电路上的物理介质附件(“PMA”)电路系统，包括：
第一多个收发机信道(“低速信道”)，每个收发机信道都被适配成收发具有第一相对低的串行数据比特速率的串行数据信号；
第二多个收发机信道(“高速信道”)，每个收发机信道都被适配成(1)收发可以具有比适配成收发的低速信道更高的串行数据比特速率的串行数据信号，或者(2)在接收的参考时钟信号上执行锁相环(“PLL”)操作以产生输出时钟信号；
PLL电路系统，用于根据又一接收的参考时钟信号产生又一输出时钟信号；
用于将所述高速信道之一所产生的所述输出时钟信号选择性地应用于所述高速信道中的另一个的电路系统；以及
用于将所述又一输出时钟信号选择性地应用于所述低速信道之一的电路系统。
2.根据权利要求1所述的电路系统，其中所述低速信道中的每个低速信道包括时钟和数据恢复(“CDR”)电路系统。
3.根据权利要求2所述的电路系统，其中所述低速信道中的每个低速信道中的所述CDR电路系统包括基于内插器的CDR电路系统。
4.根据权利要求1所述的电路系统，其中所述高速信道中的每个高速信道包括时钟和数据恢复(“CDR”)电路系统。
5.根据权利要求4所述的电路系统，其中所述高速信道中的每个高速信道中的所述CDR电路系统包括基于模拟的CDR电路系统。
6.根据权利要求4所述的电路系统，其中所述高速信道中的每个高速信道中的所述CDR电路系统包括基于压控振荡器(“基于VCO”)的CDR电路系统。
7.根据权利要求1所述的电路系统，其中所述集成电路附加地包括核心电路系统，并且其中所述PLL电路系统被适配成基于所述又一接收参考时钟信号产生由所述核心电路系统使用的时钟信号。
8.根据权利要求1所述的电路系统，进一步包括：
用于将所述输出时钟信号选择性地应用于所述低速信道之一的电路系统。
9.根据权利要求1所述的电路系统，进一步包括：
用于将所述输出时钟信号选择性地应用于尚未产生所述输出时钟信号的所述高速信道中的任何高速信道的电路系统。
10.根据权利要求1所述的电路系统，进一步包括：
用于将所述输出时钟信号选择性地应用于所述低速信道中的任何低速信道的电路系统。
11.根据权利要求1所述的电路系统，进一步包括：
用于将所述又一输出时钟信号选择性地应用于所述低速信道中的任何低速信道的电路系统。
12.一种集成电路(“IC”)上的物理介质附件(“PMA”)电路系统，包括：
第一多个低速接收机信道，每个低速接收机信道被适配成接收具有在第一相对低比特速率范围中的串行数据比特速率的串行数据信号；
第二多个高速接收机信道，每个高速接收机信道被适配成接收具有在第二相对高比特速率范围中的串行数据比率速率的串行数据信号，所述第二相对高比特速率范围至少包括比第一范围内中的任何比特速率大的一些比特速率；所述高速信道中的至少一个被附加地适配成在从所述IC外部的源接收的参考时钟信号上执行锁相环(“PLL”)操作以产生输出时钟信号；
用于将所述输出时钟信号选择性地应用于所述低速信道之一的电路系统；
用于将所述输出时钟信号选择性地应用于尚未产生所述输出时钟信号的所述高速信道之一的电路系统。
13.根据权利要求12所述的电路系统，进一步包括：
PLL电路系统，用于在从所述IC外部的源接收的又一参考时钟信号上执行PLL操作以产生又一输出时钟信号；以及
用于将所述又一输出时钟信号选择性地应用于所述低速信道之一的电路系统。
14.根据权利要求12所述的电路系统，其中所述低速信道和所述高速信道中每个包括时钟和数据恢复(“CDR”)电路系统。
15.根据权利要求14所述的电路系统，其中所述高速信道中的每个高速信道中的所述CDR电路系统包括基于压控振荡器(“基于VCO的”)的CDR电路系统。
16.根据权利要求13所述的电路系统，其中所述集成电路进一步包括核心电路系统，其中所述PLL电路系统被适配成基于所述又一参考时钟信号产生由所述核心电路系统使用的时钟信号。
17.一种集成电路(“IC”)上的物理介质附件(“PMA”)电路系统，包括：
第一多个相对低速串行数据信号接收机信道；
第二多个相对高速串行数据信号接收机信道；其中至少一个被附加地适配成在参考时钟信号上执行锁相环(“PLL”)操作以产生输出时钟信号；
用于将所述输出时钟信号选择性地应用于所述低速信道之一的电路系统；
用于将所述输出时钟信号选择性地应用于尚未产生所述输出时钟信号的所述高速信道之一的电路系统。
18.根据权利要求17所述的电路系统，进一步包括：
用于将所述输出时钟信号选择性地应用于所述低速信道中的任何低速信道的电路系统。
19.根据权利要求17所述的电路系统，进一步包括：
用于将所述输出时钟信号选择性地应用于尚未产生所述输出时钟信号的所述高速信道中的任何高速信道的电路系统。
20.根据权利要求17所述的电路系统，进一步包括：
PLL电路系统，用于在又一参考时钟信号上执行PLL操作以产生又一输出时钟信号；以及
用于将所述又一输出时钟信号选择性地应用于所述低速信道之一的电路系统。
21.根据权利要求17所述的电路系统，其中所述串行数据信号中的每个串行数据信号来自于所述IC外部的源。
22.一种集成电路上的物理介质附件(“PMA”)电路系统，包括：
第一多个基于内插器的时钟和数据恢复(“iCDR”)信道，其中每个基于内插器的时钟和数据恢复信道被适配成接收相应的串行数据信号；以及
第二多个基于模拟的时钟和数据恢复(“aCDR”)信道；其中每个基于模拟的时钟和数据恢复信道被适配成接收相应的串行数据信号。
23.根据权利要求22所述的电路系统，其中所述aCDR信道中的至少一个包括锁相环(“PLL”)电路系统。
24.根据权利要求23所述的电路系统，其中所述aCDR信道中的至少一个被进一步适配成接收参考时钟信号并且使用所述PLL电路系统在所述参考时钟信号上操作以产生数据时钟信号。
25.根据权利要求24所述的电路系统，进一步包括：
用于将所述输出时钟信号选择性地应用于尚未产生所述输出时钟信号的另一aCDR信道的电路系统。
26.根据权利要求24所述的电路系统，进一步包括：
用于将所述输出时钟信号选择性地应用于所述iCDR信道中的至少一个的电路系统。
27.根据权利要求22所述的电路系统，进一步包括：
锁相环(“PLL”)电路系统，用于根据接收的参考时钟信号产生输出时钟信号；以及
用于将所述输出时钟信号选择性地应用于所述iCDR信道中的至少一个的电路系统。
28.一种集成电路上的物理介质附件(“PMA”)电路系统，包括：
第一多个串行数据信号收发机信道，其中每个串行数据信号收发机信道包括基于内插器的时钟和数据恢复(“iCDR”)电路系统；以及
第二多个串行数据信号收发机信道，其中每个串行数据信号收发机信道包括基于模拟的时钟和数据恢复(“aCDR”)电路系统。
29.根据权利要求28所述的电路系统，进一步包括：
PLL电路系统，用于根据接收的参考时钟信号产生输出时钟信号；以及
用于将所述输出时钟信号选择性地应用于所述第一多个中的信道中的至少一个的电路系统。
30.根据权利要求29所述的电路系统，其中所述第二多个中的信道中的至少一个包括又一PLL电路系统。
31.根据权利要求30所述的电路系统，其中所述第二多个中的信道中的至少一个被适配成接收又一参考时钟信号，并且使用所述又一PLL电路系统在所述又一参考时钟信号上操作以产生又一输出时钟信号。
32.根据权利要求31所述的电路系统，进一步包括：
用于将所述又一输出时钟信号选择性地应用于所述第二多个中的信道中的一个而不是所述第二多个中的所述至少一个信道的电路系统。
33.根据权利要求32所述的电路系统，进一步包括：
用于将所述又一输出时钟信号选择性地应用于所述第一多个中的信道中的一个的电路系统。
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