JP2013531418A - 集積回路デバイスのための異種物理媒体アタッチメント回路 - Google Patents

集積回路デバイスのための異種物理媒体アタッチメント回路 Download PDF

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Abstract

集積回路は、シリアルデータ信号のための２つの異なる種類の送受信機チャネルを含む、物理媒体アタッチメント（「ＰＭＡ」）回路を含む。一方の種類の送受信機チャネルは、比較的に低速のシリアルデータ信号を送受信するために適合されている。他方の種類の送受信機チャネルは、比較的に高速のシリアルデータ信号を送受信するために適合されている。高速チャネルは、代替として、他の高速および／または低速チャネルによって使用するために、クロック信号を提供するための位相ロックループ（「ＰＬＬ」）回路として使用可能である。低速チャネルは、代替として、別個の低速ＰＬＬ回路からクロック信号を得る。

Description

本開示は、集積回路（「ＩＣ」）に関する。本発明は、ＩＣの設計および製作に先立って、完全に規定された、ある特定の用途のみではなく、比較的に汎用である用途のために設計されるＩＣに特に着目し得る。そのような比較的に汎用であるＩＣの実施例は、フィールドプログラマブルアレイ（「ＦＰＧＡ」）、プログラマブル論理デバイス（「ＰＬＤ」）、プログラマブルマイクロコントローラ、および同等物である。
そのような汎用デバイスは、典型的には、種々のユーザの異なるニーズをサポートすることができるように、設計、製作（製造）、および販売される。各ユーザは、そのユーザによって必要とされる特定の機能を果たすように、ＩＣをカスタマイズ可能である（例えば、ＩＣをプログラミングすることによって）。
そのような比較的に汎用であるＩＣの製造業者は、典型的には、異なる市場区分を標的にする、そのような製品の範囲を提供可能であることを所望する。例えば、そのような市場区分の１つとして、システム内の複数のデバイス間（例えば、複数のＩＣ間）におけるデータの超高速通信をサポートすることができる、ＩＣを必要とするユーザが含まれ得る。そのような高速通信をサポートすることができる汎用ＩＣは、比較的に高価である傾向があるが、そのような高速能力を必要とするユーザにとって、コストは、正当化される。比較的に汎用であるＩＣの別の種類のユーザは、そのような高速データ通信能力を必要としない場合がある。本市場区分では、ユーザは、高速デバイスのコストを支払うことを所望せず、代わりに、高速能力を有していない、より低コストのデバイスを求める。
前述の２種類のユーザに加え、大部分は、比較的に低速の能力を必要とするが、また、いくつかの限定された高速能力も必要とする、一部のユーザがいる。例えば、そのようなユーザは、いくつかの比較的に低速のシリアルデータ信号同様に、少しの高速シリアルデータ信号を対処することができる、ＩＣを必要とし得る。比較的に安価であって、すべて低速であるＩＣは、本ユーザのニーズを満たすことができないが、すべて高速であるＩＣ（ユーザのニーズを満たすことができるが）は、ユーザが支払を所望する以上に高価であり得る。本タイプのユーザのニーズをより経済的に満たす（および、基本的に、低コストであるＩＣ設計の市場浸透性（販売量）を増加させる）ために、経済的かつ効率的に、いくつかのより高速なデータ通信能力を、そうでなければ、主に、比較的に低速のデータ通信をサポートするように設計される、比較的に低コストのＩＣに含めることが有利となるであろう。
本開示のある可能性として考えられる側面によると、集積回路（「ＩＣ」）は、シリアルデータ信号のための２つの異なる種類の送受信機チャネルを含む、物理媒体アクセスまたはアタッチメント（「ＰＭＡ」）回路を含む。一方の種類の送受信機チャネルは、比較的に低速のシリアルデータ信号を送受信（伝送および／または受信）するために適合される。他方の種類の送受信機チャネルは、比較的に高速のシリアルデータ信号を送受信するために適合される。高速チャネルは、代替として、他の高速および／または低速チャネルによって使用するために、クロック信号を提供するための位相ロックループ（「ＰＬＬ」）回路として、使用可能であり得る。低速チャネルは、代替として、クロック信号を別個の低速ＰＬＬ回路から得ることが可能であり得る。
本開示のさらなる特徴、その性質、および種々の利点は、付随の図面からより明白となるであろう。
図１は、本開示のある可能性として考えられる側面に従って構築することができる、回路の例証的実施形態の概略ブロック図である。 図２は、公知の回路構成の概略ブロック図である。 図３は、別の公知の回路構成の概略ブロック図である。 図４は、さらに別の公知の回路構成の概略ブロック図である。 図５は、本開示のある可能性として考えられる側面による、回路の例証的実施形態の概略ブロック図である。 図６は、図５におけるある要素のうちの代表的１つの例証的実施形態の概略ブロック図である。 図７は、図５におけるある要素のうちの代表的１つの例証的実施形態の概略ブロック図である。 図８は、本開示のある可能性として考えられる側面による、より多くの回路が示される、図５に示されるものの例証的実施形態である。 図９は、本開示のある可能性として考えられる側面による、図８に示されるものの例証的代替実施形態を示す。 図１０は、本開示の任意のものにおける種々の構成要素のために使用することができる、回路の例証的実施形態の概略ブロック図である。 図１１は、本開示の任意のものにおける種々の構成要素のために使用することができる、他の回路の例証的実施形態の概略ブロック図である。 図１２は、本開示の任意のものにおける種々の構成要素のために使用することができる、なおも他の回路の例証的実施形態の概略ブロック図である。 図１３は、本開示の任意のものにおける種々の構成要素のために使用することができる、さらに他の回路の例証的実施形態の概略ブロック図である。
本開示に従って構築され得る、典型的ＩＣ１０が、図１に示される。ＩＣ１０は、ＦＰＧＡ、ＰＬＤ、プログラマブルマイクロコントローラ、または同等物等、比較的に汎用であるデバイスであり得る。用語「プログラマブル集積回路」、「プログラマブルＩＣ」、「構成可能集積回路」、または「構成可能ＩＣ」はいずれも、すべてのそのような比較的に汎用であるデバイスに対する一般的用語として使用され得る。また、用語「汎用」は、時として、文言を簡略化するために、「比較的に汎用である」の代わりに使用されるであろう。しかしながら、これらの用語は両方とも、基本的には、同一意味を有する、すなわち、デバイスによってサポートされるニーズの範囲内のいくつかの異なるニーズの任意のものを満たすことができる、デバイスであることを理解されるであろう。
図１に戻ると、デバイス１０は、物理媒体アタッチメントまたはアクセス（「ＰＭＡ」）回路２０およびコア回路３０を含むように示される。ＰＭＡ回路２０は、送受信機回路のいくつかのチャネルを含み得る。各そのような送受信機チャネルは、外部源からＩＣ１０へのシリアルデータ信号を受信し得る。代替として、または加えて、各そのような送受信機チャネルは、ＩＣ１０外部の宛先にシリアルデータ信号を伝送し得る。
受信機（「ＲＸ」）側では、ＰＭＡ回路２０内の送受信機チャネルは、（とりわけ）受信したシリアルデータ信号に対するクロックおよびデータ復元（「ＣＤＲ」）動作を実施し、（１）クロック情報、および（２）その信号からのデータ情報を復元し得る。チャネルは、次いで、少なくとも復元されたデータ情報をコア回路３０に印加し得る。典型的には、これは、チャネルが復元されたデータ情報をシリアルからパラレル形式に変換した後に行われる。
送信機（「ＴＸ」）側では、ＰＭＡ回路２０内の送受信機チャネルは、（とりわけ）コア回路３０からパラレルで受信したデータ信号をシリアルデータ信号に変換し得る。チャネルは、次いで、そのシリアルデータ信号をデバイス１０から出力し得る。
（「シリアルデータ信号」は、いわゆる、シングルエンド信号であり得、または互の論理補数である、２つの信号成分から成る差動信号であり得る。いずれの場合も、単数形「シリアルデータ信号」は、本明細書で採用される用語を簡略化するために使用されるであろう。）
コア回路３０は、典型的には、ＰＭＡ回路２０から受信したデータを処理するため、および／またはデータをＰＭＡ回路２０に印加するための回路である。例えば、コア回路３０は、デジタル信号処理（「ＤＳＰ」）回路、プログラマブル論理回路、マイクロプロセッサ回路、メモリ回路等を含み得る。コア回路３０は、それ自体、従来的であり得る。本開示は、主に、回路２０によって例証される、一般的タイプのＰＭＡ回路に関する。以下の議論は、したがって、大部分は、ＰＭＡ回路に言及し、後述のＰＭＡ回路を伴うＩＣ（例えば、１０等）内に含まれる、他の回路（例えば、コア回路３０等）については、多くを語る必要はないであろう。
公知の低コストの構成可能ＩＣは、典型的には、比較的に低速のデータレート（例えば、約６００メガビット／秒（「６００Ｍｂｐｓ」）から約６ギガビット／秒（「６Ｇｂｐｓ」）の範囲内）を有する、送受信機通信プロトコルのサポートに焦点を当てる。典型的公知の設計では、送受信機ストリップ（または、高速シリアルインターフェース（「ＨＳＳＩ」）ストリップ）（例えば、図１におけるＰＭＡ回路２０等）は、単一タイプのＰＭＡ設計を使用する（例えば、すべての送受信機チャネルに対して）。本単一タイプのＰＭＡ設計は、１つのクロックおよびデータ復元（「ＣＤＲ」）アーキテクチャを使用し得、したがって、「同種」ＰＭＡと称され得る。
本明細書では、前述の低速プロトコルに加え、限定された高速送受信機プロトコル（例えば、６Ｇｂｐｓ超のデータレートを採用する）をサポート可能にすることによって、低コストの構成可能ＩＣを改良することが望ましいと考えられる。例えば、そのような付加的高速送受信機能力は、ＩＣのための市場のサイズを増加させ、それによって、製造業者にとって、製品としてのその価値を向上させ得る。しかしながら、従来の同種ＰＭＡアプローチへの固執は、本種類の低コストの製品のための市場によって期待されていないにも関わらず、受信機（「ＲＸ」）クロックおよびデータ復元（「ＣＤＲ」）回路が、各チャネルにおいて、最高データレートをサポートする必要があることを意味するであろう。ＰＭＡをこのように設計することは（すなわち、すべての送受信機チャネルにおいて、最高データレートＣＤＲ能力を伴う）送受信機の面積コストを増加させ、したがって、特徴（能力の範囲）と価格との間の良好な均衡を提供する、低コストのデバイスを提供する目的を無効にすることになるであろう。
図２、３、および４は、低コストの構成可能ＩＣにおける、公知の同種ＰＭＡ設計のいくつかの実施例を示す。これらの公知の設計の各々では、ＰＭＡチャネルはすべて、１つのタイプのＣＤＲ回路であって、単一データレートのみをサポートする。例えば、図２に示される公知の同種ＰＭＡ配列１２０は、いくつかの低速送受信機チャネル１２４ａ−ｄ、ならびに低速多目的位相ロックループ（「ＰＬＬ」）回路のいくつかのインスタンス１２２ａおよび１２２ｂを含む。これらのチャネルの各々のＣＤＲ回路は、補間器ベースのＣＤＲ回路（以下、「ｉＣＤＲ」回路と称される）である。低コストの構成可能ＩＣは、多目的ＰＬＬ（「ＭＰＬＬ」）１２２の使用等、ソース共有から恩恵を享受する。これは、ＰＬＬの面積コストを削減するのを支援することができる。ＭＰＬＬは、送受信機チャネル１２４のための伝送（「ＴＸ」）クロックを提供するため、または汎用用途（例えば、ＰＭＡ１２０と関連付けられたコア回路３０内における）をサポート（例えば、そのためのクロック信号を提供）するために使用することができる。例えば、ＭＰＬＬ１２２の出力は、メモリインターフェース、低電圧差動信号伝達（「ＬＶＤＳ」）、およびコア３０クロックキング等、汎用用途をサポートするように分割することができる。
図３は、別の公知の同種ＰＭＡ配列２２０を示す。本配列は、再び、ｉＣＤＲ回路を採用する、低速送受信機チャネル２２４ａおよび２２４ｂを含む。本配列ではでは、低速ＰＬＬ２２４ａおよび２２４ｂは、ＭＰＬＬではないが、送受信機チャネルのサポート専用である。
図４は、さらに別の公知の同種ＰＭＡ配列３２０を示す。本配列では、低速送受信機チャネル３２４ａ−ｄは、補間器ベースではないが電圧制御式発振器（「ＶＣＯ」）ベースである。低速ＰＬＬ３２２は、再び、多目的ではないが、送受信機チャネルのサポート専用である。
基本的に、低コストの汎用ＩＣいくつかの高速シリアルデータ信号伝達または通信能力を与えるために、本開示は、異種ＰＭＡと称され得るものをＩＣに導入する。異種ＰＭＡアーキテクチャは、同種ＰＭＡと比較して、競争力のあるコスト構造をもたらす。異種ＰＭＡは、（１）低速補間器ベースのＣＤＲチャネルと、（２）クロック乗算ユニット（「ＣＭＵ」）を伴う高速アナログベースの（例えば、ＶＣＯベースの）ＣＤＲチャネルとの組み合わせを含む。（頭字語「ａＣＤＲ」は、アナログベースのＣＤＲを指すために使用され得る。）ＣＭＵを伴う高速ａＣＤＲベースのチャネルは、送受信機のための高速／低速クロック源または高速ＰＭＡチャネルの任意のものとして、２つの機能を果たすことができる。
補間器ベースのＣＤＲ（「ｉＣＤＲ」）は、通常、ＩＣ上でほとんど面積を消耗しない（すなわち、ほとんど空間を占有しない）ため、低性能送受信機内で使用される。しかしながら、ｉＣＤＲは、より高速で起動するように、再構築（再設計）するのは、より困難である。一方、ａＣＤＲは、典型的には、より高いデータレートをサポートすることができるため、高性能受信機において使用される。しかしながら、ａＣＤＲの面積使用は、ｉＣＤＲの面積使用より大きい。その最大速度は、その電圧制御式発振器（「ＶＣＯ」）の速度によって決定されるため、より高い周波数で起動するように、ａＣＤＲを設計することは、より容易である。ＶＣＯの速度は、ＩＣを製作するために使用されるスケール（サイズ）が、より小さくなるのに伴って、増加する傾向にある。
本開示による、異種ＰＭＡ回路を提供することを促進し得る考慮点は、ＰＬＬ回路のサイズが、ａＣＤＲベースのチャネルのサイズに類似することである。ＴＸドライバおよびＲＸドライバを追加することによって、ＰＬＬは、ＣＭＵを伴うａＣＤＲベースのチャネルに変換することができる。送受信機をサポートするために使用される高速ＰＬＬは、汎用用途のためのクロックを生成するために容易に使用することができないので、それを高速チャネルに変換することは、より費用効果的である。これは、ＰＬＬの面積コストを効果的に削減する。
本開示による、異種ＰＭＡ回路４２０の構成要素のための例証的配列は、図５に示される。回路４２０の構成要素は、低速ＭＰＬＬチャネル４２２ａおよび４２２ｂ、低速送受信機チャネル４２４ａ−ｄ、ならびにＣＭＵを伴う高速送受信機チャネル４２６ａ−ｄを含む。高速チャネルと低速チャネルとは、好ましくは、チャネル間スキュー（すなわち、ともに使用される必要があり得る異なるチャネル内の異なる量の信号遅延）を削減するように別個にグループ化される。例えば、チャネル４２６ａ−ｄはすべて、そのようなスキュー削減目的のために、互に隣接して置かれ得る。同様に、チャネル４２４ａおよび４２４ｂは、互に隣接して置かれ、チャネル４２４ｃおよび４２４ｄは、互に隣接して置かれる。汎用用途のための（例えば、図１における３０のようなコア回路内で使用するために、クロック信号を提供するための）低速ＰＬＬ４２２ａ／ｂは、代替として、または加えて、必要に応じて、ＨＳＳＩストリップ４２０内で低速チャネルをクロックするために使用することができる。
図５は、図１におけるＩＣ１０のようなＩＣ上の回路４２０の代表的インスタンスの１つに過ぎないであろうものを示すことを理解されるであろう。そのような図１のＩＣ１０のＰＭＡ回路２０は、本開示による、４２０のような回路のいくつかのインスタンス（すなわち、同じまたは実質的に同じ反復）を含み得る。
本開示による、異種ＰＭＡアプローチの主要な利点は、低速チャネルと高速チャネルとの相対的な数を調節することにより、種々の種類のユーザの生産要件に適合させることにおける柔軟性を可能にすると同時に、最低面積コストを達成することである。例えば、汎用ＩＣ群内の製品の１つは、比較的に多数の４２４のような低速送受信機チャネルと、４２６のような高速送受信機チャネルを非常に少数のみまたはそれを伴わずに提供（製造）されることができる。その群内の別の製品は、若干少ない数の低速チャネル４２４および若干多い数の高速チャネル４２６を伴って提供（製造）されることができる。群内のなおも別の製品は、さらに減少された数の低速チャネル４２４およびさらに増加された数の高速チャネル４２６を伴って提供（製造）されることができる。高速チャネル４２６の数（例えば、低速チャネル４２４の数と比較して）は、種々の通信プロトコルをサポートするために必要とされるＰＬＬの数によって決定することができる。これは、種々のユーザの汎用ＩＣ製品の使用方法（または、所望の使用方法）を検討することによって、決定することができる。
図６は、図５からのＣＭＵを伴う代表的高速ＰＭＡチャネル４２６の内部回路の例証的実施形態を示す。本回路は、伝送（または、送信機）バッファ回路（「ＴＸ」）５１０、受信（または、受信機）バッファ回路（「ＲＸ」）５２０、基準入力クロックバッファ回路（「ＲｅｆＣｌｋ」）５３０、並直列変換器回路（「ＳＥＲ」）５４０、直並列変換器回路（「ＤＥＳＥＲ」）５５０、クロック生成バッファ回路（「ＣＧＢ」）５６０、およびアナログベースの（例えば、電圧制御式発振器またはＶＣＯベースの）クロックおよびデータ復元回路（「ａＣＤＲ」）５７０を含む。伝送バッファまたはＴＸ５１０は、プリエンファシスを伴う差動増幅段階として機能し、チャネル４２６からのシリアルデータ信号（２つの相補的（または、差動）信号成分を備えている）を伝送し得る。受信バッファまたはＲＸ５２０は、別のシステム構成要素（ＩＣ１０外部）からの差動シリアルデータ信号を受信し得、利得補償のための等化器を具備し得る。ＲＸバッファ５２０は、チャネルが、ＣＭＵとして使用される場合、入力基準クロックバッファとしても機能し得る。並直列変換器またはＳＥＲ５４０は、データが、チャネルからＴＸ５１０を介して、チャネルから伝送されることができるように、コア３０からの複数のパラレルデータ信号を１つのシリアルデータ信号に変換するために使用され得る。直並列変換器またはＤＥＳＥＲ５５０は、コア３０への印加のために、ａＣＤＲ５７０から復元されたシリアルデータ信号を複数のパラレルデータ信号に変換することによって、逆のことを行い得る。クロック生成バッファまたはＣＧＢ５６０は、ａＣＤＲが、ＨＳＳＩストリップ２０／４２０内の他のチャネルへのクロック発生器として機能する場合、ａＣＤＲ５７０からクロックを伝送するために使用され得る。ＣＧＢ５６０は、データが、ＴＸ（５１０）を通して、チャネルから伝送される伝送路における並直列変換器（５４０）のためのクロック源を選択するためにも使用され得る。（図６は、「外部源」に由来する基準クロックを示すが、基準クロック源は、代替として、ＩＣ１０の内部であり得る）。
図７は、図５からの代表的低速ＰＭＡチャネル４２４の内部回路の例証的実施形態を示す。本回路は、概念上、図６および７における機能的類似要素間の以下の相関に基づいて、図６の回路に類似する；５１０および６１０、５２０および６２０、５４０および６４０、５５０および６５０、５６０および６６０、ならびに５７０および６７０。これらの機能的類似要素の回路は、幾分、異なって実装され得るが、その全体的機能は、類似する。それらの機能は、図６に対してすでに述べているので、再び図７に関してその説明を反復する必要はないであろう。しかしながら、具体的には、回路５７０は、アナログベースのＣＤＲ（または、「ａＣＤＲ」）回路であるが、回路６７０は、補間器ベースのＣＤＲ（または、「ｉＣＤＲ」）回路であることに留意されたい。
図８は、図５に示されるような異種ＰＭＡ４２０のためのクロック信号ネットワーク７８０の例証的実施形態を示す。クロックネットワーク７８０は、典型的には、異種ＰＭＡ４２０の一部（したがって、回路２０が、本開示による、異種ＰＭＡ構造を有する場合、図１内の回路２０の一部）である。便宜上（および、図８の密集を回避するために）、各送受信機チャネルのＲＸ、ＣＤＲ、およびＣＧＢ回路構成要素のみ、図８に示される。クロックネットワーク７８０のためのクロック信号源は、（１）低速ＰＬＬ４２２ａおよび４２２ｂ、ならびに（２）ＣＭＵを伴う高速ＰＭＡチャネル４２６ａ−ｄである。したがって、例えば、各低速ＰＬＬ４２２は、低速クロック信号をクロックネットワーク７８０内のチャネル間クロック信号導体７８２ａ−ｂのうちのそれぞれの１つに印加することができる。同様に、ＣＭＵ４２６ａ−ｄを伴う各高速チャネルは、クロックネットワーク７８０内のチャネル間クロック信号導体７８２ｃ−ｆのうちのそれぞれの１つに印加することができる。導体７８２はすべて、異種ＰＭＡ回路４２０内の低速および高速チャネルのすべてを過ぎて（それらに隣接して）延在する。
各低速チャネル４２４は、導体７８２の任意のものによってクロックすることができる（すなわち、任意のものからクロック信号を得ることができる）。したがって、例えば、低速チャネル４２４の各々に対するクロック信号入力導体７８６は、導体７８２の各々に対してプログラム可能に選択可能（アクティブ化可能）な接続７８４を有する。（図８内の２つの導体７８２と７８６との交差における小さい白丸の各々は、それらの２つの導体間のそのようなプログラム可能相互接続７８４を示す。各そのような相互接続（接続）は、その相互接続要素７８４に印加される、制御信号（図８に図示せず）の論理状態（例えば、論理１または論理０）に応じて、「為される」または「為されない」ことができる。図８内の小さい白丸のうちのいくつかの代表的なもののみ、参照番号７８４で示される（図面の密集を回避するため）。しかしながら、図８内の各そのような小さい白丸は、その丸の場所で交差する導体間のプログラム可能相互接続の存在を示すことを理解されるであろう。これらの相互接続７８４を制御するための信号は、ＩＣ１０の一部である他の回路要素に由来することができる。例えば、これらの他の回路要素は、典型的には、ヒューズ、アンチヒューズ、金属の任意のリンク、いわゆる構成ランダムアクセスメモリ（「ＣＲＡＭ」）要素等のメモリ要素、または同等物のようなプログラム可能または構成可能要素である。可能性の１つとして、これらの要素は、ＩＣ１０の動作の初期化（または、再初期化）段階中にプログラムまたは構成される（典型的には、比較的に稀に生じ、ＩＣのいわゆる正常またはユーザモード動作に進む（そのようなユーザモードは、本明細書の他で論じられるように、入力および出力シリアルデータ信号に対するＩＣの動作である））。
一方、各高速チャネル４２６は、導体７８２のうちのいくつかのみによって、クロックすることができる（すなわち、そこからクロック信号を得ることができる）。特に、各高速チャネル４２６は、高速チャネル４２６のうちの任意の他の１つからのみ、クロックネットワーク７８０を介して、クロック信号を得ることができる。この単なる例示的例証として、チャネル４２６ａ内のＣＧＢ５６０は、導体７８６と導体７８２ｄ−ｆのうちの所望の１つとの間におけるプログラム可能接続７８４のプログラム可能または選択可能閉鎖（閉鎖ステップ）によって、導体７８２ｄ−ｆの任意の１つから、クロック信号７８６を受信することができる。導体７８２ｄ−ｆ上の信号は、それぞれ、チャネル４２６ｂ−ｄ内のＣＧＢ５６０に由来する（前述のように）。
前述の議論および図８から、高速チャネル４２６の各々は、（１）任意の１つ以上の他の高速および／または低速チャネル４２６／４２４によって使用するためのクロック信号を提供するＰＬＬとして、または、（２）印加された高速シリアルデータ入力信号からのデータおよびクロック情報を復元し、そのＣＤＲ動作において、そのチャネルに印加される基準クロック信号を採用するＣＤＲチャネルとして使用することができることが分かるであろう。便宜上、前述の文は、高速チャネル４２６のＲＸ動作のみについて述べる。しかしながら、各高速チャネル４２６は、代替として、または加えて、高速シリアルデータ信号を伝送（ＩＣ１０から出力）し、その伝送動作において、クロックネットワーク７８０からのクロック信号を採用するために使用することができることを理解されるであろう。
また、前述の議論および図８から、低速チャネル４２４の各々は、データおよびクロック情報を印加された低速シリアルデータ入力信号から復元するためのＣＤＲチャネルとして使用することができることが分かるであろう。代替として、または加えて、低速チャネル４２４の各々は、低速シリアルデータ信号を伝送（ＩＣ１０から出力）し、その伝送動作において、クロックネットワーク７８０からのクロック信号を採用するために使用することができる。
図８は、汎用クロック（例えば、コア回路３０内で使用するため）が、低速ＰＬＬ４２２のみから来る（高速チャネル４２６からではなく）ことを示すことに留意されたい。
図９は、図５に示されるような異種ＰＭＡ４２０のためのクロック信号ネットワーク７８０'の例証的代替実施形態を示す。クロックネットワーク７８０'は、概して、クロックネットワーク７８０（図８）に類似するが、その差異は、以下に記載される。クロックネットワーク７８０'では、上側ＰＬＬ４２２ａは、上側半分の低速チャネル４２４ａおよび４２４ｂのみ、駆動（それに対して、クロック信号を提供）することができ、下側ＰＬＬ４２２ｂは、下側半分の低速チャネル４２４ｃおよび４２４ｄのみ、駆動（それに対して、クロック信号を提供）することができる。したがって、図９では、チャネル間導体７８２ａ'（ＰＬＬ４２２ａからのクロック信号のため）は、低速チャネル４２４ａおよび４２４ｂのみを過ぎて（それに隣接して）延在する。同様に、チャネル間導体７８２ｂ'（ＰＬＬ４２２ｂからのクロック信号のため）は、低速チャネル４２４ｃおよび４２４ｄのみを過ぎて（それに隣接して）延在する。本実装は、クロックネットワーク７８０／７８０'におけるジッタが、送受信機チャネルのジッタ仕様からの逸脱を生じさせる場合、好ましくあり得る。クロックネットワーク７８０'におけるクロック信号の数を減少させることによって、クロック信号の結合によって生じるジッタを低減させることが可能であり得る。
前述の異種ＰＭＡアプローチは、同種アプローチに勝る有意な必要面積利点を有する。異種アプローチは、既存の設計（例えば、ｉＣＤＲ回路のための公知の設計およびａＣＤＲ回路のための別個に公知の設計）の再使用を促進することもできる。したがって、例えば、異種アプローチは、より高速で稼動するｉＣＤＲ回路を再設計しようとする危険を回避する。異種アプローチは、高速チャネル対低速チャネルの数を、異なる製品要件の範囲の任意のものに適合され、低面積コストを達成するように調節されることを可能にする。
完全性のために、図１０は、本開示の他でのＰＬＬ回路のために使用することができる、典型的ＰＬＬ回路８００の実施例を示す。ＰＬＬ８００は、基準クロック信号の周波数を位相整合（したがって、ロックオン）するように絶えず調節される電圧または電流駆動発振器８４０を伴う電子回路である。特定の通信チャネルを安定化させる（特定の周波数への設定を維持する）ことに加え、ＰＬＬは、信号を生成すること、信号を変調または復調すること、信号を低雑音状態で再構成すること、あるいは周波数を乗算または除算するために使用することができる。ＰＬＬは、一般に、デジタルデータ伝送のために使用される。
図１０に示されるように、ＰＬＬ８００は、電圧制御式発振器（「ＶＣＯ」）８４０、位相周波数検出器（「ＰＦＤ」）８１０、電荷ポンプ（「ＣＰ」）８２０、ロック検出（「ＬＤ」）回路８６０、ループフィルタ（「ＬＦ」）回路８３０、およびフィードバック周波数除算回路８５０を含み得る。ＶＣＯ８４０は、フィードバック方式によって、所望の受信または伝送周波数に近い周波数に同調される。ＶＣＯ周波数（除算器８５０によって除算後）が、入力基準クロック周波数から逸脱する場合、ＰＦＤ８１０は、ＣＰ８２０に印加されるエラーパルスを生成し、それによって、ＶＣＯを基準周波数（の倍数）に戻るようにする。（前述の文における「倍数」とは、除算器８５０周波数除算係数の逆数である。）例えば、フィードバック周波数が、基準クロック周波数を下回る場合、ＰＦＤ８１０は、ＵＰパルスをＣＰ８２０に送信し、ＣＰ８２０は、正確な電荷量を電圧制御（「ＶＣＴＲ」）ノードおよびＬＦ８３０に送達し、ＶＣＯ８４０を加速する。一方、フィードバック周波数が、基準周波数より速い場合、ＰＦＤ８１０は、ＤＯＷＮパルスをＣＰ８２０に送信し、ＣＰ８２０は、ＶＣＴＲおよびＬＦ８３０から精密な電荷を放電し、ＶＣＯ８４０を減速させる。ＶＣＴＲは、ＶＣＯ８４０の速度を制御する。ＰＬＬ８００が、ロック状態にある場合、ＶＣＴＲ電圧は、ある値に安定しているはずである。ＬＤ８６０は、エラー（ＵＰおよびＤＯＷＮ）パルスを監視し、ＰＬＬが、基準クロックとロック状態にあるかどうか決定する。エラーパルスは、ＰＬＬが、ロック状態にある場合、非常に小さいまたは稀であるはずである。
本開示を通して使用される任意のＰＬＬは、図１０に示される一般的ＰＬＬアーキテクチャを採用し得るが、本明細書のいくつかのＰＬＬの回路は、本明細書の他のＰＬＬと異なる速度（周波数）範囲で動作するために適合され得ることを理解されるであろう。例えば、本明細書のいくつかのＰＬＬは、比較的に低い周波数範囲内で動作するために適合され得る一方、本明細書の他のＰＬＬは、比較的に高周波数範囲で動作するために適合され得る。また、図１０に示されるＰＬＬアーキテクチャは、例証に過ぎず、他のＰＬＬが、所望に応じて、本明細書のＰＬＬの一部または全部のために使用され得ることを理解されるであろう。
ａＣＤＲ回路９００（例えば、図６における５７０のような）の例証的実施形態が、図１１に示される。回路９００は、回路８００と同一であることができるＰＬＬ回路８００'を含むが、位相検出器（「ＰＤ」）８７０を含む第２のフィードバックループの追加を伴う。図１０に関して前述のフィードバックループは、基準ループと称され得る。ＰＤ８７０を含むループは、データループと称され得る。ＰＬＬ回路８００'に加え、ａＣＤＲ回路９００は、データ信号サンプラ９１０を含み得る。
図１１に示されるように、ａＣＤＲ９００は、シリアルデータ信号および基準クロック信号（図１０に関して前述の）の両方を受信する。前述の段落に簡単に述べられたように、ＰＬＬバージョン８００'は、２つの完全に統合されたループを含む。これらは、（１）クロックへのロックループ（ＰＦＤ８１０を含む）、および（２）データへのロックループ（ＰＤ８７０を含む）である。両ループは、共通ＣＰ８２０、ループフィルタ８３０、およびＶＣＯ８４０を共有する。ＰＦＤループは、通常ＰＬＬ構造８００に相当する。それは、補正フィードバックカウンタ（周波数除算器）８５０の値を使用することによって、ＰＬＬを所望の周波数に調整するために使用される。ＰＤループは、ＰＬＬ出力クロック周波数を着信シリアルデータ信号と合わせるために使用される。
クロック復元制御（「ＣＲＣ」または「制御」）は、常に、ＰＦＤループ（または、ＰＦＤモード）を使用して、回路８００'を始動させる。回路８００'が、所望の出力周波数に到達すると（図１０に示されるようなロック信号のアサーションによって示されるように）、制御信号は、回路８００'が、その後、着信シリアルデータ信号を追跡し、復元されたクロック（「ｄａｔａ＿ｃｌｋ」）を即座に生成すことができるように（回路８００'が基準モードへのロック状態にある間に、補正基本周波数は、既に決定されているので）、回路８００'をＰＦＤループからＰＤループに自動的に切り替える。回路９００内には、復元されたクロックと基準クロックの周波数との間の百万分の一の差異を絶えず確認する、百万分の一（「ＰＰＭ」）検出回路（別個に図示せず）が存在し得る。ＣＤＲ回路９００が、所望の周波数からあまりに離れて変動する場合（例えば、過度に拡散したスペクトルの場合のように）、ＰＰＭ検出回路は、ＣＤＲ出力周波数が維持されるように、ＣＤＲをＰＤループからＰＦＤループに戻るように切り替える。
回路９００が、ＰＬＬ回路（ＣＤＲ回路ではなく）として使用されているチャネル内の回路５７０のインスタンスである場合、回路９００のそのインスタンスは、基準クロック信号のみ受信し得、その回路８００'内のＰＦＤループのみ、使用され得ることに留意されたい。
ｉＣＤＲ回路９２０の例証的実施形態は、図１２におけるいくつかのインスタンスに示される。９２０のような回路は、本開示を通して、ｉＣＤＲ回路の任意のインスタンスのために使用することができる。ｉＣＤＲベースの受信機は、通常、ＰＬＬ９３０を使用して、その受信動作をサポートする。ＰＬＬ９３０は、そのＰＬＬによってサポートされる、各ｉＣＤＲチャネル９２０内の位相補間器９４０に高速クロックを出力する。各位相補間器９４０は、（補間によって）異なる位相のＰＬＬクロック信号を生成し、関連付けられたフリップ・フロップ（「ＤＦＦ」）９５０をクロックし、着信シリアルデータ信号（例えば、Ｄ０、Ｄ１、・・・、またはＤＮ）をサンプリングおよびラッチするために最適なクロック信号位相を決定する。位相補間器９４０は、前述のように、ａＣＤＲ内のＰＤ８７０に類似する位相検出器（「ＰＤ」）を使用することによって、これを達成し得る。所望の実装に応じて、各ｉＣＤＲチャネルは、その独自のＰＬＬを有し得るか、または（図１２に示されるように）１つのＰＬＬ９３０が、複数のチャネルをサポートするために使用され得る（その場合、各チャネルが、データ受信のためのｉＣＤＲ回路９２０（および、本開示の任意のものに図示および説明される、ここでは述べられていない他のチャネル構成要素）のみ含む）。
例証的クロック生成ブロックまたはバッファ（「ＣＧＢ」）回路１０００の一部（および、いくつかの関連回路）が、図１３に示される。図１３に示されるものは、本開示を通して示される、ＣＧＢ回路の任意のインスタンスに対する典型であり得る。要素１０１０ａおよび１０１０ｂは、（１）ＣＧＢ回路１０２０による選択、（２）そのＣＧＢ回路による処理、および（３）そのＣＧＢ回路と関連付けられたＴＸ回路１０３０／１０４０／１０５０によって使用するためのそのＣＧＢ回路による出力のためのクロック信号を提供することができる源の典型である。例えば、要素１０１０の各々は、ＲＸ ＣＤＲのためではなく、ＰＬＬ／ＣＭＵとして使用されている、ＣＭＵ回路４２６を伴う高速チャネルのインスタンスであることができる。マルチプレクサ（「ｍｕｘ」）１０２２は、クロックネットワーク７８０から選択されたクロック信号を本特定のＣＧＢ回路に供給することができる、制御可能相互接続７８４の実装であることができる。（言い換えると、ｍｕｘ１０２２は、それが周波数除算器回路１０２４に印加する出力であるように、その選択可能入力のうちの１つを選択するように（要素１０１０から）、概して、要素７８４に関して述べたような態様で制御可能である）。除算器回路１０２４は、それに印加されるクロック信号を使用し、高速クロック（「ＨＦＣＬＫ」）、低速クロック（「ＬＦＣＬＫ」）、およびクロック同期信号（「Ｃパルス」）（すべて、ＣＧＢと関連付けられたチャネルの並直列変換器１０３０のＴＸ部分に印加される）を生成する。例えば、ＬＦＣＬＫは、パラレルデータを並直列変換器１０３０にクロックするために使用され、ＨＦＣＬＫは、並直列変換器１０３０のシリアルデータ出力をクロックするために使用され得る。要素１０４０は、ＴＸ出力ドライバ回路であって、要素１０５０は、ドライバ１０５０と関連付けられた（相補的）出力信号パッドである。
用語「クロック乗算器ユニット（「ＣＭＵ」）は、概して、本明細書では、伝送ＰＬＬ（「ＴＸＰＬＬ」）、すなわち、１つ以上のチャネルのＴＸ回路をクロックするためのクロック信号を供給するために使用されている（例えば、図１３におけるように）ＰＬＬを指すために使用される。ＣＭＵの機能は、ＣＧＢに、出力データを伝送するために使用されるクロック（例えば、ＨＦＣＬＫおよびＬＦＣＬＫ）を生成させるために、ユーザの基準クロックに基づいて、高速クロック信号を生成し、それをＣＧＢに送信する（例えば、クロックネットワーク７８０を介して）ことであり得る。
前述の内容をある程度要約すると（および、いくつかの観点において拡張すると）、本開示のある側面は、集積回路（「ＩＣ」）（例えば、１０）上の物理媒体アタッチメント（「ＰＭＡ」）回路（例えば、２０、４２０）に関する。ＰＭＡ回路は、各々が、第１の比較的に低いシリアルデータビットレート（例えば、約６００Ｍｂｐｓから約６Ｇｂｐｓ等の比較的に低いシリアルデータビットレート範囲内の任意のシリアルデータビットレート）を有するシリアルデータ信号（例えば、「データ」）を送受信（伝送および／または受信）するために適合される第１の複数の送受信機チャネル（例えば、低速チャネル４２４）を含み得る。ＰＭＡ回路はさらに、各々が、（１）（例えば、約６Ｇｂｐｓから約１２．５Ｇｂｐｓ等の比較的に高シリアルデータビットレート範囲内の任意のシリアルデータビットレート）を送受信するように適合される、低速チャネルより大きいシリアルデータビットレートを有することができる、シリアルデータ信号（例えば、「データ」）を送受信するか、または、（２）受信した基準クロック信号（例えば、「入力基準クロック」）に基づく位相ロックループ（「ＰＬＬ」）動作を実施し、出力クロック信号（例えば、クロックネットワーク７８０または７８０'へのＣＧＢ５６０の出力）を生成するために適合される、第２の複数の送受信機チャネル（例えば、高速チャネル４２６）を含み得る。ＰＭＡ回路はなおもさらに、さらなる受信した基準クロック信号（例えば、「入力基準クロック」）からさらなる出力クロック信号（例えば、４２２から７８０または７８０'への出力）を生成するために、ＰＬＬ回路（例えば、４２２）を含み得る。「入力基準クロック」信号は、１つ以上の外部源からＩＣ１０にもたらされ得る。ＰＭＡ回路はなおもさらに、高速チャネルのうちの１つによって生成される出力クロック信号を高速チャネルのうちの別のもの（例えば、導体７８２ｃ−ｆのうちの１つ、チャネル４２６への導体７８６のうちの１つ、およびそれらの２つの導体間でプログラム可能に制御可能な相互接続７８４）に選択的に印加するための回路を含み得る。ＰＭＡ回路はなおもさらに、さらなる出力クロック信号を低速チャネルのうちの１つ（例えば、導体７８２ａ−ｂのうちの１つ、チャネル４２４への導体７８６のうちの１つ、およびそれらの２つの導体間でプログラム可能に制御可能な相互接続７８４）に選択的に印加するための回路を含み得る。
上に要約される回路では、低速チャネルの各々は、クロックおよびデータ復元（「ＣＤＲ」）回路（例えば、６７０）を含み得る。そのようなＣＤＲ回路は、補間器ベースのＣＤＲ（例えば、「ｉＣＤＲ」）回路を備え得る。
上に要約される回路では、高速チャネルの各々は、ＣＤＲ回路（例えば、５７０）を含み得る。そのようなＣＤＲ回路は、アナログベースのＣＤＲ（「ａＣＤＲ」）回路を備え得る。そのようなａＣＤＲ回路は電圧制御式発振器ベースの（「ＶＣＯベースの」）ＣＤＲ回路を備え得る。
上に要約される回路では、ＩＣは、加えて、コア回路（例えば、３０）を含み得る。そのような場合、ＰＬＬ回路は、コア回路によって使用するために、さらなる受信した基準クロック信号に基づいて、クロック信号（例えば、「汎用クロック」）を生成するために適合され得る。
本明細書に要約される回路はさらに、出力クロック信号を低速チャネルのうちの１つ（例えば、導体７８２ｃ−ｆのうちの１つ、チャネル４２４への導体７８６のちの１つ、およびそれらの２つの導体間でプログラム可能な相互接続７８４）に選択的に印加するための回路を含み得る。
本明細書に要約される回路はさらに、出力クロック信号を低速チャネルのうちの任意のもの（例えば、導体７８２ｃ−ｆのうちの１つ、チャネル４２４の任意のものへの導体７８６、およびそれらの導体７８２と７８６との間でプログラム可能に制御可能な相互接続７８４）に選択的に印加するための回路を含み得る。
本明細書に要約される回路はさらに、さらなる出力クロック信号を低速チャネルのうちの任意のもの（例えば、導体７８２ａ−ｂのうちの１つ、チャネル４２４の任意のものへの導体７８６、およびそれらの導体７８２と７８６との間でプログラム可能に制御可能な相互接続７８４）に選択的に印加するための回路を含み得る。
本開示のある他の可能性として考えられる側面を要約（および、可能性として拡張）すると、ＩＣ（例えば、１０）上のＰＭＡ回路（例えば、２０／４２０）は、各々が、第１の比較的に低いビットレート範囲（例えば、６００Ｍｂｐｓから６Ｇｂｐｓ）内のシリアルデータビットレートを有するシリアルデータ信号（例えば、「外部源からのシリアルデータ」）を受信するために適合される、第１の複数の低速受信機チャネル（例えば、４２４）を含み得る。ＰＭＡ回路はさらに、各々が、第１の範囲内の任意のビットレートより大きい少なくともいくつかのビットレートを含む、第２の比較的に高データビットレート範囲（例えば、６Ｇｂｐｓから１２．５Ｇｂｐｓ）内のシリアルデータビットレートを有するシリアルデータ信号（例えば、「外部源からのシリアルデータ」）を受信するために適合される、第２の複数の高速受信機チャネル（例えば、４２６）を含み得る。高速チャネルのうちの少なくとも１つは、加えて、ＩＣの外部源からの基準クロック信号（例えば、「外部源からの基準クロック」）に基づくＰＬＬ動作を実施し、出力クロック信号（例えば、ＣＧＢ５６０からクロックネットワーク７８０または７８０'への出力）を生成するために適合され得る。ＰＭＡ回路はさらに、出力クロック信号を低速チャネルのうちの１つ（例えば、導体７８２ｃ−ｆのうちの１つ、チャネル４２４への導体７８６のうちの１つ、およびそれらの２つの導体間でプログラム可能に制御可能な接続７８４）に選択的に印加するための回路を含み得る。ＰＭＡ回路はなおもさらに、出力クロック信号を出力クロック信号を生成しなかった高速チャネルのうちの１つ（例えば、導体７８２ｃ−ｆのうちの１つ、チャネル４２６への導体７８６のうちの１つ、およびそれらの２つの導体間でプログラム可能に制御可能な接続７８４）に選択的に印加するための回路を含み得る。
上に要約される回路では、ＰＭＡ回路はさらに、ＩＣの外部源から受信したさらなる基準クロック信号（例えば、「基準クロック」）に基づくＰＬＬ動作を実施し、さらなる出力クロック信号（例えば、７８０または７８０'への４２２の出力）を生成するためのＰＬＬ回路（例えば、４２２）を含み得る。そのような場合、ＰＭＡ回路はさらに、さらなる出力クロック信号を低速チャネルのうちの１つ（例えば、導体７８２ａ−ｂ、低速チャネル４２４への導体７８６、およびそれらの２つの導体間でプログラム可能に制御された相互接続７８４）に選択的に印加するための回路を含み得る。
本明細書に要約される回路では、低速および高速チャネルの各々は、ＣＤＲ回路（例えば、５７０および６７０）を含み得る。そのような場合、高速チャネルの各々のＣＤＲ回路は、ＶＣＯベースのＣＤＲ回路を含み得る。
本明細書に要約される回路では、ＩＣはさらに、コア回路（例えば、３０）を含み得、ＰＬＬ回路は、コア回路によって使用するために、さらなる基準クロック信号に基づいて、クロック信号（例えば、「汎用クロック」）を生成するために適合され得る。
本開示のあるなおも他の可能性として考えられる側面を要約（および、可能性として拡張）すると、ＩＣ（例えば、１０）上のＰＭＡ回路（例えば、２０／４２０）は、第１の複数の比較的に低速のデータ信号受信機チャネル（例えば、４２４）を含み得る。ＰＭＡ回路はさらに、第２の複数の比較的に高速のシリアルデータ信号受信機チャネル（例えば、４２６）を含み得る。高速チャネルのうちの少なくとも１つは、加えて、基準クロック信号（例えば、「入力基準クロック」）に基づくＰＬＬ動作を実施し、出力クロック信号を生成するために適合され得る。ＰＭＡ回路はさらに、出力クロック信号を低速チャネルのうちの１つ（例えば、導体７８２ｃ−ｆのうちの１つ、チャネル４２４のうちの１つへの導体７８６、およびそれらの導体間でプログラム可能に制御された相互接続７８４）に選択的に印加するための回路を含み得る。ＰＭＡ回路はなおもさらに、出力クロック信号を出力クロック信号を生成しなかった高速チャネルのうちの１つ（例えば、導体７８２ｃ−ｆのうちの１つ、出力クロック信号を生成しなかったチャネル４２６のうちの１つに通じる導体７８６、およびそれらの導体間でプログラム可能に制御可能な相互接続７８４）に選択的に印加するための回路を含み得る。
上に要約される回路はさらに、出力クロック信号を低速チャネルのうちの任意のもの（例えば、導体７８２ｃ−ｆのうちの１つ、低速チャネル４２４の任意のものに通じる導体７８６、およびそれらの導体間でプログラム可能に制御可能な相互接続７８４）に選択的に印加するための回路を含み得る。
上に要約される回路はさらに、出力クロック信号を出力クロック信号を生成しなかった高速チャネルのうちの任意のもの（例えば、導体７８２ｃ−ｆのうちの１つ、出力クロック信号を生成したもの以外の高速チャネル４２６の任意のものに通じる導体７８６、およびそれらの導体間でプログラム可能に制御可能な相互接続７８４）に選択的に印加するための回路を含み得る。
上に要約される回路はさらに、さらなる基準クロック信号（例えば、「入力基準クロック」）に基づくＰＬＬ動作を実施し、さらなる出力クロック信号（例えば、４２２から導体７８２への出力）を生成するためのＰＬＬ回路（例えば、４２２）を含み得る。回路はなおもさらに、さらなる出力クロック信号を低速チャネルのうちの１つ（例えば、導体７８２ａ−ｂ、チャネル４２４のうちの１つへの導体７８６、およびそれらの導体間でプログラム可能に制御可能な相互接続７８４）に選択的に印加するための回路を含み得る。
上に要約される回路では、シリアルデータ信号の各々は、ＩＣの外部源に由来し得る（例えば、「外部源からのシリアルデータ」）。
前述の内容は、本開示の原理の例証に過ぎず、本開示の範囲および精神から逸脱することなく、当業者によって種々の修正を行うことができることを理解されるであろう。例えば、本明細書に示される、低速ＰＬＬの数対低速チャネルの数の種々の比率は、例証に過ぎず、所望に応じて、代わりに、例証的に描写された比率と異なる（例えば、より大きいまたはより小さい）比率を使用することができる。本開示の範囲内の修正の別の実施例として、本明細書に記載される特定のシリアルデータビットレートはすべて、例証に過ぎず、記載される各ビットレートは、本開示に従って、他の実施形態では、より高いまたはより低くあることができる。当然ながら、任意のビットレート範囲は、低性能から高性能に及んでいなければならず、任意の「高速」ビットレート範囲内の少なくともいくつかのビットレートは、好ましくは、その高速範囲と関連する「低速」ビットレート範囲内の最高ビットレートより高い。

Claims (33)

  1. 集積回路上の物理媒体アタッチメント（「ＰＭＡ」）回路であって、
    第１の複数の送受信機チャネル（「低速チャネル」）であって、前記第１の複数の送受信機チャネルの各々は、第１の比較的に低いシリアルデータビットレートを有するシリアルデータ信号を送受信するために適合されている、第１の複数の送受信機チャネルと、
    第２の複数の送受信機チャネル（「高速チャネル」）であって、前記第２の複数の送受信機チャネルの各々は、（１）送受信するように適合されている前記低速チャネルより大きなシリアルデータビットレートを有することが可能なシリアルデータ信号を送受信するため、または、（２）受信した基準クロック信号に基づく位相ロックループ（「ＰＬＬ」）動作を実施し、出力クロック信号を生成するために適合されている、第２の複数の送受信機チャネル（「高速チャネル」）と、
    さらなる受信した基準クロック信号からさらなる出力クロック信号を生成するためのＰＬＬ回路と、
    前記高速チャネルのうちの１つによって生成される出力クロック信号を前記高速チャネルのうちの別のものに選択的に印加するための回路と、
    前記さらなる出力クロック信号を前記低速チャネルのうちの１つに選択的に印加するための回路と
    を備えている、回路。
  2. 前記低速チャネルの各々は、クロックおよびデータ復元（「ＣＤＲ」）回路を含む、請求項１に記載の回路。
  3. 前記低速チャネルの各々におけるＣＤＲ回路は、補間器ベースのＣＤＲ回路を備えている、請求項２に記載の回路。
  4. 前記高速チャネルの各々は、クロックおよびデータ復元（「ＣＤＲ」）回路を含む、請求項１に記載の回路。
  5. 前記高速チャネルの各々におけるＣＤＲ回路は、アナログベースのＣＤＲ回路を備えている、請求項４に記載の回路。
  6. 前記高速チャネルの各々におけるＣＤＲ回路は、電圧制御式発振器ベースの（「ＶＣＯベースの」）ＣＤＲ回路を備えている、請求項４に記載の回路。
  7. 前記集積回路は、コア回路をさらに含み、前記ＰＬＬ回路は、前記さらなる受信した基準クロック信号に基づいて、前記コア回路による使用のためのクロック信号を生成するために適合されている、請求項１に記載の回路。
  8. 前記出力クロック信号を前記低速チャネルのうちの１つに選択的に印加するための回路をさらに備えている、請求項１に記載の回路。
  9. 前記出力クロック信号を前記出力クロック信号を生成しなかった前記高速チャネルのうちの任意のものに選択的に印加するための回路をさらに備えている、請求項１に記載の回路。
  10. 前記出力クロック信号を前記低速チャネルのうちの任意のものに選択的に印加するための回路をさらに備えている、請求項１に記載の回路。
  11. 前記さらなる出力クロック信号を前記低速チャネルのうちの任意のものに選択的に印加するための回路をさらに備えている、請求項１に記載の回路。
  12. 集積回路（「ＩＣ」）上の物理媒体アタッチメント（「ＰＭＡ」）回路であって、
    第１の複数の低速受信機チャネルであって、前記第１の複数の低速受信機チャネルの各々は、第１の比較的に低いビットレート範囲内のシリアルデータビットレートを有するシリアルデータ信号を受信するように適合されている、第１の複数の低速受信機チャネルと、
    第２の複数の高速受信機チャネルであって、前記第２の複数の高速受信機チャネルの各々は、第２の比較的に高ビットレート範囲内のシリアルデータビットレートを有するシリアルデータ信号を受信するために適合されており、前記第２の比較的に高ビットレート範囲は、前記第１の範囲内の任意のビットレートより大きい少なくともいくつかのビットレートを含み、前記高速チャネルのうちの少なくとも１つは、前記ＩＣの外部源から受信した基準クロック信号に基づく位相ロックループ（「ＰＬＬ」）動作を実施し、出力クロック信号を生成するためにさらに適合されている、第２の複数の高速受信機チャネルと、
    前記出力クロック信号を前記低速チャネルのうちの１つに選択的に印加するための回路と、
    前記出力クロック信号を前記出力クロック信号を生成しなかった前記高速チャネルのうちの１つに選択的に印加するための回路と
    を備えている、回路。
  13. 前記ＩＣの外部源から受信したさらなる基準クロック信号に基づくＰＬＬ動作を実施し、さらなる出力クロック信号を生成するためのＰＬＬ回路と、
    前記さらなる出力クロック信号を前記低速チャネルのうちの１つに選択的に印加するための回路と
    をさらに備えている、請求項１２に記載の回路。
  14. 前記低速および高速チャネルの各々は、クロックおよびデータ復元（「ＣＤＲ」）回路を含む、請求項１２に記載の回路。
  15. 前記高速チャネルの各々における前記ＣＤＲ回路は、電圧制御式発振器ベースの（「ＶＣＯベースの」）ＣＤＲ回路を備えている、請求項１４に記載の回路。
  16. 前記集積回路は、コア回路をさらに備え、前記ＰＬＬ回路は、前記さらなる基準クロック信号に基づいて、前記コア回路によって使用するためのクロック信号を生成するために適合されている、請求項１３に記載の回路。
  17. 集積回路（「ＩＣ」）上の物理媒体アタッチメント（「ＰＭＡ」）回路であって、
    第１の複数の比較的に低速のシリアルデータ信号受信機チャネルと、
    第２の複数の比較的に高速のシリアルデータ信号受信機チャネルであって、前記第２の複数の比較的に高速のシリアルデータ信号受信機チャネルのうちの少なくとも１つは、基準クロック信号に基づく位相ロックループ（「ＰＬＬ」）動作を実施し、出力クロック信号を生成するためにさらに適合されている、第２の複数の比較的に高速のシリアルデータ信号受信機チャネルと、
    前記出力クロック信号を前記低速チャネルのうちの１つに選択的に印加するための回路と、
    前記出力クロック信号を前記出力クロック信号を生成しなかった前記高速チャネルのうちの１つに選択的に印加するための回路と
    を備えている、回路。
  18. 前記出力クロック信号を前記低速チャネルのうちの任意のものに選択的に印加するための回路をさらに備えている、請求項１７に記載の回路。
  19. 前記出力クロック信号を前記出力クロック信号を生成しなかった前記高速チャネルのうちの任意のものに選択的に印加するための回路をさらに備えている、請求項１７に記載の回路。
  20. さらなる基準クロック信号に基づくＰＬＬ動作を実施し、さらなる出力クロック信号を生成するためのＰＬＬ回路と、
    前記さらなる出力クロック信号を前記低速チャネルのうちの１つに選択的に印加するための回路と
    をさらに備えている、請求項１７に記載の回路。
  21. 前記シリアルデータ信号の各々は、前記ＩＣの外部源に由来する、請求項１７に記載の回路。
  22. 集積回路上の物理媒体アタッチメント（「ＰＭＡ」）回路であって、
    第１の複数の補間器ベースのクロックおよびデータ復元（「ｉＣＤＲ」）チャネルであって、前記第１の複数のｉＣＤＲチャネルの各々は、それぞれのシリアルデータ信号を受信するように適合されている、第１の複数のｉＣＤＲチャネルと、
    第２の複数のアナログベースのクロックおよびデータ復元（「ａＣＤＲ」）チャネルであって、前記第２の複数のａＣＤＲチャネルの各々は、それぞれのシリアルデータ信号を受信するように適合されている、第２の複数のａＣＤＲチャネルと
    を備えている、回路。
  23. 前記ａＣＤＲチャネルのうちの少なくとも１つは、位相ロックループ（「ＰＬＬ」）回路を備えている、請求項２２に記載の回路。
  24. 前記ａＣＤＲチャネルのうちの少なくとも１つは、基準クロック信号を受信し、前記ＰＬＬ回路と共に前記基準クロック信号に基づいて動作し、出力クロック信号を生成するようにさらに適合されている、請求項２３に記載の回路。
  25. 前記出力クロック信号を前記出力クロック信号を生成しなかった前記ａＣＤＲチャネルのうちの別のものに選択的に印加するための回路をさらに備えている、請求項２４に記載の回路。
  26. 前記出力クロック信号を前記ｉＣＤＲチャネルのうちの少なくとも１つに選択的に印加するための回路をさらに備えている、請求項２４に記載の回路。
  27. 受信した基準クロック信号から出力クロック信号を生成するための位相ロックループ（「ＰＬＬ」）回路と、
    前記出力クロック信号を前記ｉＣＤＲチャネルのうちの少なくとも１つに選択的に印加するための回路と
    をさらに備えている、請求項２２に記載の回路。
  28. 集積回路上の物理媒体アタッチメント（「ＰＭＡ」）回路であって、
    第１の複数のシリアルデータ信号送受信機チャネルであって、前記第１の複数のシリアルデータ信号送受信機チャネルの各々は、補間器ベースのクロックおよびデータ復元（「ｉＣＤＲ」）回路を含む、第１の複数のシリアルデータ信号送受信機チャネルと、
    第２の複数のシリアルデータ信号送受信機チャネルであって、前記第２の複数のシリアルデータ信号送受信機チャネルの各々は、アナログベースのクロックおよびデータ復元（「ａＣＤＲ」）回路を含む、第２の複数のシリアルデータ信号送受信機チャネルと
    を備えている、回路。
  29. 受信した基準クロック信号から出力クロック信号を生成するためのＰＬＬ回路と、
    前記出力クロック信号を前記第１の複数のチャネルのうちの少なくとも１つに選択的に印加するための回路と
    をさらに備えている、請求項２８に記載の回路。
  30. 前記第２の複数のチャネルのうちの少なくとも１つは、さらなるＰＬＬ回路を備えている、請求項２９に記載の回路。
  31. 前記第２の複数のチャネルのうちの少なくとも１つは、さらなる基準クロック信号を受信し、前記さらなるＰＬＬ回路と共に前記さらなる基準クロック信号に基づいて動作し、さらなる出力クロック信号を生成するように適合されている、請求項３０に記載の回路。
  32. 前記さらなる出力クロック信号を前記第２の複数のチャネルのうちの１つ以外の前記第２の複数のチャネルのうちの１つに選択的に印加するための回路をさらに備えている、請求項３１に記載の回路。
  33. 前記さらなる出力クロック信号を前記第１の複数のチャネルのうちの１つに選択的に印加するための回路をさらに備えている、請求項３２に記載の回路。
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