JP2007018498A - プログラマブルロジックデバイスのシリアルインタフェースにおけるマルチプルデータレート - Google Patents

Abstract

【課題】広範囲のデータレートに対して好適に対応できるシリアルインタフェースを提供する。
【解決手段】ＰＬＤ用のシリアルインタフェース（２０）は、第１の範囲のデータレートをサポートする第１の数のチャネル（２１〜２４）と、第２の範囲のデータレートをサポートする第２の数のチャネル（２００）とを提供することによって、広範囲のデータレートをサポートする。第１の範囲のデータレートは、第２の範囲のデータレートよりも低い。第１のチャネル数は、好ましくは１である第２のチャネル数よりも大きい。各インタフェースにおける第１のチャネル数は、好適には、４である。各チャネルは、物理媒体接続モジュール（２６）と、物理コード化サブレイヤモジュール（２５）とを含む。第２の数のチャネルの各高速チャネルは、クロック管理ユニットを含む。第１の数のチャネルの低速チャネルは、一つ以上のクロック管理ユニットを共有する。
【選択図】図２

Description

本発明は、高速シリアルインタフェースに関し、特に、異なったデータレートで動作し得るプログラマブルロジックデバイス（ＰＬＤ）に関する。

高速シリアルインタフェースを組み込むことによって高速（換言すると、１Ｇｂｐｓよりも高速）のシリアルＩ／Ｏ規格（例えば、ＸＡＵＩ（Ｅｘｔｅｎｄｅｄ Ａｔｔａｃｈｍｅｎｔ Ｕｎｉｔ Ｉｎｔｅｒｆａｃｅ）規格）を提供するＰＬＤが普及してきた。ＸＡＵＩ規格によると、高速シリアルインタフェースは、「クワッド」（各々が４つのトランシーバと別の中央ロジックを含む）として知られるトランシーバ群を含む。

一インプリメンテーションでは、各トランシーバは、外部デバイスと通信する物理媒体接続（ＰＭＡ）部分またはモジュールと、外部デバイスへの伝送用のデータまたは外部デバイスから受信されるデータのシリアル処理を実行する物理コード化サブレイヤ（ＰＣＳ）部分またはモジュールとに分けられる。現在利用可能なＰＭＡモジュールとＰＣＳモジュールは、各々がサポートするデータレートの点でオーバーラップするが、利用可能なＰＭＡモジュールの最高データレートは、利用可能なＰＣＳモジュールの最高データレートを上回る。

いずれにせよ、従来は、プログラマブルロジックデバイスの高速シリアルインタフェースにおいてサポートされ得る最高データレートは、約６Ｇｂｐｓ〜約６．５Ｇｂｐｓであった。しかし、最大約１０Ｇｂｐｓの速度のシリアル通信規格が現れてきた。

プログラマブルロジックデバイスのシリアルインタフェースにおいて、現在利用可能なデータレートをサポートし得ることは望ましい。

本発明は、上述したタイプの高速シリアルインタフェースにおいて、ＰＬＤにおいて最大約１０Ｇｂｐｓのレートでのデータの伝送および受信を提供する。第１の低速域で利用可能な既知のインタフェースに加えて、第２の最大約１０Ｇｂｐｓの高速域で利用可能な別個のチャネルを提供することによって、フルレンジのデータレートがサポートされる。最大約１０Ｇｂｐｓまでの全速度で利用可能な単一のインタフェースは可能であるが、物理的な制限のために望ましくない。第一に、高速のインタフェースほど、広いデバイス領域を費やし得、特別なアイソレーションを必要とし得る。そのアイソレーションによって、さらに領域が追加され得る。第２に、そのようなインタフェースは、低速インタフェースよりも作成が困難である。従って、全チャネルがデータレートのフルレンジをサポートするインタフェースは、実用的ではなく、多くのアプリケーションが高データレートで用いられない場合では、特に実用的でない。さらに、それらの理由から、別個の高速チャネルは、好適には、低速チャネルがサポートする最低データレートよりも高い最低データレートを有する。例えば、高速チャネルは、約４Ｇｂｐｓ〜約１０Ｇｂｐｓのデータレートをサポートし得る。

既存の高速シリアルインタフェースのアーキテクチャおよび規格との互換性のために、本発明によるインタフェースは、好適には、既存の高速シリアルインタフェースと同一のレイアウトを用いて構成される。少なくとも上記のＸＡＵＤＩ規格をサポートすることを意図した通常の既存のレイアウトでは、高速シリアルインタフェースは、４つのトランシーバチャネルと、中央ロジック領域とを有する。そのロジック領域は、中央クロック管理ユニット（ＣＭＵ）を含み、そのユニットは、場合によってはｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ（「ＰＬＬ」）またはｄｅｌａｙ−ｌｏｃｋｅｄ ｌｏｏｐ（「ＤＬＬ」）である伝送クロック回路を含む。各トランシーバチャネルは、好適には、外部デバイスと通信する物理媒体接続（ＰＭＡ）部分またはモジュールと、外部デバイスへの伝送用のデータまたは外部デバイスから受信されるデータのシリアル処理を実行する物理コード化サブレイヤ（ＰＣＳ）部分またはモジュールとの各々を含む。

従って、本発明の一好適な実施形態では、高速シリアルインタフェースは、好適には、中央ロジック領域と４つの低速チャネル領域とを備えた低速部分を有する。低速チャネル領域の各々には、好適には、ＰＣＳモジュールとＰＭＡモジュールとがある。これらの低速チャネルは、好適には、約０．６Ｇｂｐｓ〜約４Ｇｂｐｓにおける動作をサポートする。この実施形態は、好適には、ＣＭＵ、ＰＣＳモジュールおよびＰＭＡモジュールを備えた、約４Ｇｂｐｓ〜約１０Ｇｂｐｓにおける高速動作用の第５のチャネルも有する。この第５の高速チャネルに対して高データレートのサポートに必要なアイソレーションがなされ得る。そのアイソレーションでは、低速チャネルに対するものと同一の程度のアイソレーションを適用する必要はなく、従って低速チャネルの領域を増大する必要はなく、また、各々が０．６Ｇｂｐｓ〜１０Ｇｂｐｓのデータレートを利用可能な４つのチャネルを構築する必要はない。

本発明の別の好適な実施形態は、類似するが、高速チャネルがサポートするデータレートと、低速チャネルがサポートするデータレートとに一部のオーバーラップが存在し得る。そのような実施形態では、低速チャネルは、最大約６．５Ｇｂｐｓのデータレートを処理し得る。これを提供するためには、０．６Ｇｂｐｓの最低データレートも依然として可能であるが、そのようなチャネルが処理する最低データレートは、約０．６Ｇｂｐｓから約１Ｇｂｐｓに上げられ得る。この変更によって、中域のデータレート（換言すると、約４Ｇｂｐｓ〜約６．５Ｇｂｐｓのデータレート）が、より多数の低速チャネルによって処理されることが可能になり、主に高域のデータレート（換言すると約６．５Ｇｂｐｓ以上のデータレート）用の高速チャネルを確保し、それによって、必要な高速チャネルの数が低減される。

後者の実施形態では、低速チャネルに対するＰＣＳは、増大した最高データレートを処理可能である必要がある。一つの解決手段は、同時係属の同一譲受人に譲渡された米国特許第６，８８８，３７８号に示されており、その特許の全容は、本明細書において援用される。その特許は、高速において、２つのＰＣＳモジュールを各ＰＭＡモジュールとともに用いるシリアルインタフェース（２つのＰＣＳモジュールのうちの１つに対応するＰＭＡモジュールは使用されないままである）を開示している。別の解決手段は、同時係属の同一譲受人に譲渡された米国特許出願第１１／ ， 号（本願と同日に出願）（代理人整理番号ＡＬＴ−３８４（Ａ１９４４））に示されており、その特許出願の全容は、本明細書において援用される。その特許出願は、所望のレートに応じて異なったモードで動作する２つの異なった内部経路を有するＰＣＳを開示している。

上記の実施形態のいずれかによって例示される本発明が、既存の４チャネルの４Ｇｂｐｓおよび６．５Ｇｂｐｓのシリアルインタフェースと下位互換性があることは、理解される。本明細書における特定のデータレートのいかなる議論も、例示に過ぎず、本発明を限定せず、本発明は、本明細書に記載されたもの以外のデータレートの組合せを用いてインプリメントされ得るということも理解されるべきである。従って、データレートに関しては、用語「実質的に高い」は、本明細書および添付の特許請求の範囲において用いられる場合、「少なくとも約５０％高い」を意味するものと解釈されるべきであり、「１００％高い」または「１５０％高い」またはそれ以上も含み得る。

従って、本発明に基づいて、プログラマブルロジックデバイスにおいて用いられるシリアルインタフェースを提供する。そのシリアルインタフェースは、第１の範囲のデータレートにわたって動作可能な第１の数のシリアルデータチャネルと、第２の範囲のデータレートにわたって動作可能な第２の数のシリアルデータチャネルとを含む。第１の範囲および第２の範囲の各々は、それぞれ最高データレートを有する。第２の範囲の最大データレートは、第１の範囲の最大データレートよりも実質的に高い。

そのようなインタフェースを取り込んだプログラマブルロジックデバイスも提供する。

本発明は、さらに以下の手段を提供する。

（項目１）
プログラマブルロジックデバイスにおいて用いられるシリアルインタフェースであって、
該シリアルインタフェースは、
第１の範囲のデータレートにわたって動作可能な第１の数のシリアルデータチャネルと、
第２の範囲のデータレートにわたって動作可能な第２の数のシリアルデータチャネルと
を含み、
該第１の範囲および該第２の範囲の各々はそれぞれ最高データレートを有し、該第２の範囲の最高データレートは該第１の範囲の最高データレートよりも実質的に高い、インタフェース。

（項目２）
上記第２の範囲のデータレートが上記第１の範囲のデータレートと実質的に連続する、項目１に記載のシリアルインタフェース。

（項目３）
上記第１の範囲のデータレートが約０．６Ｇｂｐｓ〜約４Ｇｂｐｓであり、上記第２の範囲のデータレートが、約４Ｇｂｐｓ〜約１０Ｇｂｐｓである、項目２に記載のシリアルインタフェース。

（項目４）
上記第２の範囲のデータレートが上記第１の範囲のデータレートとオーバーラップする、項目１に記載のシリアルインタフェース。

（項目５）
上記第１の範囲のデータレートが約１Ｇｂｐｓ〜約６．５Ｇｂｐｓであり、上記第２の範囲のデータレートが約４Ｇｂｐｓ〜約１０Ｇｂｐｓである、項目４に記載のシリアルインタフェース。

（項目６）
上記第２の数が上記第１の数よりも小さい、項目１に記載のシリアルインタフェース。

（項目７）
上記第２の数が１である、項目６に記載のシリアルインタフェース。

（項目８）
上記第１の数が４である、項目７に記載のシリアルインタフェース。

（項目９）
上記第１の数が４である、項目１に記載のシリアルインタフェース。

（項目１０）
上記第２の数のチャネルの各チャネルが、上記第１の数のチャネルの全チャンネルよりも、該第１の数のチャネルおよび該第２のチャネルの別のチャネルからアイソレートされている、項目１に記載のシリアルインタフェース。

（項目１１）
上記第２の数のチャネルの各チャネルが、物理コード化サブレイヤモジュールと、物理媒体接続モジュールと、クロック管理ユニットとを含む、項目１に記載のシリアルインタフェース。

（項目１２）
上記第１の数のチャネルの各チャネルが、物理コード化サブレイヤモジュールと、物理媒体接続モジュールとを含み、該第１の数のチャネルのチャネルがクロック管理ユニットを共有する、項目１１に記載のシリアルインタフェース。

（項目１３）
上記第１の数のチャネルの全チャネルが単一のクロック管理ユニットを共有する、項目１２に記載のシリアルインタフェース。

（項目１４）
上記第１の数のチャネルの各チャネルが、物理コード化サブレイヤモジュールと、物理媒体接続音ジュールとを含み、該第１の数のチャネルのチャネルがクロック管理ユニットを共有する、項目１に記載のシリアルインタフェース。

（項目１５）
上記第１の数のチャネルの全チャネルが単一のクロック管理ユニットを共有する、項目１４に記載のシリアルインタフェース。

（項目１６）
項目１に記載のシリアルインタフェースを備えたプログラマブルロジックデバイス。

（項目１７）
処理回路と、
該処理回路に結合されたメモリと、
該処理回路と該メモリとに結合された項目１６に記載のプログラマブルロジックデバイスと
を備える、デジタル処理システム。

（項目１８）
項目１６に記載のプログラマブルロジックデバイスが取り付けられたプリント基板。

（項目１９）
上記プリント基板に取り付けられ、上記プログラマブルロジックデバイスに結合されたメモリ回路をさらに備える、項目１８に記載のプリント基板。

（項目２０）
上記プリント基板に取り付けられ、上記メモリ回路に結合された処理回路をさらに備える、項目１９に記載のプリント基板。

（項目２１）
項目１に記載のシリアルインタフェースを備えた集積回路デバイス。

（項目２２）
処理回路と、
該処理回路に結合されたメモリと、
該処理回路と該メモリとに結合された項目２１に記載の集積回路デバイスと
を備える、デジタル処理システム。

（項目２３）
項目２１に記載の集積回路デバイスが取り付けられたプリント基板。

（項目２４）
上記プリント基板に取り付けられ、上記集積回路デバイスに結合されたメモリ回路をさらに備える、項目２３に記載のプリント基板。

（項目２５）
上記プリント基板に取り付けられ、上記メモリ回路に結合された処理回路をさらに備える、項目２４に記載のプリント基板。

（摘要）
プログラマブルロジックデバイス用のシリアルインタフェースは、第１の範囲のデータレートをサポートする第１の数のチャネルと、第２の範囲のデータレートをサポートする第２の数のチャネルとを提供することによって、広範囲のデータレートをサポートする。第１の範囲のデータレートは、好適には、第２の範囲のデータレートよりも低い。好適には、第１のチャネル数は、好ましくは１である第２のチャネル数よりも大きい。既存のデバイスとの下位互換性のために、各インタフェースにおける第１のチャネル数は、好適には、４である。各チャネルは、好適には、物理媒体接続モジュールと、物理コード化サブレイヤモジュールとを含む。第２の数のチャネルの各高速チャネルは、好適には、クロック管理ユニットを含む。その一方で、第１の数のチャネルの低速チャネルは、好適には、一つ以上のクロック管理ユニットを共有する。

本発明の上記利点および別の利点は、添付の図面とあわせて以下の詳細な説明を考慮することによって明らかになる。図中では、同等の参照番号は、全図にわたって同等の部分を参照する。

上述したように、本発明は、低データレート用の第１の複数のチャネルと、高データレート用の一つ以上のチャネルとを提供することによって広範囲のデータレートを供給する高速シリアルインタフェースを提供する。好適には、上述したように、４つの低速チャネルと１つの高速チャネルが存在するが、別の数のチャネルも本発明の範囲内で提供され得る。これもまた上述したように、異なったチャネルによってカバーされるデータレートは、連続し得るか、オーバーラップし得る。

種々の理由により、高速チャネルの数は、好適には、低速チャネルの数よりも少ない。第１に、上述したように、高速チャネルは、構築が困難であり、より多くのデバイス領域を費やす。概して、高速チャネルよりも低速チャネルの方が利用される可能性が高い。余分なリソースを拡張して用いられる可能性の低い多数のチャネルを構築する必要がないだけではなく、用いられる可能性の高いタイプのチャネルをより多く提供することは論理的である。さらに、高速チャネルは、概して、低速チャネルよりも多くの信号トレースを必要とし、それによって、されに費やすデバイス領域が増大する。高速チャネルの数を制限することによって、デバイス上のトレースの数が低減され、それによって、総数がより多いチャネルの余地が与えられる。

図１〜３を参照して、本発明を説明する。

図１に概略的に示すＰＬＤ１０は、本発明によるシリアルインタフェース２０を取り込んだデバイスの一例である。ＰＬＤ１０は、プログラマブル相互接続構造１２にアクセス可能なプログラマブルロジック領域１１を含んだプログラマブルコアを有する。図１に示されるような領域１１と相互接続構造１２のレイアウトは、図解を意図したものにすぎず、実際の配置は、当業者には多く知られているか、当業者によって創出され得る。

ＰＬＤ１０は、複数の別の入出力（「Ｉ／Ｏ」）領域１３も含む。好適には、Ｉ／Ｏ領域１３はプログラマブルであり、複数の可能なＩ／Ｏシグナル伝達スキームのうちの一つの選択を可能にする。その伝達スキームは、差動および／または非差動シグナル伝達スキームを含み得る。あるいは、Ｉ／Ｏ領域１３は固定され得、各々は特定のシグナル伝達スキームのみを可能にする。一部の実施形態では、複数の異なったタイプの固定Ｉ／Ｏ領域１３が提供され得る。それによって、個々の領域１３はシグナル伝達スキームの選択を可能にはしないが、ＰＬＤ１０は全体としてそのような選択を可能にする。

例えば、各Ｉ／Ｏ領域２０は、好適には、ＸＡＵＩ規格をインプリメントし得るインタフェースに類似した上述したような高速シリアルインタフェースである。従って、図２に示すように、各インタフェース２０は、好適には、４つのチャネル２１〜２４を含み、各々は自身のＰＣＳモジュール２５とＰＭＡモジュール２６を含む。少なくとも１つのクロック管理ユニット２７０（示した実施形態では２つのユニット）を含む中央ロジック２７は、好適には、チャネル２１〜２４によって共有される。示した実施形態では、チャネル２１〜２４の各々は、約０．６Ｇｂｐｓ〜約４Ｇｂｐｓのレートでデータを処理し得る。上述したように、各インタフェース２０は、好適には、高速チャネル２００も含み、そのチャネルは、好適には、自身のロジックおよびＣＭＵ（例示としてのみであるが、ＰＭＡ２０２の一部として図示してある）のみならず、ＰＣＳモジュール２０１とＰＭＡモジュール２０２を含む。

図２では、インタフェース２０のデータレートの範囲は、約０．６Ｇｂｐｓ〜約１０Ｇｂｐｓであり、チャネル２１〜２４は、好適には、約０．６Ｇｂｐｓ〜約４Ｇｂｐｓのデータレートでデータを処理し、チャネル２００は、好適には、約４Ｇｂｐｓ〜約１０Ｇｂｐｓのデータレートでデータを処理する。しかし、データレートの範囲の詳細な境界は、変わり得る。

図３は、本発明によるインタフェース３０の第２の好適な実施形態を示す。そのインタフェースは、好適には、４つのチャネル３１〜３４を含み、そのチャネルの各々は、好適には、自身のＰＣＳモジュール３５とＰＭＡモジュール３６を含む。中央ロジック３７は、好適には少なくとも１つ（示した実施形態では２つ）のクロック管理ユニット３７０を含み、好適にはチャネル３１〜３４によって共有される。示した実施形態では、チャネル３１〜３４の各々は、好適には、約１Ｇｂｐｓ〜約６．５Ｇｂｐｓのレートでデータを処理し得、その一方で、この実施形態における高速チャネル２００は、好適には、約４Ｇｂｐｓ〜約１０Ｇｂｐｓのレートでデータを処理する。

従って、実施形態３０では、好適には、低速チャネルのデータレートの範囲と高速チャネルのデータレートの範囲にオーバーラップが存在する。これによって、中域のデータの一部が、乏しい高速チャネルの代わりに多くの豊富な低速チャネルによって処理され得、真に高速データのための高速チャネルが確保される。確かに、中域のデータは、必要に応じて高速チャネルによっても処理され得る。中域のデータに低速チャネルを割り当てるか高速チャネルを割り当てるかは、ＰＬＤの特定のユーザーロジック設計の必要性に依存する。多くの高速データストリームと中域のデータストリームを用いる設計では、高速チャネルの全てが高速データに必要であり得るが、高速データストリームが少ない設計では、高速チャネルを中速データに用いることは可能であり得る。低速チャネルと高速チャネルの両チャネルが中速データに利用可能である場合では、その選択は、存在する低速データストリームの数に依存し得る。

図３に示すインタフェース３０では、チャネル３１〜３４の各々におけるデータレートの下限は、インタフェース２０の約０．６Ｇｂｐｓから約１Ｇｂｐｓへと増える。しかし、起こり得るさらなるデバイス領域や電力消費などを犠牲にして、インタフェース３０において（インタフェース２０においてでさえも）約０．６Ｇｂｐｓまたは別の下限を提供することは可能である。

上述したように、より広範なデータレートのＰＭＡモジュール３６を提供するためには、先に援用した米国特許第６，８８８，３７６号のように２つのＰＣＳモジュール３５を共有する必要があり得るか、先に援用した米国特許出願第１１／ ， 号（本願と同日に出願）（代理人整理番号ＡＬＴ−３８４（Ａ１９４４））に記載のように所望のレートに応じて異なったモードで動作する２つの異なった内部経路を有するＰＣＳモジュールがＰＣＳモジュール３５として提供され得る。

上述したように、本明細書における特定のデータレートのいかなる議論も、例示に過ぎず、本発明を限定しない。本発明は、本明細書に記載されたもの以外のデータレートの組合せを用いてインプリメントされ得る。

本発明によるインタフェース２０を取り込んだＰＬＤ１０は、様々な電子デバイスにおいて用いられ得る。使用の可能性の一つは、図４に示すデータ処理システム１２０における使用である。データ処理システム１２０は、プロセッサ１２１と、メモリ１２２と、Ｉ／Ｏ回路１２３と、周辺デバイス１２４の部品を一つ以上含み得る。それらの部品は、システムバス１２５によって連結されており、エンドユーザシステム１２７に含まれる回路基板１２６上に配置される。

システム１２０は、多岐にわたるアプリケーションにおいて用いられ得る。そのアプリケーションとは、例えば、コンピュータネットワーキング、データネットワーキング、計測、ビデオ処理、デジタル信号処理、または、プログラマブルロジックもしくはリプログラマブルロジックを用いることの効果が望ましいような別のアプリケーションである。ＰＬＤ１０は、種々の異なったロジック機能を実行するために用いられ得る。例えば、ＰＬＤ１０は、プロセッサ１２１と協働するプロセッサまたはコントローラとして構成され得る。ＰＬＤ１０は、システム１２０において共有されたリソースへのアクセスを調停するアービターとしても用いられ得る。さらに別の例では、ＰＬＤ１０は、プロセッサ１２１とシステム１２０内の別の部品のうちの１つとのインタフェースとして構成され得る。システム１２０が例示に過ぎないということ、および、本発明の真の範囲および精神は添付の特許請求の範囲によって示されるべきであるということに留意されたい。

種々の技術を用いて、上述したような本発明を組み込んだＰＬＤ１０をインプリメントし得る。

以上の記載は本発明の原理の例示に過ぎないということ、種々の改変が当業者によって本発明の範囲および精神を逸脱せずになされ得るということ、および、本発明は添付の特許請求の範囲によってのみ限定されるということは理解される。

本発明が用いられ得るプログラマブルロジックデバイスの好適な実施形態のブロック図である。 本発明によるシリアルインタフェースの第１の実施形態の概略図である。 本発明によるシリアルインタフェースの第２の実施形態の概略図である。 本発明によるシリアルインタフェースを取り込んだプログラマブルロジックデバイスを用いた例示的なシステムの略ブロック図である。

符号の説明

２０、３０ シリアルインタフェース
２１〜２４、３１〜３４ 低速チャネル
２５、３５ ＰＣＳモジュール
２６、３６ ＰＭＡモジュール
２００ 高速チャネル

Claims (25)

1. プログラマブルロジックデバイスにおいて用いられるシリアルインタフェースであって、
   該シリアルインタフェースは、
   第１の範囲のデータレートにわたって動作可能な第１の数のシリアルデータチャネルと、
   第２の範囲のデータレートにわたって動作可能な第２の数のシリアルデータチャネルと
   を含み、
   該第１の範囲および該第２の範囲の各々はそれぞれ最高データレートを有し、該第２の範囲の最高データレートは該第１の範囲の最高データレートよりも実質的に高い、インタフェース。
2. 前記第２の範囲のデータレートが前記第１の範囲のデータレートと実質的に連続する、請求項１に記載のシリアルインタフェース。
3. 前記第１の範囲のデータレートが約０．６Ｇｂｐｓ〜約４Ｇｂｐｓであり、前記第２の範囲のデータレートが、約４Ｇｂｐｓ〜約１０Ｇｂｐｓである、請求項２に記載のシリアルインタフェース。
4. 前記第２の範囲のデータレートが前記第１の範囲のデータレートとオーバーラップする、請求項１に記載のシリアルインタフェース。
5. 前記第１の範囲のデータレートが約１Ｇｂｐｓ〜約６．５Ｇｂｐｓであり、前記第２の範囲のデータレートが約４Ｇｂｐｓ〜約１０Ｇｂｐｓである、請求項４に記載のシリアルインタフェース。
6. 前記第２の数が前記第１の数よりも小さい、請求項１に記載のシリアルインタフェース。
7. 前記第２の数が１である、請求項６に記載のシリアルインタフェース。
8. 前記第１の数が４である、請求項７に記載のシリアルインタフェース。
9. 前記第１の数が４である、請求項１に記載のシリアルインタフェース。
10. 前記第２の数のチャネルの各チャネルが、前記第１の数のチャネルの全チャンネルよりも、該第１の数のチャネルおよび該第２のチャネルの別のチャネルからアイソレートされている、請求項１に記載のシリアルインタフェース。
11. 前記第２の数のチャネルの各チャネルが、物理コード化サブレイヤモジュールと、物理媒体接続モジュールと、クロック管理ユニットとを含む、請求項１に記載のシリアルインタフェース。
12. 前記第１の数のチャネルの各チャネルが、物理コード化サブレイヤモジュールと、物理媒体接続モジュールとを含み、該第１の数のチャネルのチャネルがクロック管理ユニットを共有する、請求項１１に記載のシリアルインタフェース。
13. 前記第１の数のチャネルの全チャネルが単一のクロック管理ユニットを共有する、請求項１２に記載のシリアルインタフェース。
14. 前記第１の数のチャネルの各チャネルが、物理コード化サブレイヤモジュールと、物理媒体接続音ジュールとを含み、該第１の数のチャネルのチャネルがクロック管理ユニットを共有する、請求項１に記載のシリアルインタフェース。
15. 前記第１の数のチャネルの全チャネルが単一のクロック管理ユニットを共有する、請求項１４に記載のシリアルインタフェース。
16. 請求項１に記載のシリアルインタフェースを備えたプログラマブルロジックデバイス。
17. 処理回路と、
    該処理回路に結合されたメモリと、
    該処理回路と該メモリとに結合された請求項１６に記載のプログラマブルロジックデバイスと
    を備える、デジタル処理システム。
18. 請求項１６に記載のプログラマブルロジックデバイスが取り付けられたプリント基板。
19. 前記プリント基板に取り付けられ、前記プログラマブルロジックデバイスに結合されたメモリ回路をさらに備える、請求項１８に記載のプリント基板。
20. 前記プリント基板に取り付けられ、前記メモリ回路に結合された処理回路をさらに備える、請求項１９に記載のプリント基板。
21. 請求項１に記載のシリアルインタフェースを備えた集積回路デバイス。
22. 処理回路と、
    該処理回路に結合されたメモリと、
    該処理回路と該メモリとに結合された請求項２１に記載の集積回路デバイスと
    を備える、デジタル処理システム。
23. 請求項２１に記載の集積回路デバイスが取り付けられたプリント基板。
24. 前記プリント基板に取り付けられ、前記集積回路デバイスに結合されたメモリ回路をさらに備える、請求項２３に記載のプリント基板。
25. 前記プリント基板に取り付けられ、前記メモリ回路に結合された処理回路をさらに備える、請求項２４に記載のプリント基板。

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