CN101056101A - 可编程逻辑器件串行接口中的多数据速率 - Google Patents

可编程逻辑器件串行接口中的多数据速率 Download PDF

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Abstract

一种用于可编程逻辑器件的串行接口，其通过提供支持第一范围数据速率的第一数目的信道以及支持第二范围数据速率的第二数目的信道，来提供对各种数据速率的支持。第一范围的数据速率优选低于第二范围的数据速率，且第一数目的信道优选多于第二数目的信道，第二数目优选为1。为与现有器件后向兼容，每个接口中的第一数目的信道优选为4个。每个信道优选包括一物理介质连接模块和一物理编码子层模块。第二数目信道中的每个较高速信道优选还包括一时钟管理单元，而第一数目的信道中的较低速信道优选共享一个或多个时钟管理单元。

Description

可编程逻辑器件串行接口中的多数据速率
技术领域
【0001】本发明涉及高速串行接口，特别是涉及一种可编程逻辑器件(PLD)中的高速串行接口，该串行接口可工作于不同的数据速率。
背景技术
【0002】将PLD与高速串行接口结合以适应高速(即1Gbps以上)串行I/O标准例如XAUI(扩展连接单元接口)标准，已变得司空见惯。根据XAUI标准，高速串行接口包括被称为“四元组(quads)”的收发器组，每个收发器组包括四个收发器和某种中央逻辑或中央逻辑电路。
【0003】在一个实施方案中，每个收发器被分成一个与外部装置进行通信的物理介质连接(PMA)部分或模块，以及一个执行数据串行处理的物理编码子层(PCS)部分或模块，以便将数据传输给外部装置或从外部装置接收数据。目前可用的PMA模块和PCS模块在各自支持的数据速率方面存在重叠，但可用的PMA模块的最大数据速率超过可用的PCS模块的最大数据速率。
【0004】迄今为止，可编程逻辑器件高速串行接口所能支持的最大数据速率反正已经达到约6Gbps至约6.5Gbps。然而，已开始出现提升到约10Gbps的串行通信标准。
【0005】因此，希望能够支持可编程逻辑器件串行接口中当前可用的数据速率。
发明内容
【0006】本发明适用于在PLD内期望类型的高速串行接口中以高达约10Gbps的速率进行数据传输和接收。除了提供具备第一、较低速度范围能力的已知接口外，通过提供具备高达约10Gbps的第二、较高速度范围能力的独立信道，来支持全范围数据速率。单一接口具备高达约10Gbps的全速能力是可能的，但由于实际限制，这并不是所希望的。首先，较高速接口会耗用较多器件面积或区域，并且可能需要特殊隔离，而这种特殊隔离还会增加更多的面积。其次，与较低速接口相比，构建这类接口更加困难。因此，使一个接口在所有信道上支持全范围数据速率就成为不切实际的，特别是在许多应用并不使用较高数据速率的情况下。此外出于上述原因，所述独立的较高速信道优选具有一个最低数据速率，该最低数据速率高于较低速信道所支持的最低数据速率。例如，较高速信道能够支持介于约4Gbps与约10Gbps之间的数据速率。
【0007】为与现行的高速串行接口架构和标准兼容，根据本发明的接口优选是用现行的高速串行接口构造的。在一普通的现行布局中，为了至少支持上述XAUI标准，一个高速串行接口具有四个收发信道，以及一个包括中央时钟管理单元(CMU)的中央逻辑区域，该中央时钟管理单元包括一个发送时钟电路，该发送时钟电路通常是锁相环(PLL)或延迟锁定回路(DLL)。每个收发信道优选包括与外部装置通信的物理介质连接(PMA)部分或模块以及执行数据串行处理的物理编码子层(PCS)部分或模块各一个，以便与那些外部装置进行传输或接收操作。
【0008】因此在本发明的一个优选实施例中，一个高速串行接口优选具有一个较低速部分，该较低速部分带有一个中央逻辑区域和四个较低速信道区域。在每个较低速信道区域中，优选具有PCS模块和PMA模块。这些较低速信道优选支持约0.6Gbps至约4Gbps之间的操作。这一实施例优选还有第五信道，该信道有其自己的CMU、PCS模块和PMA模块，用于进行约4Gbps至约10Gbps之间的较高速操作。可以根据需要来隔离较高速的第五信道以支持较高数据速率，而不是必须对较低速信道区域施加某种程度的隔离，因此并不增加较低速信道区域，而且并不是必须建立各自拥有0.6Gbps和10Gbps之间数据速率能力的四个信道。
【0009】本发明的另一优选实施例是类似的，但较高速信道所支持的数据速率与较低速信道所支持的数据速率之间可存在某些重叠。在这样的一个实施例中，较低速信道可处理高达约6.5Gbps的数据速率。为适应此方案，由该信道处理的最低数据速率可从约0.6Gbps提高到约1Gbps，不过0.6Gbps的最低数据速率仍然是可能的。这种配置能够让中间范围数据速率(即那些介于约4Gbps至约6.5Gbps之间的数据速率)由较多数量的较低速信道来处理，而保留较高速信道主要用于高范围数据速率(即那些高于约6.5Gbps的数据速率)，从而减少所需的较高速信道的数目。
【0010】在后一个实施例中，用于较低速信道的PCS就必须能够处理被提高的最大数据速率。一种解决方案被示于共同待决的、普通转让的美国专利第6,888,376号中，在此以引用方式将其全部内容并入本文，该专利公开了一种串行接口，其中在较高速上与每个PMA模块一起使用两个PCS模块(而且一个PMA模块对应于剩余两个未使用的PCS模块中的一个)。另一解决方案被示于与本申请同时提交的中国专利申请第＿＿＿＿＿号中(代理人案号Z0603093EGCN，发明名称为“可编程逻辑器件串行接口中的多数据速率”)，在此以引用方式将其全部内容并入本文，该专利申请中公开了一种PCS，该PCS有两个不同内部通道，用以根据所需速率工作于不同模式。
【0011】应认识到，如前述实施例所示，本发明是与现行的四信道4Gbps和6.5Gbps串行接口向后兼容的。还应理解的是，本说明书中对特定数据速率的任何讨论都仅是示意性的，并非是要限定本发明，本发明可采用不同于此处所述的数据速率的组合来实施。因此，本说明书以及所附权利要求中关于数据速率所用术语“基本高于”应被认为其含义是“至少高约50％”，并且可包括“高100％以上”或甚至“高150％”或更高。
【0012】因此根据本发明，提供了一种在可编程逻辑器件中使用的串行接口。该串行接口包括第一数目的串行数据信道和第二数目的串行数据信道，其中第一数目的串行数据信道可工作于第一范围的数据速率上，而第二数目的串行数据信道可工作于第二范围的数据速率上。第一和第二范围均具有各自的最大数据速率。第二范围的最大数据速率基本高于第一范围的最大数据速率。
【0013】还提供了一种结合了上述接口的可编程逻辑器件。
附图说明
【0014】在结合附图研究了以下的详细描述之后，本发明的上述优点及其它优点将变得明显，所有附图中，相同的附图标记标示相同的部件，且附图中：
【0015】图1是可应用本发明的可编程逻辑器件的优选实施例的方框图；
【0016】图2是根据本发明的串行接口的第一实施例的示意图；
【0017】图3是根据本发明的串行接口的第二实施例的示意图；以及
【0018】图4是一个示意性系统的简化方框图，该系统采用了一个结合本发明串行接口的可编程逻辑器件。
具体实施方式
【0019】如上所述，本发明提供了一种高速串行接口，该接口通过为较低数据速率提供第一多个信道、且为较高数据速率提供一个或多个信道，可满足宽广范围数据速率的需要。优选地，其具有上文所述的四个较低速信道和一个较高速信道，不过在本发明范围内，也可提供其它数目的信道。同样如上所述，被不同信道覆盖的数据速率范围可以是连续或邻接的(contiguous)或者是重叠的。
【0020】出于多种原因，较高速信道的数目低于较低速信道的数目。首先如上所述，较高速信道较难创建，并且将耗用较多的器件区域。一般地，较低速信道很可能比较高速信道得到更多应用。不仅没有理由去耗费额外资源以建立大量较少可能使用的信道，而且提供很可能被用得更多的那种类型的信道是合理的。此外与较低速信道相比，较高速信道一般要求更多的信号迹线(signal trace)，从而进一步加大了所耗用的器件区域。通过限制较高速信道的数目，器件中迹线的数目即被减少，从而给更大的信道总数留下空间。
【0021】现在将参考图1-3来描述本发明。
【0022】示意性地示于图1中的PLD 10就是一个实例，其是一种结合本发明串行接口20的器件。PLD 10有一可编程逻辑核心，该核心包括可编程逻辑区域11，这些可编程逻辑区域11与可编程互连结构12是可存取的。图1所示区域11和互连结构12的布局的用意仅在于进行示意性说明，因为对本领域普通技术人员而言许多实际布局都是公知的，或是可由本领域普通技术人员创建的。
【0023】PLD 10还可包括多个其它输入/输出(I/O)区域13。I/O区域13优选是可编程的，从而允许选择多种可能I/O发信机制中的一种，上述可能的I/O发信机制可包括差分和/或非差分发信机制。或者，I/O区域13可以是固定的，各自仅允许一种特定的发信机制。在一些实施例中，可设置多个不同类型的固定式I/O区域13，以致尽管一个单独的区域13不能选择发信机制，但PLD 10作为一个整体能够进行这种选择。
【0024】例如，每个I/O区域20优选是如上所述的高速串行接口，类似于能够实施XAUI标准的接口。因此如图2所示，每个接口20优选包括四个信道21-24，每个信道有其自己的PCS模块25和PMA模块26。中央逻辑27包括至少一个时钟管理单元270(在所示实施例中是两个)，中央逻辑27优选由信道21-24共享。在所示的实施例中，每个信道21-24均可以介于约0.6Gbps至约4Gbps之间的速率处理数据。如上所述，每个接口20优选还包括较高速信道200，其优选包括PCS模块201和PMA模块202，以及它自己的逻辑(或逻辑电路)和CMU(图中仅以示例方式显示了部分的PMA 202)。
【0025】在图2中，接口20的数据速率范围是介于约0.6Gbps至约10Gbps之间，其中信道21-24优选以介于约0.6Gbps至约4Gbps之间的数据速率处理数据，而信道200优选以介于约4Gbps至约10Gbps之间的数据速率处理数据。然而，数据速率范围的精确界限可以改变。
【0026】实际上，图3示出了根据本发明接口30的第二优选实施例，接口30优选包括四个信道31-34，每个信道优选包括其自己的PCS模块35和PMA模块36。中央逻辑37优选包括至少一个时钟管理单元370(在所示实施例中是两个)，中央逻辑37优选由信道31-34共享。在所示实施例中，每个信道31-34均可以介于约1Gbps至约6.5Gbps之间的速率处理数据，而此实施例中的较高速信道200还是优选以介于约4Gbps至约10Gbps之间的速率处理数据。
【0027】因此在实施例30中，较低速信道的数据速率范围与较高速信道的数据速率范围之间优选存在重叠。这样就能让一些中间范围数据能够由较富余的较低速信道、而不是较缺乏的较高速信道进行处理，从而将较高速信道留给真正的高速数据。当然如果必要，中间范围数据也可由较高速信道来处理。较低速信道或较高速信道针对中间范围数据的分配方案将取决于PLD的特定用户逻辑设计的要求。在有许多高速数据流和中间范围数据流的设计中，可能需要将所有较高速信道用于高速数据，但在很少有高速数据流的设计中，就可能要将较高速信道用于中间速度数据。在较低速及较高速信道均可用于中间速度数据的情况下，该选择可能取决于存在多少低速数据流。
【0028】在图3所示接口30中，各信道31-34中的较低数据速率极限值从接口20的极限值约0.6Gbps增加到约1Gbps。然而在接口30中(或甚至在接口20中)提供约为0.6Gbps的较低极限值或其它极限值是可能的，但可能的代价是需要额外的器件区域或功率消耗等。
【0029】如上所述，为适应PMA模块36较宽的数据速率范围，可能必须共享上述美国专利第6,888,376号中的两个PCS模块35，或者是将如下的PCS模块作为PCS模块35来提供：该PCS模块有两个不同内部通道以便根据所需速率以不同模式工作，如与本申请的同时提交的、上面已并入本文的中国专利申请第＿＿＿＿＿号(代理人卷号Z0603093EGCN)中所述的。
【0030】如上所述，本说明书中关于特定数据速率的所有讨论仅是示意性的而非对本发明的限定，除上面已讨论过的数据速率组合之外，可用其它的数据速率组合来实现本发明。
【0031】根据本发明结合接口20的PLD 10可用在许多种类的电子器件中。一种可能的应用就是用在图4所示的数据处理系统120中。数据处理系统120可包括下列部件中的一个或多个：处理器121；存储器122；I/O电路123；以及外围设备124。这些部件由系统总线125耦合在一起，并被组装在电路板126上，电路板126则被容纳于终端用户系统127内。
【0032】系统120可被用于多种应用中，如计算机联网、数据联网、仪器仪表、视频处理、数字信号处理，或任何希望利用可编程或可再编程逻辑优点的其它应用中。PLD 10可被用来执行多种不同的逻辑功能。例如，PLD 10可被配置成与处理器121协同工作的处理器或控制器。PLD 10也可作为仲裁器使用，以仲裁对于系统120中的共享资源的访问。在另一实例中，PLD 10可被配置成处理器121与系统120中一个其它部件之间的接口。应当指出，系统120仅是示例性的，本发明的实际范围及精神应由所附权利要求来限定。
【0033】可运用各种技术来实现如上所述的并结合这一发明的PLD10。
【0034】应理解的是，以上所述仅是对本发明的原理的解释说明，本领域技术人员可进行各种修改而不偏离本发明的精神与范围，并且本发明是由所附权利要求限定的。

Claims (25)

1.一种在可编程逻辑器件中使用的串行接口，所述串行接口包括：
第一数目的串行数据信道，其可工作于第一范围的数据速率上；以及
第二数目的串行数据信道，其可工作于第二范围的数据速率上；其中：
所述第一和第二范围均有各自的最大数据速率，所述第二范围的所述最大数据速率基本高于所述第一范围的所述最大数据速率。
2.根据权利要求1所述的串行接口，其中所述第二范围的数据速率与所述第一范围的数据速率基本上是连续的。
3.根据权利要求2所述的串行接口，其中：
所述第一范围的数据速率介于约0.6Gbps至约4Gbps之间；且
所述第二范围的数据速率介于约4Gbps至约10Gbps之间。
4.根据权利要求1所述的串行接口，其中所述第二范围的数据速率与所述第一范围的数据速率重叠。
5.根据权利要求4所述的串行接口，其中：
所述第一范围的数据速率介于约1Gbps至约6.5Gbps之间；且
所述第二范围的数据速率介于约4Gbps至约10Gbps之间。
6.根据权利要求1所述的串行接口，其中所述第二数目小于所述第一数目。
7.根据权利要求6所述的串行接口，其中所述第二数目是1。
8.根据权利要求7所述的串行接口，其中所述第一数目是4。
9.根据权利要求1所述的串行接口，其中所述第一数目是4。
10.根据权利要求1所述的串行接口，其中与所述第一数目的信道中的任一信道相比，所述第二数目的信道中的每个信道更大程度地与所述第一和第二数目信道中的其它信道隔离。
11.根据权利要求1所述的串行接口，其中所述第二数目信道中的每个信道包括一物理编码子层模块、一物理介质连接模块以及一时钟管理单元。
12.根据权利要求11所述的串行接口，其中：
所述第一数目的信道中的每个信道包括一物理编码子层模块以及一物理介质连接模块；且
所述第一数目的信道中的信道共享一时钟管理单元。
13.根据权利要求12所述的串行接口，其中所述第一数目的信道中的所有信道共享单独一个时钟管理单元。
14.根据权利要求1所述的串行接口，其中：
所述第一数目的信道中的每个信道包括一物理编码子层模块以及一物理介质连接模块；且
所述第一数目的信道中的信道共享一时钟管理单元。
15.根据权利要求14所述的串行接口，其中所述第一数目的信道中的所有信道共享单独一个时钟管理单元。
16.一种可编程逻辑器件，其包括权利要求1所述的串行接口。
17.一种数字处理系统，包括：
处理电路；
一存储器，其耦合至所述处理电路；及
一如权利要求16所述的可编程逻辑器件，其耦合至所述处理电路及所述存储器。
18.一种印制电路板，在该印制电路板上安装有权利要求16所述的可编程逻辑器件。
19.根据权利要求18所述的印制电路板，进一步包括：
存储电路，其安装在所述印制电路板上并耦合至所述可编程逻辑器件。
20.根据权利要求19所述的印制电路板，进一步包括：
处理电路，其安装在所述印制电路板上并耦合至所述存储电路。
21.一种集成电路器件，其包括权利要求1所述的串行接口。
22.一种数字处理系统，包括：
处理电路；
一存储器，其耦合至所述处理电路；及
一如权利要求21所述的集成电路器件，其耦合至所述处理电路和所述存储器。
23.一种印制电路板，在该印制电路板上安装有如权利要求21所述的集成电路器件。
24.根据权利要求23所述的印制电路板，进一步包括：
存储电路，其安装在所述印制电路板上并耦合至所述集成电路器件。
25.根据权利要求24所述的印制电路板，进一步包括：
处理电路，其安装在所述印制电路板上并耦合至所述存储电路。
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