JP2004172445A - 積層型セラミック電子部品およびその製造方法 - Google Patents
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Abstract
【課題】バリスタ電圧の繰り返し測定時のばらつきを解消して安定した測定値を得ることのできる積層型セラミック電子部品及びその製造方法を提供する。
【解決手段】半導体セラミックからなる基材部１と、この基材部１の端面に形成される第１の外部電極２，第２の外部電極３との接合部がオーミックコンタクトである積層型セラミック電子部品であり、基材部１が酸化亜鉛を主成分とするときは、第１の外部電極２、第２の外部電極３は、基材部１側が亜鉛を主成分とする金属からなる第１層２ａと、この第１層２ａの上にメッキされた銅またはニッケルからなる第２層２ｂと、この第２層２ｂの上にメッキされたスズからなる第３層２ｃにより形成する。
【選択図】 図１
【解決手段】半導体セラミックからなる基材部１と、この基材部１の端面に形成される第１の外部電極２，第２の外部電極３との接合部がオーミックコンタクトである積層型セラミック電子部品であり、基材部１が酸化亜鉛を主成分とするときは、第１の外部電極２、第２の外部電極３は、基材部１側が亜鉛を主成分とする金属からなる第１層２ａと、この第１層２ａの上にメッキされた銅またはニッケルからなる第２層２ｂと、この第２層２ｂの上にメッキされたスズからなる第３層２ｃにより形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、積層型バリスタ等の積層型セラミック電子部品およびその製造方法に関する。
【０００２】
【従来の技術】
従来において、バリスタには磁器基板の両面にリード線を設けた磁器タイプと、セラミックグリーンシートを積層しチップ切断して両端面に外部電極を形成したチップバリスタがある。
【０００３】
このうち後者のチップバリスタの外部電極は、一般にＡｇ−Ｐｄ系の焼き付け電極（例えば特許文献１、２参照）、あるいは図９（ａ）に示すように、バリスタセラミックからなる基材部３１の両端にＡｇ３２ａを焼き付けた後、Ｎｉメッキ３２ｂを施し、さらに半田との濡れ性を高めるためにその上にＳｎメッキ３２ｃを施して第１の外部電極３５，第２の外部電極３６が形成される。
【０００４】
図９（ａ）に示したような構成のチップバリスタ３０は、通常、酸化亜鉛（ＺｎＯ）系、あるいはチタン酸ストロンチウム（ＳｒＴｉＯ３）系の半導体セラミックを基材部３１の材料としている。その両端に形成する第１の外部電極３５，第２の外部電極３６の材料としてＡｇを用いる場合、基材部３１の材料である半導体セラミックとＡｇとの仕事関数が離れているため、Ａｇ３２ａと基材部３１との接合部は、非オーミックコンタクトとなる。
【０００５】
一方、（特許文献３および４）には、磁器バリスタの表面に形成する電極を銀ペーストから亜鉛ペーストに代えることにより、安価な電極を形成することが提案されている。すなわち、ＳｒＴｉＯ３を主たる材料とする円板状の磁器表面に亜鉛粉末を含む導電ペーストを塗布し、亜鉛の融点から沸点までの範囲の温度で焼成して第１の導電層を形成し、この第１の導電層の上に、無電解メッキによって半田付着性のよいＮｉ等の金属からなる第２の導電層を形成するというものである。
【０００６】
【特許文献１】
特開２００１−２５０７０４号公報（段落００４０）
【特許文献２】
特開２００１−３５７０７号公報（段落００３０，００３４）
【特許文献３】
特公昭６３−１０８８７号公報（第２頁）
【特許文献４】
特公昭６３−１２３７１号公報（第２頁）
【０００７】
【発明が解決しようとする課題】
上述したように、非オーミックコンタクトの第１の外部電極３５，第２の外部電極３６をもつチップバリスタ３０では、図９（ｂ）に示す等価回路のように、バリスタセラミックの基材部３１を誘電体とする第１の外部電極３５，第２の外部電極３６間の静電容量Ｃ１のほかに、両端の非オーミックコンタクト部分の静電容量Ｃ２，Ｃ３が存在するため、見かけ上のバリスタの静電容量Ｃは、これらの３つの容量Ｃ１，Ｃ２，Ｃ３が直列に接続されたものとなる。そして、Ｃ２，Ｃ３の容量は、電圧を印加した履歴により毎回変化するため、非オーミックコンタクトを有するチップバリスタのバリスタ電圧を繰り返し測定すると、コンデンサの容量の変化により、その測定値に測定時毎のばらつきが生じる。
【０００８】
図４のｂは、Ａｇ電極の場合のバリスタ電圧の繰り返し測定におけるばらつきを示すもので、８％程度のばらつきが生じる。これは、バリスタとして部品に求められている特性がばらつくことを意味し、特性の安定性を阻害する原因となっている。
【０００９】
一方、（特許文献３および４）に記載された磁器バリスタにおける電極形成方法は、銀に比較して安価な亜鉛を使用して実用可能な電極を形成する方法を提供することを目的として発明されたものであり、チップバリスタにおける非オーミックコンタクトに起因するバリスタ電圧の測定時のばらつきを解消することには何ら認識がない。
【００１０】
本発明は、バリスタ電圧の繰り返し測定時のばらつきを解消して安定した測定値を得ることのできる積層型セラミック電子部品およびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の積層型セラミック電子部品においては、半導体セラミックからなる基材部と、この基材部の端面に形成される外部電極との接合部がオーミックコンタクトとなる構成としたものである。
【００１２】
この発明によれば、バリスタ電圧の繰り返し測定時のばらつきを解消して安定した測定値を得ることのできる積層型セラミック電子部品が得られる。
【００１３】
【発明の実施の形態】
本発明の請求項１に記載の発明は、半導体セラミックからなる基材部と、この基材部の端面に形成される外部電極との接合部がオーミックコンタクトであることを特徴とする積層型セラミック電子部品としたものであり、基材部と外部電極との間の接合部が無容量となるため、外部電極間の静電容量は基材部のみの静電容量となり、バリスタ電圧の測定値のばらつきは無くなるという作用を有する。
【００１４】
請求項２に記載の発明は、前記基材部が酸化亜鉛を主成分とするとき、前記外部電極は、前記基材部側が亜鉛を主成分とする金属からなる第１層と、この第１層の上にメッキされた銅，銅合金またはニッケル，ニッケル合金からなる第２層と、この第２層の上にメッキされたスズ或いは鉛を実質的に含まないスズ合金からなる第３層により形成されていることを特徴とする請求項１記載の積層型セラミック電子部品としたものであり、基材部の酸化亜鉛とこれに接する第１層の亜鉛を主成分とする金属との間に仕事関数の差がないため、オーミックコンタクトによる接合となるという作用を有する。
【００１５】
請求項３に記載の発明は、半導体セラミック原料を含むグリーンシートを所要枚数積層してチップ切断後、焼成して得られた半導体セラミックからなるチップ積層体の外部電極形成面に亜鉛ペーストを塗布して第１層を焼き付けた後、第１層の亜鉛酸化膜の表面を弱酸で除去した後、銅，銅合金またはニッケル，ニッケル合金からなる第２層をメッキにより形成し、さらに第２層の上にスズ或いは鉛を実質的に含まないスズ合金からなる第３層を形成することを特徴とする積層型セラミック電子部品の製造方法としたものであり、これにより、オーミックコンタクトの外部電極をもつ積層型セラミック電子部品が得られるという作用を有する。
【００１６】
以下、本発明の実施の形態について、図１から図８を用いて説明する。
【００１７】
（実施の形態１）
図１は本発明の実施の形態１に係る積層型積層型セラミック電子部品の一例である積層型バリスタの断面図、図２はその透視図、図３はその製造工程を示すフローチャートである。
【００１８】
図１および図２において、積層型バリスタ１０は、バリスタセラミック材料からなる基材部１と、その両端面に形成された第１の外部電極２，第２の外部電極３からなる。
【００１９】
基材部１を形成するＺｎＯ−Ｐｒ６Ｏ１１−ＣｏＯ、ＺｎＯ−Ｂｉ２Ｏ３−ＣｏＯ等の単体或いはそれらを主成分とする材料を使用することができる。
【００２０】
第１の外部電極２，第２の外部電極３は、図１に示されているように、Ｚｎからなる第１層２ａと、Ｎｉ単体或いはＮｉ合金またはＣｕ単体或いはＣｕ合金からなる第２層２ｂと、半田との濡れ性を高めるためのＳｎ，Ｓｎ合金（実質的に鉛を含まない鉛フリー合金）からなる第３層２ｃにより構成されている。
【００２１】
次に、この実施の形態１に係る積層型バリスタの製造方法を、図３に示すフローチャートにしたがって説明する。
ステップＳ１：配合
所定量のセラミック原料と精製水を秤量し、粉砕用玉石入りのプラスチック容器に投入する。セラミック原料は、ＺｎＯを主成分とし、これに微量のＰｒ６Ｏ１１とＣｏＯおよびＣａＣＯ３を加えたものとする。
ステップＳ２：混合
セラミック原料と精製水の入ったプラスチック容器を、回転台を用いて回転混合し、セラミック原料を粉砕する。
ステップＳ３：乾燥
混合終了後に、粉砕用玉石を残し、セラミック原料と精製水が混合されたスラリーのみをステンレス製容器に移す。スラリーの入ったステンレス製容器を乾燥機にかけ、水分を蒸発、乾燥させる。
ステップＳ４：混練
所定量の乾燥したセラミック混合原料と有機溶剤および有機バインダーを粉砕用玉石入りプラスチック容器に投入し、混練する。有機溶剤としては、酢酸ブチル、ブトキシエタノールを用いる。有機バインダーとしては、ビヒクル、ブチルベンジルフタレート（ＢＢＰ）を用いた。
ステップＳ５：脱泡
セラミック混合原料と有機溶剤および有機バインダーを混練したスラリーをプラスチック容器に移し、低回転数で回転し、脱泡する。
ステップＳ６：グリーンシート成形
ドクターブレード装置を用いて、シート厚み０．９ｍｍのグリーンシートを形成する。
ステップＳ７：シート切断
グリーンシートを１５０ｍｍ×１５０ｍｍに切断する。
ステップＳ８：シート積層
積層機で、所要枚数のグリーンシートを積層する。
ステップＳ９：チップ切断
切断機を用いて、積層したグリーンシートを所定のチップ形状に切断する。
ステップＳ１０：面取り
切断したチップ積層体のエッジの角を取るために、プラスチック容器にチップ積層体を入れ、プラスチック容器を回転させ、チップ積層体同士をぶつけ合わせることで面取りを行う。
ステップＳ１１：脱バインダ
面取り加工したチップ積層体を６００℃で１時間程度焼成し、チップ積層体を構成するグリーンシートに含まれる有機バインダを分解除去する。
ステップＳ１２：焼成
蓋付きの焼成容器に脱バインダしたチップ積層体を入れ、１２５０〜１３５０℃の温度で１時間程度焼成する。
ステップＳ１３：外部電極形成
焼成したチップ積層体に電極塗布治具を用いて、２つの端面にＺｎペーストを塗布し、Ｚｎの融点より高い約５００℃の焼き付け温度で焼成して第１層２ａを形成した後、第１層２ａのＺｎの表面に形成されているＺｎＯの膜を弱酸、たとえばリンゴ酸等の有機酸により除去する。次いで、無電解メッキによりＣｕまたはＮｉの第２層２ｂを形成し、さらにその上にＳｎメッキを施して第３層２ｃを形成する。
ステップＳ１４：特性選別
出来上がった積層型バリスタの特性を測定し、バリスタ電圧、静電容量等の大きさで分別する。
【００２２】
以上の工程により、図１および図２に示す積層型バリスタ１０が得られる。
【００２３】
得られた積層型バリスタ１０のバリスタ電圧を数回繰り返して測定したときのばらつきは、図４のａに示すように、１％〜２％程度であり、ｂに示す従来の銀電極の場合の８％程度に比較して、著しくばらつきが抑制されたことがわかる。
【００２４】
（実施の形態２）
図５は本発明の実施の形態２の構造を示す透視図である。この実施の形態の積層型バリスタ２０は、複数対（図面では２対）の第１の外部電極２Ａ，２Ｂと第２の外部電極３Ａ，３Ｂを一つの基材部１に形成したもので、複数の電気回路を１個の素子で保護することができるようにしている。
【００２５】
その製造方法については、図３のフローチャートにおいて、ステップＳ９のチップ切断時に２個分を単位に切断し、ステップＳ１３の外部電極形成時に、２対の外部電極を形成することで、同様に製造することができる。
【００２６】
（実施の形態３）
図６および図７は本発明の実施の形態３を示す断面図および透視図であり、内部電極を有する積層型バリスタの例を示すものである。
【００２７】
これらの図において、積層型バリスタ３０は、バリスタセラミックからなる基材部３１と、基材部３１内部に形成され基端部が基材部３１の一方の端部に達する第１の内部電極３２と、基材部３１内部に形成され基端部が基材部３１の他方の端部に達する第２および第３の内部電極３３，３４と、第１の内部電極３２に電気的に接続される第１の外部電極３５と、第２および第３の内部電極３３，３４に電気的に接続される第２の外部電極３６とから構成されている。第２および第３の内部電極は、第１の内部電極３２を挟むように上下に配置されている。
【００２８】
この積層型バリスタ３０の製造方法は、図３に示した製造工程のうち、積層ステップＳ８の前に、積層前のグリーンシートの３枚に印刷機を用いてＰｔの内部電極パターンを印刷し、ステップＳ８において電極印刷なしのグリーンシートと電極印刷を行ったグリーンシートを積層することで、第１、第２、第３の内部電極３２，３３，３４を形成することができる。
【００２９】
この実施の形態では、図３の外部電極形成ステップＳ１３の工程では、焼成したチップ積層体に電極塗布治具を用いて、焼成により成形体シート素材が収縮したことにより第１、第２、第３の内部電極３２，３３，３４の基端部が露出した２つの端面にＺｎペーストを塗布し、Ｚｎの融点より高い約５００℃の焼き付け温度で焼成して第１層３５ａを形成した後、第１層３５ａのＺｎの表面に形成されているＺｎＯの膜を弱酸、たとえばリンゴ酸等の有機酸により除去し、次いで、無電解メッキによりＣｕまたはＮｉの第２層３５ｂを形成し、さらにその上にＳｎメッキを施して第３層３５ｃを形成する。
【００３０】
これにより、図６および図７に示した構造の内部電極付きの積層型バリスタ３０を得ることができる。
【００３１】
（実施の形態４）
図８は本発明の実施の形態４の構造を示す透視図である。この実施の形態では、一つの基材部３１内に複数対（図面では２対）の第１の内部電極３２Ａ，３２Ｂ、第２の内部電極３３Ａ，３３Ｂ、第３の内部電極３４Ａ，３４Ｂを形成し、その外部に第１の外部電極３５Ａ，３５Ｂ、第２の外部電極３６Ａ，３６Ｂを設けたものである。
【００３２】
この構造により、１個の素子で、複数の電気回路の保護を行うことができる。
【００３３】
【発明の効果】
以上のように本発明の請求項１に記載の発明によれば、半導体セラミックからなる基材部と、この基材部の端面に形成される外部電極との接合部をオーミックコンタクトとしたことにより、基材部と外部電極との間の接合部が無容量となるため、外部電極間の静電容量は基材部のみの静電容量となり、バリスタ電圧の測定値のばらつきを著しく減少することができる。
【００３４】
請求項２に記載の発明によれば、基材部を酸化亜鉛を主成分としたときに、外部電極は、基材部側が亜鉛を主成分とする金属からなる第１層と、この第１層の上にメッキされた銅，銅合金またはニッケル，ニッケル合金からなる第２層と、この第２層の上にメッキされたスズ或いは実質的に鉛を含まないスズ合金からなる第３層により形成したことにより、基材部の酸化亜鉛とこれに接する第１層の亜鉛を主成分とする金属との間に仕事関数の差がないため、オーミックコンタクトによる接合の積層型セラミック電子部品を得ることができる。
【００３５】
請求項３に記載の発明によれば、半導体セラミック原料を含むグリーンシートを所要枚数積層してチップ切断後、焼成して得られた半導体セラミックからなるチップ積層体の外部電極形成面に亜鉛ペーストを塗布して第１層を焼き付けた後、第１層の亜鉛酸化膜の表面を弱酸で除去した後、銅，銅合金またはニッケル，ニッケル合金からなる第２層をメッキにより形成し、さらに第２層の上にスズ或いは実質的に鉛を含まないスズ合金からなる第３層を形成することにより、オーミックコンタクトの外部電極をもつ積層型セラミック電子部品を製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る積層型バリスタの断面図
【図２】本発明の実施の形態１に係る積層型バリスタの透視図
【図３】本発明の実施の形態１に係る積層型バリスタの製造工程を示すフローチャート
【図４】本発明の実施の形態１の積層型バリスタと従来の銀電極の積層型バリスタにおけるバリスタ電圧の繰り返し測定のばらつき結果を示すグラフ
【図５】本発明の実施の形態２の構造を示す透視図
【図６】本発明の実施の形態３を示す断面図
【図７】本発明の実施の形態３を示す透視図
【図８】本発明の実施の形態４の構造を示す透視図
【図９】従来の積層型バリスタの断面図
【符号の説明】
１ 基材部
２，２Ａ，２Ｂ 第１の外部電極
２ａ 第１層（Ｚｎ）
２ｂ 第２層（Ｎｉ、Ｎｉ合金またはＣｕ、Ｃｕ合金）
２ｃ 第３層（Ｓｎ，Ｓｎ合金）
３，３Ａ，３Ｂ 第２の外部電極
１０，２０，３０，４０ 積層型バリスタ
３１ 基材部
３２，３２Ａ，３２Ｂ 第１の内部電極
３３，３３Ａ，３３Ｂ 第２の内部電極
３４，３４Ａ，３４Ｂ 第３の内部電極
３５，３５Ａ，３５Ｂ 第１の外部電極
３５ａ 第１層（Ｚｎ）
３５ｂ 第２層（Ｎｉ又はＣｕ）
３５ｃ 第３層（Ｓｎ）
３６，３６Ａ，３６Ｂ 第２の外部電極
【発明の属する技術分野】
本発明は、積層型バリスタ等の積層型セラミック電子部品およびその製造方法に関する。
【０００２】
【従来の技術】
従来において、バリスタには磁器基板の両面にリード線を設けた磁器タイプと、セラミックグリーンシートを積層しチップ切断して両端面に外部電極を形成したチップバリスタがある。
【０００３】
このうち後者のチップバリスタの外部電極は、一般にＡｇ−Ｐｄ系の焼き付け電極（例えば特許文献１、２参照）、あるいは図９（ａ）に示すように、バリスタセラミックからなる基材部３１の両端にＡｇ３２ａを焼き付けた後、Ｎｉメッキ３２ｂを施し、さらに半田との濡れ性を高めるためにその上にＳｎメッキ３２ｃを施して第１の外部電極３５，第２の外部電極３６が形成される。
【０００４】
図９（ａ）に示したような構成のチップバリスタ３０は、通常、酸化亜鉛（ＺｎＯ）系、あるいはチタン酸ストロンチウム（ＳｒＴｉＯ３）系の半導体セラミックを基材部３１の材料としている。その両端に形成する第１の外部電極３５，第２の外部電極３６の材料としてＡｇを用いる場合、基材部３１の材料である半導体セラミックとＡｇとの仕事関数が離れているため、Ａｇ３２ａと基材部３１との接合部は、非オーミックコンタクトとなる。
【０００５】
一方、（特許文献３および４）には、磁器バリスタの表面に形成する電極を銀ペーストから亜鉛ペーストに代えることにより、安価な電極を形成することが提案されている。すなわち、ＳｒＴｉＯ３を主たる材料とする円板状の磁器表面に亜鉛粉末を含む導電ペーストを塗布し、亜鉛の融点から沸点までの範囲の温度で焼成して第１の導電層を形成し、この第１の導電層の上に、無電解メッキによって半田付着性のよいＮｉ等の金属からなる第２の導電層を形成するというものである。
【０００６】
【特許文献１】
特開２００１−２５０７０４号公報（段落００４０）
【特許文献２】
特開２００１−３５７０７号公報（段落００３０，００３４）
【特許文献３】
特公昭６３−１０８８７号公報（第２頁）
【特許文献４】
特公昭６３−１２３７１号公報（第２頁）
【０００７】
【発明が解決しようとする課題】
上述したように、非オーミックコンタクトの第１の外部電極３５，第２の外部電極３６をもつチップバリスタ３０では、図９（ｂ）に示す等価回路のように、バリスタセラミックの基材部３１を誘電体とする第１の外部電極３５，第２の外部電極３６間の静電容量Ｃ１のほかに、両端の非オーミックコンタクト部分の静電容量Ｃ２，Ｃ３が存在するため、見かけ上のバリスタの静電容量Ｃは、これらの３つの容量Ｃ１，Ｃ２，Ｃ３が直列に接続されたものとなる。そして、Ｃ２，Ｃ３の容量は、電圧を印加した履歴により毎回変化するため、非オーミックコンタクトを有するチップバリスタのバリスタ電圧を繰り返し測定すると、コンデンサの容量の変化により、その測定値に測定時毎のばらつきが生じる。
【０００８】
図４のｂは、Ａｇ電極の場合のバリスタ電圧の繰り返し測定におけるばらつきを示すもので、８％程度のばらつきが生じる。これは、バリスタとして部品に求められている特性がばらつくことを意味し、特性の安定性を阻害する原因となっている。
【０００９】
一方、（特許文献３および４）に記載された磁器バリスタにおける電極形成方法は、銀に比較して安価な亜鉛を使用して実用可能な電極を形成する方法を提供することを目的として発明されたものであり、チップバリスタにおける非オーミックコンタクトに起因するバリスタ電圧の測定時のばらつきを解消することには何ら認識がない。
【００１０】
本発明は、バリスタ電圧の繰り返し測定時のばらつきを解消して安定した測定値を得ることのできる積層型セラミック電子部品およびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の積層型セラミック電子部品においては、半導体セラミックからなる基材部と、この基材部の端面に形成される外部電極との接合部がオーミックコンタクトとなる構成としたものである。
【００１２】
この発明によれば、バリスタ電圧の繰り返し測定時のばらつきを解消して安定した測定値を得ることのできる積層型セラミック電子部品が得られる。
【００１３】
【発明の実施の形態】
本発明の請求項１に記載の発明は、半導体セラミックからなる基材部と、この基材部の端面に形成される外部電極との接合部がオーミックコンタクトであることを特徴とする積層型セラミック電子部品としたものであり、基材部と外部電極との間の接合部が無容量となるため、外部電極間の静電容量は基材部のみの静電容量となり、バリスタ電圧の測定値のばらつきは無くなるという作用を有する。
【００１４】
請求項２に記載の発明は、前記基材部が酸化亜鉛を主成分とするとき、前記外部電極は、前記基材部側が亜鉛を主成分とする金属からなる第１層と、この第１層の上にメッキされた銅，銅合金またはニッケル，ニッケル合金からなる第２層と、この第２層の上にメッキされたスズ或いは鉛を実質的に含まないスズ合金からなる第３層により形成されていることを特徴とする請求項１記載の積層型セラミック電子部品としたものであり、基材部の酸化亜鉛とこれに接する第１層の亜鉛を主成分とする金属との間に仕事関数の差がないため、オーミックコンタクトによる接合となるという作用を有する。
【００１５】
請求項３に記載の発明は、半導体セラミック原料を含むグリーンシートを所要枚数積層してチップ切断後、焼成して得られた半導体セラミックからなるチップ積層体の外部電極形成面に亜鉛ペーストを塗布して第１層を焼き付けた後、第１層の亜鉛酸化膜の表面を弱酸で除去した後、銅，銅合金またはニッケル，ニッケル合金からなる第２層をメッキにより形成し、さらに第２層の上にスズ或いは鉛を実質的に含まないスズ合金からなる第３層を形成することを特徴とする積層型セラミック電子部品の製造方法としたものであり、これにより、オーミックコンタクトの外部電極をもつ積層型セラミック電子部品が得られるという作用を有する。
【００１６】
以下、本発明の実施の形態について、図１から図８を用いて説明する。
【００１７】
（実施の形態１）
図１は本発明の実施の形態１に係る積層型積層型セラミック電子部品の一例である積層型バリスタの断面図、図２はその透視図、図３はその製造工程を示すフローチャートである。
【００１８】
図１および図２において、積層型バリスタ１０は、バリスタセラミック材料からなる基材部１と、その両端面に形成された第１の外部電極２，第２の外部電極３からなる。
【００１９】
基材部１を形成するＺｎＯ−Ｐｒ６Ｏ１１−ＣｏＯ、ＺｎＯ−Ｂｉ２Ｏ３−ＣｏＯ等の単体或いはそれらを主成分とする材料を使用することができる。
【００２０】
第１の外部電極２，第２の外部電極３は、図１に示されているように、Ｚｎからなる第１層２ａと、Ｎｉ単体或いはＮｉ合金またはＣｕ単体或いはＣｕ合金からなる第２層２ｂと、半田との濡れ性を高めるためのＳｎ，Ｓｎ合金（実質的に鉛を含まない鉛フリー合金）からなる第３層２ｃにより構成されている。
【００２１】
次に、この実施の形態１に係る積層型バリスタの製造方法を、図３に示すフローチャートにしたがって説明する。
ステップＳ１：配合
所定量のセラミック原料と精製水を秤量し、粉砕用玉石入りのプラスチック容器に投入する。セラミック原料は、ＺｎＯを主成分とし、これに微量のＰｒ６Ｏ１１とＣｏＯおよびＣａＣＯ３を加えたものとする。
ステップＳ２：混合
セラミック原料と精製水の入ったプラスチック容器を、回転台を用いて回転混合し、セラミック原料を粉砕する。
ステップＳ３：乾燥
混合終了後に、粉砕用玉石を残し、セラミック原料と精製水が混合されたスラリーのみをステンレス製容器に移す。スラリーの入ったステンレス製容器を乾燥機にかけ、水分を蒸発、乾燥させる。
ステップＳ４：混練
所定量の乾燥したセラミック混合原料と有機溶剤および有機バインダーを粉砕用玉石入りプラスチック容器に投入し、混練する。有機溶剤としては、酢酸ブチル、ブトキシエタノールを用いる。有機バインダーとしては、ビヒクル、ブチルベンジルフタレート（ＢＢＰ）を用いた。
ステップＳ５：脱泡
セラミック混合原料と有機溶剤および有機バインダーを混練したスラリーをプラスチック容器に移し、低回転数で回転し、脱泡する。
ステップＳ６：グリーンシート成形
ドクターブレード装置を用いて、シート厚み０．９ｍｍのグリーンシートを形成する。
ステップＳ７：シート切断
グリーンシートを１５０ｍｍ×１５０ｍｍに切断する。
ステップＳ８：シート積層
積層機で、所要枚数のグリーンシートを積層する。
ステップＳ９：チップ切断
切断機を用いて、積層したグリーンシートを所定のチップ形状に切断する。
ステップＳ１０：面取り
切断したチップ積層体のエッジの角を取るために、プラスチック容器にチップ積層体を入れ、プラスチック容器を回転させ、チップ積層体同士をぶつけ合わせることで面取りを行う。
ステップＳ１１：脱バインダ
面取り加工したチップ積層体を６００℃で１時間程度焼成し、チップ積層体を構成するグリーンシートに含まれる有機バインダを分解除去する。
ステップＳ１２：焼成
蓋付きの焼成容器に脱バインダしたチップ積層体を入れ、１２５０〜１３５０℃の温度で１時間程度焼成する。
ステップＳ１３：外部電極形成
焼成したチップ積層体に電極塗布治具を用いて、２つの端面にＺｎペーストを塗布し、Ｚｎの融点より高い約５００℃の焼き付け温度で焼成して第１層２ａを形成した後、第１層２ａのＺｎの表面に形成されているＺｎＯの膜を弱酸、たとえばリンゴ酸等の有機酸により除去する。次いで、無電解メッキによりＣｕまたはＮｉの第２層２ｂを形成し、さらにその上にＳｎメッキを施して第３層２ｃを形成する。
ステップＳ１４：特性選別
出来上がった積層型バリスタの特性を測定し、バリスタ電圧、静電容量等の大きさで分別する。
【００２２】
以上の工程により、図１および図２に示す積層型バリスタ１０が得られる。
【００２３】
得られた積層型バリスタ１０のバリスタ電圧を数回繰り返して測定したときのばらつきは、図４のａに示すように、１％〜２％程度であり、ｂに示す従来の銀電極の場合の８％程度に比較して、著しくばらつきが抑制されたことがわかる。
【００２４】
（実施の形態２）
図５は本発明の実施の形態２の構造を示す透視図である。この実施の形態の積層型バリスタ２０は、複数対（図面では２対）の第１の外部電極２Ａ，２Ｂと第２の外部電極３Ａ，３Ｂを一つの基材部１に形成したもので、複数の電気回路を１個の素子で保護することができるようにしている。
【００２５】
その製造方法については、図３のフローチャートにおいて、ステップＳ９のチップ切断時に２個分を単位に切断し、ステップＳ１３の外部電極形成時に、２対の外部電極を形成することで、同様に製造することができる。
【００２６】
（実施の形態３）
図６および図７は本発明の実施の形態３を示す断面図および透視図であり、内部電極を有する積層型バリスタの例を示すものである。
【００２７】
これらの図において、積層型バリスタ３０は、バリスタセラミックからなる基材部３１と、基材部３１内部に形成され基端部が基材部３１の一方の端部に達する第１の内部電極３２と、基材部３１内部に形成され基端部が基材部３１の他方の端部に達する第２および第３の内部電極３３，３４と、第１の内部電極３２に電気的に接続される第１の外部電極３５と、第２および第３の内部電極３３，３４に電気的に接続される第２の外部電極３６とから構成されている。第２および第３の内部電極は、第１の内部電極３２を挟むように上下に配置されている。
【００２８】
この積層型バリスタ３０の製造方法は、図３に示した製造工程のうち、積層ステップＳ８の前に、積層前のグリーンシートの３枚に印刷機を用いてＰｔの内部電極パターンを印刷し、ステップＳ８において電極印刷なしのグリーンシートと電極印刷を行ったグリーンシートを積層することで、第１、第２、第３の内部電極３２，３３，３４を形成することができる。
【００２９】
この実施の形態では、図３の外部電極形成ステップＳ１３の工程では、焼成したチップ積層体に電極塗布治具を用いて、焼成により成形体シート素材が収縮したことにより第１、第２、第３の内部電極３２，３３，３４の基端部が露出した２つの端面にＺｎペーストを塗布し、Ｚｎの融点より高い約５００℃の焼き付け温度で焼成して第１層３５ａを形成した後、第１層３５ａのＺｎの表面に形成されているＺｎＯの膜を弱酸、たとえばリンゴ酸等の有機酸により除去し、次いで、無電解メッキによりＣｕまたはＮｉの第２層３５ｂを形成し、さらにその上にＳｎメッキを施して第３層３５ｃを形成する。
【００３０】
これにより、図６および図７に示した構造の内部電極付きの積層型バリスタ３０を得ることができる。
【００３１】
（実施の形態４）
図８は本発明の実施の形態４の構造を示す透視図である。この実施の形態では、一つの基材部３１内に複数対（図面では２対）の第１の内部電極３２Ａ，３２Ｂ、第２の内部電極３３Ａ，３３Ｂ、第３の内部電極３４Ａ，３４Ｂを形成し、その外部に第１の外部電極３５Ａ，３５Ｂ、第２の外部電極３６Ａ，３６Ｂを設けたものである。
【００３２】
この構造により、１個の素子で、複数の電気回路の保護を行うことができる。
【００３３】
【発明の効果】
以上のように本発明の請求項１に記載の発明によれば、半導体セラミックからなる基材部と、この基材部の端面に形成される外部電極との接合部をオーミックコンタクトとしたことにより、基材部と外部電極との間の接合部が無容量となるため、外部電極間の静電容量は基材部のみの静電容量となり、バリスタ電圧の測定値のばらつきを著しく減少することができる。
【００３４】
請求項２に記載の発明によれば、基材部を酸化亜鉛を主成分としたときに、外部電極は、基材部側が亜鉛を主成分とする金属からなる第１層と、この第１層の上にメッキされた銅，銅合金またはニッケル，ニッケル合金からなる第２層と、この第２層の上にメッキされたスズ或いは実質的に鉛を含まないスズ合金からなる第３層により形成したことにより、基材部の酸化亜鉛とこれに接する第１層の亜鉛を主成分とする金属との間に仕事関数の差がないため、オーミックコンタクトによる接合の積層型セラミック電子部品を得ることができる。
【００３５】
請求項３に記載の発明によれば、半導体セラミック原料を含むグリーンシートを所要枚数積層してチップ切断後、焼成して得られた半導体セラミックからなるチップ積層体の外部電極形成面に亜鉛ペーストを塗布して第１層を焼き付けた後、第１層の亜鉛酸化膜の表面を弱酸で除去した後、銅，銅合金またはニッケル，ニッケル合金からなる第２層をメッキにより形成し、さらに第２層の上にスズ或いは実質的に鉛を含まないスズ合金からなる第３層を形成することにより、オーミックコンタクトの外部電極をもつ積層型セラミック電子部品を製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る積層型バリスタの断面図
【図２】本発明の実施の形態１に係る積層型バリスタの透視図
【図３】本発明の実施の形態１に係る積層型バリスタの製造工程を示すフローチャート
【図４】本発明の実施の形態１の積層型バリスタと従来の銀電極の積層型バリスタにおけるバリスタ電圧の繰り返し測定のばらつき結果を示すグラフ
【図５】本発明の実施の形態２の構造を示す透視図
【図６】本発明の実施の形態３を示す断面図
【図７】本発明の実施の形態３を示す透視図
【図８】本発明の実施の形態４の構造を示す透視図
【図９】従来の積層型バリスタの断面図
【符号の説明】
１ 基材部
２，２Ａ，２Ｂ 第１の外部電極
２ａ 第１層（Ｚｎ）
２ｂ 第２層（Ｎｉ、Ｎｉ合金またはＣｕ、Ｃｕ合金）
２ｃ 第３層（Ｓｎ，Ｓｎ合金）
３，３Ａ，３Ｂ 第２の外部電極
１０，２０，３０，４０ 積層型バリスタ
３１ 基材部
３２，３２Ａ，３２Ｂ 第１の内部電極
３３，３３Ａ，３３Ｂ 第２の内部電極
３４，３４Ａ，３４Ｂ 第３の内部電極
３５，３５Ａ，３５Ｂ 第１の外部電極
３５ａ 第１層（Ｚｎ）
３５ｂ 第２層（Ｎｉ又はＣｕ）
３５ｃ 第３層（Ｓｎ）
３６，３６Ａ，３６Ｂ 第２の外部電極
Claims (3)
- 半導体セラミックからなる基材部と、この基材部の端面に形成される外部電極との接合部がオーミックコンタクトであることを特徴とする積層型セラミック電子部品。
- 前記基材部が酸化亜鉛を主成分とするとき、前記外部電極は、前記基材部側が亜鉛を主成分とする金属からなる第１層と、この第１層の上にメッキされた銅，銅合金またはニッケル，ニッケル合金からなる第２層と、この第２層の上にメッキされたスズあるいは実質的に鉛を含まないスズ合金からなる第３層により形成されていることを特徴とする請求項１記載の積層型セラミック電子部品。
- 半導体セラミック原料を含むグリーンシートを所要枚数積層してチップ切断後、焼成して得られた半導体セラミックからなるチップ積層体の外部電極形成面に亜鉛ペーストを塗布して第１層を焼き付けた後、第１層の亜鉛酸化膜の表面を弱酸で除去した後、銅，銅合金またはニッケル，ニッケル合金からなる第２層をメッキにより形成し、さらに第２層の上にスズあるいは実質的に鉛を含まないスズ合金からなる第３層を形成することを特徴とする積層型セラミック電子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002337683A JP2004172445A (ja) | 2002-11-21 | 2002-11-21 | 積層型セラミック電子部品およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2004172445A true JP2004172445A (ja) | 2004-06-17 |
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ID=32701120
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| JP2002337683A Pending JP2004172445A (ja) | 2002-11-21 | 2002-11-21 | 積層型セラミック電子部品およびその製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP2004172445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9236844B2 (en) | 2010-02-10 | 2016-01-12 | Epcos Ag | Ceramic multilayer component |
-
2002
- 2002-11-21 JP JP2002337683A patent/JP2004172445A/ja active Pending
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