JP2004172292A - 半田バンプを具備する電子部品、配線基板及びその電子部品の配線基板への実装方法 - Google Patents
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Abstract
【課題】生産性の高く、歩留まりの高い半田バンプを備えた電子部品、配線基板及びその電子部品の配線基板への実装方法を得ること。
【解決手段】本発明の一実施形態の半田バンプを具備した電子部品の配線基板への実装方法は、一電子部品として半導体チップＳの複数の電極パッド２１を所定の間隔で選択して、それら選択された電極パッド２１ａ上に半田バンプＢａを形成し、一方、半導体チップＳを実装しようとする配線基板であるプリント配線基板Ｐの電極ランドＬｂ上に、前記の選択された分の残りの半田バンプＢｂを形成し、半導体チップＳをフェイスダウンでプリント配線基板Ｐの所定の位置に載置し、双方の半田バンプＢａ、Ｂｂを加熱、溶融、そして冷却して半導体チップＳとプリント配線基板Ｐとを電気的に接続する実装方法を採っている。
【選択図】 図１
【解決手段】本発明の一実施形態の半田バンプを具備した電子部品の配線基板への実装方法は、一電子部品として半導体チップＳの複数の電極パッド２１を所定の間隔で選択して、それら選択された電極パッド２１ａ上に半田バンプＢａを形成し、一方、半導体チップＳを実装しようとする配線基板であるプリント配線基板Ｐの電極ランドＬｂ上に、前記の選択された分の残りの半田バンプＢｂを形成し、半導体チップＳをフェイスダウンでプリント配線基板Ｐの所定の位置に載置し、双方の半田バンプＢａ、Ｂｂを加熱、溶融、そして冷却して半導体チップＳとプリント配線基板Ｐとを電気的に接続する実装方法を採っている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半田バンプを具備する電子部品、配線基板及びそれらの電気接続構造に関し、例えば、半導体チップとプリント配線基板とをフリップチップ方式で接続する実装構造において、特に半田接続によって機械的、電気的に接続するなど、半田バンプを具備する電子部品、配線基板及びその電子部品の配線基板への実装方法に関するものである。
【０００２】
【従来の技術】
先ず、従来技術の半田バンプを具備する電子部品の配線基板への実装方法を説明する。なお、以下の説明において、半田バンプを具備する電子部品の一例として半導体チップを、そして配線基板の一例としてプリント配線基板を採り上げて説明する。
【０００３】
半導体チップの接続用電極パッド（以下、単に「電極パッド」と記す）に半田バンプを形成し、この半導体チップをフェイスダウンでプリント配線基板の外部接続用電極ランド（以下、単に「電極ランド」と記す）に半田で接続する、いわゆるフリップチップ接続構造は、半導体チップとプリント配線基板との間の最短距離接続を可能とし、更に、半導体チップの実装面積を最小にできることから、近年、高機能化、高速化の要求が著しい電子機器分野においては重要な電気的接続技術の一つとなっている。
【０００４】
このように半田バンプの接続は、高速化、高密度化に適した接続構造であるが、既知のように、半導体チップとプリント配線基板との間の熱膨張係数の差異に起因する応力により半田の接続部分が破断し易い構造でもある。そこで、この半田接続部分の破断を防止するためには、半導体チップとプリント配線基板との間の隙間に高弾性率のアンダーフィル樹脂を充填して、半田接合部分及び半導体チップとプリント基板全体を接着、固定することにより、半田接合部分に応力が集中するのを防いでいる。
【０００５】
一般に、半導体チップとプリント配線基板との間の隙間が狭くなると、リフロー加熱後のフラックス洗浄液の浸透性が悪くなって洗浄残滓が発生し、その結果、アンダーフィル樹脂の流入性、充填性が悪くなり、その結果、密着性の不良を引き起こし、そして信頼性の低下につながる危険性がある。この課題を解決するには、半導体チップとプリント配線基板との間の隙間を十分に確保すればよく、そのために高さの高い半田バンプを用いればよい。
【０００６】
【発明が解決しようとする課題】
一般に半田バンプは半導体チップの電極パッド上にのみ形成されているが、近年、半導体チップの電極パッドのピッチは非常に狭くなっており、半田バンプを形成することが困難になっている。半田バンプの高さは、先ず、形成する電極パッドの大きさと、その電極パッド上及びその周囲に供給する半田量によって決定される。蒸着法やメッキ法では、この半田量はパターニングレジストの厚さと開口サイズによつて決まる。クリーム半田を使用する印刷法では、供給する半田量は使用する印刷マスクの厚さと開口サイズによって決まる。
【０００７】
高さの高い半田バンプを要求される場合は、半導体チップの電極パッド及びその周囲に半田を多く供給する必要があるが、隣接するパターン同士が近接するために加熱、溶融する際に、隣接する半田バンプ同士と触れ合い、ブリッジとなる危険性が高い。
【０００８】
特に、図３及び図４に示したような印刷法は、半田ペースト（クリーム半田）の中に半田材の他にほぼ半分のフラックス成分が含まれているため、蒸着法やメッキ法に比べて多くの量の半田ペーストを供給する必要がある。このため、ブリッジが発生する危険性が高く、半田バンプの形成時の歩留まりを低下させてしまう。
【０００９】
この現象を図３及び図４を用いて説明する。先ず、図３Ａにおいて、符号２０は半導体ウェーハを、符号３０は印刷マスクを、符号４０は半田ペーストを、そして符号５０はスキージを指す。
【００１０】
半導体ウェーハ２０の活性面には所定のパターンで複数の電極パッド２１が予め形成されており、一方、印刷マスク３０には、前記電極パッド２１のパターンに対応して複数の貫通孔３１が予め開けられている。
【００１１】
図３Ｂに示したように、印刷マスク３０の下面３２を半導体ウェーハ２０の電極パッド２１の形成面に、印刷マスク３０の貫通孔３１を半導体ウェーハ２０の電極パッド２１に合わせて密着させ、印刷マスク３０の上面３３に半田ペースト４０を載せ、その半田ペースト４０をスキージ５０で印刷マスク３０の上面３３へ押さえ付けながら半導体ウェーハ２０の全面に塗布して行く。このように印刷することにより、印刷マスク３０の全貫通孔３１内に半田ペースト４０が刷り込まれ、充填される。
【００１２】
次に、図３Ｃに示したように、半導体ウェーハ２０から貫通孔３１内の半田ペースト４０が形くずれしないように印刷マスク３０を分離する。
【００１３】
このようにして、半導体ウェーハ２０と印刷マスク３０とを分離した後の半導体ウェーハ２０の電極パッド２１上には、図４Ａに示したように、所要量の半田ペースト４０が盛られた状態となる。
【００１４】
そして図４Ｂに示した次工程では、この半導体ウェーハ２０上に盛られた半田ペースト４０をヒータＨで加熱する。そうすると、図４Ｃに示したように、盛られた半田ペースト４０は溶融し、表面張力により丸くなり、これを冷却することにより、それぞれの電極パッド２１上にボール状の半田バンプＢを形成することができる。
【００１５】
しかし、中には半田ペースト４０を加熱、溶融した際に、前記のように隣接する電極パッド２１のパターン同士が近接していると、隣接する溶融した半田バンプが触れ合い、図４Ｃに示したように、半田ブリッジＢｒとなる危険性が高くなる。このため、半田バンプＢの形成時の歩留まりが低下してしまう。
【００１６】
本発明は前記課題を解決しようとするものであって、生産性の高く、歩留まりの高い半田バンプを備えた電子部品、配線基板及びその電子部品の配線基板への実装方法を得ることを目的とするものである。
【００１７】
【課題を解決するための手段】
それ故、本発明の半田バンプを具備した電子部品では、複数の電極パッドが形成されており、所定の間隔で選択された前記電極パッド上にのみに半田バンプを形成することにより、前記課題を解決している。
【００１８】
そして本発明の配線基板では、複数の電極ランドが形成されており、所定の間隔で選択された前記電極ランド上にのみに半田バンプが形成されている電子部品を所定の位置に実装する配線基板において、その配線基板上に実装しようとする前記電子部品の電極パッドと同数の電極ランドが形成されており、それら電極ランドの内、前記電子部品の半田バンプが載置される電極ランドには半田バンプが形成されておらず、前記電子部品の半田バンプが形成されていない電極パッドの位置に相当する電極ランド上に半田バンプを形成することによって、前記課題を解決している。
【００１９】
また、本発明の半田バンプを具備した電子部品の配線基板への実装方法では、電子部品の電極パッド上に所定の間隔で選択して半田バンプを形成し、一方、前記電子部品を実装しようとする配線基板の電極ランド上に、前記選択された分の残りの半田バンプを形成し、前記電子部品をフェイスダウンで前記配線基板の所定の位置に載置し、前記双方の半田バンプを加熱、溶融、そして冷却することにより前記電子部品と前記配線基板とを電気的に接続する方法を採って、前記課題を解決している。
【００２０】
前記電子部品及び前記配線基板に形成された半田バンプの半田材が同一の材料であることが好ましく、前記両半田バンプの半田材が互いに融点の異なる別の半田材であってもよい。
【００２１】
【発明の実施の形態】
以下、図を用いて、本発明の実施形態の半田バンプを具備する電子部品、配線基板及びその電子部品の配線基板への実装方法を説明する。
【００２２】
図１は本発明の半田バンプを具備する電子部品である半導体チップを配線基板のひとつであるプリント配線基板への実装方法を説明するための前半の工程図であって、同図Ａは本発明の半田バンプを具備する半導体チップと本発明の半導体チップである半導体ウェーハとを用意した状態を示した断面図、同図Ｂは同図Ａに続く工程であって、前記半導体チップと前記プリント配線基板とに形成された半田バンプにフラックスを塗布した状態を示したフラックス塗布工程の断面図、同図Ｃは同図Ｂに続く工程であって、半導体チップとプリント配線基板とを重ねて加熱する状態を示した加熱工程の断面図、そして図２は図１に示した半導体チップのプリント配線基板への実装工程に続く後半の工程図を示していて、同図Ａは半導体チップとプリント配線基板との半田付け後のフラックスを洗浄する洗浄工程の断面図、同図Ｂはフラックス洗浄後に半導体チップとプリント配線基板との間にアンダーフィル樹脂を充填するアンダーフィル樹脂充填工程の断面図、同図Ｃはアンダーフィル樹脂を充填した半導体チップとプリント配線基板とのキュア工程の断面図である。
【００２３】
先ず、図１を用いて本発明の実施形態の半田バンプを具備する半導体チップのプリント配線基板への実装の前工程を説明する。
【００２４】
図１Ａに示した本発明の一実施形態の半導体チップＳは、蒸着法、メッキ法、印刷法、例えば、図３及び図４を用いて説明した印刷法による半田バンプの形成方法を用いて、半導体ウェーハ２０に所定の配列パターンで形成された複数の電極パッド２１から所定の間隔で選択された電極パッド、例えば、一つ置きの電極パッド２１ａ上に半田バンプＢａを形成し、他の残りの電極パッド２１ｂには半田バンプを形成せず、その半導体ウェーハ２０をダイシングして得た１個の半導体チップである。
【００２５】
また、同図Ａに示した本発明の一実施形態の配線基板の一つであるプリント配線基板Ｐは、蒸着法、メッキ法、印刷法、例えば、やはり図３及び図４を用いて説明した印刷法による半田バンプの形成方法を用いて、半田付けしようとする半導体チップＳの前記電極パッド２１の配列と同数、同一の配列でプリント配線基板の表面に形成された複数の電極ランドＬの内、半導体チップＳの半田バンプＢａが対応する部分、即ち、前記半田バンプＢａが載置される部分の電極ランドＬａを除く電極ランドＬｂ上にのみ半田バンプＢｂを形成して製作されたものである。
【００２６】
このような半田バンプＢａを備えた半導体チップＳと半田バンプＢｂを備えたプリント配線基板Ｐを用意する。
【００２７】
次に、同図Ｂのフラックス塗布工程で、半導体チップＳの半田バンプＢａ及びプリント配線基板Ｐ上の半田バンプＢｂとの表面に適量のフラックスＦを塗布し、半導体チップＳの半田バンプＢａはプリント配線基板Ｐの電極ランドＬａに対向するように、プリント配線基板Ｐ上の半田バンプＢｂは半導体チップＳの電極パッド２１ｂに対向するように位置を合わせ、半導体チップＳとプリント配線基板Ｐとを接触させる。
【００２８】
次に、同図Ｃに示した加熱工程で、半導体チップＳとプリント配線基板Ｐとの全体を半田融点以上の温度で全ての半田バンプＢａ及び半田バンプＢｂを溶融し、その後、冷却することにより半導体チップＳの電極パッド２１ａ、２１ｂとプリント配線基板Ｐの電極ランドＬａ、Ｌｂとを半田で接続する。このようにして半導体チップＳをプリント配線基板Ｐ上にフリップチップ構造で実装することができる。
【００２９】
この後の工程としては、図２Ａに示したように、半導体チップＳとプリント配線基板Ｐとの間の半田周辺に残されたフラックスＦを洗浄によって除去する。同図Ａにおいて、符号Ｗは洗浄液Ｗａが入ったヒーターＨａを備えた洗浄漕を、符号Ｒはリンス液Ｒａが入ったリンス漕を、そして符号ＤはヒーターＨｂを備えた加熱乾燥器を指し、キャリアＣに前記半導体チップＳが半田付けされたプリント配線基板Ｐ、即ち、実装基板Ｐａを収容して、順次、洗浄、リンスしてフラックスＦを除去し、加熱乾燥器Ｄで乾燥する。
【００３０】
次に、図２Ｂに示した工程で、半導体チップＳとプリント配線基板Ｐとの隙間にアンダーフィル樹脂Ｒｅを充填し、次に、図２Ｃに示した工程でヒーターＨによりキュア加熱を行ってアンダーフィル樹脂Ｒｅを硬化し、半導体チップＳとプリント配線基板Ｐとを強固に接着させる。
【００３１】
使用する半田材料はＳｎ／Ｐｂ共晶半田だけでなく、特に半田印刷法を用いれば、無鉛半田材料のＳｎ／Ａｇ系、Ｓｎ／Ｃｕ系、Ｓｎ／Ｂｉ系、Ｓｎ／Ｚｎ系、Ｓｎ／Ｓｂ系など様々な材料を使用することができる。
【００３２】
また、半導体チップＳとプリント配線基板Ｐにそれぞれ予め形成する半田バンプの種類は、必ずしも同一の材料である必要はなく、フリップチップ形式で接続を行う時の加熱時に、半田バンプＢａ及び半田バンプＢｂの溶融が開始する温度に差があるように材料を選択すれば、融点の低い半田バンプの方から溶融することができるので、両半田バンプＢａ、Ｂｂを同時に溶融する場合と比較して、溶融時の半田ブリッジの発生を防ぎ易くなる。例えば、半導体チップＳ側の半田バンプＢａをＳｎ９５％／Ｓｂ５％の半田材（融点２３６〜２４３℃）、プリント配線基板Ｐ側の半田バンプＢｂをＳｎ９６．５％／Ａｇ３．５％（融点２２１℃）を選択すると、プリント配線基板Ｐ側の半田バンプＢｂは２２１℃で溶融するが、この温度では半導体チップＳ側の半田バンプＢａはまだ溶融を開始しないため、溶融時の半田の動きによる半田ブリッジの発生を抑えることが可能となる。
【００３３】
そしてまた、使用するアンダーフィル樹脂Ｒｅは、高弾性率の物性を有する熱硬化性樹脂で、ガラスフィラー入りエポキシ樹脂が一般的である。フラックスの種類によっては、このフラックス洗浄を省くことも可能である。また、チップサイズが小さい場合、アンダーフィル樹脂Ｒｅの充填を省いても半田バンプの接続だけで機械的強度を維持し、信頼性を確保することができる。
【００３４】
前記の実施形態の半導体チップＳ及びプリント配線基板Ｐのバンプには半田バンプを採り上げ、それらの形成方法として印刷法で行う形成方法を採り上げて説明したが、本発明においては、バンプの形成方法としては印刷方法に限定されるものではなく、蒸着法、メッキ法などの薄膜成膜技術を用いて形成することができる。
【００３５】
また、前記の実施形態では、電子部品の一つとして半導体チップを採り上げて説明したが、本発明においては半導体チップのみに限定されるものではなく、例えば、微小コネクタなど配線基板へ表面実装する部品にも適用できることを付言しておく。
【００３６】
そしてまた、前記の実施形態で用いた配線基板は、絶縁基板の表面に被覆した銅箔をフォトリソグラフィック技術を用いて電極ランドなどを形成したプリント配線基板のみならず、絶縁基板の平面上に蒸着、メッキなどの薄膜成膜技術を用いて電極ランドなどを形成した基板であってもよく、更にまた、一層基板のみならず、多層基板であってもよいことを付言しておく。
【００３７】
【発明の効果】
以上の説明から明らかなように、
本発明の電子部品によれば、
１．半導体チップに形成された複数の電極パッドの内、所定の間隔で選択された電極パッド上にのみ半田バンプを形成したことにより、半田バンプ形成時に隣
接の電極同士がブリッジすることが軽減される
そして本発明の配線基板によれば、
１．配線基板に形成された複数の電極ランドの内、所定の間隔で選択された電極ランド上にのみ半田バンプを形成したことにより、半田バンプ形成時に隣接の電極ランド同士がブリッジすることが軽減される
更に、本発明の半田バンプを具備する電子部品の配線基板への実装方法によれば、
１．電子部品に形成された複数の電極パッドの内、所定の間隔で選択した電極パッド上にのみに半田バンプを形成し、対する配線基板の電極ランド上には、電子部品の電極パッドで選択されなかった電極パッド部分に対向する電極ランド部分に半田バンプを形成したことにより、電子部品の配線基板への実装時に、
隣接する半田バンプがブリッジすることを軽減することができる
２．電子部品の電極パッド及び配線基板の電極ランド上に形成する半田バンプ材料として、それぞれ融点の異なる半田組成を選択することで、フリップチップ接続時に電子部品側の半田バンプと配線基板側の半田バンプが加熱、溶融するタイミングをずらすことができるため、この時の半田の動きによるブリッジの発生を防ぐことができる
３．半田バンプを具備する電子部品の場合、電子部品単体のみに必要とする半田バンプを全て形成するよりより多くの半田を供給することができるので、電子部品と配線基板との隙間を十分確保することができる
４．電子部品と配線基板との隙間を十分に確保することができるので、リフロー後のフラックスの洗浄が容易になる
５．電子部品と配線基板との隙間を十分に確保することができるので、アンダーフィルの充填性が向上する
など、数々の優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の半田バンプを具備する電子部品である半導体チップを配線基板のひとつであるプリント配線基板への実装方法を説明するための前半の工程図であって、同図Ａは本発明の半田バンプを具備する半導体チップと本発明の半導体チップである半導体ウェーハとを用意した状態を示した断面図、同図Ｂは同図Ａに続く工程であって、前記半導体チップと前記プリント配線基板とに形成された半田バンプにフラックスを塗布した状態を示したフラックス塗布工程の断面図、同図Ｃは同図Ｂに続く工程であって、半導体チップとプリント配線基板とを重ねて加熱する状態を示した加熱工程の断面図である。
【図２】図１に示した半導体チップのプリント配線基板への実装工程に続く後半の工程図を示していて、同図Ａは半導体チップとプリント配線基板との半田付け後のフラックスを洗浄する洗浄工程の断面図、同図Ｂはフラックス洗浄後に半導体チップとプリント配線基板との間にアンダーフィル樹脂を充填するアンダーフィル樹脂充填工程の断面図、同図Ｃはアンダーフィル樹脂を充填した半導体チップとプリント配線基板とのキュア工程の断面図である。
【図３】従来技術の印刷法により半田バンプを形成する工程図を示していて、同図Ａは半導体ウェーハと印刷マスクとを用意し、印刷マスクを介して半導体ウェーハ上に半田ペーストをスキージで印刷しようとする状態を示した断面図、同図Ｂは半導体ウェーハと印刷マスクとを重ね、印刷マスクを介して半導体ウェーハ上に半田ペーストを印刷している状態を示した断面図、同図Ｃは同図Ｂに続く工程で、半田ペーストの印刷終了後に印刷マスクを半導体ウェーハから分離している状態を示した断面図である。
【図４】図３に続く半田バンプの形成工程を示していて、同図Ａは図３Ｃに続いて印刷マスクを完全に分離した状態を示した断面図、同図Ｂは半導体ウェーハ上に形成された半田ペーストを加熱する加熱工程の断面図、同図Ｃは同図Ｂの工程に続く工程で、半田ペーストが溶融し、一部に半田ブリッジが生じた状態を示した断面図である。
【符号の説明】
Ｓ…本発明の一実施形態の電子部品である半導体チップ、２１ａ，２１ｂ…電極パッド、Ｂａ…半導体チップＳ側に形成された半田バンプ、Ｐ…本発明の一実施形態の配線基板であるプリント配線基板、Ｆ…フラックス、Ｌａ，Ｌｂ…電極ランド、Ｂｂ…プリント配線基板Ｐ側に形成された半田バンプ、Ｈ…ヒーター、Ｐａ…実装基板、Ｒｅ…アンダーフィル樹脂、Ｃ…キャリア、Ｗ…洗浄漕、Ｗａ…洗浄液、Ｈａ…洗浄漕Ｗのヒーター、Ｒ…リンス漕、Ｒａ…リンス液、Ｄ…加熱乾燥器、Ｈｂ…加熱乾燥器Ｄのヒーター
【発明の属する技術分野】
本発明は、半田バンプを具備する電子部品、配線基板及びそれらの電気接続構造に関し、例えば、半導体チップとプリント配線基板とをフリップチップ方式で接続する実装構造において、特に半田接続によって機械的、電気的に接続するなど、半田バンプを具備する電子部品、配線基板及びその電子部品の配線基板への実装方法に関するものである。
【０００２】
【従来の技術】
先ず、従来技術の半田バンプを具備する電子部品の配線基板への実装方法を説明する。なお、以下の説明において、半田バンプを具備する電子部品の一例として半導体チップを、そして配線基板の一例としてプリント配線基板を採り上げて説明する。
【０００３】
半導体チップの接続用電極パッド（以下、単に「電極パッド」と記す）に半田バンプを形成し、この半導体チップをフェイスダウンでプリント配線基板の外部接続用電極ランド（以下、単に「電極ランド」と記す）に半田で接続する、いわゆるフリップチップ接続構造は、半導体チップとプリント配線基板との間の最短距離接続を可能とし、更に、半導体チップの実装面積を最小にできることから、近年、高機能化、高速化の要求が著しい電子機器分野においては重要な電気的接続技術の一つとなっている。
【０００４】
このように半田バンプの接続は、高速化、高密度化に適した接続構造であるが、既知のように、半導体チップとプリント配線基板との間の熱膨張係数の差異に起因する応力により半田の接続部分が破断し易い構造でもある。そこで、この半田接続部分の破断を防止するためには、半導体チップとプリント配線基板との間の隙間に高弾性率のアンダーフィル樹脂を充填して、半田接合部分及び半導体チップとプリント基板全体を接着、固定することにより、半田接合部分に応力が集中するのを防いでいる。
【０００５】
一般に、半導体チップとプリント配線基板との間の隙間が狭くなると、リフロー加熱後のフラックス洗浄液の浸透性が悪くなって洗浄残滓が発生し、その結果、アンダーフィル樹脂の流入性、充填性が悪くなり、その結果、密着性の不良を引き起こし、そして信頼性の低下につながる危険性がある。この課題を解決するには、半導体チップとプリント配線基板との間の隙間を十分に確保すればよく、そのために高さの高い半田バンプを用いればよい。
【０００６】
【発明が解決しようとする課題】
一般に半田バンプは半導体チップの電極パッド上にのみ形成されているが、近年、半導体チップの電極パッドのピッチは非常に狭くなっており、半田バンプを形成することが困難になっている。半田バンプの高さは、先ず、形成する電極パッドの大きさと、その電極パッド上及びその周囲に供給する半田量によって決定される。蒸着法やメッキ法では、この半田量はパターニングレジストの厚さと開口サイズによつて決まる。クリーム半田を使用する印刷法では、供給する半田量は使用する印刷マスクの厚さと開口サイズによって決まる。
【０００７】
高さの高い半田バンプを要求される場合は、半導体チップの電極パッド及びその周囲に半田を多く供給する必要があるが、隣接するパターン同士が近接するために加熱、溶融する際に、隣接する半田バンプ同士と触れ合い、ブリッジとなる危険性が高い。
【０００８】
特に、図３及び図４に示したような印刷法は、半田ペースト（クリーム半田）の中に半田材の他にほぼ半分のフラックス成分が含まれているため、蒸着法やメッキ法に比べて多くの量の半田ペーストを供給する必要がある。このため、ブリッジが発生する危険性が高く、半田バンプの形成時の歩留まりを低下させてしまう。
【０００９】
この現象を図３及び図４を用いて説明する。先ず、図３Ａにおいて、符号２０は半導体ウェーハを、符号３０は印刷マスクを、符号４０は半田ペーストを、そして符号５０はスキージを指す。
【００１０】
半導体ウェーハ２０の活性面には所定のパターンで複数の電極パッド２１が予め形成されており、一方、印刷マスク３０には、前記電極パッド２１のパターンに対応して複数の貫通孔３１が予め開けられている。
【００１１】
図３Ｂに示したように、印刷マスク３０の下面３２を半導体ウェーハ２０の電極パッド２１の形成面に、印刷マスク３０の貫通孔３１を半導体ウェーハ２０の電極パッド２１に合わせて密着させ、印刷マスク３０の上面３３に半田ペースト４０を載せ、その半田ペースト４０をスキージ５０で印刷マスク３０の上面３３へ押さえ付けながら半導体ウェーハ２０の全面に塗布して行く。このように印刷することにより、印刷マスク３０の全貫通孔３１内に半田ペースト４０が刷り込まれ、充填される。
【００１２】
次に、図３Ｃに示したように、半導体ウェーハ２０から貫通孔３１内の半田ペースト４０が形くずれしないように印刷マスク３０を分離する。
【００１３】
このようにして、半導体ウェーハ２０と印刷マスク３０とを分離した後の半導体ウェーハ２０の電極パッド２１上には、図４Ａに示したように、所要量の半田ペースト４０が盛られた状態となる。
【００１４】
そして図４Ｂに示した次工程では、この半導体ウェーハ２０上に盛られた半田ペースト４０をヒータＨで加熱する。そうすると、図４Ｃに示したように、盛られた半田ペースト４０は溶融し、表面張力により丸くなり、これを冷却することにより、それぞれの電極パッド２１上にボール状の半田バンプＢを形成することができる。
【００１５】
しかし、中には半田ペースト４０を加熱、溶融した際に、前記のように隣接する電極パッド２１のパターン同士が近接していると、隣接する溶融した半田バンプが触れ合い、図４Ｃに示したように、半田ブリッジＢｒとなる危険性が高くなる。このため、半田バンプＢの形成時の歩留まりが低下してしまう。
【００１６】
本発明は前記課題を解決しようとするものであって、生産性の高く、歩留まりの高い半田バンプを備えた電子部品、配線基板及びその電子部品の配線基板への実装方法を得ることを目的とするものである。
【００１７】
【課題を解決するための手段】
それ故、本発明の半田バンプを具備した電子部品では、複数の電極パッドが形成されており、所定の間隔で選択された前記電極パッド上にのみに半田バンプを形成することにより、前記課題を解決している。
【００１８】
そして本発明の配線基板では、複数の電極ランドが形成されており、所定の間隔で選択された前記電極ランド上にのみに半田バンプが形成されている電子部品を所定の位置に実装する配線基板において、その配線基板上に実装しようとする前記電子部品の電極パッドと同数の電極ランドが形成されており、それら電極ランドの内、前記電子部品の半田バンプが載置される電極ランドには半田バンプが形成されておらず、前記電子部品の半田バンプが形成されていない電極パッドの位置に相当する電極ランド上に半田バンプを形成することによって、前記課題を解決している。
【００１９】
また、本発明の半田バンプを具備した電子部品の配線基板への実装方法では、電子部品の電極パッド上に所定の間隔で選択して半田バンプを形成し、一方、前記電子部品を実装しようとする配線基板の電極ランド上に、前記選択された分の残りの半田バンプを形成し、前記電子部品をフェイスダウンで前記配線基板の所定の位置に載置し、前記双方の半田バンプを加熱、溶融、そして冷却することにより前記電子部品と前記配線基板とを電気的に接続する方法を採って、前記課題を解決している。
【００２０】
前記電子部品及び前記配線基板に形成された半田バンプの半田材が同一の材料であることが好ましく、前記両半田バンプの半田材が互いに融点の異なる別の半田材であってもよい。
【００２１】
【発明の実施の形態】
以下、図を用いて、本発明の実施形態の半田バンプを具備する電子部品、配線基板及びその電子部品の配線基板への実装方法を説明する。
【００２２】
図１は本発明の半田バンプを具備する電子部品である半導体チップを配線基板のひとつであるプリント配線基板への実装方法を説明するための前半の工程図であって、同図Ａは本発明の半田バンプを具備する半導体チップと本発明の半導体チップである半導体ウェーハとを用意した状態を示した断面図、同図Ｂは同図Ａに続く工程であって、前記半導体チップと前記プリント配線基板とに形成された半田バンプにフラックスを塗布した状態を示したフラックス塗布工程の断面図、同図Ｃは同図Ｂに続く工程であって、半導体チップとプリント配線基板とを重ねて加熱する状態を示した加熱工程の断面図、そして図２は図１に示した半導体チップのプリント配線基板への実装工程に続く後半の工程図を示していて、同図Ａは半導体チップとプリント配線基板との半田付け後のフラックスを洗浄する洗浄工程の断面図、同図Ｂはフラックス洗浄後に半導体チップとプリント配線基板との間にアンダーフィル樹脂を充填するアンダーフィル樹脂充填工程の断面図、同図Ｃはアンダーフィル樹脂を充填した半導体チップとプリント配線基板とのキュア工程の断面図である。
【００２３】
先ず、図１を用いて本発明の実施形態の半田バンプを具備する半導体チップのプリント配線基板への実装の前工程を説明する。
【００２４】
図１Ａに示した本発明の一実施形態の半導体チップＳは、蒸着法、メッキ法、印刷法、例えば、図３及び図４を用いて説明した印刷法による半田バンプの形成方法を用いて、半導体ウェーハ２０に所定の配列パターンで形成された複数の電極パッド２１から所定の間隔で選択された電極パッド、例えば、一つ置きの電極パッド２１ａ上に半田バンプＢａを形成し、他の残りの電極パッド２１ｂには半田バンプを形成せず、その半導体ウェーハ２０をダイシングして得た１個の半導体チップである。
【００２５】
また、同図Ａに示した本発明の一実施形態の配線基板の一つであるプリント配線基板Ｐは、蒸着法、メッキ法、印刷法、例えば、やはり図３及び図４を用いて説明した印刷法による半田バンプの形成方法を用いて、半田付けしようとする半導体チップＳの前記電極パッド２１の配列と同数、同一の配列でプリント配線基板の表面に形成された複数の電極ランドＬの内、半導体チップＳの半田バンプＢａが対応する部分、即ち、前記半田バンプＢａが載置される部分の電極ランドＬａを除く電極ランドＬｂ上にのみ半田バンプＢｂを形成して製作されたものである。
【００２６】
このような半田バンプＢａを備えた半導体チップＳと半田バンプＢｂを備えたプリント配線基板Ｐを用意する。
【００２７】
次に、同図Ｂのフラックス塗布工程で、半導体チップＳの半田バンプＢａ及びプリント配線基板Ｐ上の半田バンプＢｂとの表面に適量のフラックスＦを塗布し、半導体チップＳの半田バンプＢａはプリント配線基板Ｐの電極ランドＬａに対向するように、プリント配線基板Ｐ上の半田バンプＢｂは半導体チップＳの電極パッド２１ｂに対向するように位置を合わせ、半導体チップＳとプリント配線基板Ｐとを接触させる。
【００２８】
次に、同図Ｃに示した加熱工程で、半導体チップＳとプリント配線基板Ｐとの全体を半田融点以上の温度で全ての半田バンプＢａ及び半田バンプＢｂを溶融し、その後、冷却することにより半導体チップＳの電極パッド２１ａ、２１ｂとプリント配線基板Ｐの電極ランドＬａ、Ｌｂとを半田で接続する。このようにして半導体チップＳをプリント配線基板Ｐ上にフリップチップ構造で実装することができる。
【００２９】
この後の工程としては、図２Ａに示したように、半導体チップＳとプリント配線基板Ｐとの間の半田周辺に残されたフラックスＦを洗浄によって除去する。同図Ａにおいて、符号Ｗは洗浄液Ｗａが入ったヒーターＨａを備えた洗浄漕を、符号Ｒはリンス液Ｒａが入ったリンス漕を、そして符号ＤはヒーターＨｂを備えた加熱乾燥器を指し、キャリアＣに前記半導体チップＳが半田付けされたプリント配線基板Ｐ、即ち、実装基板Ｐａを収容して、順次、洗浄、リンスしてフラックスＦを除去し、加熱乾燥器Ｄで乾燥する。
【００３０】
次に、図２Ｂに示した工程で、半導体チップＳとプリント配線基板Ｐとの隙間にアンダーフィル樹脂Ｒｅを充填し、次に、図２Ｃに示した工程でヒーターＨによりキュア加熱を行ってアンダーフィル樹脂Ｒｅを硬化し、半導体チップＳとプリント配線基板Ｐとを強固に接着させる。
【００３１】
使用する半田材料はＳｎ／Ｐｂ共晶半田だけでなく、特に半田印刷法を用いれば、無鉛半田材料のＳｎ／Ａｇ系、Ｓｎ／Ｃｕ系、Ｓｎ／Ｂｉ系、Ｓｎ／Ｚｎ系、Ｓｎ／Ｓｂ系など様々な材料を使用することができる。
【００３２】
また、半導体チップＳとプリント配線基板Ｐにそれぞれ予め形成する半田バンプの種類は、必ずしも同一の材料である必要はなく、フリップチップ形式で接続を行う時の加熱時に、半田バンプＢａ及び半田バンプＢｂの溶融が開始する温度に差があるように材料を選択すれば、融点の低い半田バンプの方から溶融することができるので、両半田バンプＢａ、Ｂｂを同時に溶融する場合と比較して、溶融時の半田ブリッジの発生を防ぎ易くなる。例えば、半導体チップＳ側の半田バンプＢａをＳｎ９５％／Ｓｂ５％の半田材（融点２３６〜２４３℃）、プリント配線基板Ｐ側の半田バンプＢｂをＳｎ９６．５％／Ａｇ３．５％（融点２２１℃）を選択すると、プリント配線基板Ｐ側の半田バンプＢｂは２２１℃で溶融するが、この温度では半導体チップＳ側の半田バンプＢａはまだ溶融を開始しないため、溶融時の半田の動きによる半田ブリッジの発生を抑えることが可能となる。
【００３３】
そしてまた、使用するアンダーフィル樹脂Ｒｅは、高弾性率の物性を有する熱硬化性樹脂で、ガラスフィラー入りエポキシ樹脂が一般的である。フラックスの種類によっては、このフラックス洗浄を省くことも可能である。また、チップサイズが小さい場合、アンダーフィル樹脂Ｒｅの充填を省いても半田バンプの接続だけで機械的強度を維持し、信頼性を確保することができる。
【００３４】
前記の実施形態の半導体チップＳ及びプリント配線基板Ｐのバンプには半田バンプを採り上げ、それらの形成方法として印刷法で行う形成方法を採り上げて説明したが、本発明においては、バンプの形成方法としては印刷方法に限定されるものではなく、蒸着法、メッキ法などの薄膜成膜技術を用いて形成することができる。
【００３５】
また、前記の実施形態では、電子部品の一つとして半導体チップを採り上げて説明したが、本発明においては半導体チップのみに限定されるものではなく、例えば、微小コネクタなど配線基板へ表面実装する部品にも適用できることを付言しておく。
【００３６】
そしてまた、前記の実施形態で用いた配線基板は、絶縁基板の表面に被覆した銅箔をフォトリソグラフィック技術を用いて電極ランドなどを形成したプリント配線基板のみならず、絶縁基板の平面上に蒸着、メッキなどの薄膜成膜技術を用いて電極ランドなどを形成した基板であってもよく、更にまた、一層基板のみならず、多層基板であってもよいことを付言しておく。
【００３７】
【発明の効果】
以上の説明から明らかなように、
本発明の電子部品によれば、
１．半導体チップに形成された複数の電極パッドの内、所定の間隔で選択された電極パッド上にのみ半田バンプを形成したことにより、半田バンプ形成時に隣
接の電極同士がブリッジすることが軽減される
そして本発明の配線基板によれば、
１．配線基板に形成された複数の電極ランドの内、所定の間隔で選択された電極ランド上にのみ半田バンプを形成したことにより、半田バンプ形成時に隣接の電極ランド同士がブリッジすることが軽減される
更に、本発明の半田バンプを具備する電子部品の配線基板への実装方法によれば、
１．電子部品に形成された複数の電極パッドの内、所定の間隔で選択した電極パッド上にのみに半田バンプを形成し、対する配線基板の電極ランド上には、電子部品の電極パッドで選択されなかった電極パッド部分に対向する電極ランド部分に半田バンプを形成したことにより、電子部品の配線基板への実装時に、
隣接する半田バンプがブリッジすることを軽減することができる
２．電子部品の電極パッド及び配線基板の電極ランド上に形成する半田バンプ材料として、それぞれ融点の異なる半田組成を選択することで、フリップチップ接続時に電子部品側の半田バンプと配線基板側の半田バンプが加熱、溶融するタイミングをずらすことができるため、この時の半田の動きによるブリッジの発生を防ぐことができる
３．半田バンプを具備する電子部品の場合、電子部品単体のみに必要とする半田バンプを全て形成するよりより多くの半田を供給することができるので、電子部品と配線基板との隙間を十分確保することができる
４．電子部品と配線基板との隙間を十分に確保することができるので、リフロー後のフラックスの洗浄が容易になる
５．電子部品と配線基板との隙間を十分に確保することができるので、アンダーフィルの充填性が向上する
など、数々の優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の半田バンプを具備する電子部品である半導体チップを配線基板のひとつであるプリント配線基板への実装方法を説明するための前半の工程図であって、同図Ａは本発明の半田バンプを具備する半導体チップと本発明の半導体チップである半導体ウェーハとを用意した状態を示した断面図、同図Ｂは同図Ａに続く工程であって、前記半導体チップと前記プリント配線基板とに形成された半田バンプにフラックスを塗布した状態を示したフラックス塗布工程の断面図、同図Ｃは同図Ｂに続く工程であって、半導体チップとプリント配線基板とを重ねて加熱する状態を示した加熱工程の断面図である。
【図２】図１に示した半導体チップのプリント配線基板への実装工程に続く後半の工程図を示していて、同図Ａは半導体チップとプリント配線基板との半田付け後のフラックスを洗浄する洗浄工程の断面図、同図Ｂはフラックス洗浄後に半導体チップとプリント配線基板との間にアンダーフィル樹脂を充填するアンダーフィル樹脂充填工程の断面図、同図Ｃはアンダーフィル樹脂を充填した半導体チップとプリント配線基板とのキュア工程の断面図である。
【図３】従来技術の印刷法により半田バンプを形成する工程図を示していて、同図Ａは半導体ウェーハと印刷マスクとを用意し、印刷マスクを介して半導体ウェーハ上に半田ペーストをスキージで印刷しようとする状態を示した断面図、同図Ｂは半導体ウェーハと印刷マスクとを重ね、印刷マスクを介して半導体ウェーハ上に半田ペーストを印刷している状態を示した断面図、同図Ｃは同図Ｂに続く工程で、半田ペーストの印刷終了後に印刷マスクを半導体ウェーハから分離している状態を示した断面図である。
【図４】図３に続く半田バンプの形成工程を示していて、同図Ａは図３Ｃに続いて印刷マスクを完全に分離した状態を示した断面図、同図Ｂは半導体ウェーハ上に形成された半田ペーストを加熱する加熱工程の断面図、同図Ｃは同図Ｂの工程に続く工程で、半田ペーストが溶融し、一部に半田ブリッジが生じた状態を示した断面図である。
【符号の説明】
Ｓ…本発明の一実施形態の電子部品である半導体チップ、２１ａ，２１ｂ…電極パッド、Ｂａ…半導体チップＳ側に形成された半田バンプ、Ｐ…本発明の一実施形態の配線基板であるプリント配線基板、Ｆ…フラックス、Ｌａ，Ｌｂ…電極ランド、Ｂｂ…プリント配線基板Ｐ側に形成された半田バンプ、Ｈ…ヒーター、Ｐａ…実装基板、Ｒｅ…アンダーフィル樹脂、Ｃ…キャリア、Ｗ…洗浄漕、Ｗａ…洗浄液、Ｈａ…洗浄漕Ｗのヒーター、Ｒ…リンス漕、Ｒａ…リンス液、Ｄ…加熱乾燥器、Ｈｂ…加熱乾燥器Ｄのヒーター
Claims (5)
- 複数の電極パッドが形成されており、所定の間隔で選択された前記電極パッド上にのみに半田バンプが形成されていることを特徴とする半田バンプを具備した電子部品。
- 複数の電極ランドが形成されており、所定の間隔で選択された前記電極ランド上にのみに半田バンプが形成されている電子部品を所定の位置に実装する配線基板において、
該配線基板上に実装しようとする前記電子部品の電極パッドと同数の電極ランドが形成されており、該電極ランドの内、前記電子部品の半田バンプが載置される電極ランドには半田バンプが形成されておらず、前記電子部品の半田バンプが形成されていない電極パッドの位置に相当する電極ランド上に半田バンプが形成されていることを特徴とする配線基板。 - 電子部品の電極パッド上に所定の間隔で選択して半田バンプを形成し、一方、前記電子部品を実装しようとする配線基板の電極ランド上に、前記選択された分の残りの半田バンプを形成し、前記電子部品をフェイスダウンで前記配線基板の所定の位置に載置し、前記双方の半田バンプを加熱、溶融、そして冷却することにより前記電子部品と前記配線基板とを電気的に接続することを特徴とする半田バンプを具備した電子部品の配線基板への実装方法。
- 前記電子部品及び前記配線基板に形成された半田バンプの半田材が同一の材料であることを特徴とする請求項３に記載の半田バンプを具備した電子部品の配線基板への実装方法。
- 前記電子部品及び前記配線基板に形成された両半田バンプの半田材が互いに融点の異なる別の半田材であることを特徴とする請求項４に記載の半田バンプを具備した電子部品の配線基板への実装方法。
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| Application Number | Priority Date | Filing Date | Title |
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| JP2002335456A JP2004172292A (ja) | 2002-11-19 | 2002-11-19 | 半田バンプを具備する電子部品、配線基板及びその電子部品の配線基板への実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002335456A JP2004172292A (ja) | 2002-11-19 | 2002-11-19 | 半田バンプを具備する電子部品、配線基板及びその電子部品の配線基板への実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004172292A true JP2004172292A (ja) | 2004-06-17 |
Family
ID=32699582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002335456A Pending JP2004172292A (ja) | 2002-11-19 | 2002-11-19 | 半田バンプを具備する電子部品、配線基板及びその電子部品の配線基板への実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004172292A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011018749A (ja) * | 2009-07-08 | 2011-01-27 | Olympus Corp | 電子装置と電子装置の製造方法 |
| JP2011091087A (ja) * | 2009-10-20 | 2011-05-06 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2022054426A (ja) * | 2020-09-25 | 2022-04-06 | 株式会社タムラ製作所 | プリント配線基板の表面処理方法、およびプリント配線基板の製造方法 |
-
2002
- 2002-11-19 JP JP2002335456A patent/JP2004172292A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011018749A (ja) * | 2009-07-08 | 2011-01-27 | Olympus Corp | 電子装置と電子装置の製造方法 |
| JP2011091087A (ja) * | 2009-10-20 | 2011-05-06 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2022054426A (ja) * | 2020-09-25 | 2022-04-06 | 株式会社タムラ製作所 | プリント配線基板の表面処理方法、およびプリント配線基板の製造方法 |
| JP7336491B2 (ja) | 2020-09-25 | 2023-08-31 | 株式会社タムラ製作所 | プリント配線基板の表面処理方法、およびプリント配線基板の製造方法 |
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