JP2004165941A - Ｅｍｉ対策回路及びそれに用いるｅｍｉ対策方法 - Google Patents
Ｅｍｉ対策回路及びそれに用いるｅｍｉ対策方法 Download PDFInfo
- Publication number
- JP2004165941A JP2004165941A JP2002328958A JP2002328958A JP2004165941A JP 2004165941 A JP2004165941 A JP 2004165941A JP 2002328958 A JP2002328958 A JP 2002328958A JP 2002328958 A JP2002328958 A JP 2002328958A JP 2004165941 A JP2004165941 A JP 2004165941A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- emi countermeasure
- signal
- clock signal
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Noise Elimination (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
【課題】妨害波の低減効果も高く、クロック配線を伝送しているクロックへの影響を軽減することができるとともに、クロック配線及びＥＭＩ対策配線の伝送路状況に応じて妨害波の低減効果を調整可能なＥＭＩ対策回路を提供する。
【解決手段】発振部１からのクロックはＮ倍器３に入力され、Ｎ倍器３で１〜Ｎ倍にＮ倍（Ｎ：自然数）される。Ｎ倍器３から出力されたクロックは移相器４に入力され、移相器４で０〜３６０゜に移相される。移相器４から出力されたクロックは濾波器５に入力され、濾波器５で必要な周波数帯域のみが通過させられる。濾波器５から出力されたクロックは利得制御部６に入力され、利得制御部６で必要な振幅に調整される。利得制御部６から出力されたクロックは、発振部１とクロック伝達対象２とを接続するクロック配線１００と平行に配線されたＥＭＩ対策配線１０１に接続に入力され、ＥＭＩ対策配線１０１を介して終端部９に伝送される。
【選択図】 図１
【解決手段】発振部１からのクロックはＮ倍器３に入力され、Ｎ倍器３で１〜Ｎ倍にＮ倍（Ｎ：自然数）される。Ｎ倍器３から出力されたクロックは移相器４に入力され、移相器４で０〜３６０゜に移相される。移相器４から出力されたクロックは濾波器５に入力され、濾波器５で必要な周波数帯域のみが通過させられる。濾波器５から出力されたクロックは利得制御部６に入力され、利得制御部６で必要な振幅に調整される。利得制御部６から出力されたクロックは、発振部１とクロック伝達対象２とを接続するクロック配線１００と平行に配線されたＥＭＩ対策配線１０１に接続に入力され、ＥＭＩ対策配線１０１を介して終端部９に伝送される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明はＥＭＩ対策回路及びそれに用いるＥＭＩ対策方法に関し、特に電子機器内部のクロックの伝送が原因となる妨害波の低減のための構成に関する。
【０００２】
【従来の技術】
従来、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁妨害雑音）対策回路においては、一般的に、クロックそのものの高調波成分を濾波する手段やリターン接地（ＧＮＤ）を有効に確保する方法、クロックを拡散して放射エネルギを分散する方法等が用いられている。あるいは、ＥＭＩ対策としては、電磁シールドによって妨害波放射を抑える方法が用いられている。
【０００３】
しかしながら、近年、電子機器内部で用いられるクロック周波数の上昇とともに、クロックの波形劣化を抑ええつつ、機器外部への妨害波の放射量を抑えることが要請されている。
【０００４】
この要請に応えるために、例えば、マスタクロック信号を論理素子ＰＬＤ（Ｐｒｏｇｒａｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）に含まれるバッファとインバータとによって、デバイスに供給するクロック信号と、１８０゜位相差を有する反転クロック信号とに分配し、クロック信号配線と反転クロック信号配線とを平行かつ同長に配線することが提案されている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平９−２６９８４６号公報（第３，４頁、図１）
【０００６】
【発明が解決しようとする課題】
上述した従来のＥＭＩ対策回路では、上記の特許文献１に開示された手法を用いる場合、図５に示すように、発振器３１からクロック伝達対象３２へ伝送クロック（クロック配線３００）を伝送する回路において、図６に示すように、発振器３１からクロック伝達対象３２への伝送クロック（クロック配線３００）を反転器３３で反転されて終端器３４に伝達される反転クロック（ＥＭＩ対策配線３０１）そのものを用いているため、高調波成分に対する効果を調整することができない。
【０００７】
また、従来のＥＭＩ対策回路では、クロックの伝送線路（クロック配線３００）の伝達特性の変化による位相変動の影響を調整することができないこと、妨害波の低減効果が必要な帯域に絞って対策することができないこと、効果量を調整することができないこと等のために、場合によってはクロックそのものの波形劣化を招く可能性がある。
【０００８】
さらは、従来のＥＭＩ対策回路では、クロックの伝送路がプリント基板のパターン上に構成されている場合、効果の調整をプリント基板の作り直しによって行う必要が生じ、リードタイム及び開発費用の増大を招くという問題もある。
【０００９】
そこで、本発明の目的は上記の問題点を解消し、妨害波の低減効果も高く、クロック配線を伝送しているクロックへの影響を軽減することができるとともに、クロック配線及びＥＭＩ対策配線の伝送路状況に応じて妨害波の低減効果を調整することができるＥＭＩ対策回路及びそれに用いるＥＭＩ対策方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明によるＥＭＩ対策回路は、クロック信号を出力するクロック出力回路と前記クロック信号を用いるクロック伝達対象との間の伝達経路に配設されたクロック配線に対して電磁妨害雑音対策を施すＥＭＩ対策回路であって、
前記クロック配線に対して平行に配設されたＥＭＩ対策配線と、前記ＥＭＩ対策配線に伝送する前記クロック信号と逆位相関係を持つ信号を発生する信号発生手段とを備えている。
【００１１】
本発明によるＥＭＩ対策方法は、クロック信号を出力するクロック出力回路と前記クロック信号を用いるクロック伝達対象との間の伝達経路に配設されたクロック配線に対して電磁妨害雑音対策を施すＥＭＩ対策方法であって、前記クロック配線に対して平行に配設されたＥＭＩ対策配線に伝送しかつ前記クロック信号と逆位相関係を持つ信号を発生させている。
【００１２】
すなわち、本発明のＥＭＩ対策回路は、発振器（クロック出力回路）からクロック伝達対象間における伝達経路の配線に平行して配線された配線に対し、伝送する信号を発生する信号発生部を設けたことを特徴としている。
【００１３】
より具体的に説明すると、本発明のＥＭＩ対策回路では、発振器とクロック伝達対象とを配線で接続してクロックの伝送を行う構成において、クロック伝達用の配線に対して平行する配線を設け、この配線にクロックから発生する妨害波をキャンセルする位相及び振幅を持つ信号を伝送することで、クロックから放射されるノイズを制限している。
【００１４】
上記のように、本発明のＥＭＩ対策回路では、クロック配線から放射される妨害波によって放射される高調波に対し、Ｎ倍器と移相器と濾波器と利得制御部とからなる信号発生部で逆の位相関係を持つ信号を生成し、ＥＭＩ対策配線に伝送しているため、妨害波の低減効果も高く、クロック配線を伝送しているクロックへの影響も軽減可能となる。
【００１５】
また、本発明のＥＭＩ対策回路では、Ｎ倍器と移相器と濾波器と利得制御部とを制御することによって、クロック配線及びＥＭＩ対策配線の伝送路状況に応じて、妨害波の低減効果を調整することが可能となる。
【００１６】
したがって、本発明のＥＭＩ対策回路では、クロック配線から発生する妨害波に対し、その妨害波の周波数、位相、発生帯域、発生量に対応しかつ最適なＥＭＩ対策を適用することが可能となる。
【００１７】
【発明の実施の形態】
次に、本発明の実施例について図面を参照して説明する。図１は本発明の一実施例によるＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁妨害雑音）対策回路の構成を示すブロック図である。図１において、本発明の一実施例によるＥＭＩ対策回路はＮ倍器３と、位相器４と、濾波器５と、利得制御部６と、制御部７と、メモリ８とから構成され、発振器１とクロック伝達対象２及び終端器９との間に配設されている。
【００１８】
発振部１からのクロックはＮ倍器３に入力され、Ｎ倍器３で１〜Ｎ倍にＮ倍（Ｎ：自然数）される。Ｎ倍器３から出力されたクロックは移相器４に入力され、移相器４で０〜３６０゜に移相される。移相器４から出力されたクロックは濾波器５に入力され、濾波器５で必要な周波数帯域のみが通過させられる。
【００１９】
濾波器５から出力されたクロックは利得制御部６に入力され、利得制御部６で必要な振幅に調整される。利得制御部６から出力されたクロックは、発振部１とクロック伝達対象２とを接続するクロック配線１００と平行に配線されたＥＭＩ対策配線１０１に接続に入力され、ＥＭＩ対策配線１０１を介して終端部９に伝送される。
【００２０】
また、制御部７にはメモリ８が接続されており、メモリ８に格納されたプログラム（コンピュータ上で動作可能なプログラム）を実行することで、Ｎ倍器３へのＮ倍率設定、移相器４への移相角度設定、濾波器５への帯域制限周波数設定、利得制御部６への出力振幅設定等の設定を行うととも、メモリ８に各設定情報を記憶させる。尚、クロック配線１００とＥＭＩ対策配線１０１との配置及び効果に関しては、ビオ・サバールの法則に基づいており、その詳細な構成についての説明は省略する。
【００２１】
図２は図１の制御部７による制御動作を示すフローチャートである。これら図１及び図２を参照して本発明の一実施例によるＥＭＩ対策回路の動作について説明する。尚、図２に示す処理は制御部７がメモリ８のプログラムを実行することで実現される。
【００２２】
まず、制御部７は発振部１からクロック伝達対象２までにクロック配線１００から放射される妨害波の周波数成分に応じて、Ｎ倍器３のＮ倍率を設定する（図２ステップＳ１）。これはクロック配線１００から放射される妨害波がクロック周波数×Ｎに分布することに基づいている。
【００２３】
次に、制御部７はクロック配線１００から放射される妨害波の対策対象とする妨害波の周波数においてＥＭＩ対策配線１０１に伝送する信号の位相が妨害波位相＋１８０゜となるように、移相器４の位相量を調整する（図２ステップＳ２）。
【００２４】
制御部７は対策の対象となる周波数成分に応じて、ＥＭＩ対策配線１０１に伝送する信号の周波数帯域を制限するように濾波器５を調整する（図２ステップＳ３）。これは、ＥＭＩ対策配線１０１に伝送する信号のうち、クロック配線１００から放射される妨害波の位相と打ち消し合う位相関係を保てない帯域を除去し、対策領域外の妨害波の増大を回避するものである。
【００２５】
制御部７はクロック配線１００から放射される妨害波の振幅とＥＭＩ対策配線１０１に伝送する信号の振幅とを合わせ、打ち消し合う位相関係を保つように利得制御部６を調整する（図２ステップＳ４）。
【００２６】
結果として、本実施例では、クロック配線１００から放射される妨害波とＥＭＩ対策配線１０１に伝送する信号とが打ち消し合い、クロック配線１００から放射される妨害波が低減される。
【００２７】
また、制御部７は各制御対象（Ｎ倍器３、位相器４、濾波器５、利得制御部６）への設定を行う、また、制御部７は設定情報をメモリ８に保存し、起動時に予め設定された情報を読出し、各制御対象に設定を行う。
【００２８】
このように、本実施例では、クロック配線１００から放射される妨害波から放射される高調波に対し、Ｎ倍器３と移相器４と濾波器５と利得制御部６とによって逆の位相関係を持つ信号を生成してＥＭＩ対策配線１０１に伝送しているため、妨害波の低減効果も高く、クロック配線１００を伝送しているクロックへの影響も軽減することができる。
【００２９】
さらに、本実施例ではＮ倍器３と移相器４と濾波器５と利得制御部６とをそれぞれ制御することによって、クロック配線１００及びＥＭＩ対策配線１０１の伝送路状況に応じて妨害波の低減効果を調整することができる。
【００３０】
図３は本発明の他の実施例によるＥＭＩ対策回路の構成を示すブロック図である。図３において、本発明の他の実施例は複数のＥＭＩ対策信号生成部１ｊ（ｊ＝１，…，ｉ，…，ｎ）を設けた以外は図１に示す本発明の一実施例と同様の構成となっている。
【００３１】
すなわち、本発明の他の実施例は複数のＥＭＩ対策信号生成部１ｊを設けることで、クロック配線１００から放射される妨害波によって放射される高調波の周波数及び位相関係が複数存在する状況に対応させている。
【００３２】
ＥＭＩ対策信号生成部１ｊはそれぞれＮ倍器３と、移相器４と、濾波器５と、利得制御部６とから構成され、それぞれで複数の妨害波に対処する逆の位相関係を持つ信号を生成し、その合成信号をＥＭＩ対策配線１０１に伝送している。
【００３３】
これによって、本実施例では、クロック配線１００において、伝送路の状況によって複雑な位相関係になった場合にも対応することができる。また、制御部７に外部インタフェース機能を持たせることも有効であり、ＥＭＩ対策信号生成部１ｊ各々に対して外部から設定することが可能となる。
【００３４】
図４は本発明の別の実施例によるＥＭＩ対策回路の構成を示すブロック図である。図４において、本発明の別の実施例は発振部１と、Ｎ倍器３と、移相器４と、濾波器５と、利得制御部６と、制御部７と、メモリ８とを集積回路２１に集積化している。
【００３５】
これによって、本実施例では１つの発振器として構成することが可能となり、スペース的にまたは妨害波の放射抑制に有効となる。
【００３６】
【発明の効果】
以上説明したように本発明は、クロック信号を出力するクロック出力回路とクロック信号を用いるクロック伝達対象との間の伝達経路に配設されたクロック配線に対して電磁妨害雑音対策を施すＥＭＩ対策回路において、クロック配線に対して平行に配設されたＥＭＩ対策配線に伝送しかつクロック信号と逆位相関係を持つ信号を発生させることによって，妨害波の低減効果も高く、クロック配線を伝送しているクロックへの影響を軽減することができるとともに、クロック配線及びＥＭＩ対策配線の伝送路状況に応じて妨害波の低減効果を調整することができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施例によるＥＭＩ対策回路の構成を示すブロック図である。
【図２】図１の制御部による制御動作を示すフローチャートである。
【図３】本発明の他の実施例によるＥＭＩ対策回路の構成を示すブロック図である。
【図４】本発明の別の実施例によるＥＭＩ対策回路の構成を示すブロック図である。
【図５】従来の伝送クロックが伝送される回路の構成を示すブロック図である。
【図６】従来のＥＭＩ対策回路の構成を示すブロック図である。
【符号の説明】
１ 発振器
２ クロック伝達対象
３ Ｎ倍器
４ 位相器
５ 濾波器
６ 利得制御部
７ 制御部
８ メモリ
９ 終端器
１１，１ｉ，１ｎ ＥＭＩ対策信号生成部
２１ 集積回路
【発明の属する技術分野】
本発明はＥＭＩ対策回路及びそれに用いるＥＭＩ対策方法に関し、特に電子機器内部のクロックの伝送が原因となる妨害波の低減のための構成に関する。
【０００２】
【従来の技術】
従来、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁妨害雑音）対策回路においては、一般的に、クロックそのものの高調波成分を濾波する手段やリターン接地（ＧＮＤ）を有効に確保する方法、クロックを拡散して放射エネルギを分散する方法等が用いられている。あるいは、ＥＭＩ対策としては、電磁シールドによって妨害波放射を抑える方法が用いられている。
【０００３】
しかしながら、近年、電子機器内部で用いられるクロック周波数の上昇とともに、クロックの波形劣化を抑ええつつ、機器外部への妨害波の放射量を抑えることが要請されている。
【０００４】
この要請に応えるために、例えば、マスタクロック信号を論理素子ＰＬＤ（Ｐｒｏｇｒａｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）に含まれるバッファとインバータとによって、デバイスに供給するクロック信号と、１８０゜位相差を有する反転クロック信号とに分配し、クロック信号配線と反転クロック信号配線とを平行かつ同長に配線することが提案されている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平９−２６９８４６号公報（第３，４頁、図１）
【０００６】
【発明が解決しようとする課題】
上述した従来のＥＭＩ対策回路では、上記の特許文献１に開示された手法を用いる場合、図５に示すように、発振器３１からクロック伝達対象３２へ伝送クロック（クロック配線３００）を伝送する回路において、図６に示すように、発振器３１からクロック伝達対象３２への伝送クロック（クロック配線３００）を反転器３３で反転されて終端器３４に伝達される反転クロック（ＥＭＩ対策配線３０１）そのものを用いているため、高調波成分に対する効果を調整することができない。
【０００７】
また、従来のＥＭＩ対策回路では、クロックの伝送線路（クロック配線３００）の伝達特性の変化による位相変動の影響を調整することができないこと、妨害波の低減効果が必要な帯域に絞って対策することができないこと、効果量を調整することができないこと等のために、場合によってはクロックそのものの波形劣化を招く可能性がある。
【０００８】
さらは、従来のＥＭＩ対策回路では、クロックの伝送路がプリント基板のパターン上に構成されている場合、効果の調整をプリント基板の作り直しによって行う必要が生じ、リードタイム及び開発費用の増大を招くという問題もある。
【０００９】
そこで、本発明の目的は上記の問題点を解消し、妨害波の低減効果も高く、クロック配線を伝送しているクロックへの影響を軽減することができるとともに、クロック配線及びＥＭＩ対策配線の伝送路状況に応じて妨害波の低減効果を調整することができるＥＭＩ対策回路及びそれに用いるＥＭＩ対策方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明によるＥＭＩ対策回路は、クロック信号を出力するクロック出力回路と前記クロック信号を用いるクロック伝達対象との間の伝達経路に配設されたクロック配線に対して電磁妨害雑音対策を施すＥＭＩ対策回路であって、
前記クロック配線に対して平行に配設されたＥＭＩ対策配線と、前記ＥＭＩ対策配線に伝送する前記クロック信号と逆位相関係を持つ信号を発生する信号発生手段とを備えている。
【００１１】
本発明によるＥＭＩ対策方法は、クロック信号を出力するクロック出力回路と前記クロック信号を用いるクロック伝達対象との間の伝達経路に配設されたクロック配線に対して電磁妨害雑音対策を施すＥＭＩ対策方法であって、前記クロック配線に対して平行に配設されたＥＭＩ対策配線に伝送しかつ前記クロック信号と逆位相関係を持つ信号を発生させている。
【００１２】
すなわち、本発明のＥＭＩ対策回路は、発振器（クロック出力回路）からクロック伝達対象間における伝達経路の配線に平行して配線された配線に対し、伝送する信号を発生する信号発生部を設けたことを特徴としている。
【００１３】
より具体的に説明すると、本発明のＥＭＩ対策回路では、発振器とクロック伝達対象とを配線で接続してクロックの伝送を行う構成において、クロック伝達用の配線に対して平行する配線を設け、この配線にクロックから発生する妨害波をキャンセルする位相及び振幅を持つ信号を伝送することで、クロックから放射されるノイズを制限している。
【００１４】
上記のように、本発明のＥＭＩ対策回路では、クロック配線から放射される妨害波によって放射される高調波に対し、Ｎ倍器と移相器と濾波器と利得制御部とからなる信号発生部で逆の位相関係を持つ信号を生成し、ＥＭＩ対策配線に伝送しているため、妨害波の低減効果も高く、クロック配線を伝送しているクロックへの影響も軽減可能となる。
【００１５】
また、本発明のＥＭＩ対策回路では、Ｎ倍器と移相器と濾波器と利得制御部とを制御することによって、クロック配線及びＥＭＩ対策配線の伝送路状況に応じて、妨害波の低減効果を調整することが可能となる。
【００１６】
したがって、本発明のＥＭＩ対策回路では、クロック配線から発生する妨害波に対し、その妨害波の周波数、位相、発生帯域、発生量に対応しかつ最適なＥＭＩ対策を適用することが可能となる。
【００１７】
【発明の実施の形態】
次に、本発明の実施例について図面を参照して説明する。図１は本発明の一実施例によるＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁妨害雑音）対策回路の構成を示すブロック図である。図１において、本発明の一実施例によるＥＭＩ対策回路はＮ倍器３と、位相器４と、濾波器５と、利得制御部６と、制御部７と、メモリ８とから構成され、発振器１とクロック伝達対象２及び終端器９との間に配設されている。
【００１８】
発振部１からのクロックはＮ倍器３に入力され、Ｎ倍器３で１〜Ｎ倍にＮ倍（Ｎ：自然数）される。Ｎ倍器３から出力されたクロックは移相器４に入力され、移相器４で０〜３６０゜に移相される。移相器４から出力されたクロックは濾波器５に入力され、濾波器５で必要な周波数帯域のみが通過させられる。
【００１９】
濾波器５から出力されたクロックは利得制御部６に入力され、利得制御部６で必要な振幅に調整される。利得制御部６から出力されたクロックは、発振部１とクロック伝達対象２とを接続するクロック配線１００と平行に配線されたＥＭＩ対策配線１０１に接続に入力され、ＥＭＩ対策配線１０１を介して終端部９に伝送される。
【００２０】
また、制御部７にはメモリ８が接続されており、メモリ８に格納されたプログラム（コンピュータ上で動作可能なプログラム）を実行することで、Ｎ倍器３へのＮ倍率設定、移相器４への移相角度設定、濾波器５への帯域制限周波数設定、利得制御部６への出力振幅設定等の設定を行うととも、メモリ８に各設定情報を記憶させる。尚、クロック配線１００とＥＭＩ対策配線１０１との配置及び効果に関しては、ビオ・サバールの法則に基づいており、その詳細な構成についての説明は省略する。
【００２１】
図２は図１の制御部７による制御動作を示すフローチャートである。これら図１及び図２を参照して本発明の一実施例によるＥＭＩ対策回路の動作について説明する。尚、図２に示す処理は制御部７がメモリ８のプログラムを実行することで実現される。
【００２２】
まず、制御部７は発振部１からクロック伝達対象２までにクロック配線１００から放射される妨害波の周波数成分に応じて、Ｎ倍器３のＮ倍率を設定する（図２ステップＳ１）。これはクロック配線１００から放射される妨害波がクロック周波数×Ｎに分布することに基づいている。
【００２３】
次に、制御部７はクロック配線１００から放射される妨害波の対策対象とする妨害波の周波数においてＥＭＩ対策配線１０１に伝送する信号の位相が妨害波位相＋１８０゜となるように、移相器４の位相量を調整する（図２ステップＳ２）。
【００２４】
制御部７は対策の対象となる周波数成分に応じて、ＥＭＩ対策配線１０１に伝送する信号の周波数帯域を制限するように濾波器５を調整する（図２ステップＳ３）。これは、ＥＭＩ対策配線１０１に伝送する信号のうち、クロック配線１００から放射される妨害波の位相と打ち消し合う位相関係を保てない帯域を除去し、対策領域外の妨害波の増大を回避するものである。
【００２５】
制御部７はクロック配線１００から放射される妨害波の振幅とＥＭＩ対策配線１０１に伝送する信号の振幅とを合わせ、打ち消し合う位相関係を保つように利得制御部６を調整する（図２ステップＳ４）。
【００２６】
結果として、本実施例では、クロック配線１００から放射される妨害波とＥＭＩ対策配線１０１に伝送する信号とが打ち消し合い、クロック配線１００から放射される妨害波が低減される。
【００２７】
また、制御部７は各制御対象（Ｎ倍器３、位相器４、濾波器５、利得制御部６）への設定を行う、また、制御部７は設定情報をメモリ８に保存し、起動時に予め設定された情報を読出し、各制御対象に設定を行う。
【００２８】
このように、本実施例では、クロック配線１００から放射される妨害波から放射される高調波に対し、Ｎ倍器３と移相器４と濾波器５と利得制御部６とによって逆の位相関係を持つ信号を生成してＥＭＩ対策配線１０１に伝送しているため、妨害波の低減効果も高く、クロック配線１００を伝送しているクロックへの影響も軽減することができる。
【００２９】
さらに、本実施例ではＮ倍器３と移相器４と濾波器５と利得制御部６とをそれぞれ制御することによって、クロック配線１００及びＥＭＩ対策配線１０１の伝送路状況に応じて妨害波の低減効果を調整することができる。
【００３０】
図３は本発明の他の実施例によるＥＭＩ対策回路の構成を示すブロック図である。図３において、本発明の他の実施例は複数のＥＭＩ対策信号生成部１ｊ（ｊ＝１，…，ｉ，…，ｎ）を設けた以外は図１に示す本発明の一実施例と同様の構成となっている。
【００３１】
すなわち、本発明の他の実施例は複数のＥＭＩ対策信号生成部１ｊを設けることで、クロック配線１００から放射される妨害波によって放射される高調波の周波数及び位相関係が複数存在する状況に対応させている。
【００３２】
ＥＭＩ対策信号生成部１ｊはそれぞれＮ倍器３と、移相器４と、濾波器５と、利得制御部６とから構成され、それぞれで複数の妨害波に対処する逆の位相関係を持つ信号を生成し、その合成信号をＥＭＩ対策配線１０１に伝送している。
【００３３】
これによって、本実施例では、クロック配線１００において、伝送路の状況によって複雑な位相関係になった場合にも対応することができる。また、制御部７に外部インタフェース機能を持たせることも有効であり、ＥＭＩ対策信号生成部１ｊ各々に対して外部から設定することが可能となる。
【００３４】
図４は本発明の別の実施例によるＥＭＩ対策回路の構成を示すブロック図である。図４において、本発明の別の実施例は発振部１と、Ｎ倍器３と、移相器４と、濾波器５と、利得制御部６と、制御部７と、メモリ８とを集積回路２１に集積化している。
【００３５】
これによって、本実施例では１つの発振器として構成することが可能となり、スペース的にまたは妨害波の放射抑制に有効となる。
【００３６】
【発明の効果】
以上説明したように本発明は、クロック信号を出力するクロック出力回路とクロック信号を用いるクロック伝達対象との間の伝達経路に配設されたクロック配線に対して電磁妨害雑音対策を施すＥＭＩ対策回路において、クロック配線に対して平行に配設されたＥＭＩ対策配線に伝送しかつクロック信号と逆位相関係を持つ信号を発生させることによって，妨害波の低減効果も高く、クロック配線を伝送しているクロックへの影響を軽減することができるとともに、クロック配線及びＥＭＩ対策配線の伝送路状況に応じて妨害波の低減効果を調整することができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施例によるＥＭＩ対策回路の構成を示すブロック図である。
【図２】図１の制御部による制御動作を示すフローチャートである。
【図３】本発明の他の実施例によるＥＭＩ対策回路の構成を示すブロック図である。
【図４】本発明の別の実施例によるＥＭＩ対策回路の構成を示すブロック図である。
【図５】従来の伝送クロックが伝送される回路の構成を示すブロック図である。
【図６】従来のＥＭＩ対策回路の構成を示すブロック図である。
【符号の説明】
１ 発振器
２ クロック伝達対象
３ Ｎ倍器
４ 位相器
５ 濾波器
６ 利得制御部
７ 制御部
８ メモリ
９ 終端器
１１，１ｉ，１ｎ ＥＭＩ対策信号生成部
２１ 集積回路
Claims (11)
- クロック信号を出力するクロック出力回路と前記クロック信号を用いるクロック伝達対象との間の伝達経路に配設されたクロック配線に対して電磁妨害雑音対策を施すＥＭＩ対策回路であって、
前記クロック配線に対して平行に配設されたＥＭＩ対策配線と、前記ＥＭＩ対策配線に伝送する前記クロック信号と逆位相関係を持つ信号を発生する信号発生手段とを有することを特徴とするＥＭＩ対策回路。 - 前記クロック信号と逆位相関係を持つ信号は、前記クロック信号から発生する妨害波をキャンセルする位相及び振幅を持つ信号であることを特徴とする請求項１記載のＥＭＩ対策回路。
- 前記信号発生手段は、前記クロック信号をＮ倍（Ｎは自然数）するＮ倍器と、前記Ｎ倍器から出力されるクロック信号を移相する移相器と、前記移相器から出力されるクロック信号のうちの必要な周波数帯域のみを通過する濾波器と、前記濾波器から出力されるクロック信号を必要な振幅に調整する利得制御手段とを含むことを特徴とする請求項１または請求項２記載のＥＭＩ対策回路。
- 前記Ｎ倍器へのＮ倍率設定と前記移相器への移相角度設定と前記濾波器への帯域制限周波数設定と前記利得制御手段への出力振幅設定とを少なくとも行う制御手段を含むことを特徴とする請求項３記載のＥＭＩ対策回路。
- 前記クロック配線から放射される妨害波によって放射される高調波の周波数及び位相関係が複数存在する際にそれに対応して前記信号発生手段を複数配設したことを特徴とする請求項１から請求項４のいずれか記載のＥＭＩ対策回路。
- 少なくとも前記クロック出力回路と前記Ｎ倍器と前記移相器と前記濾波器と前記利得制御手段と前記制御手段とを同一集積回路上に集積化したことを特徴とする請求項４または請求項５記載のＥＭＩ対策回路。
- クロック信号を出力するクロック出力回路と前記クロック信号を用いるクロック伝達対象との間の伝達経路に配設されたクロック配線に対して電磁妨害雑音対策を施すＥＭＩ対策方法であって、前記クロック配線に対して平行に配設されたＥＭＩ対策配線に伝送しかつ前記クロック信号と逆位相関係を持つ信号を発生させることを特徴とするＥＭＩ対策方法。
- 前記クロック信号と逆位相関係を持つ信号は、前記クロック信号から発生する妨害波をキャンセルする位相及び振幅を持つ信号であることを特徴とする請求項７記載のＥＭＩ対策方法。
- 前記クロック信号をＮ倍（Ｎ：自然数）するＮ倍器へのＮ倍率設定を行うステップと、前記Ｎ倍器から出力されるクロック信号を移相する移相器への移相角度設定を行うステップと、前記移相器から出力されるクロック信号のうちの必要な周波数帯域のみを通過する濾波器への帯域制限周波数設定を行うステップと、前記濾波器から出力されるクロック信号を必要な振幅に調整する利得制御手段への出力振幅設定を行うステップとを含むことを特徴とする請求項７または請求項８記載のＥＭＩ対策方法。
- 前記クロック配線から放射される妨害波によって放射される高調波の周波数及び位相関係が複数存在する際にそれに対応して前記Ｎ倍器と前記移相器と前記濾波器と前記利得制御手段とからなる信号発生手段を複数配設したことを特徴とする請求項７から請求項９のいずれか記載のＥＭＩ対策方法。
- 少なくとも前記クロック出力回路と前記Ｎ倍器と前記移相器と前記濾波器と前記利得制御手段と前記制御手段とを同一集積回路上に集積化したことを特徴とする請求項１０記載のＥＭＩ対策方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002328958A JP3776871B2 (ja) | 2002-11-13 | 2002-11-13 | Ｅｍｉ対策回路及びそれに用いるｅｍｉ対策方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002328958A JP3776871B2 (ja) | 2002-11-13 | 2002-11-13 | Ｅｍｉ対策回路及びそれに用いるｅｍｉ対策方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004165941A true JP2004165941A (ja) | 2004-06-10 |
| JP3776871B2 JP3776871B2 (ja) | 2006-05-17 |
Family
ID=32807088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002328958A Expired - Fee Related JP3776871B2 (ja) | 2002-11-13 | 2002-11-13 | Ｅｍｉ対策回路及びそれに用いるｅｍｉ対策方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3776871B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008259195A (ja) * | 2007-04-03 | 2008-10-23 | Samsung Electro Mech Co Ltd | 携帯通信端末機の干渉雑音除去装置及び方法 |
| JP4883211B1 (ja) * | 2010-09-17 | 2012-02-22 | オムロン株式会社 | 伝送システムおよび電子機器 |
-
2002
- 2002-11-13 JP JP2002328958A patent/JP3776871B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008259195A (ja) * | 2007-04-03 | 2008-10-23 | Samsung Electro Mech Co Ltd | 携帯通信端末機の干渉雑音除去装置及び方法 |
| US7941101B2 (en) | 2007-04-03 | 2011-05-10 | Samsung Electro-Mechanics Co., Ltd. | Apparatus and method of removing interference noise in personal communication terminal |
| JP4883211B1 (ja) * | 2010-09-17 | 2012-02-22 | オムロン株式会社 | 伝送システムおよび電子機器 |
| WO2012035802A1 (ja) * | 2010-09-17 | 2012-03-22 | オムロン株式会社 | 伝送システムおよび電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3776871B2 (ja) | 2006-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5909472A (en) | Digital circuit clocking using a dual side band suppressed carrier clock modulated signal | |
| US7616038B2 (en) | Clock modulation circuit for correcting duty ratio and spread spectrum clock generator including the same | |
| JP3993297B2 (ja) | 制御回路 | |
| US7295048B2 (en) | Method and apparatus for generating spread spectrum clock signals having harmonic emission suppressions | |
| JPH07297691A (ja) | 遅延発生装置、デ−タ処理システム及びデ−タ伝送システム | |
| JPH05152908A (ja) | クロツク信号生成回路 | |
| JP2004165941A (ja) | Ｅｍｉ対策回路及びそれに用いるｅｍｉ対策方法 | |
| JP3895520B2 (ja) | クロック変調装置 | |
| CN112235073B (zh) | 干扰信号的抵消方法、驱动集成电路和电子设备 | |
| TWI497916B (zh) | 一種半導體晶片以及產生一差動時脈訊號對的方法 | |
| JP2001202153A (ja) | クロックのスペクトラム拡散回路、集積回路およびクロックのスペクトラム拡散方法 | |
| US7221206B2 (en) | Integrated circuit device having clock signal output circuit | |
| JP3666648B2 (ja) | クロック周波数変調回路及び該変調回路を搭載した電子機器 | |
| JP2003186565A (ja) | クロック信号供給回路 | |
| JP3097688B2 (ja) | 画像出力装置用コントローラ、画像出力装置、画像出力装置の制御方法 | |
| JP2006074306A (ja) | 半導体集積回路 | |
| US6897687B2 (en) | Method and apparatus for reconfigurable frequency generation | |
| US20050007717A1 (en) | [offset circuit for supressing electromagnetic interference and operation method thereof] | |
| JP2009290733A (ja) | 周波数変調機能付きクロック生成回路 | |
| CN105793717B (zh) | 时钟杂散降低技术 | |
| JP6584569B1 (ja) | プリント基板 | |
| JP2009081175A (ja) | 多層配線基板 | |
| JP2017143113A (ja) | 電子機器 | |
| JP4037138B2 (ja) | 画像形成装置 | |
| JPH0316199A (ja) | 放射ノイズ抑制方法およびその回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040519 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041130 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050131 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060207 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060223 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120303 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140303 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |