JP2004165588A - 容量可変コンデンサ回路、容量可変薄膜コンデンサ素子及び高周波部品 - Google Patents
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Abstract
【課題】本発明は、高周波信号による容量変化が小さくかつ、直流バイアスによる容量変化は大きい容量可変コンデンサ回路、容量可変薄膜コンデンサ素子を提供し、さらに、この容量可変薄膜コンデンサ素子を利用した高周波部品を提供する。
【解決手段】入力端子Ｉと出力端子Ｏとの間に、印加電圧値によって容量が変化する第１乃至第Ｎの可変容量素子Ｃ１〜ＣＮを順次直列接続して成る容量可変コンデンサ回路において、前記第１の可変容量素子の入力端子側端子部と第２ｉの可変容量素子−第２ｉ＋１の可変容量素子の各接続点の間に第ｉの入力端子側バイアスラインを設け、且つ前記第Ｎの可変容量素子の出力端子側端子部と第２ｉ−１の可変容量素子−第２ｉの可変容量素子の各接続点の間に第ｉの出力端子側バイアスラインを設けた。（但し、Ｎ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ）
【選択図】図１
【解決手段】入力端子Ｉと出力端子Ｏとの間に、印加電圧値によって容量が変化する第１乃至第Ｎの可変容量素子Ｃ１〜ＣＮを順次直列接続して成る容量可変コンデンサ回路において、前記第１の可変容量素子の入力端子側端子部と第２ｉの可変容量素子−第２ｉ＋１の可変容量素子の各接続点の間に第ｉの入力端子側バイアスラインを設け、且つ前記第Ｎの可変容量素子の出力端子側端子部と第２ｉ−１の可変容量素子−第２ｉの可変容量素子の各接続点の間に第ｉの出力端子側バイアスラインを設けた。（但し、Ｎ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ）
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、直流バイアス電圧の印加により容量を大きく変化できるが、高周波信号による容量の変化、ノイズ、非線形歪は小さく抑えることができる容量可変コンデンサ回路に関するものである。また、本発明は、誘電体層を薄膜技法により形成した薄膜コンデンサに関するものであり、特に直流バイアス電圧の印加により容量を大きく変化できるが、高周波信号による容量の変化、ノイズ、非線形歪は小さく抑えることができる容量可変薄膜コンデンサに関するものであり、さらに、耐電力に優れた容量可変薄膜コンデンサを用いた高周波用電圧制御型共振器、電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型アンテナ共用器などの高周波部品に関するものである。
【０００２】
【従来技術】
従来、薄膜コンデンサとして、上下電極層および誘電体層が薄膜で形成された薄膜コンデンサがある。これは通常、電気絶縁性の支持基板上に薄膜状の下部電極層、誘電体層、上部電極層がこの順に積層している。このような薄膜コンデンサでは下部電極層、上部電極層が夫々スパッタ、真空蒸着などで形成されており、誘電体層もスパッタ、ゾルゲル法等で形成されている。このような薄膜コンデンサの製造では、通常、以下のようにフォトリソグラフィの手法が用いられる。先ず、絶縁性支持基板上の全面に下部電極層となる導体層を形成した後、必要部のみをレジストで覆い、その後、ウエットエッチング又は、ドライエッチングで不要部を除去して、所定形状の下部電極層を形成する。次に、支持基板上に薄膜誘電体層となる誘電体層を全面に形成し、下部電極層同様に、不要部を除去して所定形状の薄膜誘電体層を形成する。最後に上部電極層となる導体層を全面に形成し、不要部を除去して所定形状の上部電極層を形成する。また、保護層やハンダ端子部を形成することにより、表面実装が可能になる。また、薄膜誘電体層の材料として、（BaxSr1-x）yTi1-yO3 ― zから成る誘電体材料を用いて、上部電極層と下部電極層との間に所定電位を与えて、誘電体層の誘電率を変化させて、容量を変化させる容量可変薄膜コンデンサも同様な構造である。直流バイアスの印加により容量を変化させる容量可変薄膜コンデンサとしては、例えば特許文献1（特開平１１−２６０６６７号）に開示されている。
【０００３】
容量可変薄膜コンデンサでは直流バイアスを印加することで誘電率が変化し、その結果として容量が変化する。容量の変化は高周波領域にも及び、高周波でも容量可変薄膜コンデンサとして利用可能となる。この様な高周波での容量可変薄膜コンデンサの容量変化を利用して、直流バイアスの印加により周波数特性を変化できる電子部品が得られる。例えば、上述の容量可変薄膜コンデンサと薄膜インダクタを組み合わせた電圧制御型薄膜共振器では、直流バイアスの印加により共振周波数を変化させることができる。また、容量可変薄膜コンデンサまたは電圧制御型薄膜共振器と薄膜インダクタ、薄膜キャパシタを組み合わせた電圧制御型薄膜帯域通過フィルタでは、直流バイアスの印加により通過帯域を変化させることができる。マイクロ波用の電圧制御型電子部品に関しては例えば特許文献２（特表平８−５０９１０３号）に開示されている。
【特許文献１】
特開平１１−２６０６６７
【特許文献２】
特表平８−５０９１０３
【０００４】
【発明が解決しようとする課題】
上述の様な容量可変薄膜コンデンサを高周波用電子部品で用いる場合、容量可変薄膜コンデンサには容量可変用の直流バイアス電圧と高周波信号の電圧（高周波電圧）が同時に印加されることになる。高周波電圧が高い場合は高周波電圧によっても容量可変薄膜コンデンサの容量が変化するようになる。この様な容量可変薄膜コンデンサを高周波用電子部品に用いると、高周波電圧によるコンデンサの容量変化のため波形歪、相互変調歪みノイズが生じる様になる。波形歪、相互変調歪みノイズを小さくするためには高周波電界強度を下げ高周波電圧による容量変化を小さくする必要があり、その為には誘電体層の厚みを厚くすることが有効であるが、誘電体層の厚みを厚くすると直流電界強度も小さくなるため容量変化率も下がってしまう問題がある。
【０００５】
また、高周波ではコンデンサには電流が流れやすくなるため、コンデンサを高周波で使用中にはコンデンサの損失抵抗によりコンデンサが発熱し破壊してしまう。この様な耐電力の問題に対しても誘電体の厚みを厚くし、単位体積当たりの発熱量を小さくすることが有効であるが、前述のように誘電体層の厚みを厚くすると直流電界強度も小さくなるため直流バイアスによる容量変化率も下がってしまう問題がある。
【０００６】
本発明の目的は上述の問題点を解決するために、高周波信号による容量変化が小さく、かつ、直流バイアスによる容量変化は大きいようなコンデンサを実現する容量可変コンデンサ回路および容量可変薄膜コンデンサ素子を提供することにある。
【０００７】
本発明のさらに別の目的は上述の容量可変薄膜コンデンサを用いて相互変調歪みが小さく、耐電力に優れた高周波用電圧制御型薄膜共振器、電圧制御型薄膜高周波フィルタ、電圧制御型整合回路素子および電圧制御型薄膜アンテナ共用器などの高周波部品を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、入力端子と出力端子との間に、印加電圧値によって容量が変化する第１乃至第Nの可変容量素子を順次直列接続して成る容量可変コンデンサ回路おいて、前記第１の可変容量素子の入力端子側端子部と第２ｉの可変容量素子−第２ｉ＋１の可変容量素子の各接続点の間に第ｉの入力端子側バイアスラインを設け、且つ前記第Ｎの可変容量素子の出力端子側端子部と第２ｉ−１の可変容量素子−第２ｉの可変容量素子の各接続点の間に第ｉの出力端子側バイアスラインを設けることを特徴とする容量可変コンデンサ回路である。（但し、Ｎ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ）そして、前記第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインが少なくとも抵抗成分及び／またはインダクタ成分を設けたことを特徴とする容量可変コンデンサ回路である。
【０００９】
前記入出力端子間に、直列接続された前記第１乃至第Ｎの可変容量素子が複数群配置されており、前記第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインが、各群に対して夫々設けられていることを特徴とする容量可変コンデンサ回路である。
【００１０】
また、入力端子は、高周波信号の信号入力端子と直流バイアスの供給端子とが共用されている容量可変コンデンサ回路である。
【００１１】
また、容量可変薄膜コンデンサ素子は、支持基板上に、印加電圧により容量が変化し、且つ直列接続してなる第１乃至第Nの可変容量素子と、前記第１の可変容量素子の入力端子側端子部と第２ｉの可変容量素子−第２ｉ＋１の可変容量素子の各接続点の間に第ｉの入力端子側バイアスラインを設け、且つ前記第Ｎの可変容量素子の出力端子側端子部と第２ｉ−１の可変容量素子−第２ｉの可変容量素子の各接続点の間に第ｉの出力端子側バイアスラインを設けることを特徴とする容量可変薄膜コンデンサ素子である。
【００１２】
また、前記容量素子は、下部電極層、薄膜誘電体層、上部電極層を順次被着してなる。また、前記薄膜誘電体層が（Bax,Sr1-x）yTi1-yO3-zからなる。しかも、この支持基板には、入力端子と出力端子が形成されている。
【００１３】
前記バイアスラインはNi−Cr合金あるいはFe−Cr−Al合金などの高抵抗合金薄膜、Au、Ptなどの貴金属薄膜、Ni、Fe等の強磁性体薄膜、酸化物導電体、窒化物導伝体または半導体のいずれから成っている。
【００１４】
また、バイアスラインは、絶縁膜を介して、直列接続された容量可変薄膜コンデンサ上に形成されている。
【００１５】
また、前記バイアスラインは直線状、ループ状、メアンダ状あるいはスパイラル状である。
【００１６】
さらに、容量可変薄膜コンデンサ素子は、共振回路の一部及び／又は複数の共振回路を接合する容量素子として用いられた高周波部品である。
【作用】
本発明の容量可変コンデンサ回路は電圧を印加することにより容量が変化する容量可変コンデンサ回路おいて、前記容量可変コンデンサ回路が、直列に接続された第１乃至第Nの容量可変素子と容量調整に用いる直流バイアス印加用の第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインからなることを特徴とする容量可変コンデンサ回路である。前記第１の可変容量素子の入力端子側と第２ｉの可変容量素子−第２ｉ＋１の可変容量素子の各接続点との間に、第ｉの入力端子側バイアスラインを設け、且つ前記第Ｎの可変容量素子の出力端子側端子部と第２ｉ−１の可変容量素子−第２ｉの可変容量素子の各接続点の間に第ｉの出力端子側バイアスラインを設ている。（但し、Ｎ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ）従って、直列に接続する可変容量素子に印加される電圧がそれぞれの可変容量素子に分圧されるので、個々の可変容量素子に印加される電圧は減少する。このことから、高周波信号による容量の変化は小さく抑えることが出来る。また、第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインを設けることにより、直流バイアスは個々の可変容量素子に独立に印加することが出来る。このことから、直流バイアスによる容量の変化は大きく保つことが出来る。
【００１７】
また、バイアスラインが少なくとも抵抗あるいは／およびインダクタからなることを特徴とする容量可変コンデンサ回路であることより、バイアスラインに高周波信号が入り込むことはなく、また、直流電流は可変容量素子を流れないため、高周波的には直列接続された可変容量素子で、直流的には並列接続された可変容量素子と見ることが出来る。
【００１８】
また、容量可変コンデンサ回路を構成する各可変容量素子同士の接続ラインが、第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインにより交互に直流バイアスが供給されるため、接続された全ての可変容量素子に直流バイアスが安定して供給できるため、個々の可変容量素子の容量変化率を最大限に利用できる。
【００１９】
高周波信号の入力端子と直流バイアスの供給端子を共通化しているので、回路としての取り扱いが容易になる。また、従来の容量可変コンデンサを、容量可変コンデンサが利用される回路に変更を加えることなく、本発明の容量可変コンデンサ回路に基づく容量可変コンデンサ素子と単純に置き換えることができる。
【００２０】
本発明の容量可変薄膜コンデンサ素子は電圧を印加することにより容量が変化する容量可変薄膜コンデンサ素子において、前記容量可変薄膜コンデンサ素子が複数個の容量可変薄膜コンデンサを有している。これは、上述の容量可変コンデンサ回路を現実の素子にしたものである。
【００２１】
また、可変容量素子を有する容量可変薄膜コンデンサ素子において、各可変容量素子が支持基板上に下部電極層、薄膜誘電体層、上部電極層を順次被着してなる。このことにより、各可変容量素子の容量を直流バイアスの印加により大きく変化させることができる。
【００２２】
また、前記薄膜誘電体層が（Bax,Sr1-x）yTi1-yO3-zからなり、可変容量素子の容量変化率が大きく損失が小さい容量可変コンデンサを作製することが出来る。
【００２３】
また、前記バイアスラインの全てまたは一部がNi−Cr合金あるいはFe−Cr−Al合金などの高抵抗合金薄膜からなることを特徴とする容量可変薄膜コンデンサ素子である。高抵抗の合金薄膜を用いることで、短い抵抗線でも高抵抗が達成できる。また、バイアスラインの全てまたは一部がAu、Ptなどの貴金属薄膜からなり、金属薄膜をスパッタ法などでごく薄く成膜した場合、完全な膜にはならず、微小な島状の金属塊からなる膜質の悪い膜になり、膜厚が薄くなると抵抗値が急激に高くなる。この性質を用いて、抵抗率の小さな貴金属類を用いることで、高抵抗で耐酸化性に優れた抵抗成分を有する導体膜（バイアスライン）が得られる。
【００２４】
また、前記バイアスラインの全てまたは一部がNi、Fe等の強磁性体薄膜からなる。このことから、強磁性体では透磁率μが大きいため、δ＝１／√（πｆμσ）で表わされる表皮深さが常磁性体よりも小さくなる傾向がある。（ただし、ｆは周波数、σは伝導率である。）このため、機械的に安定な厚みの膜を作製しても、高周波では表皮深さが薄くなり、抵抗が高くなるため高抵抗の膜を作製できる。また、前記バイアスラインの全てまたは一部が酸化物伝導体、窒化物導伝体または半導体からなる。このことにより絶縁層または支持基板との密着性の良いバイアスラインを作製することができる。
【００２５】
また、前記バイアスラインが絶縁膜を介して、直列接続された容量可変薄膜コンデンサ上に形成されていることを特徴とする容量可変薄膜コンデンサ素子である。バイアスラインが絶縁膜を介して、直列接続された容量可変薄膜コンデンサ上に形成されていることから、素子面積を小さく出来、素子の小型化、低価格化が可能になる。
【００２６】
また、前記バイアスラインが直線状、ループ状、ミアンダ状あるいはスパイラル状であることを特徴とする容量可変薄膜コンデンサ素子である。バイアスラインを直線状、ループ状、ミアンダ状あるいはスパイラル状とすることよりバイアスラインにインダクタンス成分を具備させることができ、抵抗成分とした時と同様の効果が得られる。
【００２７】
本発明の高周波用電圧制御型共振器の一部（共振回路の一部として）、または、共振回路どうしを結合する手段として前記容量可変薄膜コンデンサを用いている。これにより、高周波的には直列接続され、直流的には並列接続された、容量可変薄膜コンデンサを用いて共振器を作製することにより、波形歪、相互変調歪みノイズが小さく、耐電力に優れた高周波用電圧制御型共振器である高周波部品を実現できる。また、共振回路を具備した電圧制御型高周波フィルタ、電圧制御型アンテナ共用器においても同様に、高周波的には直列接続され、直流的には並列接続された、容量可変薄膜コンデンサを用いることにより、波形歪、相互変調歪みノイズが小さく、耐電力に優れた電圧制御型高周波フィルタ、アンテナ共用器を作製することができる。
【００２８】
【発明の実施の形態】
以下、本発明の容量可変コンデンサ回路、容量可変薄膜コンデンサ素子及び高周波部品をＮ＝３（ｎ＝１）およびＮ＝５（ｎ＝２）の場合に着いて図面に基づいて説明する。
【００２９】
図１は本発明のＮ＝３（ｎ＝１）の場合の容量可変コンデンサ回路を示すものである。図１は３個の可変容量素子Ｃ１〜Ｃ３（第１の可変容量素子Ｃ１、第２の可変容量素子Ｃ２、第３の可変容量素子Ｃ３）を直列に接続したものであり、さらに、抵抗成分またはインダクタンス成分（図では、抵抗成分Ｒ１１、Ｒ２１を示す）を有する第１の入力端子側バイアスラインＶ１１、第１の出力端子側バイアスラインＶ２１を有している。図１では高周波信号および直流バイアスは、共通端子であり、入出力端子Ｉ、Ｏとなっている。
【００３０】
そして、第１の可変容量素子Ｃ１の入力端子側端部Ａ１１と第２の可変量素子Ｃ２−第３の可変容量素子Ｃ３の直列接続点B１１との間に、抵抗成分Ｒ１１を有する第１の入力端子側バイアスラインＶ１１を設けている。また、前記第１の可変容量素子Ｃ１−第２の可変容量素子Ｃ２の接続点A２１と第３の可変容量素子Ｃ３の出力端子側端部Ｂ２１との間に、抵抗成分Ｒ２１を有する第１の出力端子側バイアスラインＶ２１を設けている。
【００３１】
ここで、第１の入力端子側バイアスラインＶ１１、第１の出力端子側バイアスラインＶ２１の抵抗成分Ｒ１１、Ｒ２１は、高周波信号の周波数領域でのインピーダンスよりも大きな抵抗成分となっており、高周波信号は直列に接続した可変容量素子Ｃ１〜可変容量素子Ｃ３を通り、直流バイアスは各可変容量素子Ｃ１〜３に別々に印加されことになる。第１の入力端子側バイアスラインＶ１１及び第１の出力端子側バイアスラインＶ２１の抵抗成分Ｒ１１、Ｒ２１が小さすぎると、高周波信号も第１の入力端子側バイアスラインＶ１１、第１の出力端子側バイアスラインＶ２１を流れることになり、高周波信号による容量変化が大きくなり、Ｑが低下する。また、抵抗成分Ｒ１１、Ｒ２１が大きすぎると時定数が大きくなり、直流バイアス印加後、容量変化が一定になるまでに時間が掛かるようになる。
このため、容量可変コンデンサ回路の使用条件に応じて抵抗値を決める必要がある。
【００３２】
図１に示す回路図において、入力端子Ｉから供給されたバアイス電流は、第１の可変容量素子Ｃ１にそのまま供給されて、接続点A２１から第１の出力端子側バイアスラインＶ２１を介して出力端子Ｏに流れる。また、入力端子Ｉから供給されたバイアス電流は、第１の入力端子側バイアスラインＶ１１をながれ、接続点B１１に供給され、接続点B１１から第３の可変容量素子Ｃ３に供給され出力端子Ｏに流れるとともに、接続点B１１から第２の可変容量素子Ｃ２に供給され、接続点A２１から第２のバイアスラインＶ２１に流れ、接続点Ｂ２１を介して出力端子Ｏに流れることになる。
【００３３】
ここで、抵抗成分Ｒ１１、Ｒ２１の設定においては、図２に示すように、直流に対する等価回路（可変容量素子Ｃ１〜Ｃ３を絶縁抵抗Rp1、Rp2、Rp3に置換え）で説明する。
抵抗成分Ｒ１１、Ｒ２１の上限値は、直列接続した各可変容量素子Ｃ１〜Ｃ３にかかる電圧がバイアスラインが無い場合よりも大きくなる抵抗値を上限とする。バイアス電圧は図２の抵抗により分圧されるので、
可変容量素子Ｃ１について考えると、Rp1/(R21+Rp1) > Rp1/(Rp1+Rp2+Rp3)が必要となり、R2 < Rp2+Rp3となるようにする。
同様に、可変容量素子Ｃ２について考えると
Rp2/(R11+R21+Rp2) > Rp2/(Rp1+Rp2+Rp3)が必要となり、R11+R21 < Rp1+Rp3となるようにする。
同様に、可変容量素子Ｃ３について考えると
Rp3/(R11+Rp3) > Rp3/(Rp1+Rp2+Rp3)が必要となり、R11 < Rp2+Rp3となるようにする。
ここでR11=R21=R、Rp1=Rp2=Rp3=Rp=1GΩとすると
R < Rp=1GΩ
が得られる。各可変容量素子Ｃ１〜Ｃ３にかかるバアイス電圧が1/10になる抵抗値を限界とすると、R < 100MΩとなる。
また、時定数の4倍が応答時間より小さいことを要求すると、
T < 4*2*RC より R<T/8Cとなり、ここで応答時間10μs、容量2pFとすると
R<10e-6/8*2e10-12 = 625kΩ
となる。仮に、応答時間がms程度でよければ上限は62MΩ程度となる。
【００３４】
また、抵抗成分Ｒ１１、Ｒ２１の下限については、使用高周波信号の周波数で直列の可変容量素子Ｃ１〜Ｃ３であるためには、R11よりC1+C2の合成インピーダンスが小さくなる周波数が使用周波数より小さく、R21よりC2+C3の合成インピーダンスが小さくなる周波数が使用周波数より小さい必要がある。
即ち、R11 > (C1+C2)/(ω*C1*C2)
R21> (C2+C3)/(ω*C2*C3)
ここでR11=R21=R、C1=C2=C3=2pF、使用周波数を2GHzとすると
R > 2C/ωC^2 = 2/ωC = 80Ω
また、使用周波数の1/10までコンデンサであるためには、R > 800Ωが必要となる。
以上より第１の入力端子側バイアスラインＶ１１、第１の出力端子側バイアスラインＶ２１の抵抗成分Ｒ１１、Ｒ２１は数100Ωから100MΩ程度の範囲であればよことになる。
【００３５】
次に、図３、図４を用いて互いに直列接続された可変容量素子Ｃ１〜Ｃ３を具備する容量可変薄膜コンデンサ素子を説明する。尚、図３は、各膜の構造が明確にわかるように透視状態の平面図であり、図４は、バイアスライン部分の断面図を示す。
【００３６】
図３、４において１は支持基板であり、２は下部電極層であり、３は薄膜誘電体層であり、４は上部電極層であり、６は第２の絶縁層であり、７は上部引出し電極であり、８は第３の絶縁層であり、９はバイアスライン（第１の入力端子側バイアスラインを９１１、第１の出力端子側バイアスラインを９２１と付す）であり、１０は第４の絶縁層であり、１１は半田拡散防止層であり、１２は半田端子部 (入力端子Ｉ側を１２ａ、出力端子Ｏ側を１２ａと付す)である。また、薄膜誘電体層３および上部電極層４の周囲には、第1の絶縁体層５が配置される。そして、図中Ｃ１〜Ｃ２は、バイアスによって容量成分を調整できる可変容量素子を示す。
【００３７】
支持基板１はアルミナなどのセラミック基板、サファイアなどの単結晶基板などである。そして、支持基板1の表面には、下部電極層２が形成されている。下部電極層２、薄膜誘電体層３、上部電極層４は支持基板上の全面に同一バッチで形成され、全層のスパッタ終了後に、先ず薄膜誘電体層３および上部電極層４が所定形状のレジスト層を用いて同一形状に物理的にエッチングされ、その後に下部電極層２が所定形状のレジスト層を用いて物理的または化学的にエッチングされる。
【００３８】
下部電極層２は、薄膜誘電体層３の形成に高温スパッタが必要となるため、高融点でしかも貴金属であるPtなどである。この下部電極層２は、例えば、基板温度１５０℃から６００℃で形成されている。その後、薄膜誘電体層３のスパッタ温度である７００〜９００℃へ加熱され、スパッタ開始まで一定時間保持することにより平坦な薄膜となる。
【００３９】
この下部電極層２の厚みは、端子部１２ｂから例えば第３の可変容量素子Ｃ３までの抵抗成分、下部電極層２の連続性（いずれも厚みが厚い方が望ましい）及び支持基板１との密着性（厚みが相対的に薄い方が望ましい）を考慮して決定され、例えば、０．１〜１０μmとなっている。例えば、０．１μmよりも小さくなると、電極自身の抵抗が大きくなると同時に、電極の連続性がなくなり、信頼性が劣るようになる。一方、１０μm以上にすると支持基板１との密着信頼性が低下したり、支持基板１にそりを生じたりする。
【００４０】
尚、下部電極層２を構成する金属材料は、高融点の貴金属Ｐｔ、Pd以外に、Ａｕ、Ａｇ、Ｃｕなどと積層化・合金化し、抵抗値をさげる
ことも可能である。
【００４１】
薄膜誘電体層３は、少なくともBa、Sr、Tiを含有するペロブスカイト型酸化物結晶粒子から成る高誘電率の誘電体層である。この薄膜誘電体層３は、上述の下部電極層２の表面に形成されている。例えば、ペロブスカイト型酸化物結晶粒子が得られる誘電体をターゲットとして、スパッタリングを行なう。例えば、基板温度を８００℃として、厚みを考慮した時間だけ成膜を行なう。高温でスパッタを行なうことにより、スパッタ後の熱処理を行なうこと無く、高誘電率で変化率が大きく損失の低い薄膜誘電体層が得られる。
【００４２】
上部電極層４の材料としては電極の抵抗を下げるため、抵抗率の小さなＡｕが望ましく、その他に、Ａｇ、Ｃｕなども使用できるが、薄膜誘電体層との密着性向上のためにはＰｔ、Ｐｄなどの高融点貴金属が望ましい。この上部電極層４の厚みは０．１〜１０μmとなっている。厚みの下限については下部電極層２と同様に、電極自身の抵抗を考慮して設定される。また、厚みの上限については密着性の低下を考慮して設定される。
【００４３】
本発明の容量可変薄膜コンデンサ素子においては、上述の様に、下部電極層２、薄膜誘電体層３、上部電極層４を同一バッチでスパッタ成膜でき、大気に曝すこと無く上部電極層まで成膜できるので、下部電極２層−薄膜誘電体層３間、薄膜誘電体層３−上部電極層４間に油脂等の、余分な付着が起こらないので、密着性が大幅に改善され、下部電極層２−薄膜誘電体層３間、薄膜誘電体層３−上部電極層４間への水分等の浸入を防止することができ、耐湿性を大幅に改善することができ、非常に安定した特性を導出できる可変容量素子Ｃ１〜Ｃ３が形成できる。
【００４４】
第１の絶縁層５は、薄膜誘電体層３、上部電極層４の周囲に形成されるものであり、材料は、SiO2、Si3N4等のセラミックスなどである。このような第１の絶縁層５は、例えば下部電極層２、上部電極層４及び支持基板１上に形成され、上部電極層４の上面およびバイアスライン９の端子部が露出するように、ドライエッチングで不要部分を除去する。通常のレジストを用いるドライエッチング工程の他に以下の方法も利用できる。第１の絶縁層５をスパッタで成膜する場合、スパッタでは、ターゲットのある一点から色々な方向にターゲット構成物質が放出されるので、支持基板１上のある一点には色々な方向から飛来したターゲット構成物質が堆積していくことになる。ところが、ドライエッチングでは並行に置かれたエッチング装置の電極間で加速されたイオンにより、エッチングが行なわれるため、膜に垂直方向にエッチングが進行する。上部電極層４の最上面には絶縁層５との密着性が悪いＡｕを用いており、エッチング中に上部電極層４上の絶縁層５とその周囲の絶縁層５が完全に分断された時点で上部電極層４上の絶縁層５が自動的に除去できる。何らかの原因で除去できない場合は超音波洗浄または３００℃程度の加熱で完全に除去することができる。この様な方法ではレジスト層のサイズ、位置合わせの精度は重要ではなく、上部電極層４よりも大きな窓を持つレジスト層を用いればよい。また、全くレジストを用いなくても同様の加工が可能である。エッチング時に上部電極層４、および薄膜誘電体層３の周囲の絶縁層５もエッチングされ、浮遊容量発生の原因になるので初期の絶縁層の厚みは厚い方が望ましい。
【００４５】
尚、第１の絶縁層５は、少なくとも半田端子部１２およびバイアスライン９が形成される端子配置部を露出するように形成されている。また、下部電極間の段差を埋めるために、SiO2、Si3N4等のセラミックスなどまたは、BCB（ベンゾシクロブテン）、ポリイミドなどの有機材料で第２の絶縁層６を形成する。
【００４６】
上部引出し電極層７は上部電極層４と端子配置部または上部電極層４同士を連結されて、第１の可変容量素子Ｃ１を端子部１２ａに接続するとともに、第２の可変容量素子Ｃ２と第３の可変容量素子Ｃ３を直列接続するものである。上部引出し電極７には、Ａｇ、Ｃｕ、などの安価で低抵抗な金属を用いることができる。サイズは浮遊容量と抵抗を考慮して決定する。
【００４７】
また、第３の絶縁層８は、半田端子部１２、バイアスライン９の端子部を露出するように形成されている。絶縁層８としては、ＳｉＯ2，ＳｉＮ，ＢＣＢ（ベンゾシクロブテン）、ポリイミドなどが好適である。また、これらの材料の多層構造にしても良い。この第３の絶縁層８はバイアスライン９と引出し電極７の絶縁のために配置される。
【００４８】
バイアスライン９は、図１の回路図中、接続点Ａ１１と接続点B１１とを結ぶ第１の入力端子側バイアスラインＶ１１と、接続点A２１と接続点Ｂ２１とを結ぶ第１の出力端子側バイアスラインＶ２１とからなる。バイアスライン９は、第1の絶縁層５、第２の絶縁層６、第３の絶縁層８に形成されたビアホールを通して、下部電極２または引出し電極７に接続される。バイアスライン９は、所定抵抗成分Ｒ１１、Ｒ２１を具備させるため、材料には、高抵抗材料のNi-Cr合金、Fe-Cr-Al合金、Au、Ptなどの貴金属材料（厚みを制御して抵抗成分を調整）、Ni、Fe等の強磁性体材料を用いることができる。また、バイアスライン９は、例えば図３に示した様に可変容量素子Ｃ１〜Ｃ３上に絶縁膜８を介して配置される。第４の絶縁層１０は、外部からの機械的な衝撃からの保護の他、湿度による劣化、薬品の汚染、酸化等を防止する役割を持っている。
【００４９】
半田拡散防止層１１はリフロー時の半田の電極への拡散を防止するために形成される。
【００５０】
また、半田端子部１２ａ、１２ｂは、半田ペーストを印刷後、リフローを行なうことにより形成される。また、金属ワイヤーのファーストボンディングを行い、所定長さで切断することにより、金などのバンプを形成しても構わない。
【００５１】
以上のように、上述の容量可変薄膜コンデンサ素子において、可変容量素子Ｃ１〜Ｃ３が高周波的には直列接続されて、しかも各可変容量素子Ｃ１〜Ｃ３は、抵抗成分Ｒ１、Ｒ２を有するバイアスライン９で接続され、しかも、入出力端子Ｉ、Ｏ（１２ａ、１２ｂ）が共用されている。
【００５２】
また、上述の容量可変薄膜コンデンサ素子は、高周波部品の共振回路の一部（ＬＣ共振回路の容量成分）として用いられたり、また、この共振回路を結合する容量成分として用いられる。したがって、容量可変薄膜コンデンサ素子の下部電極層、上部電極層、または引出し電極層を利用してインダクタを同時に形成したり、支持基板１の余白領域（容量可変薄膜コンデンサ素子が形成されていない領域）にその他の共振回路を形成して、容量可変薄膜コンデンサ素子を電圧制御型高周波共振回路部品に、さらに、その共振回路の複合部品である電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型薄膜アンテナ共用器などの高周波部品にすることができる。
【００５３】
図５は本発明のＮ＝５（ｎ＝２）の場合の容量可変コンデンサ回路を示すものである。図５は５個の可変容量素子Ｃ１〜Ｃ５（第１の可変容量素子Ｃ１、第２の可変容量素子Ｃ２、第３の可変容量素子Ｃ３、第４の可変容量素子Ｃ４、第５の可変容量素子Ｃ５）を直列に接続したものであり、さらに、抵抗成分またはインダクタンス成分（図では、抵抗成分Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２を示す）を有する第１及び第２の入力端子側バイアスラインＶ１１、Ｖ１２および第１及び第２の出力端子側バイアスラインＶ２１、Ｖ２２を有している。
【００５４】
図５では高周波信号および直流バイアスは、共通端子であり、入出力端子Ｉ、Ｏとなっている。
【００５５】
そして、第１の可変容量素子Ｃ１の入力端子側端部Ａ１１と第２の可変容量素子Ｃ２−第３の可変容量素子Ｃ３の直列接続点Ｂ１１との間に、抵抗成分Ｒ１１を有する第１の入力端子側バイアスラインＶ１１を設けている。また、第１の可変容量素子Ｃ１の入力端子側端部Ａ１２と第４の可変容量素子Ｃ４−第５の可変容量素子Ｃ５の直列接続点Ｂ１２との間に、抵抗成分Ｒ１２を有する第２の入力端子側バイアスラインＶ１２を設けている。
【００５６】
また、第５の可変容量素子Ｃ５の出力端子側端部Ｂ２１と第１の可変容量素子Ｃ１−第２の可変容量素子Ｃ２の直列接続点Ａ２１との間に、抵抗成分Ｒ２１を有する第１の出力端子側バイアスラインＶ２１を設けている。また、第５の可変容量素子Ｃ５の出力端子側端部Ｂ２２と第３の可変容量素子Ｃ３−第４の可変容量素子Ｃ４の直列接続点Ａ２２との間に、抵抗成分Ｒ２２を有する第２の出力端子側バイアスラインＶ２２を設けている。
【００５７】
ここで、第１、第２の入力端子側のバイアスラインＶ１１、Ｖ１２の抵抗成分Ｒ１１、Ｒ１２、第１、第２の出力端子側のバイアスラインＶ２１、Ｖ２２の抵抗成分Ｒ２１、Ｒ２２は、直列接続した容量素子の高周波信号の周波数領域でのインピーダンスよりも大きな抵抗成分となっており、高周波信号は直列に接続した可変容量素子Ｃ１〜可変容量素子Ｃ５を通り、直流バイアスは各可変容量素子Ｃ１〜５に別々に印加されことになる。第１、第２の入力端子側のバイアスラインＶ１１、Ｖ１２の抵抗成分Ｒ１１、Ｒ１２、第１、第２の出力端子側のバイアスラインＶ２１、Ｖ２２の抵抗成分Ｒ２１、Ｒ２２が小さすぎると、高周波信号も第１のバイアスラインＶ１、第２のバイアスラインＶ２を流れることになり、高周波信号による容量変化が大きくなり、Ｑが低下する。また、抵抗成分Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２が大きすぎると容量可変素子に印加される直流バイアスが減少し、容量変化が小さくなる、また、時定数が大きくなり、直流バイアス印加後、容量変化が一定になるまでに時間が掛かるようになる。このため、容量可変コンデンサ回路の使用条件に応じて抵抗値を決める必要がある。
【００５８】
図５に示す回路図において、入力端子Ｉから供給されたバアイス電流は、第１の可変容量素子Ｃ１にそのまま供給されて、接続点Ａ２１から第１の出力端子側バイアスラインＶ２１を介して出力端子Ｏに流れる。また、入力端子Ｉから供給されたバイアス電流は、第１の入力端子側のバイアスラインＶ１１をながれ、接続点Ｂ１１に供給され、接続点Ｂ１１から第２の可変容量素子Ｃ２に供給され、接続点Ａ２１から第１の出力側バイアスラインＶ２１に流れ、接続点Ｂ２１を介して出力端子Ｏに流れることになる。また、入力端子Ｉから供給されたバイアス電流は、第１の入力端子側のバイアスラインＶ１１をながれ、接続点Ｂ１１に供給され、接続点Ｂ１１から第３の可変容量素子Ｃ３に供給され、接続点Ａ２２から第２の出力側バイアスラインＶ２２に流れ、接続点Ｂ２２を介して出力端子Ｏに流れることになる。また、入力端子Ｉから供給されたバイアス電流は、第２の入力端子側のバイアスラインＶ１２をながれ、接続点Ｂ１２に供給され、接続点Ｂ１２から第４の可変容量素子Ｃ４に供給され、接続点Ａ２２から第２の出力側バイアスラインＶ２２に流れ、接続点Ｂ２２を介して出力端子Ｏに流れることになる。また、入力端子Ｉから供給されたバイアス電流は、第２の入力端子側のバイアスラインＶ１２をながれ、接続点Ｂ１２に供給され、接続点Ｂ１２から第５の可変容量素子Ｃ５に供給され、そのまま出力端子Ｏに流れることになる。
【００５９】
ここで、抵抗成分Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２の設定においては、図６に示すように、直流に対する等価回路（可変容量素子Ｃ１〜Ｃ５を絶縁抵抗Rp1、Rp2、Rp5に置換え）で説明する。
【００６０】
抵抗成分Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２の上限値は、直列接続した各可変容量素子Ｃ１〜Ｃ５にかかる電圧がバイアスラインが無い場合よりも大きくなる抵抗値を上限とする。バイアス電圧は図６の抵抗により分圧されるので、可変容量素子Ｃ１について考えると、Rp1/(R21+Rp1) > Rp1/(Rp1+Rp2+Rp3+Rp4+Rp5)が必要となり、R21 < Rp2+Rp3+Rp4+Rp5となるようにする。
【００６１】
同様に、可変容量素子Ｃ２について考えると
Rp2/(R11+R21+Rp2) > Rp2/(Rp1+Rp2+Rp3+Rp4+Rp5)が必要となり、R11+R21 < Rp1+Rp3+Rp4+Rp5となるようにする。
【００６２】
同様に、可変容量素子Ｃ３について考えると
Rp3/(R11+R22+Rp3) > Rp3/(Rp1+Rp2+Rp3+Rp4+Rp5)が必要となり、R11+R22 < Rp1+Rp3+Rp4+Rp5となるようにする。
【００６３】
同様に、可変容量素子Ｃ４について考えると
Rp4/(R12+R22+Rp4) > Rp4/(Rp1+Rp2+Rp3+Rp4+Rp5)が必要となり、R12+R22 < Rp1+Rp3+Rp4+Rp5となるようにする。
【００６４】
同様に、可変容量素子Ｃ５について考えると
Rp5/(R12+Rp5) > Rp5/(Rp1+Rp2+Rp3+Rp4+Rp5)が必要となり、R12 < Rp1+Rp2+Rp3+Rp4となるようにする。
ここでR1=R2=R、Rp1=Rp2=Rp3=Rp=1GΩとすると
R < Rp=2GΩ
が得られる。各可変容量素子Ｃ１〜Ｃ５にかかるバアイス電圧が1/10になる抵抗値を限界とすると、R < 200MΩとなる。
また、時定数の4倍が応答時間より小さいことを要求すると、
T < 4*2*RC より R<T/8Cとなり、ここで応答時間10μs、容量2pFとすると
R<10e-6/8*2e10-12 = 625kΩ
となる。仮に、応答時間がms程度でよければ上限は62MΩ程度となる。
【００６５】
また、抵抗成分Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２の下限については、使用高周波信号の周波数で直列の可変容量素子Ｃ１〜Ｃ５であるためには、R11よりC1+C2の合成インピーダンスが小さくなる周波数が使用周波数より小さく、R12よりC1+C2+C3+C4の合成インピーダンスが小さくなる周波数が使用周波数より小さい必要がある。また、R21よりC2+C3+C4+C5の合成インピーダンスが小さくなる周波数が使用周波数より小さく、R22よりC4+C5の合成インピーダンスが小さくなる必要がある。
即ち、R11 > (C1+C2)/(ω*C1*C2)
R12 > (C1*C2*C3+C1*C2*C4+C1*C3*C4+C2*C3*C4)/(ω*C1*C2*C3*C4)
R21 > (C2*C3*C4+C2*C3*C5+C2*C4*C5+C3*C4*C5)/(ω*C2*C3*C4*C5)
R22 > (C4+C5)/(ω*C4*C5)
ここでR11=R12=R21=R22=R、C1=C2=C3=C4=C5=2pF、使用周波数を2GHzとすると
R > 4C^3/ωC^4 = 4/ωC = 160Ω
また、使用周波数の1/10までコンデンサであるためには、R > 1600Ωが必要となる。
以上より第１、第2の入力端子側のバイアスラインＶ１１、Ｖ１２の抵抗成分Ｒ１１、Ｒ２２および第１、第2の出力端子側のバイアスラインＶ２１、Ｖ２２の抵抗成分Ｒ２１、Ｒ２２の値は数100Ωから100MΩ程度の範囲であればよことになる。
【００６６】
次に、図７、図８を用いて互いに直列接続された可変容量素子Ｃ１〜Ｃ５を具備する容量可変薄膜コンデンサ素子を説明する。尚、図７は、各膜の構造が明確にわかるように透視状態の平面図であり、図８は、バイアスライン部分の断面図を示す。
【００６７】
図７、８において１は支持基板であり、２は下部電極層であり、３は薄膜誘電体層であり、４は上部電極層であり、６は第２の絶縁層であり、７は上部引出し電極であり、８は第３の絶縁層であり、９はバイアスライン（第１、第2の入力端部側バイアスラインを９１１、９１２、第１、第２の出力端子側のバイアスラインを９２１、９２２と付す）であり、１０は第４の絶縁層であり、１１は半田拡散防止層であり、１２は半田端子部 (入力端子Ｉ側を１２ａ、出力端子Ｏ側を１２ａと付す)である。また、薄膜誘電体層３および上部電極層４の周囲には、第1の絶縁体層５が配置される。そして、図中Ｃ１〜Ｃ５は、バイアスによって容量成分を調整できる可変容量素子を示す。
【００６８】
支持基板１はアルミナなどのセラミック基板、サファイアなどの単結晶基板などである。そして、支持基板1の表面には、下部電極層２が形成されている。下部電極層２、薄膜誘電体層３、上部電極層４は支持基板上の全面に同一バッチで形成され、全層のスパッタ終了後に、先ず薄膜誘電体層３および上部電極層４が所定形状のレジスト層を用いて同一形状に物理的にエッチングされ、その後に下部電極層２が所定形状のレジスト層を用いて物理的または化学的にエッチングされる。
【００６９】
下部電極層２は、薄膜誘電体層３の形成に高温スパッタが必要となるため、高融点でしかも貴金属であるPtなどである。この下部電極層２は、例えば、基板温度１５０℃から６００℃で形成されている。その後、薄膜誘電体層３のスパッタ温度である７００〜９００℃へ加熱され、スパッタ開始まで一定時間保持することにより平坦な薄膜となる。
【００７０】
この下部電極層２の厚みは、端子部１２ｂから例えば第３の可変容量素子Ｃ３までの抵抗成分、下部電極層２の連続性（いずれも厚みが厚い方が望ましい）及び支持基板１との密着性（厚みが相対的に薄い方が望ましい）を考慮して決定され、例えば、０．１〜１０μmとなっている。例えば、０．１μmよりも小さくなると、電極自身の抵抗が大きくなると同時に、電極の連続性がなくなり、信頼性が劣るようになる。一方、１０μm以上にすると支持基板１との密着信頼性が低下したり、支持基板１にそりを生じたりする。
【００７１】
尚、下部電極層２を構成する金属材料は、高融点の貴金属Ｐｔ、Pd以外に、Ａｕ、Ａｇ、Ｃｕなどと積層化・合金化し、抵抗値をさげることも可能である。
【００７２】
薄膜誘電体層３は、少なくともBa、Sr、Tiを含有するペロブスカイト型酸化物結晶粒子から成る高誘電率の誘電体層である。この薄膜誘電体層３は、上述の下部電極層２の表面に形成されている。例えば、ペロブスカイト型酸化物結晶粒子が得られる誘電体をターゲットとして、スパッタリングを行なう。例えば、基板温度を８００℃として、厚みを考慮した時間だけ成膜を行なう。高温でスパッタを行なうことにより、スパッタ後の熱処理を行なうこと無く、高誘電率で変化率が大きく損失の低い薄膜誘電体層が得られる。
【００７３】
上部電極層４の材料としては電極の抵抗を下げるため、抵抗率の小さなＡｕが望ましく、その他に、Ａｇ、Ｃｕなども使用できるが、薄膜誘電体層との密着性向上のためにはＰｔ、Ｐｄなどの高融点貴金属が望ましい。この上部電極層４の厚みは０．１〜１０μmとなっている。厚みの下限については下部電極層２と同様に、電極自身の抵抗を考慮して設定される。また、厚みの上限については密着性の低下を考慮して設定される。
【００７４】
本発明の容量可変薄膜コンデンサ素子においては、上述の様に、下部電極層２、薄膜誘電体層３、上部電極層４を同一バッチでスパッタ成膜でき、大気に曝すこと無く上部電極層まで成膜できるので、下部電極２層−薄膜誘電体層３間、薄膜誘電体層３−上部電極層４間に油脂等の、余分な付着が起こらないので、密着性が大幅に改善され、下部電極層２−薄膜誘電体層３間、薄膜誘電体層３−上部電極層４間への水分等の浸入を防止することができ、耐湿性を大幅に改善することができ、非常に安定した特性を導出できる可変容量素子Ｃ１〜Ｃ５が形成できる。
【００７５】
第１の絶縁層５は、薄膜誘電体層３、上部電極層４の周囲に形成されるものであり、材料は、SiO2、Si3N4等のセラミックスなどである。このような第１の絶縁層５は、例えば下部電極層２、上部電極層４及び支持基板１上に形成され、上部電極層４の上面およびバイアスライン９の端子部が露出するように、ドライエッチングで不要部分を除去する。通常のレジストを用いるドライエッチング工程の他に以下の方法も利用できる。第１の絶縁層５をスパッタで成膜する場合、スパッタでは、ターゲットのある一点から色々な方向にターゲット構成物質が放出されるので、支持基板１上のある一点には色々な方向から飛来したターゲット構成物質が堆積していくことになる。ところが、ドライエッチングでは並行に置かれたエッチング装置の電極間で加速されたイオンにより、エッチングが行なわれるため、膜に垂直方向にエッチングが進行する。上部電極層４の最上面には絶縁層５との密着性が悪いＡｕを用いており、エッチング中に上部電極層４上の絶縁層５とその周囲の絶縁層５が完全に分断された時点で上部電極層４上の絶縁層５が自動的に除去できる。何らかの原因で除去できない場合は超音波洗浄または３００℃程度の加熱で完全に除去することができる。この様な方法ではレジスト層のサイズ、位置合わせの精度は重要ではなく、上部電極層４よりも大きな窓を持つレジスト層を用いればよい。また、全くレジストを用いなくても同様の加工が可能である。エッチング時に上部電極層４、および薄膜誘電体層３の周囲の絶縁層５もエッチングされ、浮遊容量発生の原因になるので初期の絶縁層の厚みは厚い方が望ましい。
【００７６】
尚、第１の絶縁層５は、少なくとも半田端子部１２およびバイアスライン９が形成される端子配置部を露出するように形成されている。また、下部電極間の段差を埋めるために、SiO2、Si3N4等のセラミックスなどまたは、BCB（ベンゾシクロブテン）、ポリイミドなどの有機材料で第２の絶縁層６を形成する。
【００７７】
上部引出し電極層７は上部電極層４と端子配置部または上部電極層４同士を連結させて、第１の可変容量素子Ｃ１を端子部１２ａに接続するとともに、第２の可変容量素子Ｃ２と第３の可変容量素子Ｃ３、第４の可変容量素子Ｃ４と第５の可変容量素子Ｃ５をそれぞれ直列接続するものである。上部引出し電極７には、Ａｇ、Ｃｕ、などの安価で低抵抗な金属を用いることができる。サイズは浮遊容量と抵抗を考慮して決定する。
【００７８】
また、第３の絶縁層８は、半田端子部１２、バイアスライン９の端子部を露出するように形成されている。絶縁層８としては、ＳｉＯ2，ＳｉＮ，ＢＣＢ（ベンゾシクロブテン）、ポリイミドなどが好適である。また、これらの材料の多層構造にしても良い。この第３の絶縁層８はバイアスライン９と引出し電極７の絶縁のために配置される。
【００７９】
バイアスライン９は、図５の回路図中、接続点Ａ１１と接続点Ｂ１１、接続点Ａ１２と接続点Ｂ１２とをそれぞれ結ぶ第１、第2の入力端子側のバイアスラインＶ１１、Ｖ１２と、接続点Ａ２１と接続点Ｂ２１、接続点Ａ２２と接続点Ｂ２２とをそれぞれ結ぶ第１、第２の出力端子側のバイアスラインＶ２１、Ｖ２２とからなる。バイアスライン９は、第1の絶縁層５、第２の絶縁層６、第３の絶縁層８に形成されたビアホールを通して、下部電極２または引出し電極７に接続される。バイアスライン９は、所定抵抗成分Ｒ１、Ｒ２を具備させるため、材料には、高抵抗材料のNi-Cr合金、Fe-Cr-Al合金、Au、Ptなどの貴金属材料（厚みを制御して抵抗成分を調整）、Ni、Fe等の強磁性体材料を用いることができる。また、バイアスライン９は、例えば図７に示した様に可変容量素子Ｃ１〜Ｃ５上に絶縁膜８を介して配置される。第４の絶縁層１０は、外部からの機械的な衝撃からの保護の他、湿度による劣化、薬品の汚染、酸化等を防止する役割を持っている。
【００８０】
半田拡散防止層１１はリフロー時の半田の電極への拡散を防止するために形成される。
【００８１】
また、半田端子部１２ａ、１２ｂは、半田ペーストを印刷後、リフローを行なうことにより形成される。また、金属ワイヤーのファーストボンディングを行い、所定長さで切断することにより、金などのバンプを形成しても構わない。
【００８２】
以上のように、上述の容量可変薄膜コンデンサ素子において、可変容量素子Ｃ１〜Ｃ５が高周波的には直列接続されて、しかも各可変容量素子Ｃ１〜Ｃ５は、抵抗成分Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２を有するバイアスライン９で接続され、しかも、入出力端子Ｉ、Ｏ（１２ａ、１２ｂ）が共用されている。
【００８３】
また、上述の容量可変薄膜コンデンサ素子は、高周波部品の共振回路の一部（ＬＣ共振回路の容量成分）として用いられたり、また、この共振回路を結合する容量成分として用いられる。したがって、容量可変薄膜コンデンサ素子の下部電極層、上部電極層、または引出し電極層を利用してインダクタを同時に形成したり、支持基板１の余白領域（容量可変薄膜コンデンサ素子が形成されていない領域）にその他の共振回路を形成して、容量可変薄膜コンデンサ素子を電圧制御型高周波共振回路部品に、さらに、その共振回路の複合部品である電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型薄膜アンテナ共用器などの高周波部品にすることができる。
【００８４】
【実施例１】
容量６ｐF、直列抵抗０．１Ω、直列インダクタンス１００ｐHの可変容量素子Ｃ１〜Ｃ３を直列接続し、１０ｋΩの抵抗成分Ｒ１１、Ｒ２１をバイアスライン９に備えた容量可変コンデンサ回路のインピーダンス特性を図９に示した。６．５GHzに可変容量素子の自己共振、１．２ＭＨｚにバイアスライン９による変曲点が見られ、この間では3素子の容量６ｐFの可変容量素子Ｃ１〜Ｃ３を直列接続による合成容量２ｐFとなっており、変曲点より低周波側では可変容量素子Ｃ１〜Ｃ３の容量６ｐFのコンデンサを並列接続した合成抵抗１８ｐFとなっていることがわかる。これにより、変曲点と自己共振周波数の間の高周波信号に対しては３素子の可変容量素子Ｃ１〜Ｃ３は直列になっているため1素子あたりの可変容量素子にかかる高周波電圧は１／３になり、容量変化による波形歪が小さく、直流も含む変曲点以下の周波数に対しては3素子の可変容量素子Ｃ１〜Ｃ３は並列になっており、容量変化を大きく保つことが出来ることがわかる。
【００８５】
【実施例２】
支持基板としてサファイアＲ基板上に、下部電極層４としてPtを、基板温度５００℃でスパッタ法により形成した。薄膜誘電体層として(Ba0.5Sr0.5)TiO3からなるターゲットを用いて同一バッチで成膜した。これは、基板温度は８００℃、成膜時間は１５分で成膜を行なった。成膜開始前にＰｔ電極の平坦化のためのアニールとして８００℃で１５分間保持した。その上に上部電極層としてＰｔおよびAu電極層を同一バッチで形成し、取り出し後３列一組の１０μm×３０μmのレジスト層を形成し、ＥＣＲ装置により上部電極層４をエッチングし、同様にＢＳＴ層３および下部電極層２をＥＣＲでエッチングし３素子の可変容量素子Ｃ１〜Ｃ３からなる可変容量素子Ｃ１〜Ｃ３を形成した。レジスト層剥離後、ＳｉＯ2層をスパッタで６００℃で成膜し、レジスト層を剥離後、ＥＣＲで１５分程度エッチングし、上部電極層４上のＳｉＯ2層のみを除去した。部分的に除去されていない上部電極層４上のＳｉＯ2層については純水中で超音波洗浄することにより完全に除去した。また、ＢＣＢからなる第２の絶縁層８を形成し、さらに引出し電極７としてNiおよびAuをスパッタ成膜し、不要部をエッチングで除去し、３素子の可変容量素子Ｃ１〜Ｃ３を直列接続した。
【００８６】
インピーダンスアナライザによる測定の結果、容量は約２ｐFであり、容量変化率はＤＣ３Ｖ印加時で約６％であった。
【００８７】
測定後、バイアスライン９としてＮｉ−Ｃｒ合金膜を成膜し、不要部をエッチングした。バイアスライン形成後に再度インピーダンスアナライザによる測定を行なった結果、容量変化率はＤＣ３Ｖ印加時で約１８%であった。また、容量は低周波では１８ｐＦであり、高周波では２ｐＦであった。
【００８８】
即ち、容量変化率が大きく、低周波では並列接続で、高周波で直列接続されたコンデンサができることを確認した。
【００８９】
【実施例３】
容量１０ｐF、直列抵抗０．０６Ω、直列インダクタンス６０ｐHの可変容量素子Ｃ１〜Ｃ５を直列接続し、１０ｋΩの抵抗成分Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２をバイアスライン９に備えた容量可変コンデンサ回路のインピーダンス特性を図１０に示した。尚、図中の例えば「１Ｅ３」とは、１×１０3を示し、「１Ｅ９」とは、１×１０9を示すものである。
その結果、６．５GHzに可変容量素子の自己共振、３ＭＨｚにバイアスライン９による変曲点が見られ、この間では５素子の容量１０ｐFの可変容量素子Ｃ１〜Ｃ５を直列接続による合成容量２ｐFとなっており、変曲点より低周波側では可変容量素子Ｃ１〜Ｃ５の容量１０ｐFのコンデンサを並列接続した合成抵抗５０ｐFとなっていることがわかる。これにより、変曲点と自己共振周波数の間の高周波信号に対しては５素子の可変容量素子Ｃ１〜Ｃ５は直列になっているため1素子あたりの可変容量素子にかかる高周波電圧は１／５になり、容量変化による波形歪が小さく、直流も含む変曲点以下の周波数に対しては５素子の可変容量素子Ｃ１〜Ｃ５は並列になっており、容量変化を大きく保つことが出来ることがわかる。
【００９０】
【実施例４】
支持基板としてサファイアＲ基板上に、下部電極層４としてPtを、基板温度５００℃でスパッタ法により形成した。薄膜誘電体層として(Ba0.5Sr0.5)TiO3からなるターゲットを用いて同一バッチで成膜した。これは、基板温度は８００℃、成膜時間は１５分で成膜を行なった。成膜開始前にＰｔ電極の平坦化のためのアニールとして８００℃で１５分間保持した。その上に上部電極層としてＰｔおよびAu電極層を同一バッチで形成し、取り出し後５列一組の１０μm×５０μmのレジスト層を形成し、ＥＣＲ装置により上部電極層４をエッチングし、同様にＢＳＴ層３および下部電極層２をＥＣＲでエッチングし３素子の可変容量素子Ｃ１〜Ｃ３からなる可変容量素子Ｃ１〜Ｃ３を形成した。レジスト層剥離後、ＳｉＯ2層をスパッタで６００℃で成膜し、レジスト層を剥離後、ＥＣＲで１５分程度エッチングし、上部電極層４上のＳｉＯ2層のみを除去した。部分的に除去されていない上部電極層４上のＳｉＯ2層については純水中で超音波洗浄することにより完全に除去した。また、ＢＣＢからなる第２の絶縁層８を形成し、さらに引出し電極７としてNiおよびAuをスパッタ成膜し、不要部をエッチングで除去し、３素子の可変容量素子Ｃ１〜Ｃ５を直列接続した。
【００９１】
インピーダンスアナライザによる測定の結果、容量は約２ｐFであり、容量変化率はＤＣ３Ｖ印加時で約４％であった。
【００９２】
測定後、バイアスライン９としてＮｉ−Ｃｒ合金膜を成膜し、不要部をエッチングした。バイアスライン形成後に再度インピーダンスアナライザによる測定を行なった結果、容量変化率はＤＣ３Ｖ印加時で約２０%であった。また、容量は低周波では５０ｐＦであり、高周波では２ｐＦであった。
【００９３】
即ち、容量変化率が大きく、低周波では並列接続で、高周波で直列接続されたコンデンサができることを確認した。
【００９４】
【発明の効果】
直列に接続した第１乃至第Ｎの可変容量素子に直流バイアス印加用の第１乃至第ｎの入力端子側のバイアスライン及び第１乃至第ｎの出力端子側のバイアスラインを配置することにより、各可変容量素子に直流バイアス電圧を安定且つ均一に印加できる。（但し、Ｎ＝ｎ＋１、ｎ≧１）このため、容量の変化を大きくし、且つ高周波信号による容量の変化、ノイズ、非線形歪みは小さく抑えることができる容量可変コンデンサ回路となる。同時に、これを支持基板上に形成して取り扱いに容易で、容量を大きく変化できるが、高周波信号による容量の変化、ノイズ、非線形歪みは小さく抑えることができる容量可変薄膜コンデンサ素子とすることができるとともに、耐電力に優れた容量可変薄膜コンデンサ素子とすることができる。
【００９５】
また、前記容量可変薄膜コンデンサ素子を用いることにより、直流バイアス電圧の印加により周波数特性を大きく変化できるが、高周波信号による周波数特性の変化、ノイズ、非線形歪みは小さく抑えることができ、波形歪、相互変調歪みノイズを小さく抑えることができ、さらに耐電力に優れた高周波用電圧制御型共振器、電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型アンテナ共用器などの高周波部品となる。
【図面の簡単な説明】
【図１】本発明の容量可変コンデンサ回路の回路図である。
【図２】本発明の容量可変コンデンサ回路の抵抗成分に置き換えた回路図である。
【図３】本発明の容量可変薄膜コンデンサ素子の平面図である。
【図４】本発明の容量可変薄膜コンデンサ素子の断面図である。
【図５】本発明の他の容量可変コンデンサ回路の回路図である。
【図６】図５の回路図を抵抗成分に置き換えた回路図である。
【図７】本発明の他の容量可変薄膜コンデンサ素子を示す平面図である。
【図８】図７のＡ−Ａ線における断面図である。
【図９】本発明の容量可変コンデンサ回路のインピーダンス特性図である。
【図１０】本発明の他の容量可変コンデンサ回路のインピーダンス特性を図である。
【符号の説明】
１・・・支持基板
２・・・下部電極層
３・・・薄膜誘電体層
４・・・上部電極層
５・・・第1の絶縁層
６・・・第２の絶縁層
７・・・引出し電極
８・・・第３の絶縁層
９１１・・・第１の入力端子側のバイアスライン
９１２・・・第２の入力端子側のバイアスライン
９２１・・・第１の出力端子側のバイアスライン
９２２・・・第２の出力端子側のバイアスライン
１０・・第４の絶縁層
１１・・半田拡散防止層
１２ａ、１２ｂ・・半田端子部
Ｃ１〜Ｃ５ 可変容量素子
Ｖ１１、Ｖ１２ 第１、第2の入力端子側のバイアスライン
Ｖ２１、Ｖ２２ 第１、第2の出力端子側のバイアスライン
Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２ 抵抗成分
Ｉ、Ｏ 入出力端子
【発明の属する技術分野】
本発明は、直流バイアス電圧の印加により容量を大きく変化できるが、高周波信号による容量の変化、ノイズ、非線形歪は小さく抑えることができる容量可変コンデンサ回路に関するものである。また、本発明は、誘電体層を薄膜技法により形成した薄膜コンデンサに関するものであり、特に直流バイアス電圧の印加により容量を大きく変化できるが、高周波信号による容量の変化、ノイズ、非線形歪は小さく抑えることができる容量可変薄膜コンデンサに関するものであり、さらに、耐電力に優れた容量可変薄膜コンデンサを用いた高周波用電圧制御型共振器、電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型アンテナ共用器などの高周波部品に関するものである。
【０００２】
【従来技術】
従来、薄膜コンデンサとして、上下電極層および誘電体層が薄膜で形成された薄膜コンデンサがある。これは通常、電気絶縁性の支持基板上に薄膜状の下部電極層、誘電体層、上部電極層がこの順に積層している。このような薄膜コンデンサでは下部電極層、上部電極層が夫々スパッタ、真空蒸着などで形成されており、誘電体層もスパッタ、ゾルゲル法等で形成されている。このような薄膜コンデンサの製造では、通常、以下のようにフォトリソグラフィの手法が用いられる。先ず、絶縁性支持基板上の全面に下部電極層となる導体層を形成した後、必要部のみをレジストで覆い、その後、ウエットエッチング又は、ドライエッチングで不要部を除去して、所定形状の下部電極層を形成する。次に、支持基板上に薄膜誘電体層となる誘電体層を全面に形成し、下部電極層同様に、不要部を除去して所定形状の薄膜誘電体層を形成する。最後に上部電極層となる導体層を全面に形成し、不要部を除去して所定形状の上部電極層を形成する。また、保護層やハンダ端子部を形成することにより、表面実装が可能になる。また、薄膜誘電体層の材料として、（BaxSr1-x）yTi1-yO3 ― zから成る誘電体材料を用いて、上部電極層と下部電極層との間に所定電位を与えて、誘電体層の誘電率を変化させて、容量を変化させる容量可変薄膜コンデンサも同様な構造である。直流バイアスの印加により容量を変化させる容量可変薄膜コンデンサとしては、例えば特許文献1（特開平１１−２６０６６７号）に開示されている。
【０００３】
容量可変薄膜コンデンサでは直流バイアスを印加することで誘電率が変化し、その結果として容量が変化する。容量の変化は高周波領域にも及び、高周波でも容量可変薄膜コンデンサとして利用可能となる。この様な高周波での容量可変薄膜コンデンサの容量変化を利用して、直流バイアスの印加により周波数特性を変化できる電子部品が得られる。例えば、上述の容量可変薄膜コンデンサと薄膜インダクタを組み合わせた電圧制御型薄膜共振器では、直流バイアスの印加により共振周波数を変化させることができる。また、容量可変薄膜コンデンサまたは電圧制御型薄膜共振器と薄膜インダクタ、薄膜キャパシタを組み合わせた電圧制御型薄膜帯域通過フィルタでは、直流バイアスの印加により通過帯域を変化させることができる。マイクロ波用の電圧制御型電子部品に関しては例えば特許文献２（特表平８−５０９１０３号）に開示されている。
【特許文献１】
特開平１１−２６０６６７
【特許文献２】
特表平８−５０９１０３
【０００４】
【発明が解決しようとする課題】
上述の様な容量可変薄膜コンデンサを高周波用電子部品で用いる場合、容量可変薄膜コンデンサには容量可変用の直流バイアス電圧と高周波信号の電圧（高周波電圧）が同時に印加されることになる。高周波電圧が高い場合は高周波電圧によっても容量可変薄膜コンデンサの容量が変化するようになる。この様な容量可変薄膜コンデンサを高周波用電子部品に用いると、高周波電圧によるコンデンサの容量変化のため波形歪、相互変調歪みノイズが生じる様になる。波形歪、相互変調歪みノイズを小さくするためには高周波電界強度を下げ高周波電圧による容量変化を小さくする必要があり、その為には誘電体層の厚みを厚くすることが有効であるが、誘電体層の厚みを厚くすると直流電界強度も小さくなるため容量変化率も下がってしまう問題がある。
【０００５】
また、高周波ではコンデンサには電流が流れやすくなるため、コンデンサを高周波で使用中にはコンデンサの損失抵抗によりコンデンサが発熱し破壊してしまう。この様な耐電力の問題に対しても誘電体の厚みを厚くし、単位体積当たりの発熱量を小さくすることが有効であるが、前述のように誘電体層の厚みを厚くすると直流電界強度も小さくなるため直流バイアスによる容量変化率も下がってしまう問題がある。
【０００６】
本発明の目的は上述の問題点を解決するために、高周波信号による容量変化が小さく、かつ、直流バイアスによる容量変化は大きいようなコンデンサを実現する容量可変コンデンサ回路および容量可変薄膜コンデンサ素子を提供することにある。
【０００７】
本発明のさらに別の目的は上述の容量可変薄膜コンデンサを用いて相互変調歪みが小さく、耐電力に優れた高周波用電圧制御型薄膜共振器、電圧制御型薄膜高周波フィルタ、電圧制御型整合回路素子および電圧制御型薄膜アンテナ共用器などの高周波部品を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、入力端子と出力端子との間に、印加電圧値によって容量が変化する第１乃至第Nの可変容量素子を順次直列接続して成る容量可変コンデンサ回路おいて、前記第１の可変容量素子の入力端子側端子部と第２ｉの可変容量素子−第２ｉ＋１の可変容量素子の各接続点の間に第ｉの入力端子側バイアスラインを設け、且つ前記第Ｎの可変容量素子の出力端子側端子部と第２ｉ−１の可変容量素子−第２ｉの可変容量素子の各接続点の間に第ｉの出力端子側バイアスラインを設けることを特徴とする容量可変コンデンサ回路である。（但し、Ｎ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ）そして、前記第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインが少なくとも抵抗成分及び／またはインダクタ成分を設けたことを特徴とする容量可変コンデンサ回路である。
【０００９】
前記入出力端子間に、直列接続された前記第１乃至第Ｎの可変容量素子が複数群配置されており、前記第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインが、各群に対して夫々設けられていることを特徴とする容量可変コンデンサ回路である。
【００１０】
また、入力端子は、高周波信号の信号入力端子と直流バイアスの供給端子とが共用されている容量可変コンデンサ回路である。
【００１１】
また、容量可変薄膜コンデンサ素子は、支持基板上に、印加電圧により容量が変化し、且つ直列接続してなる第１乃至第Nの可変容量素子と、前記第１の可変容量素子の入力端子側端子部と第２ｉの可変容量素子−第２ｉ＋１の可変容量素子の各接続点の間に第ｉの入力端子側バイアスラインを設け、且つ前記第Ｎの可変容量素子の出力端子側端子部と第２ｉ−１の可変容量素子−第２ｉの可変容量素子の各接続点の間に第ｉの出力端子側バイアスラインを設けることを特徴とする容量可変薄膜コンデンサ素子である。
【００１２】
また、前記容量素子は、下部電極層、薄膜誘電体層、上部電極層を順次被着してなる。また、前記薄膜誘電体層が（Bax,Sr1-x）yTi1-yO3-zからなる。しかも、この支持基板には、入力端子と出力端子が形成されている。
【００１３】
前記バイアスラインはNi−Cr合金あるいはFe−Cr−Al合金などの高抵抗合金薄膜、Au、Ptなどの貴金属薄膜、Ni、Fe等の強磁性体薄膜、酸化物導電体、窒化物導伝体または半導体のいずれから成っている。
【００１４】
また、バイアスラインは、絶縁膜を介して、直列接続された容量可変薄膜コンデンサ上に形成されている。
【００１５】
また、前記バイアスラインは直線状、ループ状、メアンダ状あるいはスパイラル状である。
【００１６】
さらに、容量可変薄膜コンデンサ素子は、共振回路の一部及び／又は複数の共振回路を接合する容量素子として用いられた高周波部品である。
【作用】
本発明の容量可変コンデンサ回路は電圧を印加することにより容量が変化する容量可変コンデンサ回路おいて、前記容量可変コンデンサ回路が、直列に接続された第１乃至第Nの容量可変素子と容量調整に用いる直流バイアス印加用の第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインからなることを特徴とする容量可変コンデンサ回路である。前記第１の可変容量素子の入力端子側と第２ｉの可変容量素子−第２ｉ＋１の可変容量素子の各接続点との間に、第ｉの入力端子側バイアスラインを設け、且つ前記第Ｎの可変容量素子の出力端子側端子部と第２ｉ−１の可変容量素子−第２ｉの可変容量素子の各接続点の間に第ｉの出力端子側バイアスラインを設ている。（但し、Ｎ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ）従って、直列に接続する可変容量素子に印加される電圧がそれぞれの可変容量素子に分圧されるので、個々の可変容量素子に印加される電圧は減少する。このことから、高周波信号による容量の変化は小さく抑えることが出来る。また、第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインを設けることにより、直流バイアスは個々の可変容量素子に独立に印加することが出来る。このことから、直流バイアスによる容量の変化は大きく保つことが出来る。
【００１７】
また、バイアスラインが少なくとも抵抗あるいは／およびインダクタからなることを特徴とする容量可変コンデンサ回路であることより、バイアスラインに高周波信号が入り込むことはなく、また、直流電流は可変容量素子を流れないため、高周波的には直列接続された可変容量素子で、直流的には並列接続された可変容量素子と見ることが出来る。
【００１８】
また、容量可変コンデンサ回路を構成する各可変容量素子同士の接続ラインが、第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインにより交互に直流バイアスが供給されるため、接続された全ての可変容量素子に直流バイアスが安定して供給できるため、個々の可変容量素子の容量変化率を最大限に利用できる。
【００１９】
高周波信号の入力端子と直流バイアスの供給端子を共通化しているので、回路としての取り扱いが容易になる。また、従来の容量可変コンデンサを、容量可変コンデンサが利用される回路に変更を加えることなく、本発明の容量可変コンデンサ回路に基づく容量可変コンデンサ素子と単純に置き換えることができる。
【００２０】
本発明の容量可変薄膜コンデンサ素子は電圧を印加することにより容量が変化する容量可変薄膜コンデンサ素子において、前記容量可変薄膜コンデンサ素子が複数個の容量可変薄膜コンデンサを有している。これは、上述の容量可変コンデンサ回路を現実の素子にしたものである。
【００２１】
また、可変容量素子を有する容量可変薄膜コンデンサ素子において、各可変容量素子が支持基板上に下部電極層、薄膜誘電体層、上部電極層を順次被着してなる。このことにより、各可変容量素子の容量を直流バイアスの印加により大きく変化させることができる。
【００２２】
また、前記薄膜誘電体層が（Bax,Sr1-x）yTi1-yO3-zからなり、可変容量素子の容量変化率が大きく損失が小さい容量可変コンデンサを作製することが出来る。
【００２３】
また、前記バイアスラインの全てまたは一部がNi−Cr合金あるいはFe−Cr−Al合金などの高抵抗合金薄膜からなることを特徴とする容量可変薄膜コンデンサ素子である。高抵抗の合金薄膜を用いることで、短い抵抗線でも高抵抗が達成できる。また、バイアスラインの全てまたは一部がAu、Ptなどの貴金属薄膜からなり、金属薄膜をスパッタ法などでごく薄く成膜した場合、完全な膜にはならず、微小な島状の金属塊からなる膜質の悪い膜になり、膜厚が薄くなると抵抗値が急激に高くなる。この性質を用いて、抵抗率の小さな貴金属類を用いることで、高抵抗で耐酸化性に優れた抵抗成分を有する導体膜（バイアスライン）が得られる。
【００２４】
また、前記バイアスラインの全てまたは一部がNi、Fe等の強磁性体薄膜からなる。このことから、強磁性体では透磁率μが大きいため、δ＝１／√（πｆμσ）で表わされる表皮深さが常磁性体よりも小さくなる傾向がある。（ただし、ｆは周波数、σは伝導率である。）このため、機械的に安定な厚みの膜を作製しても、高周波では表皮深さが薄くなり、抵抗が高くなるため高抵抗の膜を作製できる。また、前記バイアスラインの全てまたは一部が酸化物伝導体、窒化物導伝体または半導体からなる。このことにより絶縁層または支持基板との密着性の良いバイアスラインを作製することができる。
【００２５】
また、前記バイアスラインが絶縁膜を介して、直列接続された容量可変薄膜コンデンサ上に形成されていることを特徴とする容量可変薄膜コンデンサ素子である。バイアスラインが絶縁膜を介して、直列接続された容量可変薄膜コンデンサ上に形成されていることから、素子面積を小さく出来、素子の小型化、低価格化が可能になる。
【００２６】
また、前記バイアスラインが直線状、ループ状、ミアンダ状あるいはスパイラル状であることを特徴とする容量可変薄膜コンデンサ素子である。バイアスラインを直線状、ループ状、ミアンダ状あるいはスパイラル状とすることよりバイアスラインにインダクタンス成分を具備させることができ、抵抗成分とした時と同様の効果が得られる。
【００２７】
本発明の高周波用電圧制御型共振器の一部（共振回路の一部として）、または、共振回路どうしを結合する手段として前記容量可変薄膜コンデンサを用いている。これにより、高周波的には直列接続され、直流的には並列接続された、容量可変薄膜コンデンサを用いて共振器を作製することにより、波形歪、相互変調歪みノイズが小さく、耐電力に優れた高周波用電圧制御型共振器である高周波部品を実現できる。また、共振回路を具備した電圧制御型高周波フィルタ、電圧制御型アンテナ共用器においても同様に、高周波的には直列接続され、直流的には並列接続された、容量可変薄膜コンデンサを用いることにより、波形歪、相互変調歪みノイズが小さく、耐電力に優れた電圧制御型高周波フィルタ、アンテナ共用器を作製することができる。
【００２８】
【発明の実施の形態】
以下、本発明の容量可変コンデンサ回路、容量可変薄膜コンデンサ素子及び高周波部品をＮ＝３（ｎ＝１）およびＮ＝５（ｎ＝２）の場合に着いて図面に基づいて説明する。
【００２９】
図１は本発明のＮ＝３（ｎ＝１）の場合の容量可変コンデンサ回路を示すものである。図１は３個の可変容量素子Ｃ１〜Ｃ３（第１の可変容量素子Ｃ１、第２の可変容量素子Ｃ２、第３の可変容量素子Ｃ３）を直列に接続したものであり、さらに、抵抗成分またはインダクタンス成分（図では、抵抗成分Ｒ１１、Ｒ２１を示す）を有する第１の入力端子側バイアスラインＶ１１、第１の出力端子側バイアスラインＶ２１を有している。図１では高周波信号および直流バイアスは、共通端子であり、入出力端子Ｉ、Ｏとなっている。
【００３０】
そして、第１の可変容量素子Ｃ１の入力端子側端部Ａ１１と第２の可変量素子Ｃ２−第３の可変容量素子Ｃ３の直列接続点B１１との間に、抵抗成分Ｒ１１を有する第１の入力端子側バイアスラインＶ１１を設けている。また、前記第１の可変容量素子Ｃ１−第２の可変容量素子Ｃ２の接続点A２１と第３の可変容量素子Ｃ３の出力端子側端部Ｂ２１との間に、抵抗成分Ｒ２１を有する第１の出力端子側バイアスラインＶ２１を設けている。
【００３１】
ここで、第１の入力端子側バイアスラインＶ１１、第１の出力端子側バイアスラインＶ２１の抵抗成分Ｒ１１、Ｒ２１は、高周波信号の周波数領域でのインピーダンスよりも大きな抵抗成分となっており、高周波信号は直列に接続した可変容量素子Ｃ１〜可変容量素子Ｃ３を通り、直流バイアスは各可変容量素子Ｃ１〜３に別々に印加されことになる。第１の入力端子側バイアスラインＶ１１及び第１の出力端子側バイアスラインＶ２１の抵抗成分Ｒ１１、Ｒ２１が小さすぎると、高周波信号も第１の入力端子側バイアスラインＶ１１、第１の出力端子側バイアスラインＶ２１を流れることになり、高周波信号による容量変化が大きくなり、Ｑが低下する。また、抵抗成分Ｒ１１、Ｒ２１が大きすぎると時定数が大きくなり、直流バイアス印加後、容量変化が一定になるまでに時間が掛かるようになる。
このため、容量可変コンデンサ回路の使用条件に応じて抵抗値を決める必要がある。
【００３２】
図１に示す回路図において、入力端子Ｉから供給されたバアイス電流は、第１の可変容量素子Ｃ１にそのまま供給されて、接続点A２１から第１の出力端子側バイアスラインＶ２１を介して出力端子Ｏに流れる。また、入力端子Ｉから供給されたバイアス電流は、第１の入力端子側バイアスラインＶ１１をながれ、接続点B１１に供給され、接続点B１１から第３の可変容量素子Ｃ３に供給され出力端子Ｏに流れるとともに、接続点B１１から第２の可変容量素子Ｃ２に供給され、接続点A２１から第２のバイアスラインＶ２１に流れ、接続点Ｂ２１を介して出力端子Ｏに流れることになる。
【００３３】
ここで、抵抗成分Ｒ１１、Ｒ２１の設定においては、図２に示すように、直流に対する等価回路（可変容量素子Ｃ１〜Ｃ３を絶縁抵抗Rp1、Rp2、Rp3に置換え）で説明する。
抵抗成分Ｒ１１、Ｒ２１の上限値は、直列接続した各可変容量素子Ｃ１〜Ｃ３にかかる電圧がバイアスラインが無い場合よりも大きくなる抵抗値を上限とする。バイアス電圧は図２の抵抗により分圧されるので、
可変容量素子Ｃ１について考えると、Rp1/(R21+Rp1) > Rp1/(Rp1+Rp2+Rp3)が必要となり、R2 < Rp2+Rp3となるようにする。
同様に、可変容量素子Ｃ２について考えると
Rp2/(R11+R21+Rp2) > Rp2/(Rp1+Rp2+Rp3)が必要となり、R11+R21 < Rp1+Rp3となるようにする。
同様に、可変容量素子Ｃ３について考えると
Rp3/(R11+Rp3) > Rp3/(Rp1+Rp2+Rp3)が必要となり、R11 < Rp2+Rp3となるようにする。
ここでR11=R21=R、Rp1=Rp2=Rp3=Rp=1GΩとすると
R < Rp=1GΩ
が得られる。各可変容量素子Ｃ１〜Ｃ３にかかるバアイス電圧が1/10になる抵抗値を限界とすると、R < 100MΩとなる。
また、時定数の4倍が応答時間より小さいことを要求すると、
T < 4*2*RC より R<T/8Cとなり、ここで応答時間10μs、容量2pFとすると
R<10e-6/8*2e10-12 = 625kΩ
となる。仮に、応答時間がms程度でよければ上限は62MΩ程度となる。
【００３４】
また、抵抗成分Ｒ１１、Ｒ２１の下限については、使用高周波信号の周波数で直列の可変容量素子Ｃ１〜Ｃ３であるためには、R11よりC1+C2の合成インピーダンスが小さくなる周波数が使用周波数より小さく、R21よりC2+C3の合成インピーダンスが小さくなる周波数が使用周波数より小さい必要がある。
即ち、R11 > (C1+C2)/(ω*C1*C2)
R21> (C2+C3)/(ω*C2*C3)
ここでR11=R21=R、C1=C2=C3=2pF、使用周波数を2GHzとすると
R > 2C/ωC^2 = 2/ωC = 80Ω
また、使用周波数の1/10までコンデンサであるためには、R > 800Ωが必要となる。
以上より第１の入力端子側バイアスラインＶ１１、第１の出力端子側バイアスラインＶ２１の抵抗成分Ｒ１１、Ｒ２１は数100Ωから100MΩ程度の範囲であればよことになる。
【００３５】
次に、図３、図４を用いて互いに直列接続された可変容量素子Ｃ１〜Ｃ３を具備する容量可変薄膜コンデンサ素子を説明する。尚、図３は、各膜の構造が明確にわかるように透視状態の平面図であり、図４は、バイアスライン部分の断面図を示す。
【００３６】
図３、４において１は支持基板であり、２は下部電極層であり、３は薄膜誘電体層であり、４は上部電極層であり、６は第２の絶縁層であり、７は上部引出し電極であり、８は第３の絶縁層であり、９はバイアスライン（第１の入力端子側バイアスラインを９１１、第１の出力端子側バイアスラインを９２１と付す）であり、１０は第４の絶縁層であり、１１は半田拡散防止層であり、１２は半田端子部 (入力端子Ｉ側を１２ａ、出力端子Ｏ側を１２ａと付す)である。また、薄膜誘電体層３および上部電極層４の周囲には、第1の絶縁体層５が配置される。そして、図中Ｃ１〜Ｃ２は、バイアスによって容量成分を調整できる可変容量素子を示す。
【００３７】
支持基板１はアルミナなどのセラミック基板、サファイアなどの単結晶基板などである。そして、支持基板1の表面には、下部電極層２が形成されている。下部電極層２、薄膜誘電体層３、上部電極層４は支持基板上の全面に同一バッチで形成され、全層のスパッタ終了後に、先ず薄膜誘電体層３および上部電極層４が所定形状のレジスト層を用いて同一形状に物理的にエッチングされ、その後に下部電極層２が所定形状のレジスト層を用いて物理的または化学的にエッチングされる。
【００３８】
下部電極層２は、薄膜誘電体層３の形成に高温スパッタが必要となるため、高融点でしかも貴金属であるPtなどである。この下部電極層２は、例えば、基板温度１５０℃から６００℃で形成されている。その後、薄膜誘電体層３のスパッタ温度である７００〜９００℃へ加熱され、スパッタ開始まで一定時間保持することにより平坦な薄膜となる。
【００３９】
この下部電極層２の厚みは、端子部１２ｂから例えば第３の可変容量素子Ｃ３までの抵抗成分、下部電極層２の連続性（いずれも厚みが厚い方が望ましい）及び支持基板１との密着性（厚みが相対的に薄い方が望ましい）を考慮して決定され、例えば、０．１〜１０μmとなっている。例えば、０．１μmよりも小さくなると、電極自身の抵抗が大きくなると同時に、電極の連続性がなくなり、信頼性が劣るようになる。一方、１０μm以上にすると支持基板１との密着信頼性が低下したり、支持基板１にそりを生じたりする。
【００４０】
尚、下部電極層２を構成する金属材料は、高融点の貴金属Ｐｔ、Pd以外に、Ａｕ、Ａｇ、Ｃｕなどと積層化・合金化し、抵抗値をさげる
ことも可能である。
【００４１】
薄膜誘電体層３は、少なくともBa、Sr、Tiを含有するペロブスカイト型酸化物結晶粒子から成る高誘電率の誘電体層である。この薄膜誘電体層３は、上述の下部電極層２の表面に形成されている。例えば、ペロブスカイト型酸化物結晶粒子が得られる誘電体をターゲットとして、スパッタリングを行なう。例えば、基板温度を８００℃として、厚みを考慮した時間だけ成膜を行なう。高温でスパッタを行なうことにより、スパッタ後の熱処理を行なうこと無く、高誘電率で変化率が大きく損失の低い薄膜誘電体層が得られる。
【００４２】
上部電極層４の材料としては電極の抵抗を下げるため、抵抗率の小さなＡｕが望ましく、その他に、Ａｇ、Ｃｕなども使用できるが、薄膜誘電体層との密着性向上のためにはＰｔ、Ｐｄなどの高融点貴金属が望ましい。この上部電極層４の厚みは０．１〜１０μmとなっている。厚みの下限については下部電極層２と同様に、電極自身の抵抗を考慮して設定される。また、厚みの上限については密着性の低下を考慮して設定される。
【００４３】
本発明の容量可変薄膜コンデンサ素子においては、上述の様に、下部電極層２、薄膜誘電体層３、上部電極層４を同一バッチでスパッタ成膜でき、大気に曝すこと無く上部電極層まで成膜できるので、下部電極２層−薄膜誘電体層３間、薄膜誘電体層３−上部電極層４間に油脂等の、余分な付着が起こらないので、密着性が大幅に改善され、下部電極層２−薄膜誘電体層３間、薄膜誘電体層３−上部電極層４間への水分等の浸入を防止することができ、耐湿性を大幅に改善することができ、非常に安定した特性を導出できる可変容量素子Ｃ１〜Ｃ３が形成できる。
【００４４】
第１の絶縁層５は、薄膜誘電体層３、上部電極層４の周囲に形成されるものであり、材料は、SiO2、Si3N4等のセラミックスなどである。このような第１の絶縁層５は、例えば下部電極層２、上部電極層４及び支持基板１上に形成され、上部電極層４の上面およびバイアスライン９の端子部が露出するように、ドライエッチングで不要部分を除去する。通常のレジストを用いるドライエッチング工程の他に以下の方法も利用できる。第１の絶縁層５をスパッタで成膜する場合、スパッタでは、ターゲットのある一点から色々な方向にターゲット構成物質が放出されるので、支持基板１上のある一点には色々な方向から飛来したターゲット構成物質が堆積していくことになる。ところが、ドライエッチングでは並行に置かれたエッチング装置の電極間で加速されたイオンにより、エッチングが行なわれるため、膜に垂直方向にエッチングが進行する。上部電極層４の最上面には絶縁層５との密着性が悪いＡｕを用いており、エッチング中に上部電極層４上の絶縁層５とその周囲の絶縁層５が完全に分断された時点で上部電極層４上の絶縁層５が自動的に除去できる。何らかの原因で除去できない場合は超音波洗浄または３００℃程度の加熱で完全に除去することができる。この様な方法ではレジスト層のサイズ、位置合わせの精度は重要ではなく、上部電極層４よりも大きな窓を持つレジスト層を用いればよい。また、全くレジストを用いなくても同様の加工が可能である。エッチング時に上部電極層４、および薄膜誘電体層３の周囲の絶縁層５もエッチングされ、浮遊容量発生の原因になるので初期の絶縁層の厚みは厚い方が望ましい。
【００４５】
尚、第１の絶縁層５は、少なくとも半田端子部１２およびバイアスライン９が形成される端子配置部を露出するように形成されている。また、下部電極間の段差を埋めるために、SiO2、Si3N4等のセラミックスなどまたは、BCB（ベンゾシクロブテン）、ポリイミドなどの有機材料で第２の絶縁層６を形成する。
【００４６】
上部引出し電極層７は上部電極層４と端子配置部または上部電極層４同士を連結されて、第１の可変容量素子Ｃ１を端子部１２ａに接続するとともに、第２の可変容量素子Ｃ２と第３の可変容量素子Ｃ３を直列接続するものである。上部引出し電極７には、Ａｇ、Ｃｕ、などの安価で低抵抗な金属を用いることができる。サイズは浮遊容量と抵抗を考慮して決定する。
【００４７】
また、第３の絶縁層８は、半田端子部１２、バイアスライン９の端子部を露出するように形成されている。絶縁層８としては、ＳｉＯ2，ＳｉＮ，ＢＣＢ（ベンゾシクロブテン）、ポリイミドなどが好適である。また、これらの材料の多層構造にしても良い。この第３の絶縁層８はバイアスライン９と引出し電極７の絶縁のために配置される。
【００４８】
バイアスライン９は、図１の回路図中、接続点Ａ１１と接続点B１１とを結ぶ第１の入力端子側バイアスラインＶ１１と、接続点A２１と接続点Ｂ２１とを結ぶ第１の出力端子側バイアスラインＶ２１とからなる。バイアスライン９は、第1の絶縁層５、第２の絶縁層６、第３の絶縁層８に形成されたビアホールを通して、下部電極２または引出し電極７に接続される。バイアスライン９は、所定抵抗成分Ｒ１１、Ｒ２１を具備させるため、材料には、高抵抗材料のNi-Cr合金、Fe-Cr-Al合金、Au、Ptなどの貴金属材料（厚みを制御して抵抗成分を調整）、Ni、Fe等の強磁性体材料を用いることができる。また、バイアスライン９は、例えば図３に示した様に可変容量素子Ｃ１〜Ｃ３上に絶縁膜８を介して配置される。第４の絶縁層１０は、外部からの機械的な衝撃からの保護の他、湿度による劣化、薬品の汚染、酸化等を防止する役割を持っている。
【００４９】
半田拡散防止層１１はリフロー時の半田の電極への拡散を防止するために形成される。
【００５０】
また、半田端子部１２ａ、１２ｂは、半田ペーストを印刷後、リフローを行なうことにより形成される。また、金属ワイヤーのファーストボンディングを行い、所定長さで切断することにより、金などのバンプを形成しても構わない。
【００５１】
以上のように、上述の容量可変薄膜コンデンサ素子において、可変容量素子Ｃ１〜Ｃ３が高周波的には直列接続されて、しかも各可変容量素子Ｃ１〜Ｃ３は、抵抗成分Ｒ１、Ｒ２を有するバイアスライン９で接続され、しかも、入出力端子Ｉ、Ｏ（１２ａ、１２ｂ）が共用されている。
【００５２】
また、上述の容量可変薄膜コンデンサ素子は、高周波部品の共振回路の一部（ＬＣ共振回路の容量成分）として用いられたり、また、この共振回路を結合する容量成分として用いられる。したがって、容量可変薄膜コンデンサ素子の下部電極層、上部電極層、または引出し電極層を利用してインダクタを同時に形成したり、支持基板１の余白領域（容量可変薄膜コンデンサ素子が形成されていない領域）にその他の共振回路を形成して、容量可変薄膜コンデンサ素子を電圧制御型高周波共振回路部品に、さらに、その共振回路の複合部品である電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型薄膜アンテナ共用器などの高周波部品にすることができる。
【００５３】
図５は本発明のＮ＝５（ｎ＝２）の場合の容量可変コンデンサ回路を示すものである。図５は５個の可変容量素子Ｃ１〜Ｃ５（第１の可変容量素子Ｃ１、第２の可変容量素子Ｃ２、第３の可変容量素子Ｃ３、第４の可変容量素子Ｃ４、第５の可変容量素子Ｃ５）を直列に接続したものであり、さらに、抵抗成分またはインダクタンス成分（図では、抵抗成分Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２を示す）を有する第１及び第２の入力端子側バイアスラインＶ１１、Ｖ１２および第１及び第２の出力端子側バイアスラインＶ２１、Ｖ２２を有している。
【００５４】
図５では高周波信号および直流バイアスは、共通端子であり、入出力端子Ｉ、Ｏとなっている。
【００５５】
そして、第１の可変容量素子Ｃ１の入力端子側端部Ａ１１と第２の可変容量素子Ｃ２−第３の可変容量素子Ｃ３の直列接続点Ｂ１１との間に、抵抗成分Ｒ１１を有する第１の入力端子側バイアスラインＶ１１を設けている。また、第１の可変容量素子Ｃ１の入力端子側端部Ａ１２と第４の可変容量素子Ｃ４−第５の可変容量素子Ｃ５の直列接続点Ｂ１２との間に、抵抗成分Ｒ１２を有する第２の入力端子側バイアスラインＶ１２を設けている。
【００５６】
また、第５の可変容量素子Ｃ５の出力端子側端部Ｂ２１と第１の可変容量素子Ｃ１−第２の可変容量素子Ｃ２の直列接続点Ａ２１との間に、抵抗成分Ｒ２１を有する第１の出力端子側バイアスラインＶ２１を設けている。また、第５の可変容量素子Ｃ５の出力端子側端部Ｂ２２と第３の可変容量素子Ｃ３−第４の可変容量素子Ｃ４の直列接続点Ａ２２との間に、抵抗成分Ｒ２２を有する第２の出力端子側バイアスラインＶ２２を設けている。
【００５７】
ここで、第１、第２の入力端子側のバイアスラインＶ１１、Ｖ１２の抵抗成分Ｒ１１、Ｒ１２、第１、第２の出力端子側のバイアスラインＶ２１、Ｖ２２の抵抗成分Ｒ２１、Ｒ２２は、直列接続した容量素子の高周波信号の周波数領域でのインピーダンスよりも大きな抵抗成分となっており、高周波信号は直列に接続した可変容量素子Ｃ１〜可変容量素子Ｃ５を通り、直流バイアスは各可変容量素子Ｃ１〜５に別々に印加されことになる。第１、第２の入力端子側のバイアスラインＶ１１、Ｖ１２の抵抗成分Ｒ１１、Ｒ１２、第１、第２の出力端子側のバイアスラインＶ２１、Ｖ２２の抵抗成分Ｒ２１、Ｒ２２が小さすぎると、高周波信号も第１のバイアスラインＶ１、第２のバイアスラインＶ２を流れることになり、高周波信号による容量変化が大きくなり、Ｑが低下する。また、抵抗成分Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２が大きすぎると容量可変素子に印加される直流バイアスが減少し、容量変化が小さくなる、また、時定数が大きくなり、直流バイアス印加後、容量変化が一定になるまでに時間が掛かるようになる。このため、容量可変コンデンサ回路の使用条件に応じて抵抗値を決める必要がある。
【００５８】
図５に示す回路図において、入力端子Ｉから供給されたバアイス電流は、第１の可変容量素子Ｃ１にそのまま供給されて、接続点Ａ２１から第１の出力端子側バイアスラインＶ２１を介して出力端子Ｏに流れる。また、入力端子Ｉから供給されたバイアス電流は、第１の入力端子側のバイアスラインＶ１１をながれ、接続点Ｂ１１に供給され、接続点Ｂ１１から第２の可変容量素子Ｃ２に供給され、接続点Ａ２１から第１の出力側バイアスラインＶ２１に流れ、接続点Ｂ２１を介して出力端子Ｏに流れることになる。また、入力端子Ｉから供給されたバイアス電流は、第１の入力端子側のバイアスラインＶ１１をながれ、接続点Ｂ１１に供給され、接続点Ｂ１１から第３の可変容量素子Ｃ３に供給され、接続点Ａ２２から第２の出力側バイアスラインＶ２２に流れ、接続点Ｂ２２を介して出力端子Ｏに流れることになる。また、入力端子Ｉから供給されたバイアス電流は、第２の入力端子側のバイアスラインＶ１２をながれ、接続点Ｂ１２に供給され、接続点Ｂ１２から第４の可変容量素子Ｃ４に供給され、接続点Ａ２２から第２の出力側バイアスラインＶ２２に流れ、接続点Ｂ２２を介して出力端子Ｏに流れることになる。また、入力端子Ｉから供給されたバイアス電流は、第２の入力端子側のバイアスラインＶ１２をながれ、接続点Ｂ１２に供給され、接続点Ｂ１２から第５の可変容量素子Ｃ５に供給され、そのまま出力端子Ｏに流れることになる。
【００５９】
ここで、抵抗成分Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２の設定においては、図６に示すように、直流に対する等価回路（可変容量素子Ｃ１〜Ｃ５を絶縁抵抗Rp1、Rp2、Rp5に置換え）で説明する。
【００６０】
抵抗成分Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２の上限値は、直列接続した各可変容量素子Ｃ１〜Ｃ５にかかる電圧がバイアスラインが無い場合よりも大きくなる抵抗値を上限とする。バイアス電圧は図６の抵抗により分圧されるので、可変容量素子Ｃ１について考えると、Rp1/(R21+Rp1) > Rp1/(Rp1+Rp2+Rp3+Rp4+Rp5)が必要となり、R21 < Rp2+Rp3+Rp4+Rp5となるようにする。
【００６１】
同様に、可変容量素子Ｃ２について考えると
Rp2/(R11+R21+Rp2) > Rp2/(Rp1+Rp2+Rp3+Rp4+Rp5)が必要となり、R11+R21 < Rp1+Rp3+Rp4+Rp5となるようにする。
【００６２】
同様に、可変容量素子Ｃ３について考えると
Rp3/(R11+R22+Rp3) > Rp3/(Rp1+Rp2+Rp3+Rp4+Rp5)が必要となり、R11+R22 < Rp1+Rp3+Rp4+Rp5となるようにする。
【００６３】
同様に、可変容量素子Ｃ４について考えると
Rp4/(R12+R22+Rp4) > Rp4/(Rp1+Rp2+Rp3+Rp4+Rp5)が必要となり、R12+R22 < Rp1+Rp3+Rp4+Rp5となるようにする。
【００６４】
同様に、可変容量素子Ｃ５について考えると
Rp5/(R12+Rp5) > Rp5/(Rp1+Rp2+Rp3+Rp4+Rp5)が必要となり、R12 < Rp1+Rp2+Rp3+Rp4となるようにする。
ここでR1=R2=R、Rp1=Rp2=Rp3=Rp=1GΩとすると
R < Rp=2GΩ
が得られる。各可変容量素子Ｃ１〜Ｃ５にかかるバアイス電圧が1/10になる抵抗値を限界とすると、R < 200MΩとなる。
また、時定数の4倍が応答時間より小さいことを要求すると、
T < 4*2*RC より R<T/8Cとなり、ここで応答時間10μs、容量2pFとすると
R<10e-6/8*2e10-12 = 625kΩ
となる。仮に、応答時間がms程度でよければ上限は62MΩ程度となる。
【００６５】
また、抵抗成分Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２の下限については、使用高周波信号の周波数で直列の可変容量素子Ｃ１〜Ｃ５であるためには、R11よりC1+C2の合成インピーダンスが小さくなる周波数が使用周波数より小さく、R12よりC1+C2+C3+C4の合成インピーダンスが小さくなる周波数が使用周波数より小さい必要がある。また、R21よりC2+C3+C4+C5の合成インピーダンスが小さくなる周波数が使用周波数より小さく、R22よりC4+C5の合成インピーダンスが小さくなる必要がある。
即ち、R11 > (C1+C2)/(ω*C1*C2)
R12 > (C1*C2*C3+C1*C2*C4+C1*C3*C4+C2*C3*C4)/(ω*C1*C2*C3*C4)
R21 > (C2*C3*C4+C2*C3*C5+C2*C4*C5+C3*C4*C5)/(ω*C2*C3*C4*C5)
R22 > (C4+C5)/(ω*C4*C5)
ここでR11=R12=R21=R22=R、C1=C2=C3=C4=C5=2pF、使用周波数を2GHzとすると
R > 4C^3/ωC^4 = 4/ωC = 160Ω
また、使用周波数の1/10までコンデンサであるためには、R > 1600Ωが必要となる。
以上より第１、第2の入力端子側のバイアスラインＶ１１、Ｖ１２の抵抗成分Ｒ１１、Ｒ２２および第１、第2の出力端子側のバイアスラインＶ２１、Ｖ２２の抵抗成分Ｒ２１、Ｒ２２の値は数100Ωから100MΩ程度の範囲であればよことになる。
【００６６】
次に、図７、図８を用いて互いに直列接続された可変容量素子Ｃ１〜Ｃ５を具備する容量可変薄膜コンデンサ素子を説明する。尚、図７は、各膜の構造が明確にわかるように透視状態の平面図であり、図８は、バイアスライン部分の断面図を示す。
【００６７】
図７、８において１は支持基板であり、２は下部電極層であり、３は薄膜誘電体層であり、４は上部電極層であり、６は第２の絶縁層であり、７は上部引出し電極であり、８は第３の絶縁層であり、９はバイアスライン（第１、第2の入力端部側バイアスラインを９１１、９１２、第１、第２の出力端子側のバイアスラインを９２１、９２２と付す）であり、１０は第４の絶縁層であり、１１は半田拡散防止層であり、１２は半田端子部 (入力端子Ｉ側を１２ａ、出力端子Ｏ側を１２ａと付す)である。また、薄膜誘電体層３および上部電極層４の周囲には、第1の絶縁体層５が配置される。そして、図中Ｃ１〜Ｃ５は、バイアスによって容量成分を調整できる可変容量素子を示す。
【００６８】
支持基板１はアルミナなどのセラミック基板、サファイアなどの単結晶基板などである。そして、支持基板1の表面には、下部電極層２が形成されている。下部電極層２、薄膜誘電体層３、上部電極層４は支持基板上の全面に同一バッチで形成され、全層のスパッタ終了後に、先ず薄膜誘電体層３および上部電極層４が所定形状のレジスト層を用いて同一形状に物理的にエッチングされ、その後に下部電極層２が所定形状のレジスト層を用いて物理的または化学的にエッチングされる。
【００６９】
下部電極層２は、薄膜誘電体層３の形成に高温スパッタが必要となるため、高融点でしかも貴金属であるPtなどである。この下部電極層２は、例えば、基板温度１５０℃から６００℃で形成されている。その後、薄膜誘電体層３のスパッタ温度である７００〜９００℃へ加熱され、スパッタ開始まで一定時間保持することにより平坦な薄膜となる。
【００７０】
この下部電極層２の厚みは、端子部１２ｂから例えば第３の可変容量素子Ｃ３までの抵抗成分、下部電極層２の連続性（いずれも厚みが厚い方が望ましい）及び支持基板１との密着性（厚みが相対的に薄い方が望ましい）を考慮して決定され、例えば、０．１〜１０μmとなっている。例えば、０．１μmよりも小さくなると、電極自身の抵抗が大きくなると同時に、電極の連続性がなくなり、信頼性が劣るようになる。一方、１０μm以上にすると支持基板１との密着信頼性が低下したり、支持基板１にそりを生じたりする。
【００７１】
尚、下部電極層２を構成する金属材料は、高融点の貴金属Ｐｔ、Pd以外に、Ａｕ、Ａｇ、Ｃｕなどと積層化・合金化し、抵抗値をさげることも可能である。
【００７２】
薄膜誘電体層３は、少なくともBa、Sr、Tiを含有するペロブスカイト型酸化物結晶粒子から成る高誘電率の誘電体層である。この薄膜誘電体層３は、上述の下部電極層２の表面に形成されている。例えば、ペロブスカイト型酸化物結晶粒子が得られる誘電体をターゲットとして、スパッタリングを行なう。例えば、基板温度を８００℃として、厚みを考慮した時間だけ成膜を行なう。高温でスパッタを行なうことにより、スパッタ後の熱処理を行なうこと無く、高誘電率で変化率が大きく損失の低い薄膜誘電体層が得られる。
【００７３】
上部電極層４の材料としては電極の抵抗を下げるため、抵抗率の小さなＡｕが望ましく、その他に、Ａｇ、Ｃｕなども使用できるが、薄膜誘電体層との密着性向上のためにはＰｔ、Ｐｄなどの高融点貴金属が望ましい。この上部電極層４の厚みは０．１〜１０μmとなっている。厚みの下限については下部電極層２と同様に、電極自身の抵抗を考慮して設定される。また、厚みの上限については密着性の低下を考慮して設定される。
【００７４】
本発明の容量可変薄膜コンデンサ素子においては、上述の様に、下部電極層２、薄膜誘電体層３、上部電極層４を同一バッチでスパッタ成膜でき、大気に曝すこと無く上部電極層まで成膜できるので、下部電極２層−薄膜誘電体層３間、薄膜誘電体層３−上部電極層４間に油脂等の、余分な付着が起こらないので、密着性が大幅に改善され、下部電極層２−薄膜誘電体層３間、薄膜誘電体層３−上部電極層４間への水分等の浸入を防止することができ、耐湿性を大幅に改善することができ、非常に安定した特性を導出できる可変容量素子Ｃ１〜Ｃ５が形成できる。
【００７５】
第１の絶縁層５は、薄膜誘電体層３、上部電極層４の周囲に形成されるものであり、材料は、SiO2、Si3N4等のセラミックスなどである。このような第１の絶縁層５は、例えば下部電極層２、上部電極層４及び支持基板１上に形成され、上部電極層４の上面およびバイアスライン９の端子部が露出するように、ドライエッチングで不要部分を除去する。通常のレジストを用いるドライエッチング工程の他に以下の方法も利用できる。第１の絶縁層５をスパッタで成膜する場合、スパッタでは、ターゲットのある一点から色々な方向にターゲット構成物質が放出されるので、支持基板１上のある一点には色々な方向から飛来したターゲット構成物質が堆積していくことになる。ところが、ドライエッチングでは並行に置かれたエッチング装置の電極間で加速されたイオンにより、エッチングが行なわれるため、膜に垂直方向にエッチングが進行する。上部電極層４の最上面には絶縁層５との密着性が悪いＡｕを用いており、エッチング中に上部電極層４上の絶縁層５とその周囲の絶縁層５が完全に分断された時点で上部電極層４上の絶縁層５が自動的に除去できる。何らかの原因で除去できない場合は超音波洗浄または３００℃程度の加熱で完全に除去することができる。この様な方法ではレジスト層のサイズ、位置合わせの精度は重要ではなく、上部電極層４よりも大きな窓を持つレジスト層を用いればよい。また、全くレジストを用いなくても同様の加工が可能である。エッチング時に上部電極層４、および薄膜誘電体層３の周囲の絶縁層５もエッチングされ、浮遊容量発生の原因になるので初期の絶縁層の厚みは厚い方が望ましい。
【００７６】
尚、第１の絶縁層５は、少なくとも半田端子部１２およびバイアスライン９が形成される端子配置部を露出するように形成されている。また、下部電極間の段差を埋めるために、SiO2、Si3N4等のセラミックスなどまたは、BCB（ベンゾシクロブテン）、ポリイミドなどの有機材料で第２の絶縁層６を形成する。
【００７７】
上部引出し電極層７は上部電極層４と端子配置部または上部電極層４同士を連結させて、第１の可変容量素子Ｃ１を端子部１２ａに接続するとともに、第２の可変容量素子Ｃ２と第３の可変容量素子Ｃ３、第４の可変容量素子Ｃ４と第５の可変容量素子Ｃ５をそれぞれ直列接続するものである。上部引出し電極７には、Ａｇ、Ｃｕ、などの安価で低抵抗な金属を用いることができる。サイズは浮遊容量と抵抗を考慮して決定する。
【００７８】
また、第３の絶縁層８は、半田端子部１２、バイアスライン９の端子部を露出するように形成されている。絶縁層８としては、ＳｉＯ2，ＳｉＮ，ＢＣＢ（ベンゾシクロブテン）、ポリイミドなどが好適である。また、これらの材料の多層構造にしても良い。この第３の絶縁層８はバイアスライン９と引出し電極７の絶縁のために配置される。
【００７９】
バイアスライン９は、図５の回路図中、接続点Ａ１１と接続点Ｂ１１、接続点Ａ１２と接続点Ｂ１２とをそれぞれ結ぶ第１、第2の入力端子側のバイアスラインＶ１１、Ｖ１２と、接続点Ａ２１と接続点Ｂ２１、接続点Ａ２２と接続点Ｂ２２とをそれぞれ結ぶ第１、第２の出力端子側のバイアスラインＶ２１、Ｖ２２とからなる。バイアスライン９は、第1の絶縁層５、第２の絶縁層６、第３の絶縁層８に形成されたビアホールを通して、下部電極２または引出し電極７に接続される。バイアスライン９は、所定抵抗成分Ｒ１、Ｒ２を具備させるため、材料には、高抵抗材料のNi-Cr合金、Fe-Cr-Al合金、Au、Ptなどの貴金属材料（厚みを制御して抵抗成分を調整）、Ni、Fe等の強磁性体材料を用いることができる。また、バイアスライン９は、例えば図７に示した様に可変容量素子Ｃ１〜Ｃ５上に絶縁膜８を介して配置される。第４の絶縁層１０は、外部からの機械的な衝撃からの保護の他、湿度による劣化、薬品の汚染、酸化等を防止する役割を持っている。
【００８０】
半田拡散防止層１１はリフロー時の半田の電極への拡散を防止するために形成される。
【００８１】
また、半田端子部１２ａ、１２ｂは、半田ペーストを印刷後、リフローを行なうことにより形成される。また、金属ワイヤーのファーストボンディングを行い、所定長さで切断することにより、金などのバンプを形成しても構わない。
【００８２】
以上のように、上述の容量可変薄膜コンデンサ素子において、可変容量素子Ｃ１〜Ｃ５が高周波的には直列接続されて、しかも各可変容量素子Ｃ１〜Ｃ５は、抵抗成分Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２を有するバイアスライン９で接続され、しかも、入出力端子Ｉ、Ｏ（１２ａ、１２ｂ）が共用されている。
【００８３】
また、上述の容量可変薄膜コンデンサ素子は、高周波部品の共振回路の一部（ＬＣ共振回路の容量成分）として用いられたり、また、この共振回路を結合する容量成分として用いられる。したがって、容量可変薄膜コンデンサ素子の下部電極層、上部電極層、または引出し電極層を利用してインダクタを同時に形成したり、支持基板１の余白領域（容量可変薄膜コンデンサ素子が形成されていない領域）にその他の共振回路を形成して、容量可変薄膜コンデンサ素子を電圧制御型高周波共振回路部品に、さらに、その共振回路の複合部品である電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型薄膜アンテナ共用器などの高周波部品にすることができる。
【００８４】
【実施例１】
容量６ｐF、直列抵抗０．１Ω、直列インダクタンス１００ｐHの可変容量素子Ｃ１〜Ｃ３を直列接続し、１０ｋΩの抵抗成分Ｒ１１、Ｒ２１をバイアスライン９に備えた容量可変コンデンサ回路のインピーダンス特性を図９に示した。６．５GHzに可変容量素子の自己共振、１．２ＭＨｚにバイアスライン９による変曲点が見られ、この間では3素子の容量６ｐFの可変容量素子Ｃ１〜Ｃ３を直列接続による合成容量２ｐFとなっており、変曲点より低周波側では可変容量素子Ｃ１〜Ｃ３の容量６ｐFのコンデンサを並列接続した合成抵抗１８ｐFとなっていることがわかる。これにより、変曲点と自己共振周波数の間の高周波信号に対しては３素子の可変容量素子Ｃ１〜Ｃ３は直列になっているため1素子あたりの可変容量素子にかかる高周波電圧は１／３になり、容量変化による波形歪が小さく、直流も含む変曲点以下の周波数に対しては3素子の可変容量素子Ｃ１〜Ｃ３は並列になっており、容量変化を大きく保つことが出来ることがわかる。
【００８５】
【実施例２】
支持基板としてサファイアＲ基板上に、下部電極層４としてPtを、基板温度５００℃でスパッタ法により形成した。薄膜誘電体層として(Ba0.5Sr0.5)TiO3からなるターゲットを用いて同一バッチで成膜した。これは、基板温度は８００℃、成膜時間は１５分で成膜を行なった。成膜開始前にＰｔ電極の平坦化のためのアニールとして８００℃で１５分間保持した。その上に上部電極層としてＰｔおよびAu電極層を同一バッチで形成し、取り出し後３列一組の１０μm×３０μmのレジスト層を形成し、ＥＣＲ装置により上部電極層４をエッチングし、同様にＢＳＴ層３および下部電極層２をＥＣＲでエッチングし３素子の可変容量素子Ｃ１〜Ｃ３からなる可変容量素子Ｃ１〜Ｃ３を形成した。レジスト層剥離後、ＳｉＯ2層をスパッタで６００℃で成膜し、レジスト層を剥離後、ＥＣＲで１５分程度エッチングし、上部電極層４上のＳｉＯ2層のみを除去した。部分的に除去されていない上部電極層４上のＳｉＯ2層については純水中で超音波洗浄することにより完全に除去した。また、ＢＣＢからなる第２の絶縁層８を形成し、さらに引出し電極７としてNiおよびAuをスパッタ成膜し、不要部をエッチングで除去し、３素子の可変容量素子Ｃ１〜Ｃ３を直列接続した。
【００８６】
インピーダンスアナライザによる測定の結果、容量は約２ｐFであり、容量変化率はＤＣ３Ｖ印加時で約６％であった。
【００８７】
測定後、バイアスライン９としてＮｉ−Ｃｒ合金膜を成膜し、不要部をエッチングした。バイアスライン形成後に再度インピーダンスアナライザによる測定を行なった結果、容量変化率はＤＣ３Ｖ印加時で約１８%であった。また、容量は低周波では１８ｐＦであり、高周波では２ｐＦであった。
【００８８】
即ち、容量変化率が大きく、低周波では並列接続で、高周波で直列接続されたコンデンサができることを確認した。
【００８９】
【実施例３】
容量１０ｐF、直列抵抗０．０６Ω、直列インダクタンス６０ｐHの可変容量素子Ｃ１〜Ｃ５を直列接続し、１０ｋΩの抵抗成分Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２をバイアスライン９に備えた容量可変コンデンサ回路のインピーダンス特性を図１０に示した。尚、図中の例えば「１Ｅ３」とは、１×１０3を示し、「１Ｅ９」とは、１×１０9を示すものである。
その結果、６．５GHzに可変容量素子の自己共振、３ＭＨｚにバイアスライン９による変曲点が見られ、この間では５素子の容量１０ｐFの可変容量素子Ｃ１〜Ｃ５を直列接続による合成容量２ｐFとなっており、変曲点より低周波側では可変容量素子Ｃ１〜Ｃ５の容量１０ｐFのコンデンサを並列接続した合成抵抗５０ｐFとなっていることがわかる。これにより、変曲点と自己共振周波数の間の高周波信号に対しては５素子の可変容量素子Ｃ１〜Ｃ５は直列になっているため1素子あたりの可変容量素子にかかる高周波電圧は１／５になり、容量変化による波形歪が小さく、直流も含む変曲点以下の周波数に対しては５素子の可変容量素子Ｃ１〜Ｃ５は並列になっており、容量変化を大きく保つことが出来ることがわかる。
【００９０】
【実施例４】
支持基板としてサファイアＲ基板上に、下部電極層４としてPtを、基板温度５００℃でスパッタ法により形成した。薄膜誘電体層として(Ba0.5Sr0.5)TiO3からなるターゲットを用いて同一バッチで成膜した。これは、基板温度は８００℃、成膜時間は１５分で成膜を行なった。成膜開始前にＰｔ電極の平坦化のためのアニールとして８００℃で１５分間保持した。その上に上部電極層としてＰｔおよびAu電極層を同一バッチで形成し、取り出し後５列一組の１０μm×５０μmのレジスト層を形成し、ＥＣＲ装置により上部電極層４をエッチングし、同様にＢＳＴ層３および下部電極層２をＥＣＲでエッチングし３素子の可変容量素子Ｃ１〜Ｃ３からなる可変容量素子Ｃ１〜Ｃ３を形成した。レジスト層剥離後、ＳｉＯ2層をスパッタで６００℃で成膜し、レジスト層を剥離後、ＥＣＲで１５分程度エッチングし、上部電極層４上のＳｉＯ2層のみを除去した。部分的に除去されていない上部電極層４上のＳｉＯ2層については純水中で超音波洗浄することにより完全に除去した。また、ＢＣＢからなる第２の絶縁層８を形成し、さらに引出し電極７としてNiおよびAuをスパッタ成膜し、不要部をエッチングで除去し、３素子の可変容量素子Ｃ１〜Ｃ５を直列接続した。
【００９１】
インピーダンスアナライザによる測定の結果、容量は約２ｐFであり、容量変化率はＤＣ３Ｖ印加時で約４％であった。
【００９２】
測定後、バイアスライン９としてＮｉ−Ｃｒ合金膜を成膜し、不要部をエッチングした。バイアスライン形成後に再度インピーダンスアナライザによる測定を行なった結果、容量変化率はＤＣ３Ｖ印加時で約２０%であった。また、容量は低周波では５０ｐＦであり、高周波では２ｐＦであった。
【００９３】
即ち、容量変化率が大きく、低周波では並列接続で、高周波で直列接続されたコンデンサができることを確認した。
【００９４】
【発明の効果】
直列に接続した第１乃至第Ｎの可変容量素子に直流バイアス印加用の第１乃至第ｎの入力端子側のバイアスライン及び第１乃至第ｎの出力端子側のバイアスラインを配置することにより、各可変容量素子に直流バイアス電圧を安定且つ均一に印加できる。（但し、Ｎ＝ｎ＋１、ｎ≧１）このため、容量の変化を大きくし、且つ高周波信号による容量の変化、ノイズ、非線形歪みは小さく抑えることができる容量可変コンデンサ回路となる。同時に、これを支持基板上に形成して取り扱いに容易で、容量を大きく変化できるが、高周波信号による容量の変化、ノイズ、非線形歪みは小さく抑えることができる容量可変薄膜コンデンサ素子とすることができるとともに、耐電力に優れた容量可変薄膜コンデンサ素子とすることができる。
【００９５】
また、前記容量可変薄膜コンデンサ素子を用いることにより、直流バイアス電圧の印加により周波数特性を大きく変化できるが、高周波信号による周波数特性の変化、ノイズ、非線形歪みは小さく抑えることができ、波形歪、相互変調歪みノイズを小さく抑えることができ、さらに耐電力に優れた高周波用電圧制御型共振器、電圧制御型高周波フィルタ、電圧制御型整合回路素子および電圧制御型アンテナ共用器などの高周波部品となる。
【図面の簡単な説明】
【図１】本発明の容量可変コンデンサ回路の回路図である。
【図２】本発明の容量可変コンデンサ回路の抵抗成分に置き換えた回路図である。
【図３】本発明の容量可変薄膜コンデンサ素子の平面図である。
【図４】本発明の容量可変薄膜コンデンサ素子の断面図である。
【図５】本発明の他の容量可変コンデンサ回路の回路図である。
【図６】図５の回路図を抵抗成分に置き換えた回路図である。
【図７】本発明の他の容量可変薄膜コンデンサ素子を示す平面図である。
【図８】図７のＡ−Ａ線における断面図である。
【図９】本発明の容量可変コンデンサ回路のインピーダンス特性図である。
【図１０】本発明の他の容量可変コンデンサ回路のインピーダンス特性を図である。
【符号の説明】
１・・・支持基板
２・・・下部電極層
３・・・薄膜誘電体層
４・・・上部電極層
５・・・第1の絶縁層
６・・・第２の絶縁層
７・・・引出し電極
８・・・第３の絶縁層
９１１・・・第１の入力端子側のバイアスライン
９１２・・・第２の入力端子側のバイアスライン
９２１・・・第１の出力端子側のバイアスライン
９２２・・・第２の出力端子側のバイアスライン
１０・・第４の絶縁層
１１・・半田拡散防止層
１２ａ、１２ｂ・・半田端子部
Ｃ１〜Ｃ５ 可変容量素子
Ｖ１１、Ｖ１２ 第１、第2の入力端子側のバイアスライン
Ｖ２１、Ｖ２２ 第１、第2の出力端子側のバイアスライン
Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２ 抵抗成分
Ｉ、Ｏ 入出力端子
Claims (15)
- 入力端子と出力端子との間に、印加電圧値によって容量が変化する第１乃至第Ｎの可変容量素子を順次直列接続して成る容量可変コンデンサ回路おいて、
前記第１の可変容量素子の入力端子側端子部と第２ｉの可変容量素子−第２ｉ＋１の可変容量素子との各接続点の間に第ｉの入力端子側バイアスラインを設け、且つ前記第Ｎの可変容量素子の出力端子側端子部と第２ｉ−１の可変容量素子−第２ｉの可変容量素子との各接続点の間に第ｉの出力端子側バイアスラインを設けることを特徴とする容量可変コンデンサ回路。
（但し、Ｎ＝２ｎ＋１、ｎ≧１、１≦ｉ≦ｎ） - 前記第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインが少なくとも抵抗成分及び／またはインダクタ成分を設けたことを特徴とする請求項１に記載の容量可変コンデンサ回路。
- 前記入出力端子間に、直列接続された前記第１乃至第Ｎの可変容量素子が複数群配置されており、前記第ｉの入力端子側バイアスライン及び第ｉの出力端子側バイアスラインが、各群に対して夫々設けられていることを特徴とする請求項１に記載の容量可変コンデンサ回路。
- 入力端子は、高周波信号の信号入力端子と直流バイアスの供給端子とが共用されていることを特徴とする請求項１に記載の容量可変コンデンサ回路。
- 支持基板上に、印加電圧により容量が変化し、且つ直列接続してなる第１乃至第Ｎの可変容量素子と、前記第１の可変容量素子の入力端子側端子部と第２ｉの可変容量素子−第２ｉ＋１の可変容量素子の各接続点の間に第ｉの入力端子側バイアスラインを設け、且つ前記第Ｎの可変容量素子の出力端子側端子部と第２ｉ−１の可変容量素子−第２ｉの可変容量素子の各接続点の間に第ｉの出力端子側バイアスラインを設けることを特徴とする容量可変薄膜コンデンサ素子。
- 前記容量素子は、下部電極層、薄膜誘電体層、上部電極層を順次被着してなることを特徴とする請求項５に記載の容量可変薄膜コンデンサ素子。
- 前記薄膜誘電体層が（Bax,Sr1-x）yTi1-yO3-zからなることを特徴とする請求項５乃至６のいずれ記載の容量可変薄膜コンデンサ素子。
- 支持基板には、入力端子と出力端子が形成されていることを特徴とする請求項５の容量可変薄膜コンデンサ素子。
- 前記バイアスラインはNi−Cr合金あるいはFe−Cr−Al合金などの高抵抗合金薄膜からなることを特徴とする請求項５に記載の容量可変薄膜コンデンサ素子。
- 前記バイアスラインは、Au、Ptなどの貴金属薄膜からなることを特徴とする請求項５に記載の容量可変薄膜コンデンサ素子。
- 前記バイアスラインは、Ni、Fe等の強磁性体薄膜からなることを特徴とする請求項５に記載の容量可変薄膜コンデンサ素子。
- 前記バイアスラインは、酸化物導電体、窒化物導伝体または半導体からなることを特徴とする請求項５に記載の可変薄膜コンデンサ素子。
- 前記バイアスラインは、絶縁膜を介して、直列接続された容量可変薄膜コンデンサ上に形成されていることを特徴とする請求項５に記載の容量可変薄膜コンデンサ素子。
- 前記バイアスラインが直線状、ループ状、ミアンダ状あるいはスパイラル状であることを特徴とする請求項５に記載の容量可変薄膜コンデンサ素子。
- 請求項５に記載の容量可変薄膜コンデンサ素子が、共振回路の一部及び／又は複数の共振回路を接合する容量素子として用いられることを特徴とする高周波部品。
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