JP2004164650A - 広い範囲の供給電圧にわたり動作可能な電圧調整器 - Google Patents

Abstract

【課題】 改良した電圧調整システム及び方法を提供する。
【解決手段】 本発明の電圧調整器は出力ノードと第一及び第二調整器回路とを包含している。第一調整器回路は、供給電圧が所定のスレッシュホールドに等しいか又はそれを超える場合に第一調整電圧を出力ノード上に発生し、且つ第二調整器回路は、供給電圧が該所定のスレッシュホールド未満である場合に、第二調整電圧を出力ノード上に発生する。
【選択図】 図１

Description

本発明は、大略、電子回路に関するものであって、更に詳細には、電圧を調整するシステム及び方法に関するものである。

今日の進化した半導体処理の殆どは、ほぼ４．０ボルト（Ｖ）を超えることのないブレークダウン電圧を有する相補的金属酸化物半導体（ＣＭＯＳ）を生産している。従って、このようなＣＭＯＳチップへ供給される電圧が４．０Ｖよりも大きい場合（例えば、５．０Ｖ）、それは、例えば３．３Ｖ等の許容可能なより低い電圧へ調整される。多くのディスクドライブシステムは５．０Ｖ電源を有しているので、このようなディスクドライブシステムにおいて使用されるディスクドライブ制御器等のＣＭＯＳチップは、しばしば、オンボードの電圧調整器を包含している。

典型的なディスクドライブシステムにおいては、５．０Ｖ電源が、パワー変動及び電圧スパイクに起因して一時的に５．０Ｖ以下に降下することが一般的である。例えば、パワー変動は、読取ヘッドを移動させるボイスコイルモータ（ＶＣＭ）の急激なる開始及び停止により発生される場合がある。供給電圧が特定した時間長さにわたり５．０Ｖ未満に降下する場合には、典型的なディスクドライブ制御器回路はパワーダウンモードへ入り、従って調整器からパワーを引出している回路はそれらの電流条件を著しく減少させる。然しながら、供給電圧が低くなり過ぎると、調整器はディスクドライブ制御器のパワーダウン回路へ調整した電圧を供給することが不可能となる場合がある。このような調整電圧の欠如はパワーダウン回路をして動作障害を発生させる場合がある。更に、ディスクドライブ制御器は、供給電圧における一時的な降下をパワーダウン条件の表示として誤って解釈する場合がある。

本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、改良した電圧調整システム及び方法を提供することを目的とする。

本発明の１つの側面においては、電圧調整器が出力ノードと第一及び第二調整器回路とを包含している。該第一調整器回路は、供給電圧が所定のスレッシュホールドに等しいか又はそれを超える場合に、出力ノード上に第一調整電圧を発生し、且つ該第二調整器回路は、該供給電圧が所定のスレッシュホールド未満である場合に、該出力ノード上に第二調整電圧を発生する。

このような電圧調整器は、例え、供給電圧における一時的な降下期間中に供給電圧が低い供給条件にある場合であっても、又は低い供給条件により発生されるパワーダウンモード期間中であっても、調整電圧を供給することが可能である。特に、該第一調整器回路は、通常条件期間中において第一調整電圧を発生することが可能であり、且つ該第二調整器回路は低い供給条件期間中に第二調整電圧を発生することが可能であり、その場合に、該第二調整電圧は該第一調整電圧未満であるか又はそれに等しい。１つの例においては、供給電圧が４．３Ｖより大きい場合（通常の範囲）、第一調整器回路が３．３Ｖに等しい第一調整電圧を発生し、一方第二調整器回路は不活性状態にある。供給電圧が４．０Ｖ又はそれ未満である場合（低供給条件）、第二調整器回路が活性状態となって３．０Ｖに等しい第二調整電圧を発生する。従って、第二調整器回路は低供給条件期間中にパワーダウン回路に対して調整電圧を維持する。

以下の説明は当業者が本発明を使用し製造することを可能とすべく提供するものである。本明細書に記載する一般的な原理は、本発明の技術的範囲を逸脱することなしに以下に詳細に記載されるもの以外の実施例及び適用例に対して適用することが可能である。本発明は図示した実施例に制限されるべきものではなく、本明細書に記載した原理及び特徴と一貫性を有する最も広い範囲が与えられるべきである。

図１は本発明の１実施例に基づく第一及び第二調整器回路１１２及び１１３を包含する電圧調整器１００のブロック図を示している。第二調整器回路１１３は、Ｖｃｃ１０１（１実施例において公称的に５．０Ｖ）が第一調整器回路１１２が調整を行うのに低過ぎる電圧となる場合に活性状態となる。

１実施例において、電圧調整器１００は３．６ＶのＣＭＯＳ技術で構成した回路に対し調整電圧１０６Ｖｒｅｇを供給する。従って、電圧調整器１００はＶｃｃ＝５．０ＶからＶｒｅｇ＝３．３Ｖを発生する。

より詳細に説明すると、差動増幅器ＧＭ１ １５０は基準電圧１０３（例えば、１．２Ｖのバンドギャップ基準電圧）と３個の抵抗１２５，１２６，１２７を包含する抵抗ブリッジフィードバック回路から派生される第一フィードバック電圧１０４Ｖｆ１との間の電圧差によって駆動される。ＧＭ１ １５０はＮＭＯＳトランジスタ１１０をＶｒｅｇ＝３．３Ｖを発生するように制御する。第一調整回路１１２は、典型的に、最大で約１６０ｐＦの容量性負荷及び０と５０ｍＡとの間の負荷電流に対して設計されている。

本実施例においてはエンハンスメントトランジスタであるＮＭＯＳトランジスタ１１０のゲート・ソーススレッシュホールドが約１．０Ｖであるので、Ｖｃｃ１０１が４．３Ｖ又はそれより高い電圧に止まる限り、ＧＭ１ １５０はＶｒｅｇ＝３．３Ｖを調整するためにＮＭＯＳトランジスタ１１０を駆動することが可能である。然しながら、Ｖｃｃ１０１がこの実施例においては約４．３Ｖの第一スレッシュホールド電圧より降下すると、ＧＭ１ １５０はＮＭＯＳトランジスタ１１０を駆動するための充分な余裕を有するものではない。従って、ＮＭＯＳトランジスタ１１０は実効的に順方向バイアスしたダイオードとなり、従ってＶｒｅｇ＝Ｖｃｃ−Ｖｔであって、尚ＶｔはＮＭＯＳトランジスタ１１０のスレッシュホールド電圧である。

然しながら、補償するために、Ｖｃｃ１０１がこの実施例においては約４．０Ｖの第二スレッシュホールド電圧より降下すると、第二調整器回路１１３が活性化されて本実施例においては３．０Ｖの第二レベルにおけるＶｒｅｇ１０６を発生する。特に、Ｖｒｅｆ１０３と抵抗１２５，１２６，１２７から派生される第二フィードバック電圧１０５Ｖｆ２との間の差が増幅器ＧＭ２ １６０を駆動する。ＧＭ２ １６０はＰＭＯＳトランジスタ１１１を駆動し、それはＶｒｅｇ＝３．０Ｖを発生する。このことはパワーダウン回路（不図示）に対し調整電圧を供給し、それは、Ｖｃｃ１０１が例えば４．３Ｖのスレッシュホールド電圧より下に降下する場合に活性化する。

図２は本発明の１実施例に基づく図１の電圧調整器１００の概略図である。第一及び第二調整器回路１１２及び１１３及びフィードバック抵抗１２５，１２６，１２７に加えて、調整器１００は零入力電流源２００、安定化コンデンサ２０２、従来のバイアス電圧発生器２０４、パワーダウン回路２０６を包含している。

ＧＭ１増幅器１５０及びＮＭＯＳ出力トランジスタ１１０に加えて、第一調整器回路１１２はコンデンサ２０８を包含しており、それは従来の態様で回路１１２を安定化させる。回路１１２のＭＯＳトランジスタは３．６ＶのＣＭＯＳ技術で構成されているので、ＧＭ１増幅器１５０は、そのトランジスタのうちのいずれか１つを横断しての電圧が３．６Ｖのブレークダウン電圧を超えることがないことを確保するためにカスコード型とされている。ＧＭ１増幅器１５０は、又、主電流源２１０及びオプションのパワーダウン電流源２１２を包含しており、該パワーダウン電流源２１２はパワーダウンモードにおいて不活性化し以下に説明するように回路１１２により消費されるパワー即ち電力を減少させる。

ＧＭ２増幅器１６０及びＰＭＯＳ出力トランジスタ１１１に加えて、第二調整器回路１１３はコンデンサ２１４を包含しており、それは従来の態様で回路１１３を安定化させる。ＧＭ１増幅器１５０のように、ＢＭ２増幅器１６０は、そのトランジスタのうちのいずれか１つを横断しての電圧が３．６Ｖのブレークダウン電圧を超えることがないことを確保するためにカスコード型であり、且つ主電流源２１６及びオプションのパワーダウン電流源２１８を包含している。

第一調整器回路１１２はＶｒｅｇノード１０６において０−５０ｍＡの負荷電流を供給すべく構成されているので、この場合にはＮＭＯＳトランジスタである電流源２００は１ｍＡの零入力電流を引き出し、従って負荷電流が低い場合であってもＮＭＯＳトランジスタ１１０は飽和領域において動作する。一方、電流源２００を除去することが可能であり、且つ抵抗１２５，１２６，１２７の値は所望の零入力電流を与えるべく調節することが可能である。

コンデンサ２０２は従来の態様で電圧調整器１００を安定化させ且つバイアス電圧発生器が電流源２１０，２１２，２００，２１６，２１８に対し及び従来の態様でパワーダウン回路２０６に対してバイアス電圧を発生する。

パワーダウン回路２０６は、第一及び第二調整器回路１１２及び１１３及び電流源２００をしてパワーダウンモード期間中に減少させた電力消費で動作させる。パワーダウン回路２０６は例えばディスクドライブ制御器（図３）等の外部供給源からパワーダウン信号ＰＷＤを受取り且つ相補的なパワー制御信号ＰＷＤＢＩＮＴ及びＰＷＤＩＮＴを発生する。ＰＷＤが不活性低である場合には、ＰＷＤＢＩＮＴ及びＰＷＤＩＮＴは、夫々、不活性高及び低であり、従って調整器回路１１２及び１１３は通常モードで動作する。然しながら、ＰＷＤが活性高である場合には、ＰＷＤＢＩＮＧ及びＰＷＤＩＮＧは夫々活性低及び高であり、従って電流源２００，２１２，２１８は不活性であり且つ調整器回路１１２及び１１３は低パワーモードで動作する。特に、残りの電流源２１０及び２１６は増幅器１５０及び１６０を最小の活性レベルに維持するのに充分な電流をシンク即ち吸い込む。この最小レベルにおいて動作している場合に、増幅器１５０及び１６０はより少ないパワー即ち電力を消費し、従って、調整器回路１１２及び１１３は通常モードにおける場合よりもより低い程度の調整を与える。然しながら、このより低いレベルの調整は、典型的に問題となることはない。何故ならば、電圧調整器１００が電力を供給する回路（不図示）は、典型的に、パワーダウンモード期間中により少ないパワーを消費するからである。

未だに図２を参照して、本発明の１実施例に基づいて電圧調整器１００の動作について説明する。Ｖｃｃ≧４．３Ｖである場合の通常動作期間中に、ＰＷＤＢＩＮＴ及びＰＷＤＩＮＴは、夫々、不活性高及び低であり、従って電流源２００，２１０，２１２，２１６，２１８の全てがアクティブ即ち活性状態である。ＧＭ１増幅器１５０はＮＭＯＳトランジスタ１１０のゲート電圧を制御し、従ってＶｆ１＝Ｖｒｅｆ＝１．２Ｖ及びＶｒｅｇ＝３．３Ｖであり、抵抗１２５，１２６，１２７の値は、Ｖｆ１＝Ｖｒｅｆである場合に、Ｖｒｅｇ＝３．３Ｖであるようなものである。更に、上述したように、電流源２００は低負荷条件下においてもトランジスタ１１０を飽和領域に維持するために１ｍＡの零入力電流を引出す。Ｖｒｅｇ１０６は飽和領域において動作するＮＭＯＳトランジスタ１１０のソースから派生されるので、電圧調整器１００は電圧調整器にとって望ましいものであるような低出力インピーダンスを有している。更に、Ｖｆ２＞Ｖｆ１であるので、ＧＭ２増幅器１６０はＰＭＯＳトランジスタ１１１を不活性化させ、従って第二調整器回路１１３はＶｒｅｇ１０６に関して何等影響を有するものではない。

４．３Ｖ＞Ｖｃｃ＞４．０Ｖである中間動作期間中、ＰＷＤＢＩＮＴ及びＰＷＤＩＮＴは、夫々、不活性高及び低であり、従って電流源２００，２１０，２１２，２１６，２１８の全てはアクティブ即ち活性状態である。然しながら、トランジスタ１１２のスレッシュホールド電圧は約１Ｖであるので、ＧＭ２増幅器１５０はトランジスタ１１０を制御するための余裕を有するものではない。即ち、Ｖｃｃ−Ｖｒｅｇ＜Ｖｔ＝１Ｖである。従って、トランジスタ１１０は順方向バイアスしたダイオードとして動作し、それは３．３Ｖ＞Ｖｒｅｇ＝Ｖｃｃ−Ｖｔ＞３．０Ｖを発生する。従って、中間動作期間中、電圧調整器１００はＶｒｅｇ１０６の調整を行うものではない。然しながら、中間動作は、典型的に、Ｖｃｃ１０１における一時的なグリッチによって発生されるものであり、且つＶｒｅｇ＞３Ｖを維持することは、Ｖｒｅｇ１０６によって電力が供給される回路（不図示）を該グリッチ期間中動作を継続することを可能とさせる。Ｖｃｃ１０１が４．３Ｖ又はそれ以上に上昇すると、電圧調整器１００は上述した如く通常モードにおいて動作する。

約１００ナノ秒（ｎｓ）未満の間Ｖｃｃ≦４．０Ｖである場合の低パワー動作期間中、ＰＷＤＢＩＮＴ及びＰＷＤＩＮＴは、夫々、不活性高及び低であり、従って電流源２００，２１０，２１２，２１６，２１８の全てはアクティブ即ち活性状態である。ＧＭ２増幅器１６０はＰＭＯＳトランジスタ１１１のゲート電圧を制御し、従ってＶｆ２＝Ｖｒｅｆ＝１．２Ｖ及びＶｒｅｇ＝３．０Ｖであり、抵抗１２５，１２６，１２７の値は、Ｖｆ２＝Ｖｒｅｆである場合に、Ｖｒｅｇ＝３．０Ｖであるようなものである。然しながら、低パワー動作は、典型的に、Ｖｃｃ１０１における一時的なグリッチによって発生され、且つＶｒｅｇ＝３Ｖを維持することは、Ｖｒｅｇ１０６によって電力が供給される回路（不図示）を継続的に動作させることを可能とする。Ｖｃｃ−３．０Ｖ＜Ｖｔであるので、ＮＭＯＳトランジスタ１１０はオフであり、従って第一調整器回路１１２はＶｒｅｇ１０６に関して何等影響を有するものではない。更に、Ｖｒｅｇ１０６はＰＭＯＳトランジスタ１１１のドレインから派生されるので、電圧調整器１００は高出力インピーダンスを有しており、それは、典型的に、電圧調整器にとって望ましいことではない。ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタ１１１を有することは、調整器回路１１３が約３．４Ｖ程度に低いＶｃｃに対しＶｒｅｇ＝３．０Ｖを発生させることを可能とする。従って、この高い出力インピーダンスのために、調整器回路１１２は、時折クランプ回路と呼ばれる。更に、低パワー動作は、典型的に、Ｖｃｃ１０１における一時的なグリッチにより発生されるので、ＰＭＯＳトランジスタでＶｒｅｇ＝３Ｖを維持することは、Ｖｒｅｇ１０６により電力が供給される回路（不図示）が該グリッチ期間中に継続して動作することを可能とさせる。

調整器回路１１２の通常動作と調整器回路１１３の動作との間の０．３Ｖバッファ（４．３Ｖ＞Ｖｃｃ＞４．０Ｖ）は、両方の調整器回路が同時的にフィードバックモードで動作することを防止し、従って，このような同時的な操作から発生する場合のある振動等の潜在的な不安定性を防止する。

未だに図２を参照すると、ディスクドライブ制御器（図３）等の回路が、約１００ナノ秒（ｎｓ）を超える間Ｖｃｃ≦４．０Ｖである場合にパワーダウンモードを開始させる。特に、該回路はＰＷＤアクティブ高即ち活性高を発生し、従って、それに応答して、パワーダウン回路２０６はＰＷＤＢＩＮＴ及びＰＷＤＩＮＴを発生し、それらは、夫々、アクティブ（活性）低及び高であり、従って電流源２００，２１２，２１８は不活性状態であり且つ電流源２１０及び２１６は活性状態である。Ｖｃｃ１０１における一時的なグリッチが電圧調整器１００をパワーダウンモードへエンターさせることを防止するために、パワーダウン回路２０６は遅延段２３０でもって約１００ｎｓだけＰＷＤＢＩＮＴ及びＰＷＤＩＮＴの発生を遅延させる。従って、ＰＷＤが遅延期間内において不活性低へ復帰すると、パワーダウン回路２０６は活性レベルにおいてＰＷＤＢＩＮＴ及びＰＷＤＩＮＴを発生することはない。勿論、電圧調整器１００は、パワーダウンコマンドがＶｃｃ１０１におけるグリッチによって開始される場合に、中間又は低パワーモードにおいて動作する。

パワーダウンモード期間中、電圧調整器１００は低パワーモードに対して上述した如くに動作する。高出力インピーダンスＰＭＯＳトランジスタ１１１が延長した期間にわたりＶｒｅｇ＝３．０Ｖを供給する場合であっても、Ｖｒｅｇ１０６により電力が供給される回路（不図示）は、典型的に、より少ないパワー即ち電力を消費し、従ってパワーダウンモード期間中、より少ない電流を引出す。従って、調整器回路１１３は、典型的に、パワーダウン期間中予定した負荷に対しＶｒｅｇ＝３．０Ｖを維持する。

電圧調整器１００の別の実施例について説明する。例えば、電流源２１２及び２１３のいずれか又は両方を省略することが可能であり、又は低パワー及びパワーダウン動作期間中に活性化させることが可能であり、その場合に調整器回路１１２及び１１３の一方又は両方が常に同一の量のパワー即ち電力を消費する。更に、抵抗１２５，１２６，１２７の値を、電流源２００を省略することが可能であるように所望の零入力電流を与えるべく調節することが可能である。更に、回路１１２の通常動作と回路１１３の動作との間のバッファの値はゼロ又は０．３Ｖ以外の何等かの値とすることが可能である。バッファが０Ｖに等しい場合には、不安定性を防止するために電圧調整器１００に対する修正が必要となる場合がある。更に、増幅器１５０及び１６０は、特に、これらの増幅器におけるトランジスタが３．６Ｖより高いブレークダウン電圧を有している場合には、カスコード型でない場合がある。更に、パワーダウン回路２０６は遅延回路２３０を除去することが可能であり、又は遅延の値を変化させることが可能である。

図３を参照すると、本発明の種々の実施例を実現化した例示的なコンピュータシステムが汎用コンピュータシステム３００（例えば、パソコン又はサーバー）を包含しており、それは１つ又はそれ以上の処理ユニット２３２、システムメモリ３３０、システムバス３２８を包含している。システムバス３２８は、システムメモリ３３０を包含する種々のシステムコンポーネントを処理ユニット３３２へ結合している。システムバス３２８は、メモリバス又はメモリ制御器、ペリフェラルバス及び多様なバスアーキテクチャのうちのいずれかを使用するローカルバスを包含する幾つかのタイプのバスのうちのいずれかとすることが可能である。システムメモリ３３０は、典型的に、リードオンリメモリ（ＲＯＭ）３４０及びランダムアクセスメモリ（ＲＡＭ）３４１を包含している。コンピュータシステム３００内の要素間で情報を伝達することに貢献する基本的なルーチンを包含するファームウエア３４２もシステムメモリ３３０内に包含されている。コンピュータシステム３００は、更に、ディスクドライブ制御器３１４を介してシステムバス３２８へ接続されているハードディスク３１５からの読取及びそれに対する書込を行うためのディスクドライブシステム３３５を包含している。更に、光学的ドライブ（不図示）、ＣＤ−ＲＯＭドライブ（不図示）、フロッピィドライブ（不図示）を夫々のドライブ制御器（不図示）を介してシステムバス３２８へ接続させることが可能である。

ディスクドライブシステム３３５は本発明の１実施例に基づいて図１及び２の電圧調整器１００を組込んでいる。図３において、ディスクドライブシステム３３５は読取書込ヘッド３０４、書込信号を発生しそれで読取書込ヘッド３０４を駆動する書込チャンネル３６０、書込データを書込チャンネル３０６とインターフェースさせる書込制御器３０８を包含している。ディスクドライブシステム３３５は、又、読取チャンネル３１０を包含しており、それは電圧調整器１００を組込んでいる。１実施例においては、電圧調整器１００は読取書込ヘッド３０４近くの可動支持アーム３１６上に配設することが可能な読取チャンネル前置増幅器（不図示）へ調整した供給電圧を与える。該前置増幅器を読取書込ヘッド３０４の近くに位置決めすることは、しばしば、読取信号の信号対雑音（Ｓ／Ｎ）比を増加させる。読取チャンネル３１０は、又、アプリケーションデータ読取信号を受取り且つそれからアプリケーションデータを回復する。ディスクドライブシステム３３５は、又、読取データを編成するための読取制御器３１３を包含している。一体となって、書込及び読取制御器３０８及び３１３はディスクドライブ制御器３１４を構成している。ディスクドライブシステム３３５は、更に、例えば１個又はそれ以上のディスク３１５等の格納媒体を包含しており、該ディスクの各々は片側又は両側にデータを格納することが可能であり且つそれは磁気的、光学的、又は別のタイプの格納ディスクとすることが可能である。ヘッド３０４はディスク３１５上にデータを書込み且つその上に格納されているデータを読取り、支持アーム３１６へ接続している。ヘッド位置決め回路３１２はボイスコイルモータ（ＶＣＭ）３１８へ制御信号を与え、該ボイスコイルモータ３１８はディスク３１６上の所望のデータトラック上方にヘッド３０４の位置を維持／半径方向に移動させるためにアーム３１８の位置を維持／半径方向に移動させる。スピンドルモータ（ＳＰＭ）３２０及びＳＰＭ制御回路３２２は、夫々、ディスク３１５を回転させ且つディスクを適切な回転速度に維持する。

ディスクドライブシステム３３５は、又、使用されるシステムに対して特定的なシステムバス３２８に対してディスクドライブ制御器３１４を夫々インターフェースさせるための書込及び読取インターフェースアダプタ３２４及び３２６を包含している。上述したコンピュータシステム３００は電圧調整器１００の種々の実施例を実現するための適宜の環境を与える。

以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。

本発明の１実施例に基づく電圧調整器を示した概略ブロック図。 本発明の１実施例に基づく図１の電圧調整器を示した概略図。 本発明の１実施例を組込んだディスクドライブシステムを示した概略ブロック図。

符号の説明

１００ 電圧調整器
１１２ 第一調整器回路
１１３ 第二調整器回路
１２５，１２６，１２７ 抵抗
１５０ 差動増幅器（ＧＭ１）
１６０ 増幅器（ＧＭ２）

Claims (26)

1. 電圧調整器において、
   出力ノード、
   供給電圧が所定のスレッシュホールドに等しいか又はそれを超える場合に前記出力ノード上に第一調整電圧を発生すべく動作可能な第一調整器回路、
   前記供給電圧が前記所定のスレッシュホールド未満である場合に前記出力ノード上に第二調整電圧を発生すべく動作可能な第二調整器回路、
   を有していることを特徴とする電圧調整器。
2. 請求項１において、前記第二調整電圧が前記第一調整電圧に実質的に等しいことを特徴とする電圧調整器。
3. 請求項１において、前記第二調整電圧が前記第一調整電圧未満であることを特徴とする電圧調整器。
4. 請求項１において、
   前記供給電圧が実質的に５Ｖに等しく、
   前記第一調整電圧が実質的に３．３Ｖに等しく、
   前記所定のスレッシュホールドが実質的に４．３Ｖに等しく、
   前記供給電圧が実質的に４．０Ｖ未満であるか又は等しい場合に、前記第二調整器回路が、実質的に３．０Ｖに等しい前記第二調整電圧を発生すべく動作可能である、
   ことを特徴とする電圧調整器。
5. 請求項１において、
   前記第一調整器回路が前記出力ノードにおいて第一動作インピーダンスを与え、
   前記第二調整器回路が前記出力ノードにおいて第二動作インピーダンスを与え、
   前記第二動作インピーダンスが前記第一動作インピーダンスよりも著しく高い、
   ことを特徴とする電圧調整器。
6. 請求項１において、更に、パワーダウンモード期間中に前記第一調整器回路により消費されるパワーを減少させるべく動作可能なパワーダウン回路を有していることを特徴とする電圧調整器。
7. 請求項１において、更に、パワーダウンモード期間中に前記第一及び第二調整器回路により消費されるパワーを減少させるべく動作可能なパワーダウン回路を有していることを特徴とする電圧調整器。
8. 請求項１において、更に、パワーダウン信号を受取った後所定の時間において前記第一調整器回路により消費されるパワーを減少させるべく動作可能なパワーダウン回路を有していることを特徴とする電圧調整器。
9. 電圧調整器において、
   出力ノード、
   供給電圧が第一所定スレッシュホールドと等しいか又はそれを超える場合に前記出力ノード上に第一調整電圧を発生し且つ前記供給電圧が前記第一所定スレッシュホールドと前記第一スレッシュホールド未満の第二所定スレッシュホールドとの間である場合に前記出力ノード上に未調整電圧を発生させるべく動作可能な第一調整器回路、
   前記供給電圧が前記第二所定スレッシュホールド未満であるか又はそれに等しい場合に前記出力ノード上に第二調整電圧を発生すべく動作可能な第二調整器回路、
   を有していることを特徴とする電圧調整器。
10. 請求項９において、
    前記供給電圧が４．３Ｖに等しいか又はそれを超える場合に実質的に３．３Ｖに等しい第一調整電圧を発生し且つ前記供給電圧が４．０Ｖと４．３Ｖとの間である場合に前記供給電圧よりも実質的に１つのゲート・ソース接合降下低い未調整電圧を発生すべく前記第一調整器回路が動作可能であり、
    前記供給電圧が４．０Ｖ未満であるか又はそれに等しい場合に実質的３．０Ｖに等しい第二調整電圧を発生すべく前記第二調整器回路が動作可能である、
    ことを特徴とする電圧調整器。
11. 電圧調整器において、
    共用出力ノード、
    前記共用出力ノードへ結合されている第一及び第二検知ノード、
    第一基準入力ノードと、前記第一検知ノードへ結合されている第一フィードバック入力ノードと、第一増幅器出力ノードとを具備している第一差動増幅器、及び前記第一増幅器出力ノードへ結合している第一入力ノードを具備しており且つ前記共用ノードへ結合している第一出力ノードを具備している第一出力段を有している第一調整器回路、
    第二基準入力ノードと、前記第二検知ノードへ結合している第二フィードバック入力ノードと、第二増幅器出力ノードとを具備している第二差動増幅器及び前記第二増幅器出力ノードへ結合している第二入力ノードと前記共用出力ノードへ結合している第二出力ノードとを具備している第二出力段を有している第二調整器回路、
    を有していることを特徴とする電圧調整器。
12. 請求項１１において、更に、
    供給ノード、
    前記共用出力ノードと前記第二検知ノードとの間に結合している第一インピーダンス要素、
    前記第一及び第二検知ノードの間に結合されている第二インピーダンス要素、
    前記第一検知ノードと前記供給ノードとの間に結合している第三インピーダンス要素、
    を有していることを特徴とする電圧調整器。
13. 請求項１１において、前記第一及び第二差動増幅器が夫々の第一及び第二カスコード型差動増幅器を有していることを特徴とする電圧調整器。
14. 請求項１１において、
    前記第一出力段が、前記第一増幅器出力ノードへ結合している制御ノードと前記共用出力ノードへ結合している駆動ノードとを具備しているＮＭＯＳトランジスタを有しており、
    前記第二出力段が、前記第二増幅器出力ノードへ結合している制御ノードと前記共用出力ノードへ結合している駆動ノードとを具備しているＰＭＯＳトランジスタを有している、
    ことを特徴とする電圧調整器。
15. 請求項１１において、更に、パワーダウンノードを具備しているパワーダウン回路を有しており、前記第一差動増幅器が、前記パワーダウンノードへ結合している制御端子を具備している電流源を有している、ことを特徴とする電圧調整器。
16. 請求項１１において、更に、パワーダウンノードを具備しているパワーダウン回路を有しており、前記第一差動増幅器が、前記パワーダウンノードへ結合している制御端子を具備している第一電流源を有しており、前記第二差動増幅器が、前記パワーダウンノードへ結合している制御端子を具備している第二電流源を有している、ことを特徴とする電圧調整器。
17. 請求項１１において、更に、
    供給ノード、
    前記共用出力ノードと前記供給ノードとの間に結合されている電流源、
    を有していることを特徴とする電圧調整器。
18. 請求項１１において、前記第一差動増幅器の第一基準入力ノードが前記第二差動増幅器の第二基準入力ノードへ結合していることを特徴とする電圧調整器。
19. 集積回路において、
    電圧調整器を有しており、前記電圧調整器が、
    出力ノード、
    前記供給電圧が所定のスレッシュホールドと等しいか又はそれを超える場合に前記出力ノード上に第一調整電圧を発生すべく動作可能な第一調整器回路、
    前記供給電圧が前記所定のスレッシュホールド未満である場合に前記出力ノード上に第二調整電圧を発生すべく動作可能な第二調整器回路、
    を有している、
    ことを特徴とする集積回路。
20. ディスクドライブシステムにおいて、
    供給電圧を受取るべく動作可能な第一供給ノード、
    一表面を具備しており且つデータを格納すべく動作可能なデータ格納ディスク、
    前記ディスクへ結合されており且つ前記ディスクを回転させるべく動作可能なモータ、
    データを表わす信号を発生すべく動作可能な読取ヘッド、
    前記ディスクの前記表面にわたって前記読取ヘッドを移動させるべく動作可能な読取ヘッド位置決め組立体、
    前記第一供給ノードへ結合されており且つ前記読取ヘッドからの信号を増幅させるべく動作可能な増幅器、
    を有しており、前記増幅器が、
    第二供給ノード、
    前記第二供給ノードへ結合している回路、
    前記供給電圧が所定のスレッシュホールドと等しいか又はそれを超える場合に前記第二供給ノード上に第一調整電圧を発生すべく動作可能な第一調整器回路、
    前記供給電圧が前記所定のスレッシュホールド未満である場合に前記第二供給ノード上に第二調整電圧を発生すべく動作可能な第二調整器回路、
    を有していることを特徴とするディスクドライブシステム。
21. 請求項２０において、
    前記読取ヘッド位置決め組立体がアクチュエータアームを有しており、
    前記読取ヘッド及び前記増幅器が前記アクチュエータアームに取付けられている、
    ことを特徴とするディスクドライブシステム。
22. コンピュータシステムにおいて、
    供給電圧を受取るべく動作可能な第一供給ノード、
    バスへ結合されている中央処理装置、
    前記バス及び前記供給ノードへ結合されているディスクドライブシステム、
    を有しており、前記ディスクドライブシステムが、
    一表面を具備しており且つデータを格納すべく動作可能なデータ格納ディスク、
    前記ディスクへ結合されており且つ前記ディスクを回転させるべく動作可能なモータ、
    データを表わす信号を発生すべく動作可能な読取ヘッド、
    前記ディスクの前記表面にわたって前記読取ヘッドを移動させるべく動作可能な読取ヘッド位置決め組立体、
    前記第一供給ノードへ結合されており且つ前記読取ヘッドからの信号を増幅させるべく動作可能な増幅器、
    を有しており、前記増幅器が、
    第二供給ノード、
    前記第二供給ノードへ結合している回路、
    前記供給電圧が所定のスレッシュホールドと等しいか又はそれを超える場合に前記第二供給ノード上に第一調整電圧を発生すべく動作可能な第一調整器回路、
    前記供給電圧が前記所定のスレッシュホールド未満である場合に前記第二供給ノード上に第二調整電圧を発生すべく動作可能な第二調整器回路、
    を有している、
    ことを特徴とするコンピュータシステム。
23. 供給電圧が第一所定スレッシュホールド電圧より大きいか又はそれに等しい場合に第一調整電圧への供給電圧を調整し、
    前記供給電圧が前記第一所定スレッシュホールド電圧未満である場合に第二調整電圧への前記供給電圧を調整する、
    ことを包含していることを特徴とする方法。
24. 請求項２３において、
    前記第二調整電圧への供給電圧を調整する場合に、前記供給電圧が前記第一所定スレッシュホールド電圧未満の第二所定スレッシュホールド電圧未満であるか又はそれに等しい場合に前記第二調整電圧への供給電圧を調整することを特徴とする方法。
25. 請求項２３において、更に、
    前記第二調整電圧への供給電圧を調整する場合に、前記供給電圧が前記第一所定スレッシュホールド電圧未満である第二所定スレッシュホールド電圧未満であるか又はそれに等しい場合に、前記第二調整電圧への供給電圧を調整し、
    前記供給電圧が前記第一及び第二所定スレッシュホールド電圧の間である場合に、前記供給電圧と所定の電圧との間の差に実質的に等しい未調整電圧を発生する、
    ことを包含していることを特徴とする方法。
26. 請求項２３において、更に、
    前記第二調整電圧への供給電圧を調整する場合に、前記供給電圧が前記第一所定スレッシュホールド電圧未満である第二所定スレッシュホールド電圧未満であるか又はそれに等しい場合に、前記第二調整電圧への供給電圧を調整し、
    前記供給電圧が前記第一及び第二所定スレッシュホールド電圧の間である場合に、前記供給電圧と半導体装置における１つの電圧降下との間の差に実質的に等しい未調整電圧を発生する、
    ことを包含していることを特徴とする方法。

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