JP2004159089A - デジタルノイズ除去システム、記録情報再生システムおよび信号受信システム - Google Patents
デジタルノイズ除去システム、記録情報再生システムおよび信号受信システム Download PDFInfo
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Abstract
【課題】微小なパルス幅のノイズパルスを除去するためのデジタルノイズ除去システムを提供する。
【解決手段】デジタルノイズ除去システム１０は、信号入力端子Ｔ１と信号出力端子Ｔ２との間に設けられた遅延回路１１と、遅延回路１１に接続されたバイアス変換回路１２と、バイアス変換回路１２に接続された位相同期回路１３とから構成されている。バイアス変換回路１２は、例えば、カレントミラー回路のように、位相同期回路１３からの制御信号の値を調整する機能を有する。位相同期回路１３は、基準信号が入力される端子ＢＴ１に接続された位相比較器１４と、低域フィルタ１５と、遅延回路１６と、分周器１７とから構成されている。遅延回路１６の出力部は、遅延回路１６の入力部にフィードバックされている。さらに、遅延回路１６は、低域フィルタ１５の出力部に接続され、低域フィルタ１５の出力部から遅延時間の制御信号を受け取る構成となっている。
【選択図】 図１
【解決手段】デジタルノイズ除去システム１０は、信号入力端子Ｔ１と信号出力端子Ｔ２との間に設けられた遅延回路１１と、遅延回路１１に接続されたバイアス変換回路１２と、バイアス変換回路１２に接続された位相同期回路１３とから構成されている。バイアス変換回路１２は、例えば、カレントミラー回路のように、位相同期回路１３からの制御信号の値を調整する機能を有する。位相同期回路１３は、基準信号が入力される端子ＢＴ１に接続された位相比較器１４と、低域フィルタ１５と、遅延回路１６と、分周器１７とから構成されている。遅延回路１６の出力部は、遅延回路１６の入力部にフィードバックされている。さらに、遅延回路１６は、低域フィルタ１５の出力部に接続され、低域フィルタ１５の出力部から遅延時間の制御信号を受け取る構成となっている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、信号処理システムにおいて、パルス幅の短いノイズパルスを効果的に除去するシステムに関する。
【０００２】
【従来の技術】
ＤＶＤ（デジタルバーサタイルディスク）に代表される光ディスク、ＨＤＤのような磁気ディスク等の記録デバイスから信号を読み取る場合、または銅線ケーブルを用いた通信で信号を受信する場合などでは、読み取った信号、または受信する信号に、図１０（ａ）に示すように、微小なパルス幅のノイズパルスが重畳されることがある。従って、そのような場合には通常、図１０（ｂ）に示すように、記録デバイスまたは通信機器などの出力端子Ｔｏｕｔと、外部機器の入力端子Ｔｉｎとの間にアナログフィルタを設けることによって、ノイズパルスが除去された信号を得る方法が一般的である（例えば、非特許文献１を参照）。
【０００３】
【非特許文献１】
”Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｆｉｌｔｅｒｓ ｉｎ Ｄｉｇｉｔａｌ ＣＭＯＳ Ｐｒｏｃｅｓｓｅｓ”， ｂｙＳｈａｎｔｈｉ Ｐａｖａｎ Ｙａｎｎｉｓ Ｔｓｉｖｉｄｉｓ， Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ （２０００）。
【０００４】
【発明が解決しようとする課題】
しかしながら、アナログフィルタは容量素子を有するため、アナログフィルタを含む集積回路を半導体チップ上に作製する場合には、アナログフィルタが半導体チップの大部分を占める。このため、半導体チップの製造コストを上昇させる不具合がある。
【０００５】
本発明は、上記不具合を解決するためになされたものであり、微小なパルス幅のノイズパルスを除去するためのデジタルノイズ除去システムを提供する。
【０００６】
【課題を解決するための手段】
本発明のデジタルノイズ除去システムは、第１信号入力部と、第１信号出力部と、遅延制御信号入力部とを有する少なくとも１つの第１遅延回路と、第２信号入力部と、上記少なくとも１つの第１遅延回路と同じ構造を有する第２遅延回路を用いて構成される発振器とを有する位相同期回路とを備え、上記発振器に入力される制御信号は、上記少なくとも１つの第１遅延回路の上記遅延制御信号入力部に入力されるように構成されている。
【０００７】
第２遅延回路の遅延時間は、発振器の発振周期によって決定される。第２遅延回路と全く同じ構成を有する第１遅延回路に、発振器の第２遅延回路と全く同じ制御信号が入力されると、第１遅延回路の遅延時間は必ず第２遅延回路の遅延時間と同じになる。従って、遅延時間より短いパルス幅の信号を第１遅延回路に入力しても出力に伝達されない。つまり、第１遅延回路の遅延時間は、発振器の発振周期によって決定される。このため、本発明のデジタルノイズ除去システムでは、発振器の発振周期を調節することによって、第１信号入力部に入力される信号から、任意のパルス幅より短いパルスを選択的に除去し、それによって得られた信号を第１信号出力部から出力することができる。本発明のデジタルノイズ除去システムは、位相同期回路の発信器に通常用いられる遅延回路を用いる簡単な構成である。このため、半導体チップ上に集積回路として作製する場合、半導体チップを小型化でき、半導体チップの製造コストも低減できる。
【０００８】
バイアス変換回路をさらに備え、上記制御信号は、上記バイアス変換回路を通じて上記少なくとも１つの第１遅延回路の上記遅延制御信号入力部に入力されるように構成されていてもよい。
【０００９】
このことによって、位相同期回路からの制御信号の値を調整することができる。
【００１０】
上記制御信号は、上記バイアス変換回路を通じて上記発振器に入力されるように構成されていてもよい。
【００１１】
この構成において、バイアス変換回路の信号ゲインを変換することによって、迅速に第１遅延回路および第２遅延回路の遅延時間を切り替えられる。このため、除去できるノイズパルスのパルス幅、すなわちカットオフ周波数も迅速に変更することができる。
【００１２】
上記少なくとも１つの第１遅延回路は、直列に接続された複数の第１遅延回路であってもよい。
【００１３】
このことによって、複数の第１遅延回路のうちのどれか１つでも第２遅延回路と特性が一致していれば、所望のパルス幅未満のノイズパルスを確実に除去することができる。従って、ノイズパルス除去の精度を向上させることが可能である。
【００１４】
上記第１信号出力部は、上記位相同期回路の上記第２信号入力部に接続されていてもよい。
【００１５】
本発明の別のデジタルノイズ除去システムは、信号入力部と、信号出力部と、遅延制御信号入力部とを有する少なくとも１つの第１遅延回路と、上記少なくとも１つの第１遅延回路と同じ構造を有する第２遅延回路を有するディレイロックループ回路とを備え、上記第２遅延回路に入力される制御信号は、上記少なくとも１つの第１遅延回路の上記遅延制御信号入力部に入力されるように構成されている。
【００１６】
ディレイロックループ回路において、第２遅延回路の遅延時間がＤであるとすると、第２遅延回路と全く同じ制御信号が入力される第１遅延回路でも、遅延時間が必ずＤになる。さらに、これは、遅延時間Ｄ未満のパルス幅の信号を第１遅延回路に入力しても出力に伝達されない。従って、本発明では、第１信号入力部に入力される信号にノイズパルスが重畳されていたとしても、ノイズパルスのパルス幅が第１遅延回路の遅延時間Ｄ未満であれば、第１遅延回路がノイズ除去フィルタとして働き、第１信号出力部からノイズパルスは出力されない。
【００１７】
上記少なくとも１つの第１遅延回路は、直列に接続された複数の第１遅延回路であってもよい。
【００１８】
本発明の記録情報再生システムは、記録情報を信号に変換するための読み出し手段と、上記読み出し手段に接続された第１信号入力部と、第１信号出力部と、遅延制御信号入力部とを有する少なくとも１つの第１遅延回路と、第２信号入力部と、第２信号出力部と、上記少なくとも１つの第１遅延回路と同じ構造を有する第２遅延回路を用いて構成される発振器とを有する位相同期回路と、データ端子と、クロック端子と、出力端子とを有するフリップフロップとを備え、上記発振器に入力される制御信号は、上記少なくとも１つの第１遅延回路の上記遅延制御信号入力部に入力されるように構成されており、上記第１信号出力部は、上記フリップフロップの上記データ端子および上記位相同期回路の上記第２信号入力部に接続されており、上記位相同期回路の上記第２信号出力部は、上記フリップフロップの上記クロック端子に接続されている。
【００１９】
本発明の記録情報再生システムでは、読み出し手段によって読み出された記録情報を信号に変換する。得られた信号は、第１遅延回路に入力される。第１遅延回路は、以下に述べるように働く。
【００２０】
第２遅延回路の遅延時間は、発振器の発振周期によって決定される。第２遅延回路と全く同じ構成を有する第１遅延回路に、発振器の第２遅延回路と全く同じ制御信号が入力されると、第１遅延回路の遅延時間は必ず第２遅延回路の遅延時間と同じになる。従って、遅延時間より短いパルス幅の信号を第１遅延回路に入力しても出力に伝達されない。つまり、第１遅延回路の遅延時間は、発振器の発振周期によって決定される。このため、第１遅延回路は、発振器の発振周期を調節することによって、第１信号入力部に入力される信号から、任意のパルス幅より短いパルスを選択的に除去し、それによって得られた信号を第１信号出力部から出力する。
【００２１】
第１遅延回路から出力された信号は、位相同期回路およびフリップフロップのデータ端子に入力される。位相同期回路に入力された信号は、第１遅延回路によってノイズパルスが取り除かれている。位相同期回路は、ノイズパルスが取り除かれた入力された信号から、入力された信号に同期したクロック信号を生成し、出力する。位相同期回路から出力されたクロック信号は、フリップフロップのクロック端子に入力される。フリップフロップは、位相同期回路からクロック端子に入力されるクロック信号をトリガとして遅延回路からデータ端子に入力された信号をラッチし、出力端子から再生信号を出力する。このため、本発明では、読み出し手段から出力される信号に重畳されたノイズパルスが効率よく除去される。つまり、本発明によれば、非常にノイズ耐性に優れた記録情報再生システムを構築することができる。
【００２２】
本発明の信号受信システムは、信号を受信するための受信手段と、上記受信手段に接続された第１信号入力部と、第１信号出力部と、遅延制御信号入力部とを有する少なくとも１つの第１遅延回路と、第２信号入力部と、第２信号出力部と、上記少なくとも１つの第１遅延回路と同じ構造を有する第２遅延回路を用いて構成される発振器とを有する位相同期回路と、データ端子と、クロック端子と、出力端子とを有するフリップフロップとを備え、上記発振器に入力される制御信号は、上記少なくとも１つの第１遅延回路の上記遅延制御信号入力部に入力されるように構成されており、上記第１信号出力部は、上記フリップフロップの上記データ端子および上記位相同期回路の上記第２信号入力部に接続されており、上記位相同期回路の上記第２信号出力部は、上記フリップフロップの上記クロック端子に接続されている。
【００２３】
本発明の信号受信システムでは、受信手段によって受信された信号は、第１遅延回路に入力される。第１遅延回路は、以下に述べるように働く。
【００２４】
第２遅延回路の遅延時間は、発振器の発振周期によって決定される。第２遅延回路と全く同じ構成を有する第１遅延回路に、発振器の第２遅延回路と全く同じ制御信号が入力されると、第１遅延回路の遅延時間は必ず第２遅延回路の遅延時間と同じになる。従って、遅延時間より短いパルス幅の信号を第１遅延回路に入力しても出力に伝達されない。つまり、第１遅延回路の遅延時間は、発振器の発振周期によって決定される。このため、第１遅延回路は、発振器の発振周期を調節することによって、第１信号入力部に入力される信号から、任意のパルス幅より短いパルスを選択的に除去し、それによって得られた信号を第１信号出力部から出力する。
【００２５】
第１遅延回路から出力された信号は、位相同期回路およびフリップフロップのデータ端子に入力される。位相同期回路に入力された信号は、第１遅延回路によってノイズパルスが取り除かれている。位相同期回路は、ノイズパルスが取り除かれた入力された信号から、入力された信号に同期したクロック信号を生成し、出力する。位相同期回路から出力されたクロック信号は、フリップフロップのクロック端子に入力される。フリップフロップは、位相同期回路からクロック端子に入力されるクロック信号をトリガとして遅延回路からデータ端子に入力された信号をラッチし、出力端子から受信信号を出力する。このため、本発明では、受信手段で受信される信号に重畳されたノイズパルスが効率よく除去される。つまり、本発明によれば、非常にノイズ耐性に優れた信号受信システムを構築することができる。
【００２６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。なお、本明細書中では、煩雑さを避けるために、各実施形態に共通する構成要素には同じ参照符号を用いることとする。
【００２７】
（実施形態１）
図１は、本実施形態のデジタルノイズ除去システムを示すブロック図である。
【００２８】
図１に示すように、本実施形態のデジタルノイズ除去システム１０は、信号入力端子Ｔ１と信号出力端子Ｔ２との間に設けられた遅延回路１１と、遅延回路１１に接続されたバイアス変換回路１２と、バイアス変換回路１２に接続された位相同期回路１３とから構成されている。
【００２９】
遅延回路１１は、後述する遅延回路１６と全く同じ回路構成を備えている。従って、遅延回路１１の動作および構成については、遅延回路１６の構成と共に後ほど説明する。
【００３０】
バイアス変換回路１２は、例えば、カレントミラー回路のように、位相同期回路１３からの制御信号の値を調整する機能を有する。
【００３１】
位相同期回路１３は、基準信号が入力される端子ＢＴ１に接続された位相比較器１４と、低域フィルタ１５と、遅延回路１６と、分周器１７とから構成されている。
【００３２】
低域フィルタ１５の入力部は、位相比較器１４の出力部に接続されている。
【００３３】
遅延回路１６の出力部は、遅延回路１６の入力部にフィードバックされている。さらに、遅延回路１６は、低域フィルタ１５の出力部に接続されており、低域フィルタ１５の出力部から遅延時間の制御信号を受け取る構成となっている。このことによって、遅延回路１６を含む回路１６ａは、発振器として機能する。以下の説明では、回路１６ａを発振器１６ａと称する。
【００３４】
分周器１７の入力部は、遅延回路１６の出力部に接続されており、分周器１７の出力部は、位相比較器１４に接続されている。
【００３５】
位相比較器１４は、分周器１７を経て得られる発振器１６ａの周波数と、端子ＢＴ１からの基準信号の周波数とを比較する。
【００３６】
低域フィルタ１５は、与えられた遮断周波数以下の位相比較器１４の出力信号を伝送し、他のすべての信号を大幅に減衰させる。
【００３７】
発振器１６ａについては、後ほど詳しく説明する。
【００３８】
分周器１７は、発振器１６ａの周波数の整数分の一となる周波数の出力信号を出力する。
【００３９】
位相同期回路１３では、位相比較器１４の出力信号は、低域フィルター１５を通過した後、発振器１６ａにフィードバックされる。このことによって、位相同期回路１３は、端子ＢＴ１からの基準信号の位相と発振器１６ａからの出力信号の位相とが正確に一致するように動作する。
【００４０】
ここで、発振器１６を詳しく説明する。図２（ａ）は、本実施形態の発振器１６ａの回路構成例を示す図であり、図２（ｂ）は、図２（ａ）に示す発振器１６ａが有する遅延素子の構成例を表す図である。
【００４１】
図２（ａ）に示すように、本実施形態の発振器１６ａは、遅延回路１６の出力部が、遅延回路１６の入力部にフィードバックされる構成となっている。ノードｎ１は、低域フィルタ１５の出力部に接続されており、ノードｎ２は、分周器１７の入力部に接続されている。
【００４２】
遅延回路１６は、奇数段（本実施形態では３段）直列接続された遅延素子１８を有し、最終段の遅延素子１８の出力部が最前段の遅延素子１８の入力部にフィードバックされる構成になっている。なお、上述したように、遅延回路１１もまた、奇数段（本実施形態では３段）直列接続された遅延素子１８を有し、最終段の遅延素子１８の出力部が最前段の遅延素子１８の入力部にフィードバックされる構成になっている。
【００４３】
図２（ｂ）に示すように、遅延素子１８は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、入力部がノードＳ１に、出力部がノードＳ２にそれぞれ接続されているインバータ回路と、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのそれぞれのソース端子に設けられ、ノードＳ１に接続された、各トランジスタに流れ込む電流を制御する電圧制御電流源１９とを備えている。
【００４４】
ノードＳ３には、ノードｎ１を介して低域フィルタ１５の出力部が接続されており、低域フィルタ１５の出力信号によって、インバータ回路の遅延時間を電圧制御電流源１９が制御することができる構成となっている。
【００４５】
ここで、本実施形態のデジタルノイズ除去システム１０に適用されている原理を説明する。
【００４６】
発振器１６ａが、周期Ｔで発振したとする。このとき、信号は遅延回路１６を周期Ｔの間にＨｉｇｈからＬｏｗ（立ち下がり）とＬｏｗからＨｉｇｈ（立ち上がり）の２回伝わる。このため、遅延回路１６の遅延時間はＴ／２である。これは、周期Ｔで発振する発振器１６ａの遅延回路１６と全く同じ制御信号が入力された遅延回路１１では、遅延時間が必ずＴ／２になることを意味する。さらに、これは、Ｔ／２未満のパルス幅の信号を遅延回路１１に入力しても出力に伝達されない、すなわち、遅延回路１１がＴ／２より短い時間で信号を伝達できないことを意味している。このことは、遅延回路１１を使用した発振器が発振器１６ａと全く同じ構造になり、発振周期がＴとなることからも明らかである。
【００４７】
つまり、本実施形態のデジタルノイズ除去システム１０では、遅延回路１１および１６の遅延時間は、発振器１６ａの発振周期Ｔによって決定され、その遅延時間より短いパルス幅の信号を遅延回路１１に入力しても出力に伝達されない。従って、発振器の発振周期Ｔを調節することによって、任意のパルス幅より短いパルスを選択的に除去することができる。
【００４８】
なお、発振器の発振周期Ｔの調節は、例えば、端子ＢＴ１から入力される基準信号の周期の変更、遅延回路１１および１６が有する遅延素子の構成の変更などにより行なうことができる。
【００４９】
本実施形態では、上述の原理を適用することによって、任意のパルス幅より短いパルスを選択的に除去する回路を構成している。
【００５０】
本実施形態では、低域フィルタ１５の出力部から入力される遅延回路１６の遅延時間の制御信号（すなわち、発振器１６ａの周波数制御信号）を、位相同期回路１３の外部の遅延回路にバイアス変換回路１２を介して入力し、遅延回路をデジタルパルス除去のためのフィルタとして使用している。
【００５１】
図３は、本実施形態によるノイズパルスの除去効果を示す図である。図３（ａ）は、端子Ｔ１に入力される信号の波形を表しており、図３（ｂ）は、端子Ｔ２から出力される信号の波形を表している。
【００５２】
図３に示すように、例えば、遅延回路１１に入力される周期Ｔの入力信号にノイズパルスが重畳されていたとしても、ノイズパルスのパルス幅がＴ／２未満であれば、遅延回路１１がノイズ除去フィルタとして働き、遅延回路１１の出力にはノイズパルスは出力されない。
【００５３】
上述のように、本実施形態のデジタルノイズ除去システム１０は、位相同期回路の発信器に通常用いられる遅延回路を用いる簡単な構成である。このため、従来用いられているアナログフィルタよりも小型である。従って、半導体チップ上に集積回路として作製する場合にも、半導体チップを小型化でき、半導体チップの製造コストも低減できる。
【００５４】
本実施形態のデジタルノイズ除去システム１０では、遅延時間の制御信号が低域フィルタ１５から遅延回路１６に入力される構成としているが、図４に示す構成としてもよい。図４は、デジタルノイズ除去システム１０’を示すブロック図である。
【００５５】
図４に示すように、デジタルノイズ除去システム１０’は、信号入力端子Ｔ１と信号出力端子Ｔ２との間に設けられた遅延回路１１と、遅延回路１１に接続されたバイアス変換回路１２と、バイアス変換回路１２に接続された位相同期回路１３’とから構成されている。遅延回路１１およびバイアス変換回路１２は、上記デジタルノイズ除去システム１０で説明したものであり、ここでは説明を省略する。
【００５６】
位相同期回路１３’は、基準信号が入力される端子ＢＴ１に接続された位相比較器１４と、低域フィルタ１５と、遅延回路１６と、分周器１７とから構成されている。
【００５７】
低域フィルタ１５の入力部は、位相比較器１４の出力部に接続されており、低域フィルタ１５の出力部は、バイアス変換回路１２の入力部に接続されている。
【００５８】
遅延回路１６の出力部は、遅延回路１６の入力部にフィードバックされている。さらに、遅延回路１６は、バイアス変換回路１２の出力部に接続されており、バイアス変換回路１２の出力部から遅延時間の制御信号を受け取る構成となっている。
【００５９】
分周器１７の入力部は、遅延回路１６の出力部に接続されており、分周器１７の出力部は、位相比較器１４に接続されている。
【００６０】
つまり、デジタルノイズ除去システム１０’は、デジタルノイズ除去システム１０とほぼ同じ構成であり、遅延時間の制御信号がバイアス変換回路１２を通して遅延回路１６に入力される構成となっている点でのみ異なる。
【００６１】
デジタルノイズ除去システム１０’では、遅延時間の制御信号がバイアス変換回路１２を通して遅延回路１６に入力される構成であるので、バイアス変換回路１２により制御信号の値を適宜調整して、所望のパルス幅を持つノイズパルスを除去することが可能である。例えば、デジタルノイズ除去システム１０’において、遅延回路１１に入力される入力信号の周期がＴの２倍（２Ｔ）以上であり、位相同期回路１３がパルス幅Ｔのクロックに同期した場合、バイアス変換回路１２により制御信号の値を適宜調整することによって、パルス幅Ｔ未満のノイズパルスを除去することも容易に実現できる。
【００６２】
従来用いられているアナログフィルタでは、そのカットオフ周波数を制御するために、図１０（ｂ）に示すように、カットオフ周波数制御回路が接続されている。しかしながら、アナログフィルタにおいてカットオフ周波数の切り替えを、カットオフ周波数制御回路の応答速度とほぼ同等の速度で行なうことは非常に困難である。
【００６３】
ここで、簡単のために全てのデジタルノイズ除去システム１０’の各ブロックの入出力が正の線形特性を有すると仮定すると、制御信号の値をバイアス変換回路１２を用いて入力値の半分の値にすれば、遅延回路１１によって容易にパルス幅Ｔ未満のデジタルパルスを除去することが可能である。すなわち、バイアス変換回路１２の信号ゲインを変換するだけで迅速に遅延回路１１の遅延時間を切り替えられる。このため、除去できるノイズパルスのパルス幅、すなわちカットオフ周波数も迅速に変更することができる。
【００６４】
（実施形態２）
図５は、本実施形態のデジタルノイズ除去システムを示す図である。
【００６５】
図５に示すように、本実施形態のデジタルノイズ除去システム２０は、信号入力端子Ｔ１と信号出力端子Ｔ２との間に設けられたｎ個（ｎは２以上の整数）の遅延回路１１と、各遅延回路１１に接続されたバイアス変換回路１２と、バイアス変換回路１２に接続された位相同期回路１３とから構成されている。
【００６６】
各遅延回路１１は、上記実施形態１と同様に、遅延回路１６と全く同じ回路構成を備えており、図２（ａ）および（ｂ）に示すものである。バイアス変換回路１２および位相同期回路１３もまた、上記実施形態１と全く同様の構成である。
【００６７】
つまり、本実施形態のデジタルノイズ除去システム２０は、ｎ個の遅延回路１１を備えており、バイアス変換回路１２が各遅延回路１１に接続されている点でのみ、上記実施形態１のデジタルノイズ除去システム１０と異なる。
【００６８】
上記実施形態１では、遅延回路１１と遅延回路１６との間に製造ばらつきが生じた場合、所望のパルス幅未満のノイズパルスを確実に除去することが難しい場合がある。
【００６９】
しかしながら、本実施形態のように、バイアス変換回路１２が接続された遅延回路１１をｎ個直列接続することによって、ｎ個の遅延回路１１のうちのどれか１つでも遅延回路１６と特性が一致していれば、所望のパルス幅未満のノイズパルスを確実に除去することができる。従って、ノイズパルス除去の精度を向上させることが可能である。
【００７０】
（実施形態３）
図６は、本実施形態のデジタルノイズ除去システムを示す図である。
【００７１】
図６に示すように、本実施形態のデジタルノイズ除去システム３０は、信号入力端子Ｔ１と信号出力端子Ｔ２との間に設けられた遅延回路１１と、遅延回路１１に接続されたバイアス変換回路１２と、バイアス変換回路１２に接続されたディレイロックループ回路２３とから構成されている。
【００７２】
遅延回路１１は、上記実施形態１と同様に、遅延回路１６と全く同じ回路構成を備えており、図２（ａ）および（ｂ）に示すものである。バイアス変換回路１２もまた、上記実施形態１と全く同様の構成である。
【００７３】
つまり、本実施形態のデジタルノイズ除去システム３０は、位相同期回路１３の代わりにディレイロックループ回路２３を備えている点でのみ、上記実施形態１のデジタルノイズ除去システム１０と異なる。
【００７４】
ディレイロックループ回路２３は、基準信号が入力される端子ＢＴ１に接続された位相比較器１４および遅延回路１６と、低域フィルタ１５と、分周器１７とから構成されている。
【００７５】
低域フィルタ１５の入力部は、位相比較器１４の出力部に接続されている。
【００７６】
遅延回路１６の出力部は、端子ＢＴ１に接続されている。さらに、遅延回路１６は、低域フィルタ１５の出力部に接続されており、低域フィルタ１５の出力部から遅延時間の制御信号を受け取る構成となっている。
【００７７】
分周器１７の入力部は、遅延回路１６の出力部に接続されており、分周器１７の出力部は、位相比較器１４に接続されている。
【００７８】
位相比較器１４は、分周器１７を経て得られる発振器１６ａの周波数と、端子ＢＴ１からの基準信号の周波数とを比較する。
【００７９】
低域フィルタ１５は、与えられた遮断周波数以下の位相比較器１４の出力信号を伝送し、他のすべての信号を大幅に減衰させる。
【００８０】
分周器１７は、遅延回路１６からの出力信号の周波数の整数分の１となる周波数の出力信号を出力する。
【００８１】
ディレイロックループ回路２３では、位相比較器１４の出力信号は、低域フィルター１５を通過した後、遅延回路１６に遅延時間の制御信号として入力される。このことによって、ディレイロックループ回路２３は、端子ＢＴ１からの基準信号の位相と遅延回路１６からの出力信号の位相とのズレ（つまり、遅延回路１６の遅延時間）が一定に保たれるように動作する。
【００８２】
ディレイロックループ回路２３において、遅延回路１６の遅延時間がＤであるとすると、遅延回路１６と全く同じ制御信号が入力された遅延回路１１でも、遅延時間が必ずＤになる。さらに、これは、遅延時間Ｄ未満のパルス幅の信号を遅延回路１１に入力しても出力に伝達されない、すなわち、遅延回路１１がＤより短い時間で信号を伝達できないことを意味している。。
【００８３】
従って、本実施形態では、遅延回路１１に入力される周期Ｔの入力信号にノイズパルスが重畳されていたとしても、ノイズパルスのパルス幅が遅延回路１１の遅延時間Ｄ未満（但し、Ｄ＜Ｔ／２）であれば、遅延回路１１がノイズ除去フィルタとして働き、遅延回路１１の出力にはノイズパルスは出力されない。
【００８４】
なお、本実施形態のデジタルノイズ除去システム３０においても、上記実施形態２と同様に、遅延回路１１が複数個（ｎ個：ｎは２以上の整数）設けられており、バイアス変換回路１２が各遅延回路１１に接続されている構成としてもよい。
【００８５】
このことによって、上記実施形態２と同様に、バイアス変換回路１２が接続された遅延回路１１をｎ個直列接続することによって、ｎ個の遅延回路１１のうちのどれか１つでも遅延回路１６と特性が一致していれば、所望のパルス幅未満のノイズパルスを確実に除去することができる。従って、ノイズパルス除去の精度を向上させることが可能である。
【００８６】
（実施形態４）
図７は、本実施形態のデジタルノイズ除去システムを示す図である。
【００８７】
図７に示すように、本実施形態のデジタルノイズ除去システム４０は、遅延回路１１と、遅延回路１１に接続されたバイアス変換回路１２と、遅延回路１１およびバイアス変換回路１２のいずれにも接続された位相同期回路１３とから構成されている。
【００８８】
遅延回路１１は、上記実施形態１と同様に、位相同期回路１３に設けられた遅延回路１６と全く同じ回路構成を備えており、図２（ａ）および（ｂ）に示すものである。バイアス変換回路１２もまた、上記実施形態１と全く同様の構成である。
【００８９】
位相同期回路１３は、信号入力端子Ｔ１に接続された位相比較器１４と、低域フィルタ１５と、遅延回路１６と、分周器１７とから構成されている。
【００９０】
低域フィルタ１５の入力部は、位相比較器１４の出力部に接続されている。
【００９１】
遅延回路１６の出力部は、遅延回路１６の入力部にフィードバックされている。さらに、遅延回路１６は、低域フィルタ１５の出力部に接続されており、低域フィルタ１５の出力部から遅延時間の制御信号を受け取る構成となっている。つまり、上記実施形態１と同様に、遅延回路１６を用いて発振器１６ａが設けられている。
【００９２】
分周器１７の入力部は、遅延回路１６の出力部に接続されており、分周器１７の出力部は、位相比較器１４に接続されている。
【００９３】
つまり、本実施形態のデジタルノイズ除去システム４０は、基準信号が入力される端子ＢＴ１の代わりに、遅延回路１１の出力部が位相同期回路１３の入力部（位相比較器１４の入力部）に接続されている点でのみ、上記実施形態１のデジタルノイズ除去システム１０と異なる。
【００９４】
ここで、本実施形態のデジタルノイズ除去システム４０に適用されている原理を説明する。
【００９５】
本実施形態のデジタルノイズ除去システム４０において、発振器１６ａが、周期Ｔで発振したとすると、信号は遅延回路１６を周期Ｔの間にＨｉｇｈからＬｏｗ（立ち下がり）とＬｏｗからＨｉｇｈ（立ち上がり）の２回伝わる。このため、遅延回路１６の遅延時間はＴ／２である。これは、周期Ｔで発振する発振器１６ａの遅延回路１６と全く同じ制御信号が入力される遅延回路１１でも、遅延時間が必ずＴ／２になることを意味する。さらに、これは、Ｔ／２未満のパルス幅の信号を遅延回路１１に入力しても出力に伝達されない、すなわち、遅延回路１１がＴ／２より短い時間で信号を伝達できないことを意味している。
【００９６】
本実施形態では、上述の原理を適用することによって、任意のパルス幅より短い周期のパルスを選択的に除去する回路を構成している。
【００９７】
一般に位相同期回路は、入力信号にノイズパルスが重畳された場合、アンロック状態になり、同期したクロック信号を出力することができない。
【００９８】
しかし、本実施形態のデジタルノイズ除去システム４０では、遅延回路１１の出力部が位相同期回路１３の入力部（位相比較器１４の入力部）に接続されている。このことによって、位相同期回路１３にノイズパルスが入力される前に、遅延回路１１によってノイズパルスが取り除かれる。このため、位相同期回路１３のノイズパルスに対する耐性が大幅に向上する。従って、本実施形態のデジタルノイズ除去システム４０によれば、たとえ入力信号にノイズパルスが重畳されていたとしても、問題なく同期したクロック信号の出力が得られる、非常にノイズ耐性の高い位相同期回路を実現できる。
【００９９】
（実施形態５）
上記実施形態４のデジタルノイズ除去システム４０は、さまざまな用途に用いることができる。本実施形態では、デジタルノイズ除去システム４０の用途の一例として、ＤＶＤなどの光ディスクに記録された情報から読み出される信号を再生するシステム（以下、ディスク再生システムと称する）を説明する。なお、本実施形態では、情報記録媒体として光ディスクを用いたディスク再生システムを説明するが、これに限定されない。例えば、情報記録媒体として、磁性体を利用した磁気テープ、フレキシブルディスクなどの他、ＥＥＰＲＯＭなどの不揮発性メモリを用いる再生システムにも全く同様に適用可能である。
【０１００】
図８は、本実施形態のデジタルノイズ除去機能を有するクロック抽出回路が設けられたディスク再生システムを示す図である。
【０１０１】
図８に示すように、本実施形態のディスク再生システム５０は、ディスク５１（例えば、ＤＶＤ、ＣＤなど）に記録された情報を読み出すための読み出し手段５２（例えば、光ピックアップなど）と、読み出し手段５２に接続された信号増幅手段５３と、信号増幅手段５３に接続されたデジタルノイズ除去システム４０と、デジタルノイズ除去システム４０に接続されたフリップフロップ５４とから構成されている。
【０１０２】
読み出し手段５２は、ディスク５１上の記録情報を読み出して信号に変換する。得られた信号は、信号増幅手段５３を用いて増幅される。増幅された信号は、上記実施形態４のデジタルノイズ除去システム４０の遅延回路１１に入力される。
【０１０３】
遅延回路１１は、上記実施形態４で述べたように、ノイズパルスを除去するように働く。
【０１０４】
遅延回路１１から出力された信号は、位相同期回路１３およびフリップフロップ５４のデータ端子Ｄに入力される。位相同期回路１３に入力された信号は、遅延回路１１によってノイズパルスが取り除かれている。位相同期回路１３は、ノイズパルスが取り除かれた入力された信号から、入力された信号に同期したクロック信号を生成し、出力する。位相同期回路１３から出力されたクロック信号は、フリップフロップ５４のクロック端子ＣＫに入力される。
【０１０５】
フリップフロップ５４は、位相同期回路１３からクロック端子ＣＫに入力されるクロック信号をトリガとして遅延回路１１からデータ端子Ｄに入力された信号をラッチし、出力端子Ｑから端子Ｔ３に再生信号を出力する。
【０１０６】
一般に、ＤＶＤ等のディスクに記録された情報から読み出された信号には、微小幅のノイズパルスが重畳されやすい。従って、本実施形態のように、ディスク再生システムにデジタルノイズ除去システムを採用することによって、ディスクから読み出された信号に重畳されたノイズパルスを効率よく除去することができる。つまり、本実施形態によれば、非常にノイズ耐性に優れたディスク再生システムを構築することができる。
【０１０７】
（実施形態６）
本実施形態では、上記実施形態４のデジタルノイズ除去システム４０の用途の一例として、ケーブルを用いた信号受信システムを説明する。
【０１０８】
図９は、本実施形態のデジタルノイズ除去機能を有するクロック抽出回路が設けられた信号受信システムを示す図である。
【０１０９】
図９に示すように、本実施形態の信号受信システム６０は、金属、あるいは光ファイバー等で作製されたケーブルを介して送信手段に接続されたスライサ６３と、スライサ６３に接続されたデジタルノイズ除去システム４０と、デジタルノイズ除去システム４０に接続されたフリップフロップ６４とから構成されている。
【０１１０】
スライサ６３は、送信手段からケーブルを通じて伝送される信号を２値化する。２値化された信号は、上記実施形態４のデジタルノイズ除去システム４０の遅延回路１１に入力される。
【０１１１】
遅延回路１１は、上記実施形態４で述べたように、ノイズパルスを除去するように働く。
【０１１２】
遅延回路１１から出力された信号は、位相同期回路１３およびフリップフロップ６４のデータ端子Ｄに入力される。位相同期回路１３に入力された信号は、遅延回路１１によってノイズパルスが取り除かれている。位相同期回路１３は、ノイズパルスが取り除かれた入力された信号から、入力された信号に同期したクロック信号を生成し、出力する。位相同期回路１３から出力されたクロック信号は、フリップフロップ６４のクロック端子ＣＫに入力される。
【０１１３】
フリップフロップ６４は、位相同期回路１３からクロック端子ＣＫに入力されるクロック信号をトリガとして遅延回路１１からデータ端子Ｄに入力された信号をラッチし、出力端子Ｑから端子Ｔ３に再生信号を出力する。
【０１１４】
送信手段から出力された信号は、金属、あるいは光ファイバー等で作られた有線ケーブルを通り、スライサ６３で２値化される。このとき、送信手段と受信するスライサ６３との間の距離は通常離れており、グランドレベルも異なっている。従って、グランドノイズ等の影響でスライサ６３から出力される信号には微小なパルス幅のノイズパルスが重畳されることが多い。従って、本実施形態のように、信号受信システムにデジタルノイズ除去システムを採用することによって、スライサ６３から出力される信号に重畳されたノイズパルスを効率よく除去することができる。つまり、本実施形態によれば、非常にノイズ耐性に優れた信号受信システムを構築することができる。
【０１１５】
【発明の効果】
本発明によれば、微小なパルス幅のノイズパルスを除去するためのデジタルノイズ除去システムが得られる。
【図面の簡単な説明】
【図１】図１は、デジタルノイズ除去システムを示すブロック図である。
【図２】図２（ａ）は、発振器の回路構成例を示す図であり、図２（ｂ）は、図２（ａ）に示す発振器が有する遅延素子の構成例を表す図である。
【図３】図３（ａ）および図３（ｂ）は、ノイズパルスの除去効果を示す図である。
【図４】図４は、デジタルノイズ除去システムを示すブロック図である。
【図５】図５は、デジタルノイズ除去システムを示すブロック図である。
【図６】図６は、デジタルノイズ除去システムを示すブロック図である。
【図７】図７は、デジタルノイズ除去システムを示すブロック図である。
【図８】図８は、ディスク再生システムを示すブロック図である。
【図９】図９は、信号受信システムを示すブロック図である。
【図１０】図１０（ａ）は、微小なパルス幅のノイズパルスが重畳された信号を表す波形図であり、図１０（ｂ）は、ノイズパルスを除去するための従来の回路構成を表すブロック図である。
【符号の説明】
１０、１０’、２０、３０、４０ デジタルノイズ除去システム
１１、１６ 遅延回路
１２ バイアス変換回路
１３ 位相同期回路
１４ 位相比較器
１５ 低域フィルタ
１６ａ 発振器
１７ 分周器
１８ 遅延素子
１９ 電圧制御電流源
２３ ディレイロックループ回路
５０ ディスク再生システム
５１ ディスク
５２ 読み取り手段
５３、６３ 信号増幅手段
５４、６４ フリップフロップ
６０ 信号受信システム
【発明の属する技術分野】
本発明は、信号処理システムにおいて、パルス幅の短いノイズパルスを効果的に除去するシステムに関する。
【０００２】
【従来の技術】
ＤＶＤ（デジタルバーサタイルディスク）に代表される光ディスク、ＨＤＤのような磁気ディスク等の記録デバイスから信号を読み取る場合、または銅線ケーブルを用いた通信で信号を受信する場合などでは、読み取った信号、または受信する信号に、図１０（ａ）に示すように、微小なパルス幅のノイズパルスが重畳されることがある。従って、そのような場合には通常、図１０（ｂ）に示すように、記録デバイスまたは通信機器などの出力端子Ｔｏｕｔと、外部機器の入力端子Ｔｉｎとの間にアナログフィルタを設けることによって、ノイズパルスが除去された信号を得る方法が一般的である（例えば、非特許文献１を参照）。
【０００３】
【非特許文献１】
”Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｆｉｌｔｅｒｓ ｉｎ Ｄｉｇｉｔａｌ ＣＭＯＳ Ｐｒｏｃｅｓｓｅｓ”， ｂｙＳｈａｎｔｈｉ Ｐａｖａｎ Ｙａｎｎｉｓ Ｔｓｉｖｉｄｉｓ， Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ （２０００）。
【０００４】
【発明が解決しようとする課題】
しかしながら、アナログフィルタは容量素子を有するため、アナログフィルタを含む集積回路を半導体チップ上に作製する場合には、アナログフィルタが半導体チップの大部分を占める。このため、半導体チップの製造コストを上昇させる不具合がある。
【０００５】
本発明は、上記不具合を解決するためになされたものであり、微小なパルス幅のノイズパルスを除去するためのデジタルノイズ除去システムを提供する。
【０００６】
【課題を解決するための手段】
本発明のデジタルノイズ除去システムは、第１信号入力部と、第１信号出力部と、遅延制御信号入力部とを有する少なくとも１つの第１遅延回路と、第２信号入力部と、上記少なくとも１つの第１遅延回路と同じ構造を有する第２遅延回路を用いて構成される発振器とを有する位相同期回路とを備え、上記発振器に入力される制御信号は、上記少なくとも１つの第１遅延回路の上記遅延制御信号入力部に入力されるように構成されている。
【０００７】
第２遅延回路の遅延時間は、発振器の発振周期によって決定される。第２遅延回路と全く同じ構成を有する第１遅延回路に、発振器の第２遅延回路と全く同じ制御信号が入力されると、第１遅延回路の遅延時間は必ず第２遅延回路の遅延時間と同じになる。従って、遅延時間より短いパルス幅の信号を第１遅延回路に入力しても出力に伝達されない。つまり、第１遅延回路の遅延時間は、発振器の発振周期によって決定される。このため、本発明のデジタルノイズ除去システムでは、発振器の発振周期を調節することによって、第１信号入力部に入力される信号から、任意のパルス幅より短いパルスを選択的に除去し、それによって得られた信号を第１信号出力部から出力することができる。本発明のデジタルノイズ除去システムは、位相同期回路の発信器に通常用いられる遅延回路を用いる簡単な構成である。このため、半導体チップ上に集積回路として作製する場合、半導体チップを小型化でき、半導体チップの製造コストも低減できる。
【０００８】
バイアス変換回路をさらに備え、上記制御信号は、上記バイアス変換回路を通じて上記少なくとも１つの第１遅延回路の上記遅延制御信号入力部に入力されるように構成されていてもよい。
【０００９】
このことによって、位相同期回路からの制御信号の値を調整することができる。
【００１０】
上記制御信号は、上記バイアス変換回路を通じて上記発振器に入力されるように構成されていてもよい。
【００１１】
この構成において、バイアス変換回路の信号ゲインを変換することによって、迅速に第１遅延回路および第２遅延回路の遅延時間を切り替えられる。このため、除去できるノイズパルスのパルス幅、すなわちカットオフ周波数も迅速に変更することができる。
【００１２】
上記少なくとも１つの第１遅延回路は、直列に接続された複数の第１遅延回路であってもよい。
【００１３】
このことによって、複数の第１遅延回路のうちのどれか１つでも第２遅延回路と特性が一致していれば、所望のパルス幅未満のノイズパルスを確実に除去することができる。従って、ノイズパルス除去の精度を向上させることが可能である。
【００１４】
上記第１信号出力部は、上記位相同期回路の上記第２信号入力部に接続されていてもよい。
【００１５】
本発明の別のデジタルノイズ除去システムは、信号入力部と、信号出力部と、遅延制御信号入力部とを有する少なくとも１つの第１遅延回路と、上記少なくとも１つの第１遅延回路と同じ構造を有する第２遅延回路を有するディレイロックループ回路とを備え、上記第２遅延回路に入力される制御信号は、上記少なくとも１つの第１遅延回路の上記遅延制御信号入力部に入力されるように構成されている。
【００１６】
ディレイロックループ回路において、第２遅延回路の遅延時間がＤであるとすると、第２遅延回路と全く同じ制御信号が入力される第１遅延回路でも、遅延時間が必ずＤになる。さらに、これは、遅延時間Ｄ未満のパルス幅の信号を第１遅延回路に入力しても出力に伝達されない。従って、本発明では、第１信号入力部に入力される信号にノイズパルスが重畳されていたとしても、ノイズパルスのパルス幅が第１遅延回路の遅延時間Ｄ未満であれば、第１遅延回路がノイズ除去フィルタとして働き、第１信号出力部からノイズパルスは出力されない。
【００１７】
上記少なくとも１つの第１遅延回路は、直列に接続された複数の第１遅延回路であってもよい。
【００１８】
本発明の記録情報再生システムは、記録情報を信号に変換するための読み出し手段と、上記読み出し手段に接続された第１信号入力部と、第１信号出力部と、遅延制御信号入力部とを有する少なくとも１つの第１遅延回路と、第２信号入力部と、第２信号出力部と、上記少なくとも１つの第１遅延回路と同じ構造を有する第２遅延回路を用いて構成される発振器とを有する位相同期回路と、データ端子と、クロック端子と、出力端子とを有するフリップフロップとを備え、上記発振器に入力される制御信号は、上記少なくとも１つの第１遅延回路の上記遅延制御信号入力部に入力されるように構成されており、上記第１信号出力部は、上記フリップフロップの上記データ端子および上記位相同期回路の上記第２信号入力部に接続されており、上記位相同期回路の上記第２信号出力部は、上記フリップフロップの上記クロック端子に接続されている。
【００１９】
本発明の記録情報再生システムでは、読み出し手段によって読み出された記録情報を信号に変換する。得られた信号は、第１遅延回路に入力される。第１遅延回路は、以下に述べるように働く。
【００２０】
第２遅延回路の遅延時間は、発振器の発振周期によって決定される。第２遅延回路と全く同じ構成を有する第１遅延回路に、発振器の第２遅延回路と全く同じ制御信号が入力されると、第１遅延回路の遅延時間は必ず第２遅延回路の遅延時間と同じになる。従って、遅延時間より短いパルス幅の信号を第１遅延回路に入力しても出力に伝達されない。つまり、第１遅延回路の遅延時間は、発振器の発振周期によって決定される。このため、第１遅延回路は、発振器の発振周期を調節することによって、第１信号入力部に入力される信号から、任意のパルス幅より短いパルスを選択的に除去し、それによって得られた信号を第１信号出力部から出力する。
【００２１】
第１遅延回路から出力された信号は、位相同期回路およびフリップフロップのデータ端子に入力される。位相同期回路に入力された信号は、第１遅延回路によってノイズパルスが取り除かれている。位相同期回路は、ノイズパルスが取り除かれた入力された信号から、入力された信号に同期したクロック信号を生成し、出力する。位相同期回路から出力されたクロック信号は、フリップフロップのクロック端子に入力される。フリップフロップは、位相同期回路からクロック端子に入力されるクロック信号をトリガとして遅延回路からデータ端子に入力された信号をラッチし、出力端子から再生信号を出力する。このため、本発明では、読み出し手段から出力される信号に重畳されたノイズパルスが効率よく除去される。つまり、本発明によれば、非常にノイズ耐性に優れた記録情報再生システムを構築することができる。
【００２２】
本発明の信号受信システムは、信号を受信するための受信手段と、上記受信手段に接続された第１信号入力部と、第１信号出力部と、遅延制御信号入力部とを有する少なくとも１つの第１遅延回路と、第２信号入力部と、第２信号出力部と、上記少なくとも１つの第１遅延回路と同じ構造を有する第２遅延回路を用いて構成される発振器とを有する位相同期回路と、データ端子と、クロック端子と、出力端子とを有するフリップフロップとを備え、上記発振器に入力される制御信号は、上記少なくとも１つの第１遅延回路の上記遅延制御信号入力部に入力されるように構成されており、上記第１信号出力部は、上記フリップフロップの上記データ端子および上記位相同期回路の上記第２信号入力部に接続されており、上記位相同期回路の上記第２信号出力部は、上記フリップフロップの上記クロック端子に接続されている。
【００２３】
本発明の信号受信システムでは、受信手段によって受信された信号は、第１遅延回路に入力される。第１遅延回路は、以下に述べるように働く。
【００２４】
第２遅延回路の遅延時間は、発振器の発振周期によって決定される。第２遅延回路と全く同じ構成を有する第１遅延回路に、発振器の第２遅延回路と全く同じ制御信号が入力されると、第１遅延回路の遅延時間は必ず第２遅延回路の遅延時間と同じになる。従って、遅延時間より短いパルス幅の信号を第１遅延回路に入力しても出力に伝達されない。つまり、第１遅延回路の遅延時間は、発振器の発振周期によって決定される。このため、第１遅延回路は、発振器の発振周期を調節することによって、第１信号入力部に入力される信号から、任意のパルス幅より短いパルスを選択的に除去し、それによって得られた信号を第１信号出力部から出力する。
【００２５】
第１遅延回路から出力された信号は、位相同期回路およびフリップフロップのデータ端子に入力される。位相同期回路に入力された信号は、第１遅延回路によってノイズパルスが取り除かれている。位相同期回路は、ノイズパルスが取り除かれた入力された信号から、入力された信号に同期したクロック信号を生成し、出力する。位相同期回路から出力されたクロック信号は、フリップフロップのクロック端子に入力される。フリップフロップは、位相同期回路からクロック端子に入力されるクロック信号をトリガとして遅延回路からデータ端子に入力された信号をラッチし、出力端子から受信信号を出力する。このため、本発明では、受信手段で受信される信号に重畳されたノイズパルスが効率よく除去される。つまり、本発明によれば、非常にノイズ耐性に優れた信号受信システムを構築することができる。
【００２６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。なお、本明細書中では、煩雑さを避けるために、各実施形態に共通する構成要素には同じ参照符号を用いることとする。
【００２７】
（実施形態１）
図１は、本実施形態のデジタルノイズ除去システムを示すブロック図である。
【００２８】
図１に示すように、本実施形態のデジタルノイズ除去システム１０は、信号入力端子Ｔ１と信号出力端子Ｔ２との間に設けられた遅延回路１１と、遅延回路１１に接続されたバイアス変換回路１２と、バイアス変換回路１２に接続された位相同期回路１３とから構成されている。
【００２９】
遅延回路１１は、後述する遅延回路１６と全く同じ回路構成を備えている。従って、遅延回路１１の動作および構成については、遅延回路１６の構成と共に後ほど説明する。
【００３０】
バイアス変換回路１２は、例えば、カレントミラー回路のように、位相同期回路１３からの制御信号の値を調整する機能を有する。
【００３１】
位相同期回路１３は、基準信号が入力される端子ＢＴ１に接続された位相比較器１４と、低域フィルタ１５と、遅延回路１６と、分周器１７とから構成されている。
【００３２】
低域フィルタ１５の入力部は、位相比較器１４の出力部に接続されている。
【００３３】
遅延回路１６の出力部は、遅延回路１６の入力部にフィードバックされている。さらに、遅延回路１６は、低域フィルタ１５の出力部に接続されており、低域フィルタ１５の出力部から遅延時間の制御信号を受け取る構成となっている。このことによって、遅延回路１６を含む回路１６ａは、発振器として機能する。以下の説明では、回路１６ａを発振器１６ａと称する。
【００３４】
分周器１７の入力部は、遅延回路１６の出力部に接続されており、分周器１７の出力部は、位相比較器１４に接続されている。
【００３５】
位相比較器１４は、分周器１７を経て得られる発振器１６ａの周波数と、端子ＢＴ１からの基準信号の周波数とを比較する。
【００３６】
低域フィルタ１５は、与えられた遮断周波数以下の位相比較器１４の出力信号を伝送し、他のすべての信号を大幅に減衰させる。
【００３７】
発振器１６ａについては、後ほど詳しく説明する。
【００３８】
分周器１７は、発振器１６ａの周波数の整数分の一となる周波数の出力信号を出力する。
【００３９】
位相同期回路１３では、位相比較器１４の出力信号は、低域フィルター１５を通過した後、発振器１６ａにフィードバックされる。このことによって、位相同期回路１３は、端子ＢＴ１からの基準信号の位相と発振器１６ａからの出力信号の位相とが正確に一致するように動作する。
【００４０】
ここで、発振器１６を詳しく説明する。図２（ａ）は、本実施形態の発振器１６ａの回路構成例を示す図であり、図２（ｂ）は、図２（ａ）に示す発振器１６ａが有する遅延素子の構成例を表す図である。
【００４１】
図２（ａ）に示すように、本実施形態の発振器１６ａは、遅延回路１６の出力部が、遅延回路１６の入力部にフィードバックされる構成となっている。ノードｎ１は、低域フィルタ１５の出力部に接続されており、ノードｎ２は、分周器１７の入力部に接続されている。
【００４２】
遅延回路１６は、奇数段（本実施形態では３段）直列接続された遅延素子１８を有し、最終段の遅延素子１８の出力部が最前段の遅延素子１８の入力部にフィードバックされる構成になっている。なお、上述したように、遅延回路１１もまた、奇数段（本実施形態では３段）直列接続された遅延素子１８を有し、最終段の遅延素子１８の出力部が最前段の遅延素子１８の入力部にフィードバックされる構成になっている。
【００４３】
図２（ｂ）に示すように、遅延素子１８は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、入力部がノードＳ１に、出力部がノードＳ２にそれぞれ接続されているインバータ回路と、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのそれぞれのソース端子に設けられ、ノードＳ１に接続された、各トランジスタに流れ込む電流を制御する電圧制御電流源１９とを備えている。
【００４４】
ノードＳ３には、ノードｎ１を介して低域フィルタ１５の出力部が接続されており、低域フィルタ１５の出力信号によって、インバータ回路の遅延時間を電圧制御電流源１９が制御することができる構成となっている。
【００４５】
ここで、本実施形態のデジタルノイズ除去システム１０に適用されている原理を説明する。
【００４６】
発振器１６ａが、周期Ｔで発振したとする。このとき、信号は遅延回路１６を周期Ｔの間にＨｉｇｈからＬｏｗ（立ち下がり）とＬｏｗからＨｉｇｈ（立ち上がり）の２回伝わる。このため、遅延回路１６の遅延時間はＴ／２である。これは、周期Ｔで発振する発振器１６ａの遅延回路１６と全く同じ制御信号が入力された遅延回路１１では、遅延時間が必ずＴ／２になることを意味する。さらに、これは、Ｔ／２未満のパルス幅の信号を遅延回路１１に入力しても出力に伝達されない、すなわち、遅延回路１１がＴ／２より短い時間で信号を伝達できないことを意味している。このことは、遅延回路１１を使用した発振器が発振器１６ａと全く同じ構造になり、発振周期がＴとなることからも明らかである。
【００４７】
つまり、本実施形態のデジタルノイズ除去システム１０では、遅延回路１１および１６の遅延時間は、発振器１６ａの発振周期Ｔによって決定され、その遅延時間より短いパルス幅の信号を遅延回路１１に入力しても出力に伝達されない。従って、発振器の発振周期Ｔを調節することによって、任意のパルス幅より短いパルスを選択的に除去することができる。
【００４８】
なお、発振器の発振周期Ｔの調節は、例えば、端子ＢＴ１から入力される基準信号の周期の変更、遅延回路１１および１６が有する遅延素子の構成の変更などにより行なうことができる。
【００４９】
本実施形態では、上述の原理を適用することによって、任意のパルス幅より短いパルスを選択的に除去する回路を構成している。
【００５０】
本実施形態では、低域フィルタ１５の出力部から入力される遅延回路１６の遅延時間の制御信号（すなわち、発振器１６ａの周波数制御信号）を、位相同期回路１３の外部の遅延回路にバイアス変換回路１２を介して入力し、遅延回路をデジタルパルス除去のためのフィルタとして使用している。
【００５１】
図３は、本実施形態によるノイズパルスの除去効果を示す図である。図３（ａ）は、端子Ｔ１に入力される信号の波形を表しており、図３（ｂ）は、端子Ｔ２から出力される信号の波形を表している。
【００５２】
図３に示すように、例えば、遅延回路１１に入力される周期Ｔの入力信号にノイズパルスが重畳されていたとしても、ノイズパルスのパルス幅がＴ／２未満であれば、遅延回路１１がノイズ除去フィルタとして働き、遅延回路１１の出力にはノイズパルスは出力されない。
【００５３】
上述のように、本実施形態のデジタルノイズ除去システム１０は、位相同期回路の発信器に通常用いられる遅延回路を用いる簡単な構成である。このため、従来用いられているアナログフィルタよりも小型である。従って、半導体チップ上に集積回路として作製する場合にも、半導体チップを小型化でき、半導体チップの製造コストも低減できる。
【００５４】
本実施形態のデジタルノイズ除去システム１０では、遅延時間の制御信号が低域フィルタ１５から遅延回路１６に入力される構成としているが、図４に示す構成としてもよい。図４は、デジタルノイズ除去システム１０’を示すブロック図である。
【００５５】
図４に示すように、デジタルノイズ除去システム１０’は、信号入力端子Ｔ１と信号出力端子Ｔ２との間に設けられた遅延回路１１と、遅延回路１１に接続されたバイアス変換回路１２と、バイアス変換回路１２に接続された位相同期回路１３’とから構成されている。遅延回路１１およびバイアス変換回路１２は、上記デジタルノイズ除去システム１０で説明したものであり、ここでは説明を省略する。
【００５６】
位相同期回路１３’は、基準信号が入力される端子ＢＴ１に接続された位相比較器１４と、低域フィルタ１５と、遅延回路１６と、分周器１７とから構成されている。
【００５７】
低域フィルタ１５の入力部は、位相比較器１４の出力部に接続されており、低域フィルタ１５の出力部は、バイアス変換回路１２の入力部に接続されている。
【００５８】
遅延回路１６の出力部は、遅延回路１６の入力部にフィードバックされている。さらに、遅延回路１６は、バイアス変換回路１２の出力部に接続されており、バイアス変換回路１２の出力部から遅延時間の制御信号を受け取る構成となっている。
【００５９】
分周器１７の入力部は、遅延回路１６の出力部に接続されており、分周器１７の出力部は、位相比較器１４に接続されている。
【００６０】
つまり、デジタルノイズ除去システム１０’は、デジタルノイズ除去システム１０とほぼ同じ構成であり、遅延時間の制御信号がバイアス変換回路１２を通して遅延回路１６に入力される構成となっている点でのみ異なる。
【００６１】
デジタルノイズ除去システム１０’では、遅延時間の制御信号がバイアス変換回路１２を通して遅延回路１６に入力される構成であるので、バイアス変換回路１２により制御信号の値を適宜調整して、所望のパルス幅を持つノイズパルスを除去することが可能である。例えば、デジタルノイズ除去システム１０’において、遅延回路１１に入力される入力信号の周期がＴの２倍（２Ｔ）以上であり、位相同期回路１３がパルス幅Ｔのクロックに同期した場合、バイアス変換回路１２により制御信号の値を適宜調整することによって、パルス幅Ｔ未満のノイズパルスを除去することも容易に実現できる。
【００６２】
従来用いられているアナログフィルタでは、そのカットオフ周波数を制御するために、図１０（ｂ）に示すように、カットオフ周波数制御回路が接続されている。しかしながら、アナログフィルタにおいてカットオフ周波数の切り替えを、カットオフ周波数制御回路の応答速度とほぼ同等の速度で行なうことは非常に困難である。
【００６３】
ここで、簡単のために全てのデジタルノイズ除去システム１０’の各ブロックの入出力が正の線形特性を有すると仮定すると、制御信号の値をバイアス変換回路１２を用いて入力値の半分の値にすれば、遅延回路１１によって容易にパルス幅Ｔ未満のデジタルパルスを除去することが可能である。すなわち、バイアス変換回路１２の信号ゲインを変換するだけで迅速に遅延回路１１の遅延時間を切り替えられる。このため、除去できるノイズパルスのパルス幅、すなわちカットオフ周波数も迅速に変更することができる。
【００６４】
（実施形態２）
図５は、本実施形態のデジタルノイズ除去システムを示す図である。
【００６５】
図５に示すように、本実施形態のデジタルノイズ除去システム２０は、信号入力端子Ｔ１と信号出力端子Ｔ２との間に設けられたｎ個（ｎは２以上の整数）の遅延回路１１と、各遅延回路１１に接続されたバイアス変換回路１２と、バイアス変換回路１２に接続された位相同期回路１３とから構成されている。
【００６６】
各遅延回路１１は、上記実施形態１と同様に、遅延回路１６と全く同じ回路構成を備えており、図２（ａ）および（ｂ）に示すものである。バイアス変換回路１２および位相同期回路１３もまた、上記実施形態１と全く同様の構成である。
【００６７】
つまり、本実施形態のデジタルノイズ除去システム２０は、ｎ個の遅延回路１１を備えており、バイアス変換回路１２が各遅延回路１１に接続されている点でのみ、上記実施形態１のデジタルノイズ除去システム１０と異なる。
【００６８】
上記実施形態１では、遅延回路１１と遅延回路１６との間に製造ばらつきが生じた場合、所望のパルス幅未満のノイズパルスを確実に除去することが難しい場合がある。
【００６９】
しかしながら、本実施形態のように、バイアス変換回路１２が接続された遅延回路１１をｎ個直列接続することによって、ｎ個の遅延回路１１のうちのどれか１つでも遅延回路１６と特性が一致していれば、所望のパルス幅未満のノイズパルスを確実に除去することができる。従って、ノイズパルス除去の精度を向上させることが可能である。
【００７０】
（実施形態３）
図６は、本実施形態のデジタルノイズ除去システムを示す図である。
【００７１】
図６に示すように、本実施形態のデジタルノイズ除去システム３０は、信号入力端子Ｔ１と信号出力端子Ｔ２との間に設けられた遅延回路１１と、遅延回路１１に接続されたバイアス変換回路１２と、バイアス変換回路１２に接続されたディレイロックループ回路２３とから構成されている。
【００７２】
遅延回路１１は、上記実施形態１と同様に、遅延回路１６と全く同じ回路構成を備えており、図２（ａ）および（ｂ）に示すものである。バイアス変換回路１２もまた、上記実施形態１と全く同様の構成である。
【００７３】
つまり、本実施形態のデジタルノイズ除去システム３０は、位相同期回路１３の代わりにディレイロックループ回路２３を備えている点でのみ、上記実施形態１のデジタルノイズ除去システム１０と異なる。
【００７４】
ディレイロックループ回路２３は、基準信号が入力される端子ＢＴ１に接続された位相比較器１４および遅延回路１６と、低域フィルタ１５と、分周器１７とから構成されている。
【００７５】
低域フィルタ１５の入力部は、位相比較器１４の出力部に接続されている。
【００７６】
遅延回路１６の出力部は、端子ＢＴ１に接続されている。さらに、遅延回路１６は、低域フィルタ１５の出力部に接続されており、低域フィルタ１５の出力部から遅延時間の制御信号を受け取る構成となっている。
【００７７】
分周器１７の入力部は、遅延回路１６の出力部に接続されており、分周器１７の出力部は、位相比較器１４に接続されている。
【００７８】
位相比較器１４は、分周器１７を経て得られる発振器１６ａの周波数と、端子ＢＴ１からの基準信号の周波数とを比較する。
【００７９】
低域フィルタ１５は、与えられた遮断周波数以下の位相比較器１４の出力信号を伝送し、他のすべての信号を大幅に減衰させる。
【００８０】
分周器１７は、遅延回路１６からの出力信号の周波数の整数分の１となる周波数の出力信号を出力する。
【００８１】
ディレイロックループ回路２３では、位相比較器１４の出力信号は、低域フィルター１５を通過した後、遅延回路１６に遅延時間の制御信号として入力される。このことによって、ディレイロックループ回路２３は、端子ＢＴ１からの基準信号の位相と遅延回路１６からの出力信号の位相とのズレ（つまり、遅延回路１６の遅延時間）が一定に保たれるように動作する。
【００８２】
ディレイロックループ回路２３において、遅延回路１６の遅延時間がＤであるとすると、遅延回路１６と全く同じ制御信号が入力された遅延回路１１でも、遅延時間が必ずＤになる。さらに、これは、遅延時間Ｄ未満のパルス幅の信号を遅延回路１１に入力しても出力に伝達されない、すなわち、遅延回路１１がＤより短い時間で信号を伝達できないことを意味している。。
【００８３】
従って、本実施形態では、遅延回路１１に入力される周期Ｔの入力信号にノイズパルスが重畳されていたとしても、ノイズパルスのパルス幅が遅延回路１１の遅延時間Ｄ未満（但し、Ｄ＜Ｔ／２）であれば、遅延回路１１がノイズ除去フィルタとして働き、遅延回路１１の出力にはノイズパルスは出力されない。
【００８４】
なお、本実施形態のデジタルノイズ除去システム３０においても、上記実施形態２と同様に、遅延回路１１が複数個（ｎ個：ｎは２以上の整数）設けられており、バイアス変換回路１２が各遅延回路１１に接続されている構成としてもよい。
【００８５】
このことによって、上記実施形態２と同様に、バイアス変換回路１２が接続された遅延回路１１をｎ個直列接続することによって、ｎ個の遅延回路１１のうちのどれか１つでも遅延回路１６と特性が一致していれば、所望のパルス幅未満のノイズパルスを確実に除去することができる。従って、ノイズパルス除去の精度を向上させることが可能である。
【００８６】
（実施形態４）
図７は、本実施形態のデジタルノイズ除去システムを示す図である。
【００８７】
図７に示すように、本実施形態のデジタルノイズ除去システム４０は、遅延回路１１と、遅延回路１１に接続されたバイアス変換回路１２と、遅延回路１１およびバイアス変換回路１２のいずれにも接続された位相同期回路１３とから構成されている。
【００８８】
遅延回路１１は、上記実施形態１と同様に、位相同期回路１３に設けられた遅延回路１６と全く同じ回路構成を備えており、図２（ａ）および（ｂ）に示すものである。バイアス変換回路１２もまた、上記実施形態１と全く同様の構成である。
【００８９】
位相同期回路１３は、信号入力端子Ｔ１に接続された位相比較器１４と、低域フィルタ１５と、遅延回路１６と、分周器１７とから構成されている。
【００９０】
低域フィルタ１５の入力部は、位相比較器１４の出力部に接続されている。
【００９１】
遅延回路１６の出力部は、遅延回路１６の入力部にフィードバックされている。さらに、遅延回路１６は、低域フィルタ１５の出力部に接続されており、低域フィルタ１５の出力部から遅延時間の制御信号を受け取る構成となっている。つまり、上記実施形態１と同様に、遅延回路１６を用いて発振器１６ａが設けられている。
【００９２】
分周器１７の入力部は、遅延回路１６の出力部に接続されており、分周器１７の出力部は、位相比較器１４に接続されている。
【００９３】
つまり、本実施形態のデジタルノイズ除去システム４０は、基準信号が入力される端子ＢＴ１の代わりに、遅延回路１１の出力部が位相同期回路１３の入力部（位相比較器１４の入力部）に接続されている点でのみ、上記実施形態１のデジタルノイズ除去システム１０と異なる。
【００９４】
ここで、本実施形態のデジタルノイズ除去システム４０に適用されている原理を説明する。
【００９５】
本実施形態のデジタルノイズ除去システム４０において、発振器１６ａが、周期Ｔで発振したとすると、信号は遅延回路１６を周期Ｔの間にＨｉｇｈからＬｏｗ（立ち下がり）とＬｏｗからＨｉｇｈ（立ち上がり）の２回伝わる。このため、遅延回路１６の遅延時間はＴ／２である。これは、周期Ｔで発振する発振器１６ａの遅延回路１６と全く同じ制御信号が入力される遅延回路１１でも、遅延時間が必ずＴ／２になることを意味する。さらに、これは、Ｔ／２未満のパルス幅の信号を遅延回路１１に入力しても出力に伝達されない、すなわち、遅延回路１１がＴ／２より短い時間で信号を伝達できないことを意味している。
【００９６】
本実施形態では、上述の原理を適用することによって、任意のパルス幅より短い周期のパルスを選択的に除去する回路を構成している。
【００９７】
一般に位相同期回路は、入力信号にノイズパルスが重畳された場合、アンロック状態になり、同期したクロック信号を出力することができない。
【００９８】
しかし、本実施形態のデジタルノイズ除去システム４０では、遅延回路１１の出力部が位相同期回路１３の入力部（位相比較器１４の入力部）に接続されている。このことによって、位相同期回路１３にノイズパルスが入力される前に、遅延回路１１によってノイズパルスが取り除かれる。このため、位相同期回路１３のノイズパルスに対する耐性が大幅に向上する。従って、本実施形態のデジタルノイズ除去システム４０によれば、たとえ入力信号にノイズパルスが重畳されていたとしても、問題なく同期したクロック信号の出力が得られる、非常にノイズ耐性の高い位相同期回路を実現できる。
【００９９】
（実施形態５）
上記実施形態４のデジタルノイズ除去システム４０は、さまざまな用途に用いることができる。本実施形態では、デジタルノイズ除去システム４０の用途の一例として、ＤＶＤなどの光ディスクに記録された情報から読み出される信号を再生するシステム（以下、ディスク再生システムと称する）を説明する。なお、本実施形態では、情報記録媒体として光ディスクを用いたディスク再生システムを説明するが、これに限定されない。例えば、情報記録媒体として、磁性体を利用した磁気テープ、フレキシブルディスクなどの他、ＥＥＰＲＯＭなどの不揮発性メモリを用いる再生システムにも全く同様に適用可能である。
【０１００】
図８は、本実施形態のデジタルノイズ除去機能を有するクロック抽出回路が設けられたディスク再生システムを示す図である。
【０１０１】
図８に示すように、本実施形態のディスク再生システム５０は、ディスク５１（例えば、ＤＶＤ、ＣＤなど）に記録された情報を読み出すための読み出し手段５２（例えば、光ピックアップなど）と、読み出し手段５２に接続された信号増幅手段５３と、信号増幅手段５３に接続されたデジタルノイズ除去システム４０と、デジタルノイズ除去システム４０に接続されたフリップフロップ５４とから構成されている。
【０１０２】
読み出し手段５２は、ディスク５１上の記録情報を読み出して信号に変換する。得られた信号は、信号増幅手段５３を用いて増幅される。増幅された信号は、上記実施形態４のデジタルノイズ除去システム４０の遅延回路１１に入力される。
【０１０３】
遅延回路１１は、上記実施形態４で述べたように、ノイズパルスを除去するように働く。
【０１０４】
遅延回路１１から出力された信号は、位相同期回路１３およびフリップフロップ５４のデータ端子Ｄに入力される。位相同期回路１３に入力された信号は、遅延回路１１によってノイズパルスが取り除かれている。位相同期回路１３は、ノイズパルスが取り除かれた入力された信号から、入力された信号に同期したクロック信号を生成し、出力する。位相同期回路１３から出力されたクロック信号は、フリップフロップ５４のクロック端子ＣＫに入力される。
【０１０５】
フリップフロップ５４は、位相同期回路１３からクロック端子ＣＫに入力されるクロック信号をトリガとして遅延回路１１からデータ端子Ｄに入力された信号をラッチし、出力端子Ｑから端子Ｔ３に再生信号を出力する。
【０１０６】
一般に、ＤＶＤ等のディスクに記録された情報から読み出された信号には、微小幅のノイズパルスが重畳されやすい。従って、本実施形態のように、ディスク再生システムにデジタルノイズ除去システムを採用することによって、ディスクから読み出された信号に重畳されたノイズパルスを効率よく除去することができる。つまり、本実施形態によれば、非常にノイズ耐性に優れたディスク再生システムを構築することができる。
【０１０７】
（実施形態６）
本実施形態では、上記実施形態４のデジタルノイズ除去システム４０の用途の一例として、ケーブルを用いた信号受信システムを説明する。
【０１０８】
図９は、本実施形態のデジタルノイズ除去機能を有するクロック抽出回路が設けられた信号受信システムを示す図である。
【０１０９】
図９に示すように、本実施形態の信号受信システム６０は、金属、あるいは光ファイバー等で作製されたケーブルを介して送信手段に接続されたスライサ６３と、スライサ６３に接続されたデジタルノイズ除去システム４０と、デジタルノイズ除去システム４０に接続されたフリップフロップ６４とから構成されている。
【０１１０】
スライサ６３は、送信手段からケーブルを通じて伝送される信号を２値化する。２値化された信号は、上記実施形態４のデジタルノイズ除去システム４０の遅延回路１１に入力される。
【０１１１】
遅延回路１１は、上記実施形態４で述べたように、ノイズパルスを除去するように働く。
【０１１２】
遅延回路１１から出力された信号は、位相同期回路１３およびフリップフロップ６４のデータ端子Ｄに入力される。位相同期回路１３に入力された信号は、遅延回路１１によってノイズパルスが取り除かれている。位相同期回路１３は、ノイズパルスが取り除かれた入力された信号から、入力された信号に同期したクロック信号を生成し、出力する。位相同期回路１３から出力されたクロック信号は、フリップフロップ６４のクロック端子ＣＫに入力される。
【０１１３】
フリップフロップ６４は、位相同期回路１３からクロック端子ＣＫに入力されるクロック信号をトリガとして遅延回路１１からデータ端子Ｄに入力された信号をラッチし、出力端子Ｑから端子Ｔ３に再生信号を出力する。
【０１１４】
送信手段から出力された信号は、金属、あるいは光ファイバー等で作られた有線ケーブルを通り、スライサ６３で２値化される。このとき、送信手段と受信するスライサ６３との間の距離は通常離れており、グランドレベルも異なっている。従って、グランドノイズ等の影響でスライサ６３から出力される信号には微小なパルス幅のノイズパルスが重畳されることが多い。従って、本実施形態のように、信号受信システムにデジタルノイズ除去システムを採用することによって、スライサ６３から出力される信号に重畳されたノイズパルスを効率よく除去することができる。つまり、本実施形態によれば、非常にノイズ耐性に優れた信号受信システムを構築することができる。
【０１１５】
【発明の効果】
本発明によれば、微小なパルス幅のノイズパルスを除去するためのデジタルノイズ除去システムが得られる。
【図面の簡単な説明】
【図１】図１は、デジタルノイズ除去システムを示すブロック図である。
【図２】図２（ａ）は、発振器の回路構成例を示す図であり、図２（ｂ）は、図２（ａ）に示す発振器が有する遅延素子の構成例を表す図である。
【図３】図３（ａ）および図３（ｂ）は、ノイズパルスの除去効果を示す図である。
【図４】図４は、デジタルノイズ除去システムを示すブロック図である。
【図５】図５は、デジタルノイズ除去システムを示すブロック図である。
【図６】図６は、デジタルノイズ除去システムを示すブロック図である。
【図７】図７は、デジタルノイズ除去システムを示すブロック図である。
【図８】図８は、ディスク再生システムを示すブロック図である。
【図９】図９は、信号受信システムを示すブロック図である。
【図１０】図１０（ａ）は、微小なパルス幅のノイズパルスが重畳された信号を表す波形図であり、図１０（ｂ）は、ノイズパルスを除去するための従来の回路構成を表すブロック図である。
【符号の説明】
１０、１０’、２０、３０、４０ デジタルノイズ除去システム
１１、１６ 遅延回路
１２ バイアス変換回路
１３ 位相同期回路
１４ 位相比較器
１５ 低域フィルタ
１６ａ 発振器
１７ 分周器
１８ 遅延素子
１９ 電圧制御電流源
２３ ディレイロックループ回路
５０ ディスク再生システム
５１ ディスク
５２ 読み取り手段
５３、６３ 信号増幅手段
５４、６４ フリップフロップ
６０ 信号受信システム
Claims (9)
- 第１信号入力部と、第１信号出力部と、遅延制御信号入力部とを有する少なくとも１つの第１遅延回路と、
第２信号入力部と、上記少なくとも１つの第１遅延回路と同じ構造を有する第２遅延回路を用いて構成される発振器とを有する位相同期回路とを備え、
上記発振器に入力される制御信号は、上記少なくとも１つの第１遅延回路の上記遅延制御信号入力部に入力されるように構成されているデジタルノイズ除去システム。 - 請求項１に記載のデジタルノイズ除去システムにおいて、
バイアス変換回路をさらに備え、
上記制御信号は、上記バイアス変換回路を通じて上記少なくとも１つの第１遅延回路の上記遅延制御信号入力部に入力されるように構成されていることを特徴とするデジタルノイズ除去システム。 - 請求項２に記載のデジタルノイズ除去システムにおいて、
上記制御信号は、上記バイアス変換回路を通じて上記発振器に入力されるように構成されていることを特徴とするデジタルノイズ除去システム。 - 請求項１から３に記載のデジタルノイズ除去システムにおいて、
上記少なくとも１つの第１遅延回路は、直列に接続された複数の第１遅延回路であることを特徴とするデジタルノイズ除去システム。 - 請求項１から４に記載のデジタルノイズ除去システムにおいて、
上記第１信号出力部は、上記位相同期回路の上記第２信号入力部に接続されていることを特徴とするデジタルノイズ除去システム。 - 信号入力部と、信号出力部と、遅延制御信号入力部とを有する少なくとも１つの第１遅延回路と、上記少なくとも１つの第１遅延回路と同じ構造を有する第２遅延回路を有するディレイロックループ回路とを備え、
上記第２遅延回路に入力される制御信号は、上記少なくとも１つの第１遅延回路の上記遅延制御信号入力部に入力されるように構成されているデジタルノイズ除去システム。 - 請求項５に記載のデジタルノイズ除去システムにおいて、
上記少なくとも１つの第１遅延回路は、直列に接続された複数の第１遅延回路であることを特徴とするデジタルノイズ除去システム。 - 記録情報を信号に変換するための読み出し手段と、
上記読み出し手段に接続された第１信号入力部と、第１信号出力部と、遅延制御信号入力部とを有する少なくとも１つの第１遅延回路と、
第２信号入力部と、第２信号出力部と、上記少なくとも１つの第１遅延回路と同じ構造を有する第２遅延回路を用いて構成される発振器とを有する位相同期回路と、
データ端子と、クロック端子と、出力端子とを有するフリップフロップとを備え、
上記発振器に入力される制御信号は、上記少なくとも１つの第１遅延回路の上記遅延制御信号入力部に入力されるように構成されており、
上記第１信号出力部は、上記フリップフロップの上記データ端子および上記位相同期回路の上記第２信号入力部に接続されており、
上記位相同期回路の上記第２信号出力部は、上記フリップフロップの上記クロック端子に接続されている記録情報再生システム。 - 信号を受信するための受信手段と、
上記受信手段に接続された第１信号入力部と、第１信号出力部と、遅延制御信号入力部とを有する少なくとも１つの第１遅延回路と、
第２信号入力部と、第２信号出力部と、上記少なくとも１つの第１遅延回路と同じ構造を有する第２遅延回路を用いて構成される発振器とを有する位相同期回路と、
データ端子と、クロック端子と、出力端子とを有するフリップフロップとを備え、
上記発振器に入力される制御信号は、上記少なくとも１つの第１遅延回路の上記遅延制御信号入力部に入力されるように構成されており、
上記第１信号出力部は、上記フリップフロップの上記データ端子および上記位相同期回路の上記第２信号入力部に接続されており、
上記位相同期回路の上記第２信号出力部は、上記フリップフロップの上記クロック端子に接続されている信号受信システム。
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