JP2004159089A - デジタルノイズ除去システム、記録情報再生システムおよび信号受信システム - Google Patents
デジタルノイズ除去システム、記録情報再生システムおよび信号受信システム Download PDFInfo
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Abstract
【解決手段】デジタルノイズ除去システム10は、信号入力端子T1と信号出力端子T2との間に設けられた遅延回路11と、遅延回路11に接続されたバイアス変換回路12と、バイアス変換回路12に接続された位相同期回路13とから構成されている。バイアス変換回路12は、例えば、カレントミラー回路のように、位相同期回路13からの制御信号の値を調整する機能を有する。位相同期回路13は、基準信号が入力される端子BT1に接続された位相比較器14と、低域フィルタ15と、遅延回路16と、分周器17とから構成されている。遅延回路16の出力部は、遅延回路16の入力部にフィードバックされている。さらに、遅延回路16は、低域フィルタ15の出力部に接続され、低域フィルタ15の出力部から遅延時間の制御信号を受け取る構成となっている。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、信号処理システムにおいて、パルス幅の短いノイズパルスを効果的に除去するシステムに関する。
【0002】
【従来の技術】
DVD(デジタルバーサタイルディスク)に代表される光ディスク、HDDのような磁気ディスク等の記録デバイスから信号を読み取る場合、または銅線ケーブルを用いた通信で信号を受信する場合などでは、読み取った信号、または受信する信号に、図10(a)に示すように、微小なパルス幅のノイズパルスが重畳されることがある。従って、そのような場合には通常、図10(b)に示すように、記録デバイスまたは通信機器などの出力端子Toutと、外部機器の入力端子Tinとの間にアナログフィルタを設けることによって、ノイズパルスが除去された信号を得る方法が一般的である(例えば、非特許文献1を参照)。
【0003】
【非特許文献1】
”High Frequency Continuous Time Filters in Digital CMOS Processes”, byShanthi Pavan Yannis Tsividis, Kluwer Academic Publishers (2000)。
【0004】
【発明が解決しようとする課題】
しかしながら、アナログフィルタは容量素子を有するため、アナログフィルタを含む集積回路を半導体チップ上に作製する場合には、アナログフィルタが半導体チップの大部分を占める。このため、半導体チップの製造コストを上昇させる不具合がある。
【0005】
本発明は、上記不具合を解決するためになされたものであり、微小なパルス幅のノイズパルスを除去するためのデジタルノイズ除去システムを提供する。
【0006】
【課題を解決するための手段】
本発明のデジタルノイズ除去システムは、第1信号入力部と、第1信号出力部と、遅延制御信号入力部とを有する少なくとも1つの第1遅延回路と、第2信号入力部と、上記少なくとも1つの第1遅延回路と同じ構造を有する第2遅延回路を用いて構成される発振器とを有する位相同期回路とを備え、上記発振器に入力される制御信号は、上記少なくとも1つの第1遅延回路の上記遅延制御信号入力部に入力されるように構成されている。
【0007】
第2遅延回路の遅延時間は、発振器の発振周期によって決定される。第2遅延回路と全く同じ構成を有する第1遅延回路に、発振器の第2遅延回路と全く同じ制御信号が入力されると、第1遅延回路の遅延時間は必ず第2遅延回路の遅延時間と同じになる。従って、遅延時間より短いパルス幅の信号を第1遅延回路に入力しても出力に伝達されない。つまり、第1遅延回路の遅延時間は、発振器の発振周期によって決定される。このため、本発明のデジタルノイズ除去システムでは、発振器の発振周期を調節することによって、第1信号入力部に入力される信号から、任意のパルス幅より短いパルスを選択的に除去し、それによって得られた信号を第1信号出力部から出力することができる。本発明のデジタルノイズ除去システムは、位相同期回路の発信器に通常用いられる遅延回路を用いる簡単な構成である。このため、半導体チップ上に集積回路として作製する場合、半導体チップを小型化でき、半導体チップの製造コストも低減できる。
【0008】
バイアス変換回路をさらに備え、上記制御信号は、上記バイアス変換回路を通じて上記少なくとも1つの第1遅延回路の上記遅延制御信号入力部に入力されるように構成されていてもよい。
【0009】
このことによって、位相同期回路からの制御信号の値を調整することができる。
【0010】
上記制御信号は、上記バイアス変換回路を通じて上記発振器に入力されるように構成されていてもよい。
【0011】
この構成において、バイアス変換回路の信号ゲインを変換することによって、迅速に第1遅延回路および第2遅延回路の遅延時間を切り替えられる。このため、除去できるノイズパルスのパルス幅、すなわちカットオフ周波数も迅速に変更することができる。
【0012】
上記少なくとも1つの第1遅延回路は、直列に接続された複数の第1遅延回路であってもよい。
【0013】
このことによって、複数の第1遅延回路のうちのどれか1つでも第2遅延回路と特性が一致していれば、所望のパルス幅未満のノイズパルスを確実に除去することができる。従って、ノイズパルス除去の精度を向上させることが可能である。
【0014】
上記第1信号出力部は、上記位相同期回路の上記第2信号入力部に接続されていてもよい。
【0015】
本発明の別のデジタルノイズ除去システムは、信号入力部と、信号出力部と、遅延制御信号入力部とを有する少なくとも1つの第1遅延回路と、上記少なくとも1つの第1遅延回路と同じ構造を有する第2遅延回路を有するディレイロックループ回路とを備え、上記第2遅延回路に入力される制御信号は、上記少なくとも1つの第1遅延回路の上記遅延制御信号入力部に入力されるように構成されている。
【0016】
ディレイロックループ回路において、第2遅延回路の遅延時間がDであるとすると、第2遅延回路と全く同じ制御信号が入力される第1遅延回路でも、遅延時間が必ずDになる。さらに、これは、遅延時間D未満のパルス幅の信号を第1遅延回路に入力しても出力に伝達されない。従って、本発明では、第1信号入力部に入力される信号にノイズパルスが重畳されていたとしても、ノイズパルスのパルス幅が第1遅延回路の遅延時間D未満であれば、第1遅延回路がノイズ除去フィルタとして働き、第1信号出力部からノイズパルスは出力されない。
【0017】
上記少なくとも1つの第1遅延回路は、直列に接続された複数の第1遅延回路であってもよい。
【0018】
本発明の記録情報再生システムは、記録情報を信号に変換するための読み出し手段と、上記読み出し手段に接続された第1信号入力部と、第1信号出力部と、遅延制御信号入力部とを有する少なくとも1つの第1遅延回路と、第2信号入力部と、第2信号出力部と、上記少なくとも1つの第1遅延回路と同じ構造を有する第2遅延回路を用いて構成される発振器とを有する位相同期回路と、データ端子と、クロック端子と、出力端子とを有するフリップフロップとを備え、上記発振器に入力される制御信号は、上記少なくとも1つの第1遅延回路の上記遅延制御信号入力部に入力されるように構成されており、上記第1信号出力部は、上記フリップフロップの上記データ端子および上記位相同期回路の上記第2信号入力部に接続されており、上記位相同期回路の上記第2信号出力部は、上記フリップフロップの上記クロック端子に接続されている。
【0019】
本発明の記録情報再生システムでは、読み出し手段によって読み出された記録情報を信号に変換する。得られた信号は、第1遅延回路に入力される。第1遅延回路は、以下に述べるように働く。
【0020】
第2遅延回路の遅延時間は、発振器の発振周期によって決定される。第2遅延回路と全く同じ構成を有する第1遅延回路に、発振器の第2遅延回路と全く同じ制御信号が入力されると、第1遅延回路の遅延時間は必ず第2遅延回路の遅延時間と同じになる。従って、遅延時間より短いパルス幅の信号を第1遅延回路に入力しても出力に伝達されない。つまり、第1遅延回路の遅延時間は、発振器の発振周期によって決定される。このため、第1遅延回路は、発振器の発振周期を調節することによって、第1信号入力部に入力される信号から、任意のパルス幅より短いパルスを選択的に除去し、それによって得られた信号を第1信号出力部から出力する。
【0021】
第1遅延回路から出力された信号は、位相同期回路およびフリップフロップのデータ端子に入力される。位相同期回路に入力された信号は、第1遅延回路によってノイズパルスが取り除かれている。位相同期回路は、ノイズパルスが取り除かれた入力された信号から、入力された信号に同期したクロック信号を生成し、出力する。位相同期回路から出力されたクロック信号は、フリップフロップのクロック端子に入力される。フリップフロップは、位相同期回路からクロック端子に入力されるクロック信号をトリガとして遅延回路からデータ端子に入力された信号をラッチし、出力端子から再生信号を出力する。このため、本発明では、読み出し手段から出力される信号に重畳されたノイズパルスが効率よく除去される。つまり、本発明によれば、非常にノイズ耐性に優れた記録情報再生システムを構築することができる。
【0022】
本発明の信号受信システムは、信号を受信するための受信手段と、上記受信手段に接続された第1信号入力部と、第1信号出力部と、遅延制御信号入力部とを有する少なくとも1つの第1遅延回路と、第2信号入力部と、第2信号出力部と、上記少なくとも1つの第1遅延回路と同じ構造を有する第2遅延回路を用いて構成される発振器とを有する位相同期回路と、データ端子と、クロック端子と、出力端子とを有するフリップフロップとを備え、上記発振器に入力される制御信号は、上記少なくとも1つの第1遅延回路の上記遅延制御信号入力部に入力されるように構成されており、上記第1信号出力部は、上記フリップフロップの上記データ端子および上記位相同期回路の上記第2信号入力部に接続されており、上記位相同期回路の上記第2信号出力部は、上記フリップフロップの上記クロック端子に接続されている。
【0023】
本発明の信号受信システムでは、受信手段によって受信された信号は、第1遅延回路に入力される。第1遅延回路は、以下に述べるように働く。
【0024】
第2遅延回路の遅延時間は、発振器の発振周期によって決定される。第2遅延回路と全く同じ構成を有する第1遅延回路に、発振器の第2遅延回路と全く同じ制御信号が入力されると、第1遅延回路の遅延時間は必ず第2遅延回路の遅延時間と同じになる。従って、遅延時間より短いパルス幅の信号を第1遅延回路に入力しても出力に伝達されない。つまり、第1遅延回路の遅延時間は、発振器の発振周期によって決定される。このため、第1遅延回路は、発振器の発振周期を調節することによって、第1信号入力部に入力される信号から、任意のパルス幅より短いパルスを選択的に除去し、それによって得られた信号を第1信号出力部から出力する。
【0025】
第1遅延回路から出力された信号は、位相同期回路およびフリップフロップのデータ端子に入力される。位相同期回路に入力された信号は、第1遅延回路によってノイズパルスが取り除かれている。位相同期回路は、ノイズパルスが取り除かれた入力された信号から、入力された信号に同期したクロック信号を生成し、出力する。位相同期回路から出力されたクロック信号は、フリップフロップのクロック端子に入力される。フリップフロップは、位相同期回路からクロック端子に入力されるクロック信号をトリガとして遅延回路からデータ端子に入力された信号をラッチし、出力端子から受信信号を出力する。このため、本発明では、受信手段で受信される信号に重畳されたノイズパルスが効率よく除去される。つまり、本発明によれば、非常にノイズ耐性に優れた信号受信システムを構築することができる。
【0026】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。なお、本明細書中では、煩雑さを避けるために、各実施形態に共通する構成要素には同じ参照符号を用いることとする。
【0027】
(実施形態1)
図1は、本実施形態のデジタルノイズ除去システムを示すブロック図である。
【0028】
図1に示すように、本実施形態のデジタルノイズ除去システム10は、信号入力端子T1と信号出力端子T2との間に設けられた遅延回路11と、遅延回路11に接続されたバイアス変換回路12と、バイアス変換回路12に接続された位相同期回路13とから構成されている。
【0029】
遅延回路11は、後述する遅延回路16と全く同じ回路構成を備えている。従って、遅延回路11の動作および構成については、遅延回路16の構成と共に後ほど説明する。
【0030】
バイアス変換回路12は、例えば、カレントミラー回路のように、位相同期回路13からの制御信号の値を調整する機能を有する。
【0031】
位相同期回路13は、基準信号が入力される端子BT1に接続された位相比較器14と、低域フィルタ15と、遅延回路16と、分周器17とから構成されている。
【0032】
低域フィルタ15の入力部は、位相比較器14の出力部に接続されている。
【0033】
遅延回路16の出力部は、遅延回路16の入力部にフィードバックされている。さらに、遅延回路16は、低域フィルタ15の出力部に接続されており、低域フィルタ15の出力部から遅延時間の制御信号を受け取る構成となっている。このことによって、遅延回路16を含む回路16aは、発振器として機能する。以下の説明では、回路16aを発振器16aと称する。
【0034】
分周器17の入力部は、遅延回路16の出力部に接続されており、分周器17の出力部は、位相比較器14に接続されている。
【0035】
位相比較器14は、分周器17を経て得られる発振器16aの周波数と、端子BT1からの基準信号の周波数とを比較する。
【0036】
低域フィルタ15は、与えられた遮断周波数以下の位相比較器14の出力信号を伝送し、他のすべての信号を大幅に減衰させる。
【0037】
発振器16aについては、後ほど詳しく説明する。
【0038】
分周器17は、発振器16aの周波数の整数分の一となる周波数の出力信号を出力する。
【0039】
位相同期回路13では、位相比較器14の出力信号は、低域フィルター15を通過した後、発振器16aにフィードバックされる。このことによって、位相同期回路13は、端子BT1からの基準信号の位相と発振器16aからの出力信号の位相とが正確に一致するように動作する。
【0040】
ここで、発振器16を詳しく説明する。図2(a)は、本実施形態の発振器16aの回路構成例を示す図であり、図2(b)は、図2(a)に示す発振器16aが有する遅延素子の構成例を表す図である。
【0041】
図2(a)に示すように、本実施形態の発振器16aは、遅延回路16の出力部が、遅延回路16の入力部にフィードバックされる構成となっている。ノードn1は、低域フィルタ15の出力部に接続されており、ノードn2は、分周器17の入力部に接続されている。
【0042】
遅延回路16は、奇数段(本実施形態では3段)直列接続された遅延素子18を有し、最終段の遅延素子18の出力部が最前段の遅延素子18の入力部にフィードバックされる構成になっている。なお、上述したように、遅延回路11もまた、奇数段(本実施形態では3段)直列接続された遅延素子18を有し、最終段の遅延素子18の出力部が最前段の遅延素子18の入力部にフィードバックされる構成になっている。
【0043】
図2(b)に示すように、遅延素子18は、PMOSトランジスタおよびNMOSトランジスタで構成され、入力部がノードS1に、出力部がノードS2にそれぞれ接続されているインバータ回路と、PMOSトランジスタおよびNMOSトランジスタのそれぞれのソース端子に設けられ、ノードS1に接続された、各トランジスタに流れ込む電流を制御する電圧制御電流源19とを備えている。
【0044】
ノードS3には、ノードn1を介して低域フィルタ15の出力部が接続されており、低域フィルタ15の出力信号によって、インバータ回路の遅延時間を電圧制御電流源19が制御することができる構成となっている。
【0045】
ここで、本実施形態のデジタルノイズ除去システム10に適用されている原理を説明する。
【0046】
発振器16aが、周期Tで発振したとする。このとき、信号は遅延回路16を周期Tの間にHighからLow(立ち下がり)とLowからHigh(立ち上がり)の2回伝わる。このため、遅延回路16の遅延時間はT/2である。これは、周期Tで発振する発振器16aの遅延回路16と全く同じ制御信号が入力された遅延回路11では、遅延時間が必ずT/2になることを意味する。さらに、これは、T/2未満のパルス幅の信号を遅延回路11に入力しても出力に伝達されない、すなわち、遅延回路11がT/2より短い時間で信号を伝達できないことを意味している。このことは、遅延回路11を使用した発振器が発振器16aと全く同じ構造になり、発振周期がTとなることからも明らかである。
【0047】
つまり、本実施形態のデジタルノイズ除去システム10では、遅延回路11および16の遅延時間は、発振器16aの発振周期Tによって決定され、その遅延時間より短いパルス幅の信号を遅延回路11に入力しても出力に伝達されない。従って、発振器の発振周期Tを調節することによって、任意のパルス幅より短いパルスを選択的に除去することができる。
【0048】
なお、発振器の発振周期Tの調節は、例えば、端子BT1から入力される基準信号の周期の変更、遅延回路11および16が有する遅延素子の構成の変更などにより行なうことができる。
【0049】
本実施形態では、上述の原理を適用することによって、任意のパルス幅より短いパルスを選択的に除去する回路を構成している。
【0050】
本実施形態では、低域フィルタ15の出力部から入力される遅延回路16の遅延時間の制御信号(すなわち、発振器16aの周波数制御信号)を、位相同期回路13の外部の遅延回路にバイアス変換回路12を介して入力し、遅延回路をデジタルパルス除去のためのフィルタとして使用している。
【0051】
図3は、本実施形態によるノイズパルスの除去効果を示す図である。図3(a)は、端子T1に入力される信号の波形を表しており、図3(b)は、端子T2から出力される信号の波形を表している。
【0052】
図3に示すように、例えば、遅延回路11に入力される周期Tの入力信号にノイズパルスが重畳されていたとしても、ノイズパルスのパルス幅がT/2未満であれば、遅延回路11がノイズ除去フィルタとして働き、遅延回路11の出力にはノイズパルスは出力されない。
【0053】
上述のように、本実施形態のデジタルノイズ除去システム10は、位相同期回路の発信器に通常用いられる遅延回路を用いる簡単な構成である。このため、従来用いられているアナログフィルタよりも小型である。従って、半導体チップ上に集積回路として作製する場合にも、半導体チップを小型化でき、半導体チップの製造コストも低減できる。
【0054】
本実施形態のデジタルノイズ除去システム10では、遅延時間の制御信号が低域フィルタ15から遅延回路16に入力される構成としているが、図4に示す構成としてもよい。図4は、デジタルノイズ除去システム10’を示すブロック図である。
【0055】
図4に示すように、デジタルノイズ除去システム10’は、信号入力端子T1と信号出力端子T2との間に設けられた遅延回路11と、遅延回路11に接続されたバイアス変換回路12と、バイアス変換回路12に接続された位相同期回路13’とから構成されている。遅延回路11およびバイアス変換回路12は、上記デジタルノイズ除去システム10で説明したものであり、ここでは説明を省略する。
【0056】
位相同期回路13’は、基準信号が入力される端子BT1に接続された位相比較器14と、低域フィルタ15と、遅延回路16と、分周器17とから構成されている。
【0057】
低域フィルタ15の入力部は、位相比較器14の出力部に接続されており、低域フィルタ15の出力部は、バイアス変換回路12の入力部に接続されている。
【0058】
遅延回路16の出力部は、遅延回路16の入力部にフィードバックされている。さらに、遅延回路16は、バイアス変換回路12の出力部に接続されており、バイアス変換回路12の出力部から遅延時間の制御信号を受け取る構成となっている。
【0059】
分周器17の入力部は、遅延回路16の出力部に接続されており、分周器17の出力部は、位相比較器14に接続されている。
【0060】
つまり、デジタルノイズ除去システム10’は、デジタルノイズ除去システム10とほぼ同じ構成であり、遅延時間の制御信号がバイアス変換回路12を通して遅延回路16に入力される構成となっている点でのみ異なる。
【0061】
デジタルノイズ除去システム10’では、遅延時間の制御信号がバイアス変換回路12を通して遅延回路16に入力される構成であるので、バイアス変換回路12により制御信号の値を適宜調整して、所望のパルス幅を持つノイズパルスを除去することが可能である。例えば、デジタルノイズ除去システム10’において、遅延回路11に入力される入力信号の周期がTの2倍(2T)以上であり、位相同期回路13がパルス幅Tのクロックに同期した場合、バイアス変換回路12により制御信号の値を適宜調整することによって、パルス幅T未満のノイズパルスを除去することも容易に実現できる。
【0062】
従来用いられているアナログフィルタでは、そのカットオフ周波数を制御するために、図10(b)に示すように、カットオフ周波数制御回路が接続されている。しかしながら、アナログフィルタにおいてカットオフ周波数の切り替えを、カットオフ周波数制御回路の応答速度とほぼ同等の速度で行なうことは非常に困難である。
【0063】
ここで、簡単のために全てのデジタルノイズ除去システム10’の各ブロックの入出力が正の線形特性を有すると仮定すると、制御信号の値をバイアス変換回路12を用いて入力値の半分の値にすれば、遅延回路11によって容易にパルス幅T未満のデジタルパルスを除去することが可能である。すなわち、バイアス変換回路12の信号ゲインを変換するだけで迅速に遅延回路11の遅延時間を切り替えられる。このため、除去できるノイズパルスのパルス幅、すなわちカットオフ周波数も迅速に変更することができる。
【0064】
(実施形態2)
図5は、本実施形態のデジタルノイズ除去システムを示す図である。
【0065】
図5に示すように、本実施形態のデジタルノイズ除去システム20は、信号入力端子T1と信号出力端子T2との間に設けられたn個(nは2以上の整数)の遅延回路11と、各遅延回路11に接続されたバイアス変換回路12と、バイアス変換回路12に接続された位相同期回路13とから構成されている。
【0066】
各遅延回路11は、上記実施形態1と同様に、遅延回路16と全く同じ回路構成を備えており、図2(a)および(b)に示すものである。バイアス変換回路12および位相同期回路13もまた、上記実施形態1と全く同様の構成である。
【0067】
つまり、本実施形態のデジタルノイズ除去システム20は、n個の遅延回路11を備えており、バイアス変換回路12が各遅延回路11に接続されている点でのみ、上記実施形態1のデジタルノイズ除去システム10と異なる。
【0068】
上記実施形態1では、遅延回路11と遅延回路16との間に製造ばらつきが生じた場合、所望のパルス幅未満のノイズパルスを確実に除去することが難しい場合がある。
【0069】
しかしながら、本実施形態のように、バイアス変換回路12が接続された遅延回路11をn個直列接続することによって、n個の遅延回路11のうちのどれか1つでも遅延回路16と特性が一致していれば、所望のパルス幅未満のノイズパルスを確実に除去することができる。従って、ノイズパルス除去の精度を向上させることが可能である。
【0070】
(実施形態3)
図6は、本実施形態のデジタルノイズ除去システムを示す図である。
【0071】
図6に示すように、本実施形態のデジタルノイズ除去システム30は、信号入力端子T1と信号出力端子T2との間に設けられた遅延回路11と、遅延回路11に接続されたバイアス変換回路12と、バイアス変換回路12に接続されたディレイロックループ回路23とから構成されている。
【0072】
遅延回路11は、上記実施形態1と同様に、遅延回路16と全く同じ回路構成を備えており、図2(a)および(b)に示すものである。バイアス変換回路12もまた、上記実施形態1と全く同様の構成である。
【0073】
つまり、本実施形態のデジタルノイズ除去システム30は、位相同期回路13の代わりにディレイロックループ回路23を備えている点でのみ、上記実施形態1のデジタルノイズ除去システム10と異なる。
【0074】
ディレイロックループ回路23は、基準信号が入力される端子BT1に接続された位相比較器14および遅延回路16と、低域フィルタ15と、分周器17とから構成されている。
【0075】
低域フィルタ15の入力部は、位相比較器14の出力部に接続されている。
【0076】
遅延回路16の出力部は、端子BT1に接続されている。さらに、遅延回路16は、低域フィルタ15の出力部に接続されており、低域フィルタ15の出力部から遅延時間の制御信号を受け取る構成となっている。
【0077】
分周器17の入力部は、遅延回路16の出力部に接続されており、分周器17の出力部は、位相比較器14に接続されている。
【0078】
位相比較器14は、分周器17を経て得られる発振器16aの周波数と、端子BT1からの基準信号の周波数とを比較する。
【0079】
低域フィルタ15は、与えられた遮断周波数以下の位相比較器14の出力信号を伝送し、他のすべての信号を大幅に減衰させる。
【0080】
分周器17は、遅延回路16からの出力信号の周波数の整数分の1となる周波数の出力信号を出力する。
【0081】
ディレイロックループ回路23では、位相比較器14の出力信号は、低域フィルター15を通過した後、遅延回路16に遅延時間の制御信号として入力される。このことによって、ディレイロックループ回路23は、端子BT1からの基準信号の位相と遅延回路16からの出力信号の位相とのズレ(つまり、遅延回路16の遅延時間)が一定に保たれるように動作する。
【0082】
ディレイロックループ回路23において、遅延回路16の遅延時間がDであるとすると、遅延回路16と全く同じ制御信号が入力された遅延回路11でも、遅延時間が必ずDになる。さらに、これは、遅延時間D未満のパルス幅の信号を遅延回路11に入力しても出力に伝達されない、すなわち、遅延回路11がDより短い時間で信号を伝達できないことを意味している。。
【0083】
従って、本実施形態では、遅延回路11に入力される周期Tの入力信号にノイズパルスが重畳されていたとしても、ノイズパルスのパルス幅が遅延回路11の遅延時間D未満(但し、D<T/2)であれば、遅延回路11がノイズ除去フィルタとして働き、遅延回路11の出力にはノイズパルスは出力されない。
【0084】
なお、本実施形態のデジタルノイズ除去システム30においても、上記実施形態2と同様に、遅延回路11が複数個(n個:nは2以上の整数)設けられており、バイアス変換回路12が各遅延回路11に接続されている構成としてもよい。
【0085】
このことによって、上記実施形態2と同様に、バイアス変換回路12が接続された遅延回路11をn個直列接続することによって、n個の遅延回路11のうちのどれか1つでも遅延回路16と特性が一致していれば、所望のパルス幅未満のノイズパルスを確実に除去することができる。従って、ノイズパルス除去の精度を向上させることが可能である。
【0086】
(実施形態4)
図7は、本実施形態のデジタルノイズ除去システムを示す図である。
【0087】
図7に示すように、本実施形態のデジタルノイズ除去システム40は、遅延回路11と、遅延回路11に接続されたバイアス変換回路12と、遅延回路11およびバイアス変換回路12のいずれにも接続された位相同期回路13とから構成されている。
【0088】
遅延回路11は、上記実施形態1と同様に、位相同期回路13に設けられた遅延回路16と全く同じ回路構成を備えており、図2(a)および(b)に示すものである。バイアス変換回路12もまた、上記実施形態1と全く同様の構成である。
【0089】
位相同期回路13は、信号入力端子T1に接続された位相比較器14と、低域フィルタ15と、遅延回路16と、分周器17とから構成されている。
【0090】
低域フィルタ15の入力部は、位相比較器14の出力部に接続されている。
【0091】
遅延回路16の出力部は、遅延回路16の入力部にフィードバックされている。さらに、遅延回路16は、低域フィルタ15の出力部に接続されており、低域フィルタ15の出力部から遅延時間の制御信号を受け取る構成となっている。つまり、上記実施形態1と同様に、遅延回路16を用いて発振器16aが設けられている。
【0092】
分周器17の入力部は、遅延回路16の出力部に接続されており、分周器17の出力部は、位相比較器14に接続されている。
【0093】
つまり、本実施形態のデジタルノイズ除去システム40は、基準信号が入力される端子BT1の代わりに、遅延回路11の出力部が位相同期回路13の入力部(位相比較器14の入力部)に接続されている点でのみ、上記実施形態1のデジタルノイズ除去システム10と異なる。
【0094】
ここで、本実施形態のデジタルノイズ除去システム40に適用されている原理を説明する。
【0095】
本実施形態のデジタルノイズ除去システム40において、発振器16aが、周期Tで発振したとすると、信号は遅延回路16を周期Tの間にHighからLow(立ち下がり)とLowからHigh(立ち上がり)の2回伝わる。このため、遅延回路16の遅延時間はT/2である。これは、周期Tで発振する発振器16aの遅延回路16と全く同じ制御信号が入力される遅延回路11でも、遅延時間が必ずT/2になることを意味する。さらに、これは、T/2未満のパルス幅の信号を遅延回路11に入力しても出力に伝達されない、すなわち、遅延回路11がT/2より短い時間で信号を伝達できないことを意味している。
【0096】
本実施形態では、上述の原理を適用することによって、任意のパルス幅より短い周期のパルスを選択的に除去する回路を構成している。
【0097】
一般に位相同期回路は、入力信号にノイズパルスが重畳された場合、アンロック状態になり、同期したクロック信号を出力することができない。
【0098】
しかし、本実施形態のデジタルノイズ除去システム40では、遅延回路11の出力部が位相同期回路13の入力部(位相比較器14の入力部)に接続されている。このことによって、位相同期回路13にノイズパルスが入力される前に、遅延回路11によってノイズパルスが取り除かれる。このため、位相同期回路13のノイズパルスに対する耐性が大幅に向上する。従って、本実施形態のデジタルノイズ除去システム40によれば、たとえ入力信号にノイズパルスが重畳されていたとしても、問題なく同期したクロック信号の出力が得られる、非常にノイズ耐性の高い位相同期回路を実現できる。
【0099】
(実施形態5)
上記実施形態4のデジタルノイズ除去システム40は、さまざまな用途に用いることができる。本実施形態では、デジタルノイズ除去システム40の用途の一例として、DVDなどの光ディスクに記録された情報から読み出される信号を再生するシステム(以下、ディスク再生システムと称する)を説明する。なお、本実施形態では、情報記録媒体として光ディスクを用いたディスク再生システムを説明するが、これに限定されない。例えば、情報記録媒体として、磁性体を利用した磁気テープ、フレキシブルディスクなどの他、EEPROMなどの不揮発性メモリを用いる再生システムにも全く同様に適用可能である。
【0100】
図8は、本実施形態のデジタルノイズ除去機能を有するクロック抽出回路が設けられたディスク再生システムを示す図である。
【0101】
図8に示すように、本実施形態のディスク再生システム50は、ディスク51(例えば、DVD、CDなど)に記録された情報を読み出すための読み出し手段52(例えば、光ピックアップなど)と、読み出し手段52に接続された信号増幅手段53と、信号増幅手段53に接続されたデジタルノイズ除去システム40と、デジタルノイズ除去システム40に接続されたフリップフロップ54とから構成されている。
【0102】
読み出し手段52は、ディスク51上の記録情報を読み出して信号に変換する。得られた信号は、信号増幅手段53を用いて増幅される。増幅された信号は、上記実施形態4のデジタルノイズ除去システム40の遅延回路11に入力される。
【0103】
遅延回路11は、上記実施形態4で述べたように、ノイズパルスを除去するように働く。
【0104】
遅延回路11から出力された信号は、位相同期回路13およびフリップフロップ54のデータ端子Dに入力される。位相同期回路13に入力された信号は、遅延回路11によってノイズパルスが取り除かれている。位相同期回路13は、ノイズパルスが取り除かれた入力された信号から、入力された信号に同期したクロック信号を生成し、出力する。位相同期回路13から出力されたクロック信号は、フリップフロップ54のクロック端子CKに入力される。
【0105】
フリップフロップ54は、位相同期回路13からクロック端子CKに入力されるクロック信号をトリガとして遅延回路11からデータ端子Dに入力された信号をラッチし、出力端子Qから端子T3に再生信号を出力する。
【0106】
一般に、DVD等のディスクに記録された情報から読み出された信号には、微小幅のノイズパルスが重畳されやすい。従って、本実施形態のように、ディスク再生システムにデジタルノイズ除去システムを採用することによって、ディスクから読み出された信号に重畳されたノイズパルスを効率よく除去することができる。つまり、本実施形態によれば、非常にノイズ耐性に優れたディスク再生システムを構築することができる。
【0107】
(実施形態6)
本実施形態では、上記実施形態4のデジタルノイズ除去システム40の用途の一例として、ケーブルを用いた信号受信システムを説明する。
【0108】
図9は、本実施形態のデジタルノイズ除去機能を有するクロック抽出回路が設けられた信号受信システムを示す図である。
【0109】
図9に示すように、本実施形態の信号受信システム60は、金属、あるいは光ファイバー等で作製されたケーブルを介して送信手段に接続されたスライサ63と、スライサ63に接続されたデジタルノイズ除去システム40と、デジタルノイズ除去システム40に接続されたフリップフロップ64とから構成されている。
【0110】
スライサ63は、送信手段からケーブルを通じて伝送される信号を2値化する。2値化された信号は、上記実施形態4のデジタルノイズ除去システム40の遅延回路11に入力される。
【0111】
遅延回路11は、上記実施形態4で述べたように、ノイズパルスを除去するように働く。
【0112】
遅延回路11から出力された信号は、位相同期回路13およびフリップフロップ64のデータ端子Dに入力される。位相同期回路13に入力された信号は、遅延回路11によってノイズパルスが取り除かれている。位相同期回路13は、ノイズパルスが取り除かれた入力された信号から、入力された信号に同期したクロック信号を生成し、出力する。位相同期回路13から出力されたクロック信号は、フリップフロップ64のクロック端子CKに入力される。
【0113】
フリップフロップ64は、位相同期回路13からクロック端子CKに入力されるクロック信号をトリガとして遅延回路11からデータ端子Dに入力された信号をラッチし、出力端子Qから端子T3に再生信号を出力する。
【0114】
送信手段から出力された信号は、金属、あるいは光ファイバー等で作られた有線ケーブルを通り、スライサ63で2値化される。このとき、送信手段と受信するスライサ63との間の距離は通常離れており、グランドレベルも異なっている。従って、グランドノイズ等の影響でスライサ63から出力される信号には微小なパルス幅のノイズパルスが重畳されることが多い。従って、本実施形態のように、信号受信システムにデジタルノイズ除去システムを採用することによって、スライサ63から出力される信号に重畳されたノイズパルスを効率よく除去することができる。つまり、本実施形態によれば、非常にノイズ耐性に優れた信号受信システムを構築することができる。
【0115】
【発明の効果】
本発明によれば、微小なパルス幅のノイズパルスを除去するためのデジタルノイズ除去システムが得られる。
【図面の簡単な説明】
【図1】図1は、デジタルノイズ除去システムを示すブロック図である。
【図2】図2(a)は、発振器の回路構成例を示す図であり、図2(b)は、図2(a)に示す発振器が有する遅延素子の構成例を表す図である。
【図3】図3(a)および図3(b)は、ノイズパルスの除去効果を示す図である。
【図4】図4は、デジタルノイズ除去システムを示すブロック図である。
【図5】図5は、デジタルノイズ除去システムを示すブロック図である。
【図6】図6は、デジタルノイズ除去システムを示すブロック図である。
【図7】図7は、デジタルノイズ除去システムを示すブロック図である。
【図8】図8は、ディスク再生システムを示すブロック図である。
【図9】図9は、信号受信システムを示すブロック図である。
【図10】図10(a)は、微小なパルス幅のノイズパルスが重畳された信号を表す波形図であり、図10(b)は、ノイズパルスを除去するための従来の回路構成を表すブロック図である。
【符号の説明】
10、10’、20、30、40 デジタルノイズ除去システム
11、16 遅延回路
12 バイアス変換回路
13 位相同期回路
14 位相比較器
15 低域フィルタ
16a 発振器
17 分周器
18 遅延素子
19 電圧制御電流源
23 ディレイロックループ回路
50 ディスク再生システム
51 ディスク
52 読み取り手段
53、63 信号増幅手段
54、64 フリップフロップ
60 信号受信システム
Claims (9)
- 第1信号入力部と、第1信号出力部と、遅延制御信号入力部とを有する少なくとも1つの第1遅延回路と、
第2信号入力部と、上記少なくとも1つの第1遅延回路と同じ構造を有する第2遅延回路を用いて構成される発振器とを有する位相同期回路とを備え、
上記発振器に入力される制御信号は、上記少なくとも1つの第1遅延回路の上記遅延制御信号入力部に入力されるように構成されているデジタルノイズ除去システム。 - 請求項1に記載のデジタルノイズ除去システムにおいて、
バイアス変換回路をさらに備え、
上記制御信号は、上記バイアス変換回路を通じて上記少なくとも1つの第1遅延回路の上記遅延制御信号入力部に入力されるように構成されていることを特徴とするデジタルノイズ除去システム。 - 請求項2に記載のデジタルノイズ除去システムにおいて、
上記制御信号は、上記バイアス変換回路を通じて上記発振器に入力されるように構成されていることを特徴とするデジタルノイズ除去システム。 - 請求項1から3に記載のデジタルノイズ除去システムにおいて、
上記少なくとも1つの第1遅延回路は、直列に接続された複数の第1遅延回路であることを特徴とするデジタルノイズ除去システム。 - 請求項1から4に記載のデジタルノイズ除去システムにおいて、
上記第1信号出力部は、上記位相同期回路の上記第2信号入力部に接続されていることを特徴とするデジタルノイズ除去システム。 - 信号入力部と、信号出力部と、遅延制御信号入力部とを有する少なくとも1つの第1遅延回路と、上記少なくとも1つの第1遅延回路と同じ構造を有する第2遅延回路を有するディレイロックループ回路とを備え、
上記第2遅延回路に入力される制御信号は、上記少なくとも1つの第1遅延回路の上記遅延制御信号入力部に入力されるように構成されているデジタルノイズ除去システム。 - 請求項5に記載のデジタルノイズ除去システムにおいて、
上記少なくとも1つの第1遅延回路は、直列に接続された複数の第1遅延回路であることを特徴とするデジタルノイズ除去システム。 - 記録情報を信号に変換するための読み出し手段と、
上記読み出し手段に接続された第1信号入力部と、第1信号出力部と、遅延制御信号入力部とを有する少なくとも1つの第1遅延回路と、
第2信号入力部と、第2信号出力部と、上記少なくとも1つの第1遅延回路と同じ構造を有する第2遅延回路を用いて構成される発振器とを有する位相同期回路と、
データ端子と、クロック端子と、出力端子とを有するフリップフロップとを備え、
上記発振器に入力される制御信号は、上記少なくとも1つの第1遅延回路の上記遅延制御信号入力部に入力されるように構成されており、
上記第1信号出力部は、上記フリップフロップの上記データ端子および上記位相同期回路の上記第2信号入力部に接続されており、
上記位相同期回路の上記第2信号出力部は、上記フリップフロップの上記クロック端子に接続されている記録情報再生システム。 - 信号を受信するための受信手段と、
上記受信手段に接続された第1信号入力部と、第1信号出力部と、遅延制御信号入力部とを有する少なくとも1つの第1遅延回路と、
第2信号入力部と、第2信号出力部と、上記少なくとも1つの第1遅延回路と同じ構造を有する第2遅延回路を用いて構成される発振器とを有する位相同期回路と、
データ端子と、クロック端子と、出力端子とを有するフリップフロップとを備え、
上記発振器に入力される制御信号は、上記少なくとも1つの第1遅延回路の上記遅延制御信号入力部に入力されるように構成されており、
上記第1信号出力部は、上記フリップフロップの上記データ端子および上記位相同期回路の上記第2信号入力部に接続されており、
上記位相同期回路の上記第2信号出力部は、上記フリップフロップの上記クロック端子に接続されている信号受信システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002322815A JP2004159089A (ja) | 2002-11-06 | 2002-11-06 | デジタルノイズ除去システム、記録情報再生システムおよび信号受信システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002322815A JP2004159089A (ja) | 2002-11-06 | 2002-11-06 | デジタルノイズ除去システム、記録情報再生システムおよび信号受信システム |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008105027A Division JP2008236775A (ja) | 2008-04-14 | 2008-04-14 | 信号処理システム、記録情報再生システムおよび信号受信システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004159089A true JP2004159089A (ja) | 2004-06-03 |
Family
ID=32802897
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002322815A Withdrawn JP2004159089A (ja) | 2002-11-06 | 2002-11-06 | デジタルノイズ除去システム、記録情報再生システムおよび信号受信システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004159089A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010035309A1 (ja) * | 2008-09-24 | 2010-04-01 | 株式会社アドバンテスト | 遅延回路およびそれを用いたタイミング発生器および試験装置 |
-
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---|---|---|---|---|
WO2010035309A1 (ja) * | 2008-09-24 | 2010-04-01 | 株式会社アドバンテスト | 遅延回路およびそれを用いたタイミング発生器および試験装置 |
CN102165692A (zh) * | 2008-09-24 | 2011-08-24 | 株式会社爱德万测试 | 延迟电路和使用其的定时发生器以及测试装置 |
JPWO2010035309A1 (ja) * | 2008-09-24 | 2012-02-16 | 株式会社アドバンテスト | 遅延回路およびそれを用いたタイミング発生器および試験装置 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070620 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070807 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071005 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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|
A761 | Written withdrawal of application |
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