JP2004157537A - 平面ディスプレイ用走査駆動回路 - Google Patents

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Abstract

【課題】アクティブマトリックス型平面ディスプレーにおいて、上流の補助回路の負担による下流の補助回路の駆動能力に対する悪影響を除去した走査駆動回路を提供する。
【解決手段】走査駆動回路において、駆動信号を受信して、ある特定時間を経過した後、第一出力端によりその駆動信号をアクティブマトリックスの第一走査線に送信する第一補助回路と、前記第一補助回路と接続され、その第一補助回路の第二出力端から送出される前記駆動信号を受信して、前記特定時間の経過後、前記アクティブマトリックスの第二走査線に前記駆動信号を送信する第二補助回路とを含み、前記第一補助回路における前記第一出力端と前記第二出力端との間は、一方向導通素子を介して接続される平面ディスプレー用走査駆動回路。
【選択図】図２

Description

本発明は走査駆動回路、特に、平面ディスプレイ用走査駆動回路に関する。
製造技術の発展と共に、ＴＦＴＬＣＤ（薄膜トランジスタ液晶ディスプレイ）の製造に用いられる半導体材料は従来のアモルファスシリコンに代わって、低温ポリシリコン（ＬＴＰＳ）が一般的になってきた。ＴＰＳ−ＴＦＴはアモルファスシリコンで製造されたＴＦＴより電子移動速度が速い。典型的な液晶ディスプレイは、基本的には、走査駆動回路とアクティブマトリックスを有する。従来は、アクティブマトリックスは表示パネル上に積層され、アクティブマトリックスを駆動する走査駆動回路は表示パネルの外側に配置された。他方、最近の液晶ディスプレイでは、走査駆動回路及びアクティブマトリックスは表示パネル内に組み込まれる。集積回路を製造する一般的なプロセスは、ＮＭＯＳ，ＣＭＯＳ及びＰＭＯＳプロセスである。ＰＭＯＳプロセスは、少なくともマスクの数及び少なくともこれらのプロセスにおける製造ステップの数を必要とするため、ＰＭＯＳプロセスは、特に大きな表示パネルの走査回路及びアクティブマトリックスの製造に広く採用されている。
表示パネルの大きさはますます大きくなっているため、単一の走査駆動回路では駆動能力の要求に追いついて行けない。したがって、駆動能力を高めるために双方型走査駆動回路が発達した。図１はＬＣＤパネルに用いられる従来の双方型走査駆動回路の配置を示す回路ブロックの配置図である。双方型走査回路は、アクティブマトリックス１０の両面に２つの垂直走査駆動回路を有する。それぞれの鉛直走査駆動回路１１は複数の補助回路、例えば、ＤＣ１、ＤＣ２及びＤＣ３を有する。それぞれの補助回路は、シフトレジスター、例えば、Ａ１、Ａ２及びＡ３、緩衝回路、例えば、Ｂ１、Ｂ２及びＢ３、並びに、電気静電放電（ＥＳＤ）防止回路、例えば、Ｃ１，Ｃ２及びＣ３を有する。それぞれの垂直走査回路に図示される３つの補助回路が含まれているが、３以上の補助回路も同様に組み込まれることができる。クロック信号への応答において、各シフトレジスターは駆動信号を発する。駆動電力を増加させる目的で、同じ列の薄膜トランジスタを作動させるようにシフトレジスターの緩衝回路の下流によって増幅される。走査線は、列ごとに薄膜トランジスタを順次に作動させるように垂直走査回路１１により連続的に駆動される。各ＥＳＤ保護回路は、ＥＳＤ損傷を防ぐために用いられる。
図１から明らかのように、各シフトレジスターは、先行する補助回路の緩衝回路からの増幅された駆動信号により制御される。例えば、シフトレジスターＡ２は、緩衝回路Ｂ１からの増幅された駆動信号によって制御される。同様に、シフトレジスターＡ３は、緩衝回路２からアウトプットされた増幅された駆動信号によって制御される。アクティブマトリックス１０の隣接する走査線は、製造過程によって生じた固有の原因によって、走査線上の破線ａ−ｂで示されるようにショートする可能性があるから、緩衝回路はｓ区ティ部マトリックスにおける2重の薄膜トランジスタを起動する必要がある。したがって、先行の緩衝回路からの増幅された駆動信号は、シフトレジスターを起動するための不十分な電力を有するであろう。同様に、緩衝回路もまたアクティブマトリックスにおける2重の薄膜トランジスタを駆動させる必要がある。このような状況において、連続的な走査線はディスプレイの通常の稼動を維持するために十分に駆動することができない。
本発明の目的は、アクティブマトリックス型ディスプレイにおける上流の補助回路の負担による下流の補助回路の駆動能力に対する悪影響を除いた駆動回路を提供することにある。
本発明の第１の側面に沿って、アクティブマトリックスを有する平面ディスプレイに使用する走査駆動回路が提供される。走査駆動回路は、第１補助回路と第２補助回路を有する。第１の補助回路は、駆動信号を受取り、特定時間の後、第１出力端を経てアクティブマトリックスの第１走査線に駆動信号を出力する。第２の補助回路は、第１の補助回路に電気的に接続され、第１の補助回路の第２出力端から転送された駆動信号を受取り、特定時間の後、アクティブマトリックスの第２の走査線に駆動信号を出力する。さらに、第１の補助回路は第１出力端と第２出力端の間に電気的に接続された単一方向伝送装置を有する。
１つの実施例において、第１の補助回路はシフトレジスターと緩衝回路を有する。シフトレジスターは駆動信号を受取り、時刻信号に応答して特定時間後駆動信号を出力する。緩衝回路はシフトレジスター、アクティブマトリックス及び第２の補助回路に電気的に接続され、駆動信号のパワーを増幅し、それぞれ、第１出力端及び第２出力端を経てアクティブマトリックス及び第２補助回路に増幅された駆動信号を出力する。
１つの実施例において、第１の補助回路は、さらに走査駆動回路を静電放電損傷から保護するために、緩衝回路の第１端に電気的に接続された静電放電保護回路を有する。
実施例において、第１の補助回路の緩衝回路は連続して配置された複数のＮＯＴゲートを有する。
１つの実施例において、第１の補助回路の緩衝回路は、単一方向伝送装置として機能する第１の出力端と第２の出力端の間に連続して電気的に接続された少なくとも１つのＮＯＴゲートを有する。
１つの実施例において、ＮＯＴゲートは、ＮＭＯＳ ＮＯＴゲート、ＰＭＯＳ ＮＯＴゲート及びＣＭＯＳ ＮＯＴゲートからなる群より選ばれる。
１つの実施例において、第２の補助回路は、シフトレジスターと緩衝回路を有する。シフトレジスターは第１の補助回路の第２出力端に電気的に接続され、第１の補助回路の第２出力端から転送された駆動信号を受取り、時刻信号に応答して特定時間経過後駆動信号を発信する。緩衝回路はシフトレジスター、アクティブマトリックスお呼び第２補助回路に電気的に接続され、駆動信号のパワーを増幅し、第１出力端を経てアクティブマトリックスの第２の走査線に増幅された駆動信号を出力する。
１つの実施例において、第２の補助回路は、さらに走査駆動回路を静電放電損傷から保護するために、緩衝回路の第１端に電気的に接続された静電放電保護回路を有する。
１つの実施例において、第２の補助回路の緩衝回路は連続して配置された複数のＮＯＴゲートを有する。好ましくは、ＮＯＴゲートは、ＮＭＯＳ ＮＯＴゲート、ＰＭＯＳ ＮＯＴゲート及びＣＭＯＳ ＮＯＴゲートからなる群より選ばれる。
本発明の第１の側面に沿って、平面ディスプレイのアクティブマトリックスを駆動するための走査駆動回路が提供される。走査駆動回路は、アクティブマトリックスの走査線と通信する複数の補助回路を有する。補助回路の１つは信号受信装置、信号増幅装置、単一方向伝送装置及び第２出力端を有する。信号受信装置は、先行補助回路から駆動信号を受信するために使われる。信号増幅装置は、駆動信号のパワーを増幅し、増幅された駆動信号を発信するために使われる。単一方向伝送装置は、第１出力端を経て単一方向に走査線の一つに増幅された走査信号を転送するための増幅装置の下流に配置される。第２出力端は、信号増幅装置及び次の補助回路に増幅された信号を転送するための次の補助回路に電気的に接続される。
１つの実施例において、信号受信装置はシフトレジスターである。
１つの実施例において、信号受信装置により受信された駆動信号は、時刻信号に応答して特定時間経過後信号増幅装置に転送される。
１つの実施例において、信号増幅装置と単一方向伝送装置は緩衝回路内に含まれる。
１つの実施例において、信号増幅装置は連続して配置された複数のＮＯＴゲートを有し、単一方向伝送装置は連続して第１及び第２出力端の間に電気的に接続された少なくとも１つのＮＯＴゲートを有する。
１つの実施例において、走査駆動回路は、補助回路を静電放電損傷から保護するための１つの補助回路及び１つの走査線に電気的に接続された静電放電損傷保護回路をさらに有する。
本発明の第１の側面に沿って、平面ディスプレイのアクティブマトリックスを駆動するための走査駆動回路が提供される。走査駆動回路は、アクティブマトリックスの走査線と通信する複数の補助回路を有する。補助回路の１つは信号受信装置及び信号緩衝装置を有する。信号受信装置は、先行補助回路から駆動信号を受信するために使われる。信号緩衝装置は、駆動信号のパワーを増幅し、増幅された駆動信号を発信する信号増幅装置、増幅された走査信号を隣の補助回路に転送する出力端及び増幅された駆動信号を単一方向に走査線の１つに転送する単一方向伝送装置からなる。
本発明の上記の目的及び利点は、図を用いた次のより詳細な説明によってさらに理解しやすいものとなるであろう。
図２を参照されたい。これは、本発明の好ましい実施例によるＬＣＤにおけり走査
駆動回路を示す。走査駆動回路は双方型走査駆動回路である。簡略の図のため、アクティブマトリックス２０の片側の垂直走査駆動回路だけが示されている。垂直走査駆動回路は、複数の補助回路、例えば、ＤＣ１、ＤＣ２及びＤＣ３からなる。それぞれの補助回路は、シフトレジスター、例えば、Ａ１、Ａ２又はＡ３、及び緩衝回路、例えば、Ｂ１，Ｂ２又はＢ３からなる。３つの補助回路がそれぞれの垂直走査駆動回路に含まれるように図示されているが、３以上の補助回路が同様に含まれることもできる。時刻信号ＣＫＶ１〜ＣＫＶ３に応答して、シフトレジスターは先行する補助回路からの駆動信号を受取り、ラッチし、特定時間経過後、走査信号はシフトレジスターの緩衝回路下流によって増幅される。増幅された走査信号は、それぞれ、第１出力端及び第２出力端を経て対応する走査線及び隣の補助回路に転送される。垂直走査駆動回路のそれぞれの補助回路は、さらに、走査駆動回路を静電放電損傷から保護するために、その補助回路の第１出力端に電気的に接続された静電放電保護回静電放電（ＥＳＤ）保護回路、例えば、Ｃ１、Ｃ２又はＣ３からなる。第２出力端Ｉ２から伝達された増幅された走査信号は、次の走査線における薄膜トランジスタの状態を制御する。走査線は、列ごとにアクティブマトリックス２０における薄膜トランジスタを連続的に作動させるように補助回路によって連続的に駆動される。
例えば、回路のショートによる下流の補助回路の駆動能力に対する上流の補助回路の負担による悪影響を避けるために、各補助回路の緩衝回路はシフトレジスターの下流に配置される一方向導通素子、例えばＤ１、Ｄ２，又はＤ３からなる。これらの一方向導通素子によって、増幅された駆動信号は第１出力端Ｉ１によって単一方向に走査線の１つに転送される。アクティブマトリックス２０の２つの隣り合う走査線がショートすると、破線ａ−ｂによって示されるように、緩衝回路Ｂ２はアクティブマトリックス２０における２つの薄膜トランジスタを駆動する必要がある。しかしながら、先行する緩衝回路Ｂ２からの増幅された駆動信号は、依然としてシフトレジスタＡ３を効果的に駆動することができる。
図３を参照すると、それぞれの緩衝回路は、連続的に配置された複数のＮＯＴゲートを有する。複数のＮＯＴゲートの上流の１つがシフトレジスターからの駆動信号の増幅のための増幅装置として機能する一方、ＰＭＯＳ ＮＯＴゲートとして図４に例示された１又は２以上の下流ＮＯＴゲートは、一方向導通素子機能する。増幅された駆動信号は、第１出力端Ｉ１を経て電流走査線を駆動するために供給され、第２出力端Ｉ２を経て次の補助回路に転送される。ＮＯＴゲートは一方向導通素子に使われるため、ＮＯＴゲートの特性は出力ローディングからの入力駆動能力の独立から本来的に免責される。このような工夫によって、たとえ２つの隣接する走査線がショートし、第１出力端Ｉ１の駆動負担が増加しても、第２出力端Ｉ２から伝達された駆動力は依然として通常に保たれる。
図４に示されるＰＭＯＳ ＮＯＴゲートに加えて、緩衝に使われるＮＯＴゲートはＮＭＯＳ ＮＯＴゲート又はＣＭＯＳ ＮＯＴゲートであり得る。ＰＭＯＳプロセスはこれらのプロセスにおける最小のマスク回数および最小の製造ステップを有するから、ＰＭＯＳプロセスはディスプレイパネル、特に大型のディスプレイパネルの駆動回路及びアクティブマトリックスを製造する際に広く採用されている。
上記の記載から、回路のショートから生じる問題は、本発明の回路における一方向導通素子の配置によって効果的に減少させることができる。
本発明は、現在最も実際的で好ましい実施例によって記述されてきたが、本発明はこれらの実施態様によって制限されるものではない。
ＬＣＤパネルに使われる従来の双方型走査駆動回路の配置を示す回路ブロック図である。 本発明の好ましい実施例にしたがったＬＣＤパネルに使われる走査駆動回路の配置を示すブロック図である。 緩衝回路の配置を示すブロック図である。 ＰＭＯＳ ＮＯＴゲートの配置を示すブロック図である。
符号の説明
１０ アクティブマトリックス
１１ 垂直走査駆動回路
１１１１ シフトレジスタ
１１１２ 緩衝回路
１１１３ 静電放電防護回路
２０ アクティブマトリックス
２０１ 走査線
２１ 補助回路
２１１ シフトレジスタ
２１２ 緩衝回路
２１３ 静電放電防護回路
２１２１ 第一出力端
２１２２ 第二出力端
２１２３ 一方向導通素子


Claims (3)

  1. アクティブマトリックスを含む平面ディスプレー用走査駆動回路において、駆動信号を受信して、ある特定時間を経過した後、第一出力端によりその駆動信号をアクティブマトリックスの第一走査線に送信する第一補助回路と、前記第一補助回路と接続され、その第一補助回路の第二出力端から送出される前記駆動信号を受信して、前記特定時間の経過後、前記アクティブマトリックスの第二走査線に前記駆動信号を送信する第二補助回路とを含み、前記第一補助回路における前記第一出力端と前記第二出力端との間は、一方向導通素子を介して接続される平面ディスプレー用走査駆動回路。
  2. 前記走査駆動回路の前記第一補助回路において、前記駆動信号を受信して、クロック信号による制御のもとで前記特定時間を経過した後、前記駆動信号を送信するシフトレジスタと、前記シフトレジスタ、前記アクティブマトリックスおよび前記第二補助回路と接続され、受信した駆動信号を増幅してから、それぞれ前記第一出力端と前記第二出力端により前記アクティブマトリックスおよび前記第二補助回路に出力する緩衝回路であって、複数インバータの直列接続により構成され、前記第一出力端と前記第二出力端との間は少なくとも一つのインバータにより直列接続され、当該インバータはＮＭＯＳ型インバータ、ＣＭＯＳ型インバータおよびＰＭＯＳ型インバータの一種である緩衝回路と、前記緩衝回路の第一出力端に接続され、静電放電による全体回路の破壊を防止する静電放電防護回路とを含む請求項１に記載の走査駆動回路。
  3. 前記走査駆動回路の前記第二補助回路において、前記第一補助回路の第二出力端に接続され、前記第一補助回路の第二出力端から出力される前記駆動信号を受信して、クロック信号による制御のもとで前記特定時間を経過した後、前記駆動信号を送信するシフトレジスタと、前記シフトレジスタ、前記アクティブマトリックスおよび前記第二補助回路と接続され、受信した駆動信号を増幅してから、前記第一出力端により前記アクティブマトリックスの第二走査線に出力する緩衝回路であって、複数インバータの直列接続により構成され、当該インバータはＮＭＯＳ型インバータ、ＣＭＯＳ型インバータおよびＰＭＯＳ型インバータの一種である緩衝回路と、前記緩衝回路の第一出力端に接続され、静電放電による全体回路の破壊を防止する静電放電防護回路とを含む請求項２に記載の走査駆動回路。
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