JP2004153720A - Ｃｍｌラッチ回路 - Google Patents
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Abstract
【課題】従来よりも、より低い電源電圧でも動作するＣＭＬラッチ回路を提供する。
【解決手段】電源線１６０とグランド線１７０との間に、抵抗１１０，１１１と、第１及び第２のｎＭＳＯトランジスタ１００，１０１と、電流源ｎＭＯＳトランジスタ１５０とを接続し、トランジスタ１０１のドレインにｐＭＯＳトランジスタ１０２，１０３と抵抗１２１，１２０とを接続し、クロスカップルのｐＭＯＳトランジスタ１０４，１０５をトランジスタ１００のドレインに接続する。これにより、４個のｐＭＯＳトランジスタがラッチ動作をし、更に電源線１６０とグランド線１７０との間に接続される素子の数が少なくなる。よって、低電圧でも動作する。
【選択図】 図１
【解決手段】電源線１６０とグランド線１７０との間に、抵抗１１０，１１１と、第１及び第２のｎＭＳＯトランジスタ１００，１０１と、電流源ｎＭＯＳトランジスタ１５０とを接続し、トランジスタ１０１のドレインにｐＭＯＳトランジスタ１０２，１０３と抵抗１２１，１２０とを接続し、クロスカップルのｐＭＯＳトランジスタ１０４，１０５をトランジスタ１００のドレインに接続する。これにより、４個のｐＭＯＳトランジスタがラッチ動作をし、更に電源線１６０とグランド線１７０との間に接続される素子の数が少なくなる。よって、低電圧でも動作する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ：電流モード論理）回路を使用したＣＭＬラッチ回路に関する。
【０００２】
【従来の技術】
図３は、従来のＣＭＬ回路を使用したラッチ回路を示す回路図である。電源線３６０に抵抗３３０及び抵抗３３１の一端が接続され、この抵抗３３０及び３３１の他端に夫々第１のｎＭＯＳトランジスタ（ｎＭＯＳＦＥＴ）３１０及び第２のｎＭＯＳトランジスタ３１１のドレインが接続されている。これらの第１のｎＭＯＳトランジスタ３１０及び第２のｎＭＯＳトランジスタ３１１のソースは第３のｎＭＯＳトランジスタ３００のドレインに共通接続されている。また、第１のｎＭＯＳトランジスタ３１０のゲートにはデータ信号Ｄが入力され、第２のｎＭＯＳトランジスタ３１１のゲートには、データ信号の反転信号Ｄ′が入力されている。
【０００３】
クロスカップル対トランジスタである第４のｎＭＯＳトランジスタ３２０及び第５のｎＭＯＳトランジスタ３２１のゲートは、夫々トランジスタ３１１及び３１０のドレインに接続されており、トランジスタ３２０及び３２１のドレインには、夫々トランジスタ３１０及び３１１のドレインが接続されている。トランジスタ３２０及び３２１のソース委は第６のｎＭＯＳトランジスタ３０１のドレインに共通接続され、トランジスタ３００及び３０１のソースは、電流源であるｎＭＯＳトランジスタ３４０のドレインに共通接続されている。電流源トランジスタ３４０のソースはグランド線３７０に接続され、ゲートにはバイアス電圧が印加されている。また、トランジスタ３００及び３０１のゲートには、夫々クロック信号ＣＫ及びクロック信号の反転信号ＣＫ′が入力され、トランジスタ３１０及び３１１のドレインから、夫々出力信号Ｑ及びＱ′が出力される。
【０００４】
このように構成された従来のＣＭＬラッチ回路においては、クロック信号ＣＫがハイレベルのとき、定電流源ｎＭＯＳトランジスタ３４０が供給するテール電流はｎＭＯＳトランジスタ３００を流れる。データ信号Ｄが、ハイレベルか又はローレベルかに従って、ｎＭＯＳトランジスタ３１０，３１１のオン・オフが切り替わり、出力信号Ｑがローレベルとなるか、又はハイレベルとなるかが決定される。次に、クロック信号ＣＫがローレベルにたち下がると、テール電流の流れる経路が切り替わり、ｎＭＯＳトランジスタ３０１側を流れるようになる。そうすると、クロスカップル対トランジスタであるｎＭＯＳトランジスタ３２０、３２１に夫々信号Ｑと信号Ｑの反転信号Ｑ′の値がラッチされることになる。
【０００５】
このようなラッチ回路を高速化するためには、図４に示すように、インダクタ３５０及び３５１を夫々負荷抵抗３３０及び３３１に直列に挿入することが一つの方法として知られている。このインダクタ３５０及び３５１によって出力波形が急峻になるので、インダクタ３５０及び３５１がない場合に比して、同一電流でも高速な動作をすることができるようになる。
【０００６】
なお、以上のようなＣＭＬ型のラッチ回路に関しては、文献（“ＨＩＧＨ−ＳＰＥＥＤ ＣＭＯＳ ＣＩＲＣＵＴＳ ＦＯＲ ＯＰＴＩＣＡＬ ＲＥＣＥＩＶＥＲＳ” ，Ｊ．Ｓａｖｏｊ ａｎｄ Ｂ．Ｒａｚａｖｉ Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｃａｔｉｏｎｓ）に詳述されている。
【０００７】
【非特許文献１】“ＨＩＧＨ−ＳＰＥＥＤ ＣＭＯＳ ＣＩＲＣＵＴＳ ＦＯＲ ＯＰＴＩＣＡＬ ＲＥＣＥＩＶＥＲＳ” ，Ｊ．Ｓａｖｏｊ ａｎｄ Ｂ．Ｒａｚａｖｉ Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｃａｔｉｏｎｓ
【０００８】
【発明が解決しようとする課題】
しかしながら、図３及び図４に示す従来のＣＭＬラッチ回路には以下に示す問題点がある。即ち、上述の構成においては、電源線３６０とグランド線３７０との間に、合計４個又は５個の素子（インダクタ３５０，３５１、抵抗３３０，３３１、３段のｎＭＯＳトランジスタ）が従属接続されている。このため、回路動作のためには、これらの各素子に充分な電圧を印加する必要があるので、ｎＭＯＳトランジスタ３１０，３１１のドレイン端子に印加する電源電圧をあまり低い値にはできない。即ち、従来のＣＭＬラッチ回路は、低電圧動作が困難であるという欠点があった。
【０００９】
本発明はかかる問題点に鑑みてなされたものであって、従来よりもより低い電圧でも動作が可能なＣＭＬラッチ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係るラッチ回路は、抵抗を負荷としゲートにクロック信号が入力される第１のｎＭＯＳトランジスタと、抵抗を負荷としゲートにクロック反転信号が入力される第２のｎＭＯＳトランジスタと、この第２のｎＭＯＳトランジスタの出力がソースに入力されデータ信号がゲートに入力される第１のｐＭＯＳトランジスタと、前記第２のｎＭＯＳトランジスタの出力がソースに入力されデータ反転信号がゲートに入力される第２のｐＭＯＳトランジスタと、前記第１のｎＭＯＳトランジスタの出力がソースに入力されクロスカップル対を構成する第３及び第４のｐＭＯＳトランジスタとを有することを特徴とする。
【００１１】
このＣＭＬラッチ回路において、前記抵抗に直列にインダクタを接続することができる。
【００１２】
また、前記第１及び第２のｎＭＯＳトランジスタの前記負荷抵抗は、夫々電源線に接続されており、前記第１及び第２のｎＭＯＳトランジスタとグランド線との間に、電流源トランジスタが接続されているように構成することができる。
【００１３】
更に、前記第１及び第２のｐＭＯＳトランジスタと、グランド線との間に、夫々第３及び第４の抵抗が接続されるように構成することができる。
【００１４】
本発明に係る他のＣＭＬラッチ回路は、クロック信号がゲートに入力される第１のｎＭＯＳトランジスタと、クロック信号の反転信号がゲートに入力される第２のｎＭＯＳトランジスタと、前記第１及び第２のｎＭＯＳトランジスタのソースに共通接続された定電流源と、前記第１のｎＭＯＳトランジスタのドレインと電源線との間に接続された第１の抵抗と、前記第２のｎＭＯＳトランジスタのドレインと電源線の間に挿入された第２の抵抗と、データ信号がゲートへ入力されソースが前記第２のｎＭＯＳトランジスタのドレイン接続されている第１のｐＭＯＳトランジスタと、データ信号の反転信号がゲートへ入力されソースが前記第２のｎＭＯＳトランジスタのドレインに接続されている第２のｐＭＯＳトランジスタと、前記第１のｐＭＯＳトランジスタのドレインとグランド線との間に接続された第３の抵抗と、前記第２のｐＭＯＳトランジスタのドレインとグランド線との間に接続された第４の抵抗と、ソースが前記第１のｎＭＯＳトランジスタのドレインに接続されゲートが前記第１のｐＭＯＳトランジスタのドレインに接続されドレインが前記第２のｐＭＯＳトランジスタのドレインに接続された第３のｐＭＯＳトランジスタと、ソースが前記第１のｎＭＯＳトランジスタのドレインに接続されゲートが前記第２のｐＭＯＳトランジスタのドレインに接続されドレインが前記第１のｐＭＯＳトランジスタのドレインに接続された第４のｐＭＯＳトランジスタとを有し、前記第３のｐＭＯＳトランジスタのドレインを出力反転信号、前記第４のｐＭＯＳトランジスタのドレイン端子を出力信号とすることを特徴とする。
【００１５】
このＣＭＬラッチ回路において、前記第１の抵抗と前記電源線との間に第１のインダクタが接続され、前記第２の抵抗と前記電源線との間に第２のインダクタが接続されるように構成することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して具体的に説明する。図１は本発明の第１実施形態のＣＭＬラッチ回路を示す回路図である。電源線１６０に第１の抵抗１１０と第２の抵抗１１１が接続されており、これらの第１の抵抗１１０及び第２の抵抗１１１の他端には、第１のｎＭＯＳトランジスタ１００及び第２のｎＭＯＳトランジスタ１０１の各ドレインが接続されている。これらの第１のｎＭＯＳトランジスタ１００及び第２のｎＭＯＳトランジスタ１０１のソースは、電流源ｎＭＯＳトランジスタ１５０のドレインに共通接続されている。電流源ｎＭＯＳトランジスタ１５０のソースはグランド線１７０に接続されている。第１及び第２のｎＭＯＳトランジスタ１００，１０１のゲートには、夫々クロック信号ＣＫとその反転信号ＣＫ′が入力される。また、電流源ｎＭＯＳトランジスタ１５０のゲートには、バイアス電圧が印加される。
【００１７】
また、グランド線１７０には第３の抵抗１２０及び第４の抵抗１２１が接続され、これらの第３の抵抗１２０及び第４の抵抗１２１の他端には、夫々第２のｐＭＯＳトランジスタ１０３及び第１のｐＭＯＳトランジスタ１０２のドレインが接続されており、第１のｐＭＯＳトランジスタ１０２及び第２のｐＭＯＳトランジスタ１０３のソースは、第２のｎＭＯＳトランジスタ１０１のドレインに共通接続されている。これらの第１のｐＭＯＳトランジスタ１０２及び第２のｐＭＯＳトランジスタ１０３のゲートには、夫々データ振動Ｄ及びその反転信号Ｄ′が入力されている。
【００１８】
一方、第３のｐＭＯＳトランジスタ１０４及び第４のｐＭＯＳトランジスタ１０５のドレインは夫々第２のｐＭＯＳトランジスタ１０３及び第１のｐＭＯＳトランジスタ１０２のドレインに接続されており、第２のｐＭＯＳトランジスタ１０３及び第１のｐＭＯＳトランジスタ１０２のゲートは夫々第１のｐＭＯＳトランジスタ１０２及び第２のｐＭＯＳトランジスタ１０３のドレインに接続されている。これらの第３のｐＭＯＳトランジスタ１０４及び第４のｐＭＯＳトランジスタ１０５のソースは、第１のｎＭＯＳトランジスタ１００のドレインに共通接続されている。第１のｐＭＯＳトランジスタ１０２及び第２のｐＭＯＳトランジスタ１０３のドレインから、夫々ラッチ出力Ｑ及びその反転信号Ｑ′が出力される。
【００１９】
次に、上述のごとく構成された本実施形態のＣＭＬラッチ回路の動作について説明する。電流源ｎＭＯＳトランジスタ１５０は、第１、第２のｎＭＯＳトランジスタ１００、１０１にテール電流を供給する。クロック信号ＣＫがハイレベル、クロック反転信号ＣＬ′がローレベルのとき、テール電流は第１のｎＭＯＳトランジスタ１００を流れる。第２のｎＭＯＳトランジスタ１０１はオフしているので、電源線１６０から第２の抵抗１１１を経由して、第１のｐＭＯＳトランジスタ１０２及び第２のｐＭＯＳトランジスタ１０３に電流が供給される。データ信号Ｄ（及びその反転信号Ｄ′）が、ハイレベルかローレベルかに従って、第２のｐＭＯＳトランジスタ１０３か又は第１のｐＭＯＳトランジスタ１０２のいずれに電流が流れるかが決まる。例えば、データ信号Ｄがローレベルのときは、第１のｐＭＯＳトランジスタ１０２に電流が流れるので、出力Ｑ信号はハイレベルになる。このとき、第２のｐＭＯＳトランジスタ１０３はオフしているので、電流が流れず、反転Ｑ′信号はローレベルとなる。
【００２０】
回路がこの状態にあったとき、クロック信号ＣＫがローレベルにたち下がり、クロック反転信号ＣＫ′がハイレベルに立ち上がったとする。そうすると、テール電流の経路が切り替わり、第２のｎＭＯＳトランジスタ１０１側を流れるようになる。よって、第１のｐＭＯＳトランジスタ１０２及び第２のｐＭＯＳトランジスタ１０３のソース電位が低くなってしまい、今まで第１のｐＭＯＳトランジスタ１０２又は第２のｐＭＯＳトランジスタ１０３に供給されていた電流がカットオフする。
【００２１】
そのかわり、第１の抵抗１１０を経由して第３のｐＭＯＳトランジスタ１０４及び第４のｐＭＯＳトランジスタ１０５のいずれかに電流が供給されるようになる。第３のｐＭＯＳトランジスタ１０４及び第４のｐＭＯＳトランジスタ１０５はクロスカップルを形成している。即ち、第３のｐＭＯＳトランジスタ１０４のドレイン端子は第４のｐＭＯＳトランジスタ１０５のゲート入力となり、第４のｐＭＯＳトランジスタ１０５のドレイン端子は第３のｐＭＯＳトランジスタ１０４のゲート入力となっている。よって、第３のｐＭＯＳトランジスタ１０４及び第４のｐＭＯＳトランジスタ１０５は、クロック信号ＣＫがたち下がる直前の出力信号Ｑ、Ｑ′の値をそのまま保持するように動作する。以上のように、図１の回路においても、従来型のラッチ回路と同じように、クロック信号と同期して、データの保持動作をおこなうことができる。
【００２２】
そして、本実施形態においては、電源線１６０とグランド線１７０との間に接続される素子の数が、図３又は図４に示す従来のＣＭＬラッチ回路に比して少なく、より低い電圧でも動作することができる。
【００２３】
図２は本発明の第２実施形態に係るＣＭＬラッチ回路を示す回路図である。本実施形態は、図１に示す第１実施形態の回路において、第１のインダクタ１８０を第１の抵抗１１０と電源線１６０との間に接続し、また第２のインダクタ１８１を第２の抵抗１１１と電源線１６０との間に夫々接続することによって回路動作の高速化を実現したものである。
【００２４】
上述のごとく、従来のＣＭＬラッチ回路においては、クロック信号ＣＫが入力される第１のｎＭＯＳトランジスタ３００に直列に３個以上の素子（２個のｎＭＯＳトランジスタ３１０，３４０と１個の抵抗３３０、又は更に１個のインダクタ３５０）が接続されていた（図３及び図４）。これに対し、本発明においては、４つのｐＭＯＳトランジスタ１０２〜１０５で同じ機能を実現した。本発明においては、クロックＣＫが入力されるｎＭＯＳトランジスタ１００と電源線１６０の間にはｎＭＯＳトランジスタが接続されておらず、抵抗１１０と必要に応じてインダクタ１７０のみを接続すればよい。従って、本発明においては、直列接続される素子の数が少ない。第２のｎＭＯＳトランジスタ１０１についても、同様に電源線１６０との間に直列接続される素子の数が少なくて足りる。よって、従来よりも低電圧にしてもＣＭＬラッチ回路が動作する。
【００２５】
【発明の効果】
以上詳述したように、本発明によれば、従来より電源線とグランド線との間に、直列に接続される素子の数が少なく、従って、本発明のＣＭＬラッチ回路は、従来よりも、より低電圧で動作する。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るＣＭＬラッチ回路を示す回路図である。
【図２】本発明の第２実施形態に係るＣＭＬラッチ回路を示す回路図である。
【図３】従来のＣＭＬラッチ回路を示す回路図である。
【図４】従来の他のＣＭＬラッチ回路を示す回路図である。
【符号の説明】
３００、３０１、３１０、３１１、３２０、３２１：ｎＭＯＳトランジスタ
１５０、３４０：電流源ｎＭＯＳトランジスタ
１００、１０１：ｎＭＯＳトランジスタ
１０２〜１０５：ｐＭＯＳトランジスタ
１１０、１１１、３３０，３３１：抵抗
１６０、２７０、３６０、４６０：電源線
１７０、２８０、３７０、４７０：グランド線
１８０，１８１，３５０，３５１：
【発明の属する技術分野】
本発明は、ＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ：電流モード論理）回路を使用したＣＭＬラッチ回路に関する。
【０００２】
【従来の技術】
図３は、従来のＣＭＬ回路を使用したラッチ回路を示す回路図である。電源線３６０に抵抗３３０及び抵抗３３１の一端が接続され、この抵抗３３０及び３３１の他端に夫々第１のｎＭＯＳトランジスタ（ｎＭＯＳＦＥＴ）３１０及び第２のｎＭＯＳトランジスタ３１１のドレインが接続されている。これらの第１のｎＭＯＳトランジスタ３１０及び第２のｎＭＯＳトランジスタ３１１のソースは第３のｎＭＯＳトランジスタ３００のドレインに共通接続されている。また、第１のｎＭＯＳトランジスタ３１０のゲートにはデータ信号Ｄが入力され、第２のｎＭＯＳトランジスタ３１１のゲートには、データ信号の反転信号Ｄ′が入力されている。
【０００３】
クロスカップル対トランジスタである第４のｎＭＯＳトランジスタ３２０及び第５のｎＭＯＳトランジスタ３２１のゲートは、夫々トランジスタ３１１及び３１０のドレインに接続されており、トランジスタ３２０及び３２１のドレインには、夫々トランジスタ３１０及び３１１のドレインが接続されている。トランジスタ３２０及び３２１のソース委は第６のｎＭＯＳトランジスタ３０１のドレインに共通接続され、トランジスタ３００及び３０１のソースは、電流源であるｎＭＯＳトランジスタ３４０のドレインに共通接続されている。電流源トランジスタ３４０のソースはグランド線３７０に接続され、ゲートにはバイアス電圧が印加されている。また、トランジスタ３００及び３０１のゲートには、夫々クロック信号ＣＫ及びクロック信号の反転信号ＣＫ′が入力され、トランジスタ３１０及び３１１のドレインから、夫々出力信号Ｑ及びＱ′が出力される。
【０００４】
このように構成された従来のＣＭＬラッチ回路においては、クロック信号ＣＫがハイレベルのとき、定電流源ｎＭＯＳトランジスタ３４０が供給するテール電流はｎＭＯＳトランジスタ３００を流れる。データ信号Ｄが、ハイレベルか又はローレベルかに従って、ｎＭＯＳトランジスタ３１０，３１１のオン・オフが切り替わり、出力信号Ｑがローレベルとなるか、又はハイレベルとなるかが決定される。次に、クロック信号ＣＫがローレベルにたち下がると、テール電流の流れる経路が切り替わり、ｎＭＯＳトランジスタ３０１側を流れるようになる。そうすると、クロスカップル対トランジスタであるｎＭＯＳトランジスタ３２０、３２１に夫々信号Ｑと信号Ｑの反転信号Ｑ′の値がラッチされることになる。
【０００５】
このようなラッチ回路を高速化するためには、図４に示すように、インダクタ３５０及び３５１を夫々負荷抵抗３３０及び３３１に直列に挿入することが一つの方法として知られている。このインダクタ３５０及び３５１によって出力波形が急峻になるので、インダクタ３５０及び３５１がない場合に比して、同一電流でも高速な動作をすることができるようになる。
【０００６】
なお、以上のようなＣＭＬ型のラッチ回路に関しては、文献（“ＨＩＧＨ−ＳＰＥＥＤ ＣＭＯＳ ＣＩＲＣＵＴＳ ＦＯＲ ＯＰＴＩＣＡＬ ＲＥＣＥＩＶＥＲＳ” ，Ｊ．Ｓａｖｏｊ ａｎｄ Ｂ．Ｒａｚａｖｉ Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｃａｔｉｏｎｓ）に詳述されている。
【０００７】
【非特許文献１】“ＨＩＧＨ−ＳＰＥＥＤ ＣＭＯＳ ＣＩＲＣＵＴＳ ＦＯＲ ＯＰＴＩＣＡＬ ＲＥＣＥＩＶＥＲＳ” ，Ｊ．Ｓａｖｏｊ ａｎｄ Ｂ．Ｒａｚａｖｉ Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｃａｔｉｏｎｓ
【０００８】
【発明が解決しようとする課題】
しかしながら、図３及び図４に示す従来のＣＭＬラッチ回路には以下に示す問題点がある。即ち、上述の構成においては、電源線３６０とグランド線３７０との間に、合計４個又は５個の素子（インダクタ３５０，３５１、抵抗３３０，３３１、３段のｎＭＯＳトランジスタ）が従属接続されている。このため、回路動作のためには、これらの各素子に充分な電圧を印加する必要があるので、ｎＭＯＳトランジスタ３１０，３１１のドレイン端子に印加する電源電圧をあまり低い値にはできない。即ち、従来のＣＭＬラッチ回路は、低電圧動作が困難であるという欠点があった。
【０００９】
本発明はかかる問題点に鑑みてなされたものであって、従来よりもより低い電圧でも動作が可能なＣＭＬラッチ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係るラッチ回路は、抵抗を負荷としゲートにクロック信号が入力される第１のｎＭＯＳトランジスタと、抵抗を負荷としゲートにクロック反転信号が入力される第２のｎＭＯＳトランジスタと、この第２のｎＭＯＳトランジスタの出力がソースに入力されデータ信号がゲートに入力される第１のｐＭＯＳトランジスタと、前記第２のｎＭＯＳトランジスタの出力がソースに入力されデータ反転信号がゲートに入力される第２のｐＭＯＳトランジスタと、前記第１のｎＭＯＳトランジスタの出力がソースに入力されクロスカップル対を構成する第３及び第４のｐＭＯＳトランジスタとを有することを特徴とする。
【００１１】
このＣＭＬラッチ回路において、前記抵抗に直列にインダクタを接続することができる。
【００１２】
また、前記第１及び第２のｎＭＯＳトランジスタの前記負荷抵抗は、夫々電源線に接続されており、前記第１及び第２のｎＭＯＳトランジスタとグランド線との間に、電流源トランジスタが接続されているように構成することができる。
【００１３】
更に、前記第１及び第２のｐＭＯＳトランジスタと、グランド線との間に、夫々第３及び第４の抵抗が接続されるように構成することができる。
【００１４】
本発明に係る他のＣＭＬラッチ回路は、クロック信号がゲートに入力される第１のｎＭＯＳトランジスタと、クロック信号の反転信号がゲートに入力される第２のｎＭＯＳトランジスタと、前記第１及び第２のｎＭＯＳトランジスタのソースに共通接続された定電流源と、前記第１のｎＭＯＳトランジスタのドレインと電源線との間に接続された第１の抵抗と、前記第２のｎＭＯＳトランジスタのドレインと電源線の間に挿入された第２の抵抗と、データ信号がゲートへ入力されソースが前記第２のｎＭＯＳトランジスタのドレイン接続されている第１のｐＭＯＳトランジスタと、データ信号の反転信号がゲートへ入力されソースが前記第２のｎＭＯＳトランジスタのドレインに接続されている第２のｐＭＯＳトランジスタと、前記第１のｐＭＯＳトランジスタのドレインとグランド線との間に接続された第３の抵抗と、前記第２のｐＭＯＳトランジスタのドレインとグランド線との間に接続された第４の抵抗と、ソースが前記第１のｎＭＯＳトランジスタのドレインに接続されゲートが前記第１のｐＭＯＳトランジスタのドレインに接続されドレインが前記第２のｐＭＯＳトランジスタのドレインに接続された第３のｐＭＯＳトランジスタと、ソースが前記第１のｎＭＯＳトランジスタのドレインに接続されゲートが前記第２のｐＭＯＳトランジスタのドレインに接続されドレインが前記第１のｐＭＯＳトランジスタのドレインに接続された第４のｐＭＯＳトランジスタとを有し、前記第３のｐＭＯＳトランジスタのドレインを出力反転信号、前記第４のｐＭＯＳトランジスタのドレイン端子を出力信号とすることを特徴とする。
【００１５】
このＣＭＬラッチ回路において、前記第１の抵抗と前記電源線との間に第１のインダクタが接続され、前記第２の抵抗と前記電源線との間に第２のインダクタが接続されるように構成することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して具体的に説明する。図１は本発明の第１実施形態のＣＭＬラッチ回路を示す回路図である。電源線１６０に第１の抵抗１１０と第２の抵抗１１１が接続されており、これらの第１の抵抗１１０及び第２の抵抗１１１の他端には、第１のｎＭＯＳトランジスタ１００及び第２のｎＭＯＳトランジスタ１０１の各ドレインが接続されている。これらの第１のｎＭＯＳトランジスタ１００及び第２のｎＭＯＳトランジスタ１０１のソースは、電流源ｎＭＯＳトランジスタ１５０のドレインに共通接続されている。電流源ｎＭＯＳトランジスタ１５０のソースはグランド線１７０に接続されている。第１及び第２のｎＭＯＳトランジスタ１００，１０１のゲートには、夫々クロック信号ＣＫとその反転信号ＣＫ′が入力される。また、電流源ｎＭＯＳトランジスタ１５０のゲートには、バイアス電圧が印加される。
【００１７】
また、グランド線１７０には第３の抵抗１２０及び第４の抵抗１２１が接続され、これらの第３の抵抗１２０及び第４の抵抗１２１の他端には、夫々第２のｐＭＯＳトランジスタ１０３及び第１のｐＭＯＳトランジスタ１０２のドレインが接続されており、第１のｐＭＯＳトランジスタ１０２及び第２のｐＭＯＳトランジスタ１０３のソースは、第２のｎＭＯＳトランジスタ１０１のドレインに共通接続されている。これらの第１のｐＭＯＳトランジスタ１０２及び第２のｐＭＯＳトランジスタ１０３のゲートには、夫々データ振動Ｄ及びその反転信号Ｄ′が入力されている。
【００１８】
一方、第３のｐＭＯＳトランジスタ１０４及び第４のｐＭＯＳトランジスタ１０５のドレインは夫々第２のｐＭＯＳトランジスタ１０３及び第１のｐＭＯＳトランジスタ１０２のドレインに接続されており、第２のｐＭＯＳトランジスタ１０３及び第１のｐＭＯＳトランジスタ１０２のゲートは夫々第１のｐＭＯＳトランジスタ１０２及び第２のｐＭＯＳトランジスタ１０３のドレインに接続されている。これらの第３のｐＭＯＳトランジスタ１０４及び第４のｐＭＯＳトランジスタ１０５のソースは、第１のｎＭＯＳトランジスタ１００のドレインに共通接続されている。第１のｐＭＯＳトランジスタ１０２及び第２のｐＭＯＳトランジスタ１０３のドレインから、夫々ラッチ出力Ｑ及びその反転信号Ｑ′が出力される。
【００１９】
次に、上述のごとく構成された本実施形態のＣＭＬラッチ回路の動作について説明する。電流源ｎＭＯＳトランジスタ１５０は、第１、第２のｎＭＯＳトランジスタ１００、１０１にテール電流を供給する。クロック信号ＣＫがハイレベル、クロック反転信号ＣＬ′がローレベルのとき、テール電流は第１のｎＭＯＳトランジスタ１００を流れる。第２のｎＭＯＳトランジスタ１０１はオフしているので、電源線１６０から第２の抵抗１１１を経由して、第１のｐＭＯＳトランジスタ１０２及び第２のｐＭＯＳトランジスタ１０３に電流が供給される。データ信号Ｄ（及びその反転信号Ｄ′）が、ハイレベルかローレベルかに従って、第２のｐＭＯＳトランジスタ１０３か又は第１のｐＭＯＳトランジスタ１０２のいずれに電流が流れるかが決まる。例えば、データ信号Ｄがローレベルのときは、第１のｐＭＯＳトランジスタ１０２に電流が流れるので、出力Ｑ信号はハイレベルになる。このとき、第２のｐＭＯＳトランジスタ１０３はオフしているので、電流が流れず、反転Ｑ′信号はローレベルとなる。
【００２０】
回路がこの状態にあったとき、クロック信号ＣＫがローレベルにたち下がり、クロック反転信号ＣＫ′がハイレベルに立ち上がったとする。そうすると、テール電流の経路が切り替わり、第２のｎＭＯＳトランジスタ１０１側を流れるようになる。よって、第１のｐＭＯＳトランジスタ１０２及び第２のｐＭＯＳトランジスタ１０３のソース電位が低くなってしまい、今まで第１のｐＭＯＳトランジスタ１０２又は第２のｐＭＯＳトランジスタ１０３に供給されていた電流がカットオフする。
【００２１】
そのかわり、第１の抵抗１１０を経由して第３のｐＭＯＳトランジスタ１０４及び第４のｐＭＯＳトランジスタ１０５のいずれかに電流が供給されるようになる。第３のｐＭＯＳトランジスタ１０４及び第４のｐＭＯＳトランジスタ１０５はクロスカップルを形成している。即ち、第３のｐＭＯＳトランジスタ１０４のドレイン端子は第４のｐＭＯＳトランジスタ１０５のゲート入力となり、第４のｐＭＯＳトランジスタ１０５のドレイン端子は第３のｐＭＯＳトランジスタ１０４のゲート入力となっている。よって、第３のｐＭＯＳトランジスタ１０４及び第４のｐＭＯＳトランジスタ１０５は、クロック信号ＣＫがたち下がる直前の出力信号Ｑ、Ｑ′の値をそのまま保持するように動作する。以上のように、図１の回路においても、従来型のラッチ回路と同じように、クロック信号と同期して、データの保持動作をおこなうことができる。
【００２２】
そして、本実施形態においては、電源線１６０とグランド線１７０との間に接続される素子の数が、図３又は図４に示す従来のＣＭＬラッチ回路に比して少なく、より低い電圧でも動作することができる。
【００２３】
図２は本発明の第２実施形態に係るＣＭＬラッチ回路を示す回路図である。本実施形態は、図１に示す第１実施形態の回路において、第１のインダクタ１８０を第１の抵抗１１０と電源線１６０との間に接続し、また第２のインダクタ１８１を第２の抵抗１１１と電源線１６０との間に夫々接続することによって回路動作の高速化を実現したものである。
【００２４】
上述のごとく、従来のＣＭＬラッチ回路においては、クロック信号ＣＫが入力される第１のｎＭＯＳトランジスタ３００に直列に３個以上の素子（２個のｎＭＯＳトランジスタ３１０，３４０と１個の抵抗３３０、又は更に１個のインダクタ３５０）が接続されていた（図３及び図４）。これに対し、本発明においては、４つのｐＭＯＳトランジスタ１０２〜１０５で同じ機能を実現した。本発明においては、クロックＣＫが入力されるｎＭＯＳトランジスタ１００と電源線１６０の間にはｎＭＯＳトランジスタが接続されておらず、抵抗１１０と必要に応じてインダクタ１７０のみを接続すればよい。従って、本発明においては、直列接続される素子の数が少ない。第２のｎＭＯＳトランジスタ１０１についても、同様に電源線１６０との間に直列接続される素子の数が少なくて足りる。よって、従来よりも低電圧にしてもＣＭＬラッチ回路が動作する。
【００２５】
【発明の効果】
以上詳述したように、本発明によれば、従来より電源線とグランド線との間に、直列に接続される素子の数が少なく、従って、本発明のＣＭＬラッチ回路は、従来よりも、より低電圧で動作する。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るＣＭＬラッチ回路を示す回路図である。
【図２】本発明の第２実施形態に係るＣＭＬラッチ回路を示す回路図である。
【図３】従来のＣＭＬラッチ回路を示す回路図である。
【図４】従来の他のＣＭＬラッチ回路を示す回路図である。
【符号の説明】
３００、３０１、３１０、３１１、３２０、３２１：ｎＭＯＳトランジスタ
１５０、３４０：電流源ｎＭＯＳトランジスタ
１００、１０１：ｎＭＯＳトランジスタ
１０２〜１０５：ｐＭＯＳトランジスタ
１１０、１１１、３３０，３３１：抵抗
１６０、２７０、３６０、４６０：電源線
１７０、２８０、３７０、４７０：グランド線
１８０，１８１，３５０，３５１：
Claims (6)
- 抵抗を負荷としゲートにクロック信号が入力される第１のｎＭＯＳトランジスタと、抵抗を負荷としゲートにクロック反転信号が入力される第２のｎＭＯＳトランジスタと、この第２のｎＭＯＳトランジスタの出力がソースに入力されデータ信号がゲートに入力される第１のｐＭＯＳトランジスタと、前記第２のｎＭＯＳトランジスタの出力がソースに入力されデータ反転信号がゲートに入力される第２のｐＭＯＳトランジスタと、前記第１のｎＭＯＳトランジスタの出力がソースに入力されクロスカップル対を構成する第３及び第４のｐＭＯＳトランジスタとを有することを特徴とするＣＭＬラッチ回路。
- 前記抵抗に直列にインダクタが接続されていることを特徴とする請求項１に記載のＣＭＬラッチ回路。
- 前記第１及び第２のｎＭＯＳトランジスタの前記負荷抵抗は、夫々電源線に接続されており、前記第１及び第２のｎＭＯＳトランジスタとグランド線との間に、電流源トランジスタが接続されていることを特徴とする請求項１に記載のＣＭＬラッチ回路、
- 前記第１及び第２のｐＭＯＳトランジスタと、グランド線との間に、夫々第３及び第４の抵抗が接続されていることを特徴とする請求項３に記載のＣＭＬラッチ回路。
- クロック信号がゲートに入力される第１のｎＭＯＳトランジスタと、クロック信号の反転信号がゲートに入力される第２のｎＭＯＳトランジスタと、前記第１及び第２のｎＭＯＳトランジスタのソースに共通接続された定電流源と、前記第１のｎＭＯＳトランジスタのドレインと電源線との間に接続された第１の抵抗と、前記第２のｎＭＯＳトランジスタのドレインと電源線の間に挿入された第２の抵抗と、データ信号がゲートへ入力されソースが前記第２のｎＭＯＳトランジスタのドレイン接続されている第１のｐＭＯＳトランジスタと、データ信号の反転信号がゲートへ入力されソースが前記第２のｎＭＯＳトランジスタのドレインに接続されている第２のｐＭＯＳトランジスタと、前記第１のｐＭＯＳトランジスタのドレインとグランド線との間に接続された第３の抵抗と、前記第２のｐＭＯＳトランジスタのドレインとグランド線との間に接続された第４の抵抗と、ソースが前記第１のｎＭＯＳトランジスタのドレインに接続されゲートが前記第１のｐＭＯＳトランジスタのドレインに接続されドレインが前記第２のｐＭＯＳトランジスタのドレインに接続された第３のｐＭＯＳトランジスタと、ソースが前記第１のｎＭＯＳトランジスタのドレインに接続されゲートが前記第２のｐＭＯＳトランジスタのドレインに接続されドレインが前記第１のｐＭＯＳトランジスタのドレインに接続された第４のｐＭＯＳトランジスタとを有し、前記第３のｐＭＯＳトランジスタのドレインを出力反転信号、前記第４のｐＭＯＳトランジスタのドレイン端子を出力信号とすることを特徴とするＣＭＬラッチ回路。
- 前記第１の抵抗と前記電源線との間に第１のインダクタが接続され、前記第２の抵抗と前記電源線との間に第２のインダクタが接続されていることを特徴とする請求項５に記載のＣＭＬラッチ回路。
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| WO2007029624A1 (ja) * | 2005-09-05 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | 電子回路、分周器及び無線機 |
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2002
- 2002-10-31 JP JP2002318916A patent/JP2004153720A/ja active Pending
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| US7969210B2 (en) | 2005-09-05 | 2011-06-28 | Panasonic Corporation | Electronic circuit, frequency divider and radio set |
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