JP2004152792A

JP2004152792A - 半導体装置の製造方法

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Publication number: JP2004152792A
Application number: JP2002313007A
Authority: JP
Inventors: Noritaka Kamikubo; 徳貴上久保
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-10-28
Filing date: 2002-10-28
Publication date: 2004-05-27
Anticipated expiration: 2022-10-28
Also published as: JP4102159B2

Abstract

【課題】多層層間絶縁膜に溝及び孔を形成する際、終点検知により確実にエッチングをストップさせ、エッチングストップ膜やバリア層の過度の薄膜化、ひいては銅配線に起因する銅の層間絶縁膜への拡散を防止して、層間絶縁膜の絶縁信頼性の向上及び微細パターンの高精度化を実現する半導体装置の製造方法を提供する。
【解決手段】第１銅配線１４が埋め込まれた第１層間絶縁膜２１上に、第１エッチングストップ膜３１、第２層間絶縁膜２２、第２エッチングストップ膜３２、第３層間絶縁膜２３及び第１バリア層４４、さらにその上に反射防止膜４５を積層し、配線溝１８とビアホール１６とを形成し、これらの上に第２バリア層を形成し、第１銅配線の表面を露出するように第２バリア層の一部を除去し、これらの上に銅層を形成し、第２層間絶縁膜上の銅層、第２バリア層、反射防止膜及び第１バリア層を除去して。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、絶縁膜に形成した溝や接続孔に銅を含む導電体材料を埋め込むことで多層配線構造を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の微細化及び積層化に伴い、配線遅延が大きな問題となってきている。つまり、トランジスタの微細化は、デバイスの動作性能の向上を実現するためにスケーリング則に従って進められてきたが、その一方で、配線の微細化によって配線抵抗や配線間容量が増大し、ＲＣで表わされる配線遅延がＬＳＩの動作速度に対して無視できなくなってきている。
また、配線に流れる電流密度も微細化とともに増加し、エレクトロマイグレーションによる配線の信頼性低下及び配線容量増大による消費電力の増大も深刻な問題である。
そこで、これらの問題に対処するために、配線にはＡｌより低抵抗でエレクトロマイグレーション耐性が高い材料として、銅が用いられるようになってきている。
【０００３】
銅配線の形成は、一般に銅のドライエッチングが容易でないために、それに代わる方法として、溝配線による方法（ダマシン法）が広く用いられている。この方法では、溝配線は、予め酸化珪素等の層間絶縁膜に配線形状の溝を形成し、その溝に電解メッキ法等を用い、銅による配線材料を埋め込んだ後、余剰の配線材料を化学的機械研磨等により除去することで形成される。特に最近では、配線と接続孔への埋め込みプラグを同時に形成するデュアルダマシン法が開発され、提案されている（例えば、特許文献１参照）。
この方法によれば、まず、図６（ａ）に示したように、部分的に第１銅配線１４が埋め込まれた第１層間絶縁膜２１の上に、第１エッチングストップ膜３１、第２層間絶縁膜２２、第２エッチングストップ膜３２及び第３層間絶縁膜２３を順次形成する。
【０００４】
続いて、図６（ｂ）に示したように、ビアホール形成用のレジストパターン１５を第３層間絶縁膜２３上に形成し、レジストパターン１５をマスクとして用いて、第３層間絶縁膜２３と第２エッチングストップ膜３２とをエッチングしてビアホール１６を形成する。
レジストパターン１５を剥離した後、図６（ｃ）に示したように、配線溝形成用のレジストパターン１７を第３層間絶縁膜２３上に形成し、このレジストパターン１７をマスクとして用いて、第２エッチングストップ膜３２が第３層間絶縁膜２３よりもエッチング速度が十分遅くなるエッチング条件で、第３層間絶縁膜２３をエッチングする。このとき、ビアホール１６の下部も同時にエッチングされる。これにより、溝配線１８の底部は第２エッチングストップ膜３２まで到達するとともに、ビアホール１６の底部は第１エッチングストップ膜３１まで到達する。
【０００５】
レジストパターン１７を剥離した後、図７（ｄ）に示したように、第２層間絶縁膜２２をマスクとして、第１エッチングストップ膜３１をエッチングする。これにより、ビアホール１６の底部は第１銅配線１４に到達する。
続いて、図７（ｅ）に示したように、バリア層４１を全面に形成し、さらに、ビアホール１６及び配線溝１８を完全に埋め込むように、全面に銅層４２を形成する。
その後、図７（ｆ）に示したように、ＣＭＰにより、第３層間絶縁膜２３上に存在する不要なバリア層４１と銅層４２を除去し、一体化された接続プラグと配線層１９とを形成する。
しかし、この方法では、第１銅配線１４と、一体化された接続プラグと配線層１９底部のバリア層４１との境界領域にて、第１銅配線１４に発生しやすい酸化層や腐食層を完全に無くすることは困難である。したがって、第１銅配線１４とバリア層４１との境界部を起点としてエレクトロマイグレーションによる欠陥が発生しやすく、配線の信頼性が大きく損なわれるという問題がある。
【０００６】
この問題を解決するために、第１銅配線１４上に選択的に耐酸化性の金属または銅の合金膜を設け、第１銅配線１４の酸化や腐食を防ぐ方法が提案されている（特許文献２及び３参照）。
しかし、これによっても、やはり第１銅配線１４上に銅以外の金属が残存する。そのため、この領域におけるわずかな酸化や腐食によって、エレクトロマイグレーションによる欠陥が生じる。
そこで、銅以外の金属の残留をなくする方法が提案されている（特許文献４参照）。この方法によれば、図６（ａ）〜図７（ｆ）に準じた方法により、図８（ａ）に示すように、第３層間絶縁膜２３を形成した直後にバリア層４３を予め堆積しておき、その後、図８（ｂ）に示すように、バリア層４１を全面に形成した直後に、ＲＩＥ法にてエッチバックを行い、一体化された接続プラグと配線層１９底部のバリア層４１を除去する。そして、図８（ｃ）に示すように、最終的に一体化された接続プラグと配線層１９底部にて、一体化された接続プラグと配線層１９と第１銅配線１４とを直接接触させる。
【０００７】
【特許文献１】
特開平１１−１８６３９１号公報
【特許文献２】
特開２００１−９３９７６号公報
【特許文献３】
特開２００１−２７４２４５号公報
【特許文献４】
特開平１０−２６１７１５号公報
【０００８】
【発明が解決しようとする課題】
しかし、このような方法においては、ＲＩＥ法にて一体化された接続プラグと配線層１９底部のバリア層４１を完全に除去する際に、第３層間絶縁膜２３上のバリア層４３は残しておく必要があるため、エンドポイント法を用いることができず、不完全なエッチング除去が免れない。
つまり、エンドポイント法はエッチングがエンドした時（エッチングされる材料が無くなるか、そのほとんどがエッチングされた時）のエッチング状態の急激な変化（生成物、光）を検知して、エッチングをストップする方法であるが、この方法を用いると、図８（ｂ）でビアホールの底のバリア層４１がエッチング除去された時、バリア層４３の上に形成されたバリア層４１は除去されるが、バリア層４３が全面に残っているため、エッチングのエンドが検知できない。これにより、エッチング終了時が検知できず、エッチングが進んで、側壁のバリア層４１もエッチされ、エンドポイント時点では全てのバリア層４１、４３が除去されるか、バリア層４１の残存が生じる。
【０００９】
したがって、エンドポイント法を利用できないことに起因して、エッチバックのウエハ面内およびウエハ間のプロセスバラツキが生じ、第３層間絶縁膜２３上に残るバリア層４３の膜厚がばらつき、バリア性を十分に保つことが困難となる。あるいは、バリア層のエッチング残留により、エレクトロマイグレーションによる欠陥が余儀なくされる。
また、バリア層４３のバリア性が十分に確保できないと、その後に銅層４２が積層され、ＣＭＰにより研磨される間に、第３層間絶縁膜２３に銅が拡散することとなり、層間絶縁膜の絶縁信頼性が悪化するという問題が生じる。
さらに、ビアホール形成用のレジストパターン１５をバリア層４３上に直接形成するため、フォトリソグラフィ工程においてバリア層４３に起因して露光光の反射が生じ、レジストパターンの寸法精度が確保できず、ひいては微細なパターン形成ができないという問題も生じる。
【００１０】
【課題を解決するための手段】
本発明によれば、（ａ）第１銅配線が埋め込まれた第１層間絶縁膜上に、第１エッチングストップ膜、第２層間絶縁膜、第２エッチングストップ膜、第３層間絶縁膜、第１バリア層及び反射防止膜を順次積層し、
（ｂ）前記第２エッチングストップ膜に至る配線溝及び前記第１銅配線表面に至るビアホールを形成し、
（ｃ）前記配線溝及びビアホールを含む反射防止膜上に第２バリア層を形成し、
（ｄ）少なくとも第１銅配線の表面を露出するように前記第２バリア層の一部を除去し、
（ｅ）前記配線溝及びビアホールを含む反射防止膜上に、前記配線溝及びビアホールを埋め込み、露出した第１銅配線に接するように銅層を形成し、
（ｆ）前記第２層間絶縁膜表面を露出するように、銅層、任意に第２バリア層、反射防止膜及び第１バリア層を除去して、銅配線及び接続プラグを一体的に形成する半導体装置の製造方法が提供される。
【００１１】
【発明の実施の形態】
まず、本発明の半導体装置の製造方法では、工程（ａ）において、第１銅配線が埋め込まれた第１層間絶縁膜を用いる。この第１層間絶縁膜は、半導体基板直上に形成されていてもよいし、トランジスタ、キャパシタ等の素子、これらを用いた回路等が形成された上に形成されていてもよい。第１層間絶縁膜は、通常、層間絶縁膜として用いられる材料、例えば、シリコン酸化膜（熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温酸化膜：ＨＴＯ膜）、シリコン窒化膜、シリコン酸化窒化膜、ＳｉＯＦ系膜、ＳｉＯＣ系膜、ＣＦ系膜、ＳｉＣ膜、ＢＮ膜、ＳＯＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等の単層膜又は積層膜等が挙げられる。膜厚は特に限定されるものではなく、例えば、１００〜５０００ｎｍ程度が挙げられる。これらは、ＣＶＤ法、蒸着法、ＥＢ法、スパッタ法等の当該分野で公知の方法を利用して形成することができる。
【００１２】
第１層間絶縁膜には、第１銅配線が埋め込まれている。第１銅配線としては、所望の配線形状を有する銅による配線及び銅を主成分とする合金等による配線が挙げられる。第１銅配線の膜厚は、適当な配線抵抗を確保することができる膜厚が挙げられる。なお、第１銅配線は、その膜厚方向において、一部が第１層間絶縁膜に埋め込まれていればよいが、完全に第１層間絶縁膜内に埋め込まれていることが適当であり、その表面が第１層間絶縁膜の表面と面一となるように埋め込まれていることが好ましい。このような銅配線は、公知の方法、例えば、めっき、ＣＶＤ法、異方性スパッタ法等のスパッタ法等により形成することができる。なお、第１層間絶縁膜への埋め込みは、溝が形成された第１層間絶縁膜上全面に銅配線層を形成した後、ＣＭＰ法等によって第１層間絶縁膜の表面が露出する程度に層配線層を後退、除去する方法、いわゆるダマシン法により行うことができる。
【００１３】
この第１層間絶縁膜の上に、第１エッチングストップ膜、第２層間絶縁膜、第２エッチングストップ膜、第３層間絶縁膜、第１バリア層及び反射防止膜を順次積層する。第１及び第２エッチングストップ膜、第２及び第３層間絶縁膜は、それぞれ、通常、エッチングストップ膜及び層間絶縁膜として用いられる材料によって形成することができる。
【００１４】
例えば、第１及び第２エッチングストップ膜は、第２及び第３層間絶縁膜に対して、所定のエッチング条件によって、エッチングレートが小さくなる材料、言いかえると第２及び第３層間絶縁膜のエッチングをその位置で終了させるために有利な材料を、両者の組み合わせを考慮して選択することが好ましい。具体的には、第１及び第２エッチングストップ膜としては、シリコン窒化膜、ＳｉＣ膜等の単層膜又は積層膜が挙げられる。第２エッチングストップ膜は、エッチングにさらされる回数及び時間が第１エッチングストップ膜と同程度である場合には、第１エッチングストップ膜と同程度の膜厚であってもよい。例えば、これらの膜厚は、５０〜１００ｎｍ程度が挙げられる。また、第２エッチングストップ膜が、第１エッチングストップ膜よりもエッチングにさらされる回数又は時間が多くなる場合には、エッチングストップ機能が第１エッチングストップ膜よりも第２エッチングストップ膜の方が大きい（強力）ことが好ましい。例えば、第２エッチングストップ膜は、第１エッチングストップ膜よりも厚膜とすることが適当である。具体的には、第１エッチングストップ膜は、５０〜１００ｎｍ程度が適当である。第２エッチングストップ膜は、第１エッチングストップ膜よりも２０〜６０ｎｍ程度厚膜であるか、あるいは、第１エッチングストップ膜の膜厚の１．５倍程度以上であることが適当である。好ましくは、第２エッチングストップ膜は、６０〜１００ｎｍ程度である。
【００１５】
特に、第１エッチングストップ膜及び第２エッチングストップ膜がＳｉＮにより形成され、第２エッチングストップ膜が第１エッチングストップ膜よりも５０ｎｍ程度以上厚膜であるか、第１エッチングストップ膜及び第２エッチングストップ膜がＳｉＮにより形成され、第１エッチングストップ膜が５０ｎｍ程度以上の膜厚で、第２エッチングストップ膜が第１エッチングストップ膜の１．５倍程度以上の膜厚であるか、第１エッチングストップ膜がＳｉＮで、第２エッチングストップ膜がＳｉＣ／ＳｉＮ積層膜により形成され、第２エッチングストップ膜のＳｉＮ膜が５０ｎｍ程度以上、ＳｉＣ膜が第１エッチングストップ膜の１／２程度以上の膜厚であることが好ましい。
【００１６】
第２及び第３層間絶縁膜は、第１の層間絶縁膜と同様の方法、同様の材料、同様の膜厚等で形成することができる。ただし、第１、第２及び第３層間絶縁膜は、必ずしも同じ材料、同じ膜厚で形成しなくてもよい。
第１バリア層は、後述する銅層が第３層間絶縁膜上に形成される場合に、銅が層間絶縁膜へ拡散することを防止するために設けられる層であり、通常、金属膜で形成される。第１バリア層の材料としては、例えば、Ｔｉ、ＴｉＮ、ＴｉＷ、Ｔａ、ＴａＮ、ＷＳｉＮ、ＭＯＳＶＤ−ＴｉＮ、ＷＮ、ＴｉＳｉＮ等が挙げられる。これらは、ロングスパッタ、イオン化スパッタ等の異方性スパッタ法、ＣＶＤ法等により形成することができる。第１バリア層の膜厚は、バリア性が確保できる程度であることが必要であり、例えば、１〜３０ｎｍ程度が挙げられる。
【００１７】
反射防止膜は、第１バリア層上に形成されるレジスト層をフォトリソグラフィによりパターニングする際の露光光の第１バリア層への及び第１バリア層からの反射光を防止して、その上に形成されるレジスト層への不要な光に進入を防止し得る膜であり、通常、ＳｉＯＮ、ＳｉＮ、ＳｉＣ等の材料によって形成することができる。なお、これらの材料は単層膜、積層膜のいずれでもよい。これらは、スパッタ法、ＣＶＤ法等により形成することができる。反射防止膜の膜厚は、その材料等によって適宜調整することができ、例えば、２０〜２００ｎｍ程度が挙げられる。
なお、銅の層間絶縁膜への拡散をバリアし、同時に反射防止機能を有する材料を用いる場合には、両者を単一層として形成してもよい。
【００１８】
工程（ｂ）において、第２エッチングストップ膜に至る配線溝及び第１銅配線表面に至るビアホールを形成する。それらの形状、大きさ、深さ等は、得ようとする配線、半導体装置等の大きさによって調整することができる。通常、配線溝は、その底部が第２エッチングストップ膜に至り、その底部が第２エッチングストップ膜で覆われているのであれば、第２エッチングストップ膜の表面のみならず、その内部に至っていてもよい。ビアホールは、第１エッチングストッパを貫通し、その底部が第１銅配線表面に至っている。配線溝及びビアホールの形成は、それぞれ、所望の形状のマスクパターンを用いて、第２エッチングストップ膜及び第１エッチングストップ膜で、エンドポイント法等を利用して、エッチングをストップすることができる条件及び方法を、当該分野で公知の方法から選択して行うことができる。配線溝及びビアホールは、いずれを先に形成してもよく、必ずしも、一方の形成が完結した後に他方の形成を完結させなくてもよい。つまり、両者を形成した後において、配線溝が第２エッチングストップ膜に至り、ビアホールが第１銅配線表面に至っていればよく、配線溝の一部の底部を構成する第２エッチングストップ膜が、銅の層間絶縁膜への拡散を防止し得る程度以上の膜厚、例えば、５０ｎｍ程度以上の膜厚で残存するように、両者を形成することが好ましい。
【００１９】
工程（ｃ）において、配線溝及びビアホールを含む反射防止膜上に第２バリア層を形成する。これによって、配線溝及びビアホールの底面及び側面と共に、反射防止膜上全面が、第２バリア層で被覆される。第２バリア層としては、第１バリア層と同様の方法、材料、膜厚で形成することができる。ただし、必ずしも両者は同一でなくてもよい。
【００２０】
工程（ｄ）において、少なくとも第１銅配線の表面を露出するように第２バリア層の一部を除去する。ここでの第２バリア層の除去は、第２バリア層の材料及び膜厚等により、適宜選択することができ、例えば、ＲＩＥ法等の異方性エッチングが挙げられる。これにより、第１銅配線の表面が露出する、言いかえると、ビアホール底部の第２バリア層が除去される。また、同時に、第３層間絶縁膜上では、反射防止膜がエッチングストッパとなって、反射防止膜上の第２バリア層もほぼ完全に除去することができ、さらに、配線溝底部の一部においても、第２バリア層をほぼ完全に除去することができる。よって、第３層間絶縁膜上に残存するバリアメタル膜の膜厚がばらつくことなく、また、配線溝底部には第２エッチングストップ膜が適当な厚さで配置することとなり、さらに、配線溝及びビアホールの側面を確実に第２バリア層で被覆することができるため、後に形成する銅層から層間絶縁膜への銅の拡散を十分に防止することができる。
【００２１】
工程（ｅ）において、配線溝及びビアホールを含む反射防止膜上に銅層を形成する。ここでの銅層は、配線溝及びビアホールを埋め込み、露出した第１銅配線に接するように形成する。銅層は、第１銅配線と同様の材料を、同様の方法で形成することができる。
【００２２】
工程（ｆ）において、第２層間絶縁膜表面を露出するように、銅層、任意に第２バリア層、反射防止膜及び第１バリア層を除去する。ここでの除去方法は、ドライエッチングやウェットエッチング等の種々の方法が利用できるが、なかでも、ＣＭＰ法、シリカ系、セリア系又はアルミナ系の研磨材を用いたＣＭＰ法等が好ましい。なお、先の工程において、反射防止膜上の第２バリア層が完全に除去されている場合には、ここでは銅層、反射防止膜及び第１バリア層を除去する。これにより、銅配線及び接続プラグを一体的に形成することができる。
【００２３】
本発明の半導体装置の製造方法は、次世代ＬＳＩにおけるメモリ、ロジックデバイスの配線構造のみならず、公知のＬＳＩ、ＩＣ等におけるＭＯＳトランジスタ内及び回路間の配線構造のすべてに適用することができる。
以下に、本発明の半導体装置の製造方法の実施の形態を、図面に基づいて詳細に説明する。
【００２４】
実施例１
まず、図１（ａ）に示したように、部分的に第１銅配線１４が埋め込まれた第１層間絶縁膜２１の上に、化学気相成長法（以下ＣＶＤ法）により、膜厚５０ｎｍのＳｉＮによる第１エッチングストップ膜３１、５００ｎｍのＳｉＯ_２による第２層間絶縁膜２２、１００ｎｍのＳｉＮによる第２エッチングストップ膜３２、４００ｎｍのＳｉＯ_２による第３層間絶縁膜２３、１０ｎｍのＴｉＮによる第１のバリア層４４及び６０ｎｍのＳｉＯＮによる反射防止膜４５を順次形成する。この際、第２エッチングストップ膜３２として堆積するＳｉＮは、第１エッチングストップ膜３１として堆積するＳｉＮよりも少なくとも５０ｎｍ程度以上厚いものとしておく。
【００２５】
続いて、図１（ｂ）に示したように、ビアホール形成用のレジストパターン１５を、反射防止膜４５を利用してフォトリソグラフィ技術によりに形成する。このレジストパターン１５をマスクとして、ＲＩＥ法により、反射防止膜４５、第１のバリア層４４、第３層間絶縁膜２３、第２エッチングストップ膜３２、第２層間絶縁膜２２を順次エッチングし、第１エッチングストップ膜３１表面に達するビアホール１６を形成する。このＲＩＥ法は、ＳｉＯＮに対してはＣＨＦ_３およびＣＯを、ＴｉＮに対してはＣｌ_２およびＢＣｌ_３を、ＳｉＮに対してはＣＨ_２Ｆ_２ガスを用いて行い、それぞれのストッパ膜に対して選択性をもたせる。
【００２６】
レジストパターン１５を酸素プラズマ処理により剥離した後、図１（ｃ）に示したように、配線溝形成用のレジストパターン１７をフォトリソグラフィ技術により形成し、このレジストパターン１７をマスクとして用いて、ＲＩＥ法により、反射防止膜４５、第１のバリア層４４及び第３層間絶縁膜２３をエッチングし、第２エッチングストップ膜３２表面に達する配線溝１８を形成する。
続いて、図２（ｄ）に示したように、第２層間絶縁膜２２をマスクとして、ＲＩＥ法により第１エッチングストップ膜３１をエッチングし、ビアホール１６の底部を第１銅配線１４に到達させる。この際、同時にエッチングされる配線溝１８の底部の第２エッチングストップ膜３２は、第１エッチングストップ膜３１より、５０ｎｍ程度以上厚いために、エッチング後においても、少なくとも５０ｎｍ程度以上残存する。
【００２７】
このようにして形成されたビアホール１６及び配線溝１８内に、図２（ｅ）に示したように、ＣＶＤ法により第２のバリア層４１としてＴｉＮを２５ｎｍ埋め込む。
その直後に、図２（ｆ）に示したように、第２のバリア層４１をＲＩＥ法によりエッチバックし、ビアホール１６の底部の第２のバリア層４１を除去して第１銅配線１４を露出させる。この際、第３層間絶縁膜２３上では、反射防止膜４５をストッパとして利用できるため、第３層間絶縁膜２３上に残る第１のバリア層４４の膜厚がばらつくことはない。したがって、この領域では、続いて堆積される銅層４２に対する十分なバリア性を得ることができる。
【００２８】
次いで、図３（ｇ）に示したように、ビアホール１６及び配線溝１８を完全に埋め込むように、スパッタ法およびメッキ法により全面に銅層４２を形成する。さらに、第３層間絶縁膜２３上に存在する不要な銅をＣＭＰ法により除去する。なお、一般に広く用いられている銅のＣＭＰ法は、ＳｉＯＮ膜に対し、選択性を有しているために、この反射防止膜４５をストッパとして利用することにより、極めて容易に均一性のよい研磨を実現することができる。
続いて、図３（ｈ）に示したように、シリカ系の研磨剤を用いた低選択性のＣＭＰ法により、第３層間絶縁膜２３上の不要な反射防止膜４５、第１のバリア層４４を順次除去し、配線溝１８及びビアホール１６内に、一体化された溝配線及び接続プラグ１９を形成する。
【００２９】
実施例２
この実施例は、図４に示すように、実施例１の半導体装置の製造方法において、第２エッチングストップ膜３２としてＳｉＣ膜を、例えば８０ｎｍとする以外は、実質的に実施例１と同様である。
この実施例では、第２エッチングストップ膜３２としてＳｉＣ膜を、５０ｎｍよりも、第１エッチングストップ膜厚３１の２分の１以上厚く堆積する。ビアホール１６をエッチングする際のＲＩＥ法にて、Ｃ_４Ｆ_８、Ａｒ及びＯ_２ガスを用いることにより、第１エッチングストップ膜３１であるＳｉＮについて、ＳｉＣ膜に対して約２の選択比が得られる。
したがって、同時にエッチングされる溝配線１８底部の第２エッチングストップ膜３２を、５０ｎｍ以上残存させることができ、よって、この領域での十分なバリア性を得ることができる。
【００３０】
実施例３
この実施例では、図５に示すように、実施例１の半導体装置の製造方法において、第２エッチングストップ膜３２としてＳｉＮ膜を５０ｎｍ堆積し、続いてＳｉＣ膜を３０ｎｍ堆積する。すなわち、ＳｉＣ膜を、第１エッチングストップ膜厚３１の２分の１以上厚く堆積する。これにより、実施例２と同様にビアホール１６をエッチングすることにより、溝配線１８底部の第２エッチングストップ膜３２を、５０ｎｍ以上残存させることができ、よって、この領域での十分なバリア性を得ることができる。
【００３１】
【発明の効果】
本発明によれば、銅配線による銅の層間絶縁膜中への拡散に対し十分なバリア性を有し、第１銅配線と直接接触する銅層による接続プラグ及び溝内配線が一体的に形成された銅多層配線構造を製造することができる。
つまり、第３層間絶縁膜上に、第１バリア層及び反射防止膜を形成するため、第１銅配線直上の第２バリア層の一部を除去する場合において、反射防止膜をストッパとして、エンドポイント法を利用することができるため、第２バリア層の第１銅配線上でのエッチング残留を確実に防止することができ、エッチング残留に起因するエレクトロマイグレーションによる欠陥を防止することができる。また、第３層間絶縁膜上に残存する第１バリア層の膜厚がばらつくことはなく十分なバリア性を確保することができる。さらに、配線溝及びビアホールを形成した後においても、第２エッチングストップ膜は、適当な膜厚が確保されるため、第２エッチングストップ膜により十分なバリア性を得ることができる。従って、銅層に起因する銅の層間絶縁膜中への拡散を確実に防ぐことが可能となる。
【００３２】
しかも、反射防止膜を形成するために、配線溝やビアホール等を形成するフォトリソグラフィ工程において、第１バリア層に起因して露光光が反射することを防止することができ、レジストパターンの寸法精度を確保でき、ひいては微細なパターン形成が可能となり、信頼性の高い配線構造を有する半導体装置を製造することが可能となる。
特に、第１エッチングストップ膜と第２エッチングストップ膜とを同一材料か、それぞれＳｉＮ及びＳｉＣか、それぞれＳｉＮ及びＳｉＣ／ＳｉＮの積層膜により形成し、第２エッチングストップ膜の膜厚を第１エッチングストップ膜よりも厚膜に形成する場合には、特に、配線溝及びビアホールの形成後において、第２エッチングストップ膜の適当な膜厚を確保することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の一実施の形態を示す要部の概略断面工程図である。
【図２】図１の続きを示す図である。
【図３】図２の続きを示す図である。
【図４】本発明の半導体装置の製造方法の他の実施の形態を示す要部の概略断面工程図である。
【図５】本発明の半導体装置の製造方法のさらに他の実施の形態を示す要部の概略断面工程図である。
【図６】従来の半導体装置の製造方法を示す要部の概略断面工程図である。
【図７】図６の続きを示す図である。
【図８】従来の他の半導体装置の製造方法を示す要部の概略断面工程図である。
【符号の説明】
１４：第１銅配線
１５、１７：レジストパターン
１６：ビアホール
１８：溝配線
１９：一体化された銅配線及び接続プラグ
２１：第１層間絶縁膜
２２：第２層間絶縁膜
２３：第３層間絶縁膜
３１：第１エッチングストップ膜
３２：第２エッチングストップ膜
４１、４３、４４：バリア層
４２：銅層
４５：反射防止膜

Claims

（ａ）第１銅配線が埋め込まれた第１層間絶縁膜上に、第１エッチングストップ膜、第２層間絶縁膜、第２エッチングストップ膜、第３層間絶縁膜、第１バリア層及び反射防止膜を順次積層し、
（ｂ）前記第２エッチングストップ膜に至る配線溝及び前記第１銅配線表面に至るビアホールを形成し、
（ｃ）前記配線溝及びビアホールを含む反射防止膜上に第２バリア層を形成し、
（ｄ）少なくとも第１銅配線の表面を露出するように前記第２バリア層の一部を除去し、
（ｅ）前記配線溝及びビアホールを含む反射防止膜上に、前記配線溝及びビアホールを埋め込み、露出した第１銅配線に接するように銅層を形成し、
（ｆ）前記第２層間絶縁膜表面を露出するように、銅層、任意に第２バリア層、反射防止膜及び第１バリア層を除去して、銅配線及び接続プラグを一体的に形成することを特徴とする半導体装置の製造方法。
工程（ａ）において、第１エッチングストップ膜と第２エッチングストップ膜とを同一材料で形成し、前記第２エッチングストップ膜の膜厚を第１エッチングストップ膜よりも厚膜に形成する請求項１に記載の方法。
工程（ａ）において、第１エッチングストップ膜をＳｉＮにより、かつ第２エッチングストップ膜をＳｉＣにより形成し、前記第２エッチングストップ膜の膜厚を第１エッチングストップ膜よりも厚膜に形成する請求項１に記載の方法。
工程（ａ）において、第１エッチングストップ膜をＳｉＮにより、かつ第２エッチングストップ膜をＳｉＣ／ＳｉＮの積層膜により形成し、前記第２エッチングストップ膜の膜厚を第１エッチングストップ膜よりも厚膜に形成する請求項１に記載の方法。