JP2004133611A - Ｌｓｉにおけるマクロテスト回路 - Google Patents
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Abstract
【課題】マクロに設けられるテスト入力端子の数が増加しても、テスト用の外部入力端子の数が増加することがなく、かつ、テストデータの入力パターンを可変する自由度の大きい、ＬＳＩにおけるマクロテスト回路を実現すること。
【解決手段】マクロの各テスト入力端子に１対１に接続された複数のデータイネーブル付きフリップフロップと、この各フリップフロップにパラレル接続され、外部からのテストデータが入力されるデータ入力端子と、前記各フリップフロップにパラレル接続され、外部からのアドレス入力に応じてフリップフロップの１つを択一選択して、択一選択されたフリップフロップのみを前記テストデータがスルー可能な状態におくアドレス検出回路とを、具備する。
【選択図】 図１
【解決手段】マクロの各テスト入力端子に１対１に接続された複数のデータイネーブル付きフリップフロップと、この各フリップフロップにパラレル接続され、外部からのテストデータが入力されるデータ入力端子と、前記各フリップフロップにパラレル接続され、外部からのアドレス入力に応じてフリップフロップの１つを択一選択して、択一選択されたフリップフロップのみを前記テストデータがスルー可能な状態におくアドレス検出回路とを、具備する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などのＬＳＩのマクロ（内部マクロ）を、出荷前にテストするための、ＬＳＩ内におけるマクロのテスト回路に関するものである。
【０００２】
【従来の技術】
ＬＳＩ内のマクロをテストするための手法は種々提案されてされているが、マクロテストに必要な外部入力端子数をむやみに増設する必要のない従来技術が知られている（特許文献１参照）。
【０００３】
図２は、特許文献１に示された従来のＬＳＩにおけるマクロテスト回路の構成を示す図である。
【０００４】
図２において、５０１、５０３はデータの入力端子、５０２はテスト用クロックの入力端子、５０４はイネーブル制御信号の入力端子、５０５、５０６はデコーダ制御信号の入力端子、５０７はマクロ動作用クロックの入力端子、５０８〜５１４は入力バッファ、５１５、５１８はフリップフロップ、５１６、５１７、５１９、５２０はラッチ、５２１はテストデコーダ、５２２、５２３はテスト対象となるマクロ、５２４はフリップフロップ、５２５はセレクタである。
【０００５】
マクロ５２２、５２３中にＣで示したクロック入力端子には、入力端子５０７からのクロックが入力される。また、マクロ５２２、５２３中にＴＥで示したテストモード設定用入力端子には、テストデコーダ５２１からの出力が入力され、テストモード設定用入力端子に「Ｈ（Ｈｉｇｈ）」値が入力されたマクロのみがテストモードに設定されるようになっている。テストデコーダ５２１は、入力端子５０５、５０６からの入力値に応じてテストデコーダ５２１中に０〜３で示した出力端子のうちの１つだけを「Ｈ」値をとし、他の出力端子を全て「Ｌ（Ｌｏｗ）」値とするもので、「Ｈ」値をとった出力端子に接続されたマクロが、テストモードにおかれるようになっている。
【０００６】
マクロ５２２、５２３中にＴＩ１〜ＴＩ４で示したテスト入力端子には、各ラッチ５１６、５１７、５１９、５２０の出力端子がそれぞれ接続されており、テスト入力端子ＴＩ１には、入力端子５０１からのテストデータが、フリップフロップ５１５、ラッチ５１７を介して入力され、テスト入力端子ＴＩ２には、入力端子５０１からのテストデータが、ラッチ５１６を介して入力され、テスト入力端子ＴＩ３には、入力端子５０３からのテストデータが、フリップフロップ５１８、ラッチ５２０を介して入力され、テスト入力端子ＴＩ４には、入力端子５０３からのテストデータが、ラッチ５１９を介して入力される。各ラッチ５１６、５１７、５１９、５２０は、入力端子５０４からのイネーブル制御信号によってその動作状態を制御され、イネーブル制御信号が「Ｈ」値のときのみデータをスルーさせる。
【０００７】
マクロ５２２、５２３中にＴＯ１、ＴＯ２で示したテスト出力端子からは、テストデータに基づくテスト動作の結果であるテスト結果データが出力され、このテスト結果データが、フリップフロップ５２４やセレクタ５２５を介して外部に出力されるようになっている。
【０００８】
【特許文献１】
特開平１１−１１１９２４号公報
【０００９】
【発明が解決しようとする課題】
上述した図２に示した従来技術においては、テスト回路を実現するために入力端子５０５、５０６を外部端子として増設しているも、マクロテストに必要な外部端子数が不足している場合には、端子に接続された記憶素子に値を格納することにより、１つの端子を時系列に分けてテスト対象マクロの異なる端子の値を設定することにより、端子数の増加を抑えるようにしている。
【００１０】
しかしながら、図２に示した従来技術においては、マクロの高機能化に伴って、テスト対象のマクロに設けられるテスト入力端子数が増加することへの配慮が払われておらず、マクロのテスト入力端子数が増加すると、各テスト入力端子へのバスデータの割り振りや、データ制御のタイミングが複雑となるという問題を生じ、テストデータの入力パターンを可変する自由度が著しく制約されるという問題を生じる。また、フリップフロップやラッチを増設し、外部からのデータ入力端子もその分だけ増加する必要を生じる。
【００１１】
さらに、そもそも図２に示した従来技術のテスト回路は、マクロのテスト専用回路であるため、ＬＳＩの出荷後には利用されることがない。
【００１２】
本発明は上記の点に鑑みなされたもので、その目的とするところは、マクロに設けられるテスト入力端子の数が増加しても、ＬＳＩのテスト用の外部入力端子の数を最小限に抑えることができ、かつ、テストデータの入力パターンを可変する自由度の大きい、ＬＳＩにおけるマクロテスト回路を実現することにある。また、本発明の他の目的とするところは、ほとんどのＬＳＩに内蔵されている既存の回路をマクロのテスト回路に兼用することで、ＬＳＩの内部に専用のテスト回路を設ける必要がないようにすることにある。
【００１３】
【課題を解決するための手段】
上記した目的を達成するために、本発明によるＬＳＩにおけるマクロテスト回路は、
マクロの各テスト入力端子に１対１に接続された複数のデータイネーブル付きフリップフロップと、
この各フリップフロップにパラレル接続され、外部からのテストデータが入力されるデータ入力端子と、
前記各フリップフロップにパラレル接続され、外部からのアドレス入力に応じてフリップフロップの１つを択一選択して、択一選択されたフリップフロップのみを前記テストデータがスルー可能な状態におくアドレス検出回路とを、
具備した構成をとる。
さらに、前記マクロ検出回路は、外部ＣＰＵからの制御信号を処理するホストインターフェース回路と兼用される。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００１５】
図１は、本発明の一実施形態に係るＬＳＩにおけるマクロテスト回路の構成を示す図である。
【００１６】
図１において、１０１はチップセレクト信号の入力端子、１０２はアドレス信号の入力端子、１０３はテスト用クロックの入力端子、１０４はデータの入力端子、１０５はマクロ動作用クロックの入力端子、１０６〜１１０は入力バッファ、１１１はアドレス検出回路、１１２〜１１７はデータイネーブル付きフリップフロップ、１１８はテストデコーダ、１１９、１２０はテスト対象となるマクロ、１２１はフリップフロップ、１２２はセレクタである。なおまた、データイネーブル付きフリップフロップ１１２〜１１７中のフリップフロップ１１７は、テストデコーダ１１８を制御する請求項でいうデコーダ用フリップフロップとなっている。
【００１７】
本実施形態におけるマクロテスト回路は、ほとんどのＬＳＩに備えられている、外部ＣＰＵからの制御信号を処理するためのホストインターフェース回路を利用するものとなっており、例えば、ＬＳＩが映像記録再生装置に搭載されるものである場合などでは、リモコン等からの入力信号を処理する機能をもつものとなっている。本実施形態では、ホストインターフェース回路をマクロテスト回路として用いるために、データイネーブル付きフリップフロップ１１２〜１１６の出力端子を、マクロ５２２、５２３中にＴＩ１〜ＴＩ４で示したテスト入力端子にそれぞれ１対１に接続しており、また、テストデコーダ１１８を制御するためのデータイネーブル付きフリップフロップ１１７の出力端子を、テストデコーダ１１８に接続している。そして、各データイネーブル付きフリップフロップ１１２〜１１７のＣＥで示したイネーブル入力端子には、それぞれ固有のアドレスが割り付けられ、このアドレスがアドレス検出回路１１１で管理されるようになっていて、アドレス検出回路１１１からイネーブル入力端子ＣＥに出力されるイネーブル信号の値によって、各データイネーブル付きフリップフロップ１１２〜１１７はその動作状態を制御されるようになっている。
【００１８】
なお、各データイネーブル付きフリップフロップ１１２〜１１７のＣＫで示したクロック入力端子には、各クロック入力端子ＣＫとパラレルに接続された入力端子１０３からのクロックが供給され、また、各データイネーブル付きフリップフロップ１１２〜１１７のＤで示したデータ入力端子には、各データ入力端子Ｄとパラレルに接続された入力端子１０４からのデータが供給されるようになっている。なおまた、入力端子１０３からのクロックは、アドレス検出回路１１１やフリップフロップ１２１にも供給されるようになっている。
【００１９】
また、マクロ１１９、１２０中にＣで示したクロック入力端子には、入力端子１０５からのマクロ動作用のクロックが入力され、マクロ１１９、１２０中にＴＥで示したテストモード設定用入力端子には、テストデコーダ１１８からの出力が入力される。そして、テストモード設定用入力端子ＴＥに「Ｈ」値が入力されたマクロのみがテストモードに設定されるようになっている。テストデコーダ１１８は、データイネーブル付きフリップフロップ１１７からの入力値に応じてテストデコーダ１１８中に０〜３で示した出力端子のうちの１つだけを「Ｈ」値をとし、他の出力端子を全て「Ｌ」値とするもので、「Ｈ」値をとった出力端子に接続されたマクロが、テストモードにおかれるようになっている。
【００２０】
図１に示す構成において、入力端子１０１から入力されるチップセレクト信号が「Ｌ」値の場合に、アドレス検出回路１１１は動作状態（アクティブ）となり、チップセレクト信号が「Ｈ」値の場合には、アドレス検出回路１１１は非動作状態となり、このときには全てのデータイネーブル付きフリップフロップ１１２〜１１７がデータの保持状態（外部からのデータを取り込まない状態）となる。マクロをテストする際には、当然、アドレス検出回路１１１は動作状態におかれる。
【００２１】
入力端子１０２から入力されるアドレス信号に応じて、アドレス検出回路１１１は、各データイネーブル付きフリップフロップ１１２〜１１７の動作状態を制御し、フリップフロップとして動作させる（つまり、外部からのデータをスルー可能な状態とする）データイネーブル付きフリップフロップのイネーブル入力端子に対してのみ「Ｈ」値を出力し、他のデータイネーブル付きフリップフロップのイネーブル入力端子に対しては「Ｌ」値を出力する。
【００２２】
データイネーブル付きフリップフロップ１１７は、テスト対象とするマクロを切替える際には、アドレス検出回路１１１によって動作状態におかれ、入力端子１０４からのデータに応じてテストデコーダ１１８を制御して、テストモードにおくマクロを選択する。
【００２３】
また、マクロのテスト入力端子ＴＩ１〜ＴＩ４に接続されたデータイネーブル付きフリップフロップ１１２〜１１６は、アドレス検出回路１１１によって択一選択されたもののみが動作状態におかれるように制御され、動作状態をとった（アクティブとなった）データイネーブル付きフリップフロップのデータ入力端子Ｄに、外部から入力された（入力端子１０４から入力された）テストデータが当該フリップフロップをスルーして、現在テストモードに設定されているマクロの対応するテスト入力端子に入力される。このように、各データイネーブル付きフリップフロップ１１２〜１１６はアドレスによって管理され、その動作状態をアドレス検出回路１１１によって適宜に切り替え制御されることで、単一の入力端子１０４から入力されてくるテストデータを順次、マクロのテスト入力端子ＴＩ１〜ＴＩ４に振り分けて出力することで、マクロに対するテストデータの入力処理が実行される。
【００２４】
そして、マクロ１１９、１２０中にＴＯ１、ＴＯ２で示したテスト出力端子からは、テストデータに基づくテスト動作の結果であるテスト結果データが出力され、このテスト結果データが、フリップフロップ１２１やセレクタ１２２を介して外部に出力される。
【００２５】
以上のように本実施形態によれば、マクロをテストするための外部データ入力端子１０４が単一であっても、マクロのテストを容易に実行することができる。また、マクロのテスト入力端子の数が増加しても、アドレス検出回路内の組合せ回路の若干の増加と、データイネーブル付きフリップフロップを増設するだけで対応でき、外部データ入力端子の数については、アドレス拡張した場合に追加する必要があるが、増加する端子数は最小限に抑えることができる。しかも、マクロのテスト入力端子の数が増加しても、テストデータの入力パターンの自由度を損なうことがなく、テストパターンの作成が容易なものとなる。
【００２６】
また、マクロテスト回路として、ほとんどのＬＳＩに備えられているホストインターフェース回路を利用するようにしているので、専用のマクロテスト回路を内蔵させる必要がなく、コストパフォーマンスに優れたものとなる上、インターフェース仕様をそのまま使用することでテストパターンの作成が行え、この点でもテストパターンの作成が容易なものとなる。さらに、外部ＣＰＵとの通信仕様も、シリアル、パラレルの何れでも選択できる。
【００２７】
【発明の効果】
以上のように本発明によれば、マクロに設けられるテスト入力端子の数が増加しても、ＬＳＩのテスト用の外部入力端子の数を最小限に抑えることができ、かつ、テストデータの入力パターンを可変する自由度の大きい、ＬＳＩにおけるマクロテスト回路を実現することができる。また、ほとんどのＬＳＩに内蔵されているホストインターフェース回路をマクロのテスト回路に兼用することで、ＬＳＩの内部に専用のマクロテスト回路を設ける必要がなくなり、コストパフォーマンスに優れたものとすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＬＳＩにおけるマクロテスト回路の構成を示すブロック図である。
【図２】従来技術によるＬＳＩにおけるマクロテスト回路の構成を示すブロック図である。
【符号の説明】
１０１ チップセレクト信号の入力端子
１０２ アドレス信号の入力端子
１０３ テスト用クロックの入力端子
１０４ データの入力端子
１０５ マクロ動作用クロックの入力端子
１０６〜１１０ 入力バッファ
１１１ アドレス検出回路
１１２〜１１７ データイネーブル付きフリップフロップ
１１８ テストデコーダ
１１９、１２０ マクロ
１２１ フリップフロップ
１２２ セレクタ
【発明の属する技術分野】
本発明は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などのＬＳＩのマクロ（内部マクロ）を、出荷前にテストするための、ＬＳＩ内におけるマクロのテスト回路に関するものである。
【０００２】
【従来の技術】
ＬＳＩ内のマクロをテストするための手法は種々提案されてされているが、マクロテストに必要な外部入力端子数をむやみに増設する必要のない従来技術が知られている（特許文献１参照）。
【０００３】
図２は、特許文献１に示された従来のＬＳＩにおけるマクロテスト回路の構成を示す図である。
【０００４】
図２において、５０１、５０３はデータの入力端子、５０２はテスト用クロックの入力端子、５０４はイネーブル制御信号の入力端子、５０５、５０６はデコーダ制御信号の入力端子、５０７はマクロ動作用クロックの入力端子、５０８〜５１４は入力バッファ、５１５、５１８はフリップフロップ、５１６、５１７、５１９、５２０はラッチ、５２１はテストデコーダ、５２２、５２３はテスト対象となるマクロ、５２４はフリップフロップ、５２５はセレクタである。
【０００５】
マクロ５２２、５２３中にＣで示したクロック入力端子には、入力端子５０７からのクロックが入力される。また、マクロ５２２、５２３中にＴＥで示したテストモード設定用入力端子には、テストデコーダ５２１からの出力が入力され、テストモード設定用入力端子に「Ｈ（Ｈｉｇｈ）」値が入力されたマクロのみがテストモードに設定されるようになっている。テストデコーダ５２１は、入力端子５０５、５０６からの入力値に応じてテストデコーダ５２１中に０〜３で示した出力端子のうちの１つだけを「Ｈ」値をとし、他の出力端子を全て「Ｌ（Ｌｏｗ）」値とするもので、「Ｈ」値をとった出力端子に接続されたマクロが、テストモードにおかれるようになっている。
【０００６】
マクロ５２２、５２３中にＴＩ１〜ＴＩ４で示したテスト入力端子には、各ラッチ５１６、５１７、５１９、５２０の出力端子がそれぞれ接続されており、テスト入力端子ＴＩ１には、入力端子５０１からのテストデータが、フリップフロップ５１５、ラッチ５１７を介して入力され、テスト入力端子ＴＩ２には、入力端子５０１からのテストデータが、ラッチ５１６を介して入力され、テスト入力端子ＴＩ３には、入力端子５０３からのテストデータが、フリップフロップ５１８、ラッチ５２０を介して入力され、テスト入力端子ＴＩ４には、入力端子５０３からのテストデータが、ラッチ５１９を介して入力される。各ラッチ５１６、５１７、５１９、５２０は、入力端子５０４からのイネーブル制御信号によってその動作状態を制御され、イネーブル制御信号が「Ｈ」値のときのみデータをスルーさせる。
【０００７】
マクロ５２２、５２３中にＴＯ１、ＴＯ２で示したテスト出力端子からは、テストデータに基づくテスト動作の結果であるテスト結果データが出力され、このテスト結果データが、フリップフロップ５２４やセレクタ５２５を介して外部に出力されるようになっている。
【０００８】
【特許文献１】
特開平１１−１１１９２４号公報
【０００９】
【発明が解決しようとする課題】
上述した図２に示した従来技術においては、テスト回路を実現するために入力端子５０５、５０６を外部端子として増設しているも、マクロテストに必要な外部端子数が不足している場合には、端子に接続された記憶素子に値を格納することにより、１つの端子を時系列に分けてテスト対象マクロの異なる端子の値を設定することにより、端子数の増加を抑えるようにしている。
【００１０】
しかしながら、図２に示した従来技術においては、マクロの高機能化に伴って、テスト対象のマクロに設けられるテスト入力端子数が増加することへの配慮が払われておらず、マクロのテスト入力端子数が増加すると、各テスト入力端子へのバスデータの割り振りや、データ制御のタイミングが複雑となるという問題を生じ、テストデータの入力パターンを可変する自由度が著しく制約されるという問題を生じる。また、フリップフロップやラッチを増設し、外部からのデータ入力端子もその分だけ増加する必要を生じる。
【００１１】
さらに、そもそも図２に示した従来技術のテスト回路は、マクロのテスト専用回路であるため、ＬＳＩの出荷後には利用されることがない。
【００１２】
本発明は上記の点に鑑みなされたもので、その目的とするところは、マクロに設けられるテスト入力端子の数が増加しても、ＬＳＩのテスト用の外部入力端子の数を最小限に抑えることができ、かつ、テストデータの入力パターンを可変する自由度の大きい、ＬＳＩにおけるマクロテスト回路を実現することにある。また、本発明の他の目的とするところは、ほとんどのＬＳＩに内蔵されている既存の回路をマクロのテスト回路に兼用することで、ＬＳＩの内部に専用のテスト回路を設ける必要がないようにすることにある。
【００１３】
【課題を解決するための手段】
上記した目的を達成するために、本発明によるＬＳＩにおけるマクロテスト回路は、
マクロの各テスト入力端子に１対１に接続された複数のデータイネーブル付きフリップフロップと、
この各フリップフロップにパラレル接続され、外部からのテストデータが入力されるデータ入力端子と、
前記各フリップフロップにパラレル接続され、外部からのアドレス入力に応じてフリップフロップの１つを択一選択して、択一選択されたフリップフロップのみを前記テストデータがスルー可能な状態におくアドレス検出回路とを、
具備した構成をとる。
さらに、前記マクロ検出回路は、外部ＣＰＵからの制御信号を処理するホストインターフェース回路と兼用される。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００１５】
図１は、本発明の一実施形態に係るＬＳＩにおけるマクロテスト回路の構成を示す図である。
【００１６】
図１において、１０１はチップセレクト信号の入力端子、１０２はアドレス信号の入力端子、１０３はテスト用クロックの入力端子、１０４はデータの入力端子、１０５はマクロ動作用クロックの入力端子、１０６〜１１０は入力バッファ、１１１はアドレス検出回路、１１２〜１１７はデータイネーブル付きフリップフロップ、１１８はテストデコーダ、１１９、１２０はテスト対象となるマクロ、１２１はフリップフロップ、１２２はセレクタである。なおまた、データイネーブル付きフリップフロップ１１２〜１１７中のフリップフロップ１１７は、テストデコーダ１１８を制御する請求項でいうデコーダ用フリップフロップとなっている。
【００１７】
本実施形態におけるマクロテスト回路は、ほとんどのＬＳＩに備えられている、外部ＣＰＵからの制御信号を処理するためのホストインターフェース回路を利用するものとなっており、例えば、ＬＳＩが映像記録再生装置に搭載されるものである場合などでは、リモコン等からの入力信号を処理する機能をもつものとなっている。本実施形態では、ホストインターフェース回路をマクロテスト回路として用いるために、データイネーブル付きフリップフロップ１１２〜１１６の出力端子を、マクロ５２２、５２３中にＴＩ１〜ＴＩ４で示したテスト入力端子にそれぞれ１対１に接続しており、また、テストデコーダ１１８を制御するためのデータイネーブル付きフリップフロップ１１７の出力端子を、テストデコーダ１１８に接続している。そして、各データイネーブル付きフリップフロップ１１２〜１１７のＣＥで示したイネーブル入力端子には、それぞれ固有のアドレスが割り付けられ、このアドレスがアドレス検出回路１１１で管理されるようになっていて、アドレス検出回路１１１からイネーブル入力端子ＣＥに出力されるイネーブル信号の値によって、各データイネーブル付きフリップフロップ１１２〜１１７はその動作状態を制御されるようになっている。
【００１８】
なお、各データイネーブル付きフリップフロップ１１２〜１１７のＣＫで示したクロック入力端子には、各クロック入力端子ＣＫとパラレルに接続された入力端子１０３からのクロックが供給され、また、各データイネーブル付きフリップフロップ１１２〜１１７のＤで示したデータ入力端子には、各データ入力端子Ｄとパラレルに接続された入力端子１０４からのデータが供給されるようになっている。なおまた、入力端子１０３からのクロックは、アドレス検出回路１１１やフリップフロップ１２１にも供給されるようになっている。
【００１９】
また、マクロ１１９、１２０中にＣで示したクロック入力端子には、入力端子１０５からのマクロ動作用のクロックが入力され、マクロ１１９、１２０中にＴＥで示したテストモード設定用入力端子には、テストデコーダ１１８からの出力が入力される。そして、テストモード設定用入力端子ＴＥに「Ｈ」値が入力されたマクロのみがテストモードに設定されるようになっている。テストデコーダ１１８は、データイネーブル付きフリップフロップ１１７からの入力値に応じてテストデコーダ１１８中に０〜３で示した出力端子のうちの１つだけを「Ｈ」値をとし、他の出力端子を全て「Ｌ」値とするもので、「Ｈ」値をとった出力端子に接続されたマクロが、テストモードにおかれるようになっている。
【００２０】
図１に示す構成において、入力端子１０１から入力されるチップセレクト信号が「Ｌ」値の場合に、アドレス検出回路１１１は動作状態（アクティブ）となり、チップセレクト信号が「Ｈ」値の場合には、アドレス検出回路１１１は非動作状態となり、このときには全てのデータイネーブル付きフリップフロップ１１２〜１１７がデータの保持状態（外部からのデータを取り込まない状態）となる。マクロをテストする際には、当然、アドレス検出回路１１１は動作状態におかれる。
【００２１】
入力端子１０２から入力されるアドレス信号に応じて、アドレス検出回路１１１は、各データイネーブル付きフリップフロップ１１２〜１１７の動作状態を制御し、フリップフロップとして動作させる（つまり、外部からのデータをスルー可能な状態とする）データイネーブル付きフリップフロップのイネーブル入力端子に対してのみ「Ｈ」値を出力し、他のデータイネーブル付きフリップフロップのイネーブル入力端子に対しては「Ｌ」値を出力する。
【００２２】
データイネーブル付きフリップフロップ１１７は、テスト対象とするマクロを切替える際には、アドレス検出回路１１１によって動作状態におかれ、入力端子１０４からのデータに応じてテストデコーダ１１８を制御して、テストモードにおくマクロを選択する。
【００２３】
また、マクロのテスト入力端子ＴＩ１〜ＴＩ４に接続されたデータイネーブル付きフリップフロップ１１２〜１１６は、アドレス検出回路１１１によって択一選択されたもののみが動作状態におかれるように制御され、動作状態をとった（アクティブとなった）データイネーブル付きフリップフロップのデータ入力端子Ｄに、外部から入力された（入力端子１０４から入力された）テストデータが当該フリップフロップをスルーして、現在テストモードに設定されているマクロの対応するテスト入力端子に入力される。このように、各データイネーブル付きフリップフロップ１１２〜１１６はアドレスによって管理され、その動作状態をアドレス検出回路１１１によって適宜に切り替え制御されることで、単一の入力端子１０４から入力されてくるテストデータを順次、マクロのテスト入力端子ＴＩ１〜ＴＩ４に振り分けて出力することで、マクロに対するテストデータの入力処理が実行される。
【００２４】
そして、マクロ１１９、１２０中にＴＯ１、ＴＯ２で示したテスト出力端子からは、テストデータに基づくテスト動作の結果であるテスト結果データが出力され、このテスト結果データが、フリップフロップ１２１やセレクタ１２２を介して外部に出力される。
【００２５】
以上のように本実施形態によれば、マクロをテストするための外部データ入力端子１０４が単一であっても、マクロのテストを容易に実行することができる。また、マクロのテスト入力端子の数が増加しても、アドレス検出回路内の組合せ回路の若干の増加と、データイネーブル付きフリップフロップを増設するだけで対応でき、外部データ入力端子の数については、アドレス拡張した場合に追加する必要があるが、増加する端子数は最小限に抑えることができる。しかも、マクロのテスト入力端子の数が増加しても、テストデータの入力パターンの自由度を損なうことがなく、テストパターンの作成が容易なものとなる。
【００２６】
また、マクロテスト回路として、ほとんどのＬＳＩに備えられているホストインターフェース回路を利用するようにしているので、専用のマクロテスト回路を内蔵させる必要がなく、コストパフォーマンスに優れたものとなる上、インターフェース仕様をそのまま使用することでテストパターンの作成が行え、この点でもテストパターンの作成が容易なものとなる。さらに、外部ＣＰＵとの通信仕様も、シリアル、パラレルの何れでも選択できる。
【００２７】
【発明の効果】
以上のように本発明によれば、マクロに設けられるテスト入力端子の数が増加しても、ＬＳＩのテスト用の外部入力端子の数を最小限に抑えることができ、かつ、テストデータの入力パターンを可変する自由度の大きい、ＬＳＩにおけるマクロテスト回路を実現することができる。また、ほとんどのＬＳＩに内蔵されているホストインターフェース回路をマクロのテスト回路に兼用することで、ＬＳＩの内部に専用のマクロテスト回路を設ける必要がなくなり、コストパフォーマンスに優れたものとすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＬＳＩにおけるマクロテスト回路の構成を示すブロック図である。
【図２】従来技術によるＬＳＩにおけるマクロテスト回路の構成を示すブロック図である。
【符号の説明】
１０１ チップセレクト信号の入力端子
１０２ アドレス信号の入力端子
１０３ テスト用クロックの入力端子
１０４ データの入力端子
１０５ マクロ動作用クロックの入力端子
１０６〜１１０ 入力バッファ
１１１ アドレス検出回路
１１２〜１１７ データイネーブル付きフリップフロップ
１１８ テストデコーダ
１１９、１２０ マクロ
１２１ フリップフロップ
１２２ セレクタ
Claims (3)
- マクロの各テスト入力端子に１対１に接続された複数のデータイネーブル付きフリップフロップと、
この各フリップフロップにパラレル接続され、外部からのテストデータが入力されるデータ入力端子と、
前記各フリップフロップにパラレル接続され、外部からのアドレス入力に応じてフリップフロップの１つを択一選択して、択一選択されたフリップフロップのみを前記テストデータがスルー可能な状態におくアドレス検出回路とを、
具備したことを特徴とするＬＳＩにおけるマクロテスト回路。 - 請求項１記載において、
複数の前記マクロの１つを択一選択して、択一選択されたマクロをテストモードに設定するためのデコーダと、
このデコーダの出力値を制御するためのデコーダ用フリップフロップとを備え、
このデコーダ用フリップフロップを、前記データ入力端子からの出力と前記アドレス検出回路からの出力で制御するようにしたことを特徴とするＬＳＩにおけるマクロテスト回路。 - 請求項１または２記載において、
前記マクロ検出回路は、外部ＣＰＵからの制御信号を処理するホストインターフェース回路と兼用されることを特徴とするＬＳＩにおけるマクロテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002296375A JP2004133611A (ja) | 2002-10-09 | 2002-10-09 | Ｌｓｉにおけるマクロテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002296375A JP2004133611A (ja) | 2002-10-09 | 2002-10-09 | Ｌｓｉにおけるマクロテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004133611A true JP2004133611A (ja) | 2004-04-30 |
Family
ID=32286385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002296375A Pending JP2004133611A (ja) | 2002-10-09 | 2002-10-09 | Ｌｓｉにおけるマクロテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004133611A (ja) |
-
2002
- 2002-10-09 JP JP2002296375A patent/JP2004133611A/ja active Pending
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