JP2004133577A - 半導体装置 - Google Patents
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Abstract
【課題】消費電力を低減することができる半導体装置を提供する。
【解決手段】ＣＬＫ１信号に同期して、フレームメモリ２６内の画像データを読み出すアドレスを出力するとともに、リクエスト信号を出力するアドレスジェネレータ３１と、ＣＬＫ１信号に同期して、フレームメモリ２６から転送されるデータを受け取って所定の信号処理を行うパイプライン処理部３２と、ＣＬＫ１信号に同期して、パイプライン処理部３２から出力されるデータを順次格納し、格納されているデータを順次出力するＦＩＦＯメモリ部３３と、ＣＬＫ信号に同期して、ＦＩＦＯメモリ部３３の空き容量が所定量となっている間ＣＬＫ１信号の供給を停止させるためのＣＥＮ１信号をクロックゲーティング回路２９に出力するＦＩＦＯメモリ制御部３４とを具備する。
【選択図】 図４
【解決手段】ＣＬＫ１信号に同期して、フレームメモリ２６内の画像データを読み出すアドレスを出力するとともに、リクエスト信号を出力するアドレスジェネレータ３１と、ＣＬＫ１信号に同期して、フレームメモリ２６から転送されるデータを受け取って所定の信号処理を行うパイプライン処理部３２と、ＣＬＫ１信号に同期して、パイプライン処理部３２から出力されるデータを順次格納し、格納されているデータを順次出力するＦＩＦＯメモリ部３３と、ＣＬＫ信号に同期して、ＦＩＦＯメモリ部３３の空き容量が所定量となっている間ＣＬＫ１信号の供給を停止させるためのＣＥＮ１信号をクロックゲーティング回路２９に出力するＦＩＦＯメモリ制御部３４とを具備する。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、外部メモリから転送されるデータに信号処理を行って順次格納し、格納されたデータを順次出力する半導体装置に関する。
【０００２】
【従来の技術】
近年、携帯電話装置等において、画像を表示するためにＬＣＤパネル等の表示装置が用いられており、ＬＣＤパネルに画像データを供給するＬＣＤコントローラが用いられている。ＬＣＤコントローラは、一般にＦＩＦＯメモリを有しており、フレームメモリからの画像データの転送を要求するリクエスト信号を出力し、リクエスト信号に応じてフレームメモリから転送される画像データに画像処理を行ってＦＩＦＯメモリに順次格納し、ＦＩＦＯメモリに格納されている画像データを読み出し要求に応じてＬＣＤパネルに順次出力する。このようなＬＣＤコントローラは、外部回路から供給されるクロック信号に同期して、又は内蔵されたＰＬＬ回路から供給される信号に同期して動作する。
【０００３】
従来のＬＣＤコントローラにおいては、ＦＩＦＯメモリ制御部が必要なデータをリクエストしたときに、アドレスジェネレータがＦＩＦＯメモリ制御部のリクエストを受けて動作する。そして、従来のＬＣＤコントローラには、ＦＩＦＯメモリ制御部が必要なデータをリクエストしてからデータを受け取るまで、クロック信号が供給されていた。しかしながら、従来のＬＣＤコントローラにおいては、ＦＩＦＯメモリ制御部がリクエスト信号を出力してから画像データを受信するまでの間は、クロック信号の供給を停止することができなかった。そのため、従来のＬＣＤコントローラにおいては、外部回路からクロック信号が供給される時間が長くなっていた。また、フレームメモリからＬＣＤコントローラへのデータ転送率が低くなってしまう場合があった。
【０００４】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、ＦＩＦＯメモリの空き容量が所定量となっている間クロック信号の供給を停止することができる半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体装置は、第１の外部回路から供給される第１のクロック信号に同期して、外部メモリ内のデータを読み出すアドレスを出力するとともに、データの転送を要求するリクエスト信号を出力するアドレスジェネレータ部と、第１のクロック信号に同期して、リクエスト信号に応じて外部メモリから転送されるデータを受け取って所定の信号処理を行う信号処理部と、第１のクロック信号に同期して、信号処理部から出力されるデータを順次格納し、データの読み出しを要求する信号に応じて、格納されたデータを順次出力するＦＩＦＯメモリ部と、第２の外部回路から供給される第２のクロック信号に同期して、ＦＩＦＯメモリ部へのデータの格納及びＦＩＦＯメモリ部からのデータの読み出しを制御し、ＦＩＦＯメモリ部の空き容量が所定量となっている間第１のクロック信号の供給を停止させるための信号を第１の外部回路に出力するＦＩＦＯメモリ制御部とを具備する。
【０００６】
ここで、ＦＩＦＯメモリ制御部が、ＦＩＦＯメモリ部の空き容量が信号処理部内において処理されるデータ量と等しくなっている間第１のクロック信号の供給を停止させるための信号を第１の外部回路に出力することとしても良い。
また、信号処理部が、パイプライン接続されたＮ個（Ｎは、自然数）の信号処理回路を具備し、ＦＩＦＯメモリ制御部が、ＦＩＦＯメモリ部内のデータを格納するライトアドレス及びＦＩＦＯメモリ部内のデータを読み出すリードアドレスを管理し、リードアドレスにＮを加算した値がライトアドレスと等しくなっている間第１のクロック信号の供給を停止させるための信号を第１の外部回路に出力することとしても良い。
【０００７】
また、本発明の第２の観点に係る半導体装置は、第１の外部回路から供給される第１のクロック信号に同期して、外部メモリ内のデータを読み出すアドレスを出力するとともに、データの送信を要求するリクエスト信号を出力するアドレスジェネレータ部と、第２の外部回路から供給される第２のクロック信号に同期して、リクエスト信号に応じて外部メモリから転送されるデータを受け取って所定の信号処理を行う信号処理部と、第２のクロック信号に同期して、信号処理部から出力されるデータを順次格納し、データの読み出しを要求する信号に応じて、格納されたデータを順次出力するＦＩＦＯメモリ部と、第３の外部回路から供給される第３のクロック信号に同期して、ＦＩＦＯメモリ部へのデータの格納及びＦＩＦＯメモリ部からのデータの読み出しを制御し、ＦＩＦＯメモリ部の空き容量が所定量となっている間第１のクロック信号の供給を停止させるための第１の信号を第１の外部回路に出力し、ＦＩＦＯメモリ部の空き容量が所定量となって所定時間が経過した後からＦＩＦＯメモリ部の空き容量が所定量より大きくなるまでの間第２のクロック信号の供給を停止させるための第２の信号を第２の外部回路に出力するＦＩＦＯメモリ制御部とを具備する。
【０００８】
ここで、ＦＩＦＯメモリ制御部が、ＦＩＦＯメモリ部の空き容量が信号処理部内において処理されるデータ量と等しくなっている間第１の信号を第１の外部回路に出力し、ＦＩＦＯメモリ部の空き容量が信号処理部内において処理されるデータ量と等しくなったときに信号処理部内に存在するデータに対する信号処理が終了するときからＦＩＦＯメモリ部の空き容量が信号処理部内において処理されるデータ量より大きくなるまでの間第２の信号を第２の外部回路に出力することとしても良い。
【０００９】
また、信号処理部が、パイプライン接続されたＮ個（Ｎは、自然数）の信号処理回路を具備し、ＦＩＦＯメモリ制御部が、ＦＩＦＯメモリ部内のデータを格納するライトアドレス及びＦＩＦＯメモリ部内のデータを読み出すリードアドレスを管理し、リードアドレスに（Ｎ＋１）を加算した値がライトアドレスと等しくなっている間第１の信号を第１の外部回路に出力し、リードアドレスに（Ｎ＋１）を加算した値がライトアドレスと等しくなったときに信号処理部内に存在し得るデータに対する信号処理が終了するときからリードアドレスに（Ｎ＋１）を加算した値がライトアドレスと等しくなくなるまでの間第２の信号を第２の外部回路に出力することとしても良い。
【００１０】
また、信号処理部が、パイプライン接続されたＮ個（Ｎは、自然数）の信号処理回路を具備し、ＦＩＦＯメモリ制御部が、ＦＩＦＯメモリ部内のデータを格納するライトアドレス及びＦＩＦＯメモリ部内のデータを読み出すリードアドレスを管理し、リードアドレスがライトアドレスと等しくなっている間第１の信号を第１の外部回路に出力するとともに第２の信号を第２の外部回路に出力することとしても良い。
【００１１】
本発明によれば、ＦＩＦＯメモリの空き容量が所定量となっている間クロック信号の供給を停止することにより、消費電力を低減することができる。
【００１２】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体装置を用いた画像表示装置の概要を示す図である。図１に示すように、画像表示装置１は、ＬＣＤモジュール用クロックジェネレータ２と、タイミング生成回路３と、ＬＣＤモジュール１０と、表示制御部２０とを具備している。
【００１３】
ＬＣＤモジュール用クロックジェネレータ２は、ＣＬＫＰ信号を表示制御部２０に供給する。なお、ＣＬＫＰ信号と同じ周波数のＬＣＤドライバ用クロック信号は、表示制御部２０からＬＣＤモジュール１０に供給される。
タイミング生成回路３は、ＬＣＤモジュール１０へ画像データを送信することを要求する画像データリクエスト信号を表示制御部２０に出力する。
【００１４】
図２は、図１のＬＣＤモジュール１０の構成を示す図である。図２に示すように、ＬＣＤモジュール１０は、画像、文字等を表示するＬＣＤパネル１２と、ＬＣＤパネル１２を駆動するＬＣＤドライバ１１とを含んでいる。ＬＣＤドライバ１１は、表示制御部２０から画像データ及びＬＣＤドライバ用クロック信号を受け取り、受け取った画像データに基づく画像をＬＣＤパネル１２に表示させる。
【００１５】
再び図１を参照すると、表示制御部２０は、外部回路から文字、画像等のデータを受け取り、所定の処理を施してＬＣＤモジュール１０に送信する。
図３は、図１の表示制御部２０の構成を示す図である。図３に示すように、表示制御部２０は、システム用クロックジェネレータ４と、Ｉ／Ｏコントローラ２１と、ＲＯＭ２２と、ＲＡＭ２３と、ＣＰＵ２４と、ＤＭＡ（ダイレクトメモリアクセス）コントローラ２５と、フレームメモリ２６と、フレームメモリアクセス制御回路２７と、ＬＣＤコントローラ用クロックジェネレータ２８と、クロックゲーティング回路２９と、ＬＣＤコントローラ３０とを含んでいる。Ｉ／Ｏコントローラ２１、ＲＯＭ２２、ＲＡＭ２３、ＣＰＵ２４、ＤＭＡコントローラ２５、及び、フレームメモリアクセス制御回路２７は、バスＢによって相互に接続されている。
【００１６】
システム用クロックジェネレータ４は、ＣＬＫＭ信号をＩ／Ｏコントローラ２１、ＲＯＭ２２、ＲＡＭ２３、ＣＰＵ２４、ＤＭＡコントローラ２５、フレームメモリ２６、及び、フレームメモリアクセス制御回路２７に供給する。Ｉ／Ｏコントローラ２１、ＲＯＭ２２、ＲＡＭ２３、ＣＰＵ２４、ＤＭＡコントローラ２５、フレームメモリ２６、及び、フレームメモリアクセス制御回路２７は、ＣＬＫＭ信号に同期して動作する。なお、ＣＬＫＭ信号は、データ送受信のタイミングを合わせるため、ＬＣＤコントローラ３０にも供給される。
【００１７】
Ｉ／Ｏコントローラ２１は、外部回路からデータを受信してバスＢに送信し、また、バスＢからデータを受信して外部回路に送信する。
ＲＯＭ２２は、ＣＰＵ２４が実行するプログラムを格納する。
ＣＰＵ２４は、ＲＡＭ２３を作業用領域として使用しながら、ＲＯＭ２２に格納されているプログラムを実行することにより、外部回路から受信したデータに所定の処理を行う。
【００１８】
ＤＭＡコントローラ２５は、ＣＰＵ２４の関与なしに、ＲＡＭ２３に格納された画像データをフレームメモリアクセス制御回路２７に転送する。
フレームメモリアクセス制御回路２７は、バスＢを介して受信した画像データをフレームメモリ２６に格納させる。また、フレームメモリアクセス制御回路２７は、ＬＣＤコントローラ３０から画像データ転送要求を受信すると、フレームメモリ２６に格納されている画像データを読み取ってＬＣＤコントローラ３０に送信する。
ＬＣＤコントローラ用クロックジェネレータ２８は、ＣＬＫＭ信号と同じ周波数のＣＬＫ信号をクロックゲーティング回路２９に出力する。
【００１９】
図４は、本発明の第１の実施形態に係る半導体装置として、図３のＬＣＤコントローラ３０の内部構成を示す図である。図４に示すように、ＬＣＤコントローラ３０は、フレームメモリ２６（図３参照）内の画像データを読み出すアドレスを生成するアドレスジェネレータ３１と、フレームメモリアクセス制御回路２７（図３参照）から受信した画像データに所定の画像処理を行うパイプライン処理部３２と、パイプライン処理部３２によって処理された画像データを順次格納し、格納している画像データを格納した順序でＬＣＤドライバ１１（図２参照）に順次出力するＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリ３３と、ＦＩＦＯメモリ３３を制御するＦＩＦＯメモリコントローラ３４とを具備する。
【００２０】
図５は、図４のＦＩＦＯメモリコントローラ３４の内部構成を示す図である。図５に示すように、ＦＩＦＯメモリコントローラ３４は、ライトアドレスカウンタ４２と、データ出力イネーブル信号生成部４３と、リードアドレスカウンタ４４と、比較器４６と、反転回路４７とを具備する。
ライトアドレスカウンタ４２は、ＦＩＦＯメモリ３３（図４参照）内のデータを書き込むアドレスであるライトアドレスを保持しており、アドレスジェネレータ３１（図４参照）から有効データイネーブル信号を受信すると、ライトアドレスをインクリメントする。ライトアドレスカウンタ４２は、ライトアドレスをＦＩＦＯメモリ３３（図４参照）及び比較器４６に出力する。なお、ライトアドレスカウンタ４２は、システム用クロックジェネレータ４（図３参照）が出力するＣＬＫＭ信号に同期して動作する。
【００２１】
データ出力イネーブル信号生成部４３は、タイミング生成回路３（図１参照）から画像データリクエスト信号を受信すると、データ出力イネーブル信号を生成してリードアドレスカウンタ４４に出力する。なお、データ出力イネーブル信号生成部４３は、ＬＣＤモジュール用クロックジェネレータ２（図１参照）が出力するＣＬＫＰ信号に同期して動作する。
リードアドレスカウンタ４４は、ＦＩＦＯメモリ３３（図４参照）内のデータを読み出すアドレスであるリードアドレスを保持しており、データ出力イネーブル信号を受信すると、リードアドレスをインクリメントする。リードアドレスカウンタ４４は、リードアドレスをＦＩＦＯメモリ３３（図４参照）に出力する。なお、リードアドレスカウンタ４４は、ＬＣＤモジュール用クロックジェネレータ２（図１参照）が出力するＣＬＫＰ信号に同期して動作する。
【００２２】
比較器４６は、ライトアドレスとリードアドレスが等しい場合に、ハイレベルのＦＩＦＯＦＵＬＬ信号を出力する。
反転回路４７は、ＦＩＦＯＦＵＬＬ信号を反転したＣＥＮ１（クロックイネーブル１）信号を、クロックゲーティング回路２９（図３及び図４参照）及びアドレスジェネレータ３１（図４参照）に出力する。ＣＥＮ１信号は、ライトアドレスとリードアドレスが等しくなったときにローレベルとなり、それ以外のときにハイレベルとなる。
【００２３】
再び図４を参照すると、クロックゲーティング回路２９は、ＣＥＮ１信号をＦＩＦＯメモリコントローラ３４から受信する。そして、クロックゲーティング回路２９は、ＣＬＫ信号をＣＥＮ１信号によってゲーティングしたＣＬＫ１信号をアドレスジェネレータ３１、パイプライン処理部３２、及び、ＦＩＦＯメモリ３３に送信する。アドレスジェネレータ３１及びパイプライン処理部３２は、ＣＬＫ１信号に同期して動作する。また、ＦＩＦＯメモリ３３は、パイプライン処理部３２からの画像データの書き込み時において、ＣＬＫ１信号に同期して動作する。なお、ＦＩＦＯメモリ３３は、タイミング生成回路３からの要求による画像データの読み出し時においては、ＬＣＤモジュール用クロックジェネレータ２からのＣＬＫＰ信号に同期して動作する。
【００２４】
図６は、図４のアドレスジェネレータ３１の内部構成を示す簡略図である。図６に示すように、アドレスジェネレータ３１は、リクエスト生成部５１と、ＡＮＤゲート回路５２と、アドレスカウンタ５３と、有効データイネーブル信号生成部５４とを具備する。
リクエスト生成部５１は、ＣＬＫ１信号に同期して、ＣＥＮ１信号に基づいてリクエスト信号を出力する。
【００２５】
ＡＮＤゲート回路５２は、リクエスト生成部５１が出力するリクエスト信号とＣＥＮ１信号の論理積演算を行う。ＡＮＤゲート回路５２の出力信号は、画像データリクエスト信号としてフレームメモリアクセス制御回路２７に出力される。アドレスカウンタ５３は、ＣＬＫ１信号に同期して動作する。アドレスカウンタ５３は、フレームメモリ２６（図３参照）内のデータを読み出すアドレスを保持しており、フレームメモリアクセス制御回路２７（図３参照）からアクノリッジ信号（フレームメモリアクセス制御回路２７（図３参照）が、ＡＮＤゲート回路５２から画像データリクエスト信号を受信した場合に応答として出力する信号）を受信すると、保持しているアドレスをインクリメントしてフレームメモリアクセス制御回路２７に出力する。
【００２６】
有効データイネーブル信号生成部５４は、アクノリッジ信号を受信すると、有効データイネーブル信号を生成してＦＩＦＯメモリコントローラ３４内のライトアドレスカウンタ４２（図５参照）に出力する。なお、有効データイネーブル信号生成部５４は、パイプライン処理部３２と同じパイプライン段数を有する。
【００２７】
図７は、ＬＣＤコントローラ３０の動作タイミングを示すタイミングチャートである。
図７に示すように、時刻ｔ０において、リードアドレスとライトアドレスが等しくなると、ＦＩＦＯメモリコントローラ３４が、ローレベルのＣＥＮ１信号をクロックゲーティング回路２９及びアドレスジェネレータ３１に出力する。アドレスジェネレータ３１は、ローレベルのＣＥＮ１信号を受け取ると、時刻ｔ１において、ローレベルの画像データリクエスト信号をフレームメモリアクセス制御回路２７に出力する。
【００２８】
フレームメモリアクセス制御回路２７は、ローレベルの画像データリクエスト信号を受信すると、画像データのパイプライン処理部３２への転送を停止するとともに、所定時間の後の時刻ｔ３において、ローレベルのアクノリッジ信号をアドレスジェネレータ３１に出力する。
一方、クロックゲーティング回路２９は、時刻ｔ０の後にＣＬＫ信号がローレベルとなる時刻ｔ２から、アドレスジェネレータ３１、パイプライン処理部３２、及び、ＦＩＦＯメモリ３３へのＣＬＫ１信号の供給を停止する。これにより、アドレスジェネレータ３１及びパイプライン処理部３２は動作を停止する。また、ＦＩＦＯメモリ３３は、パイプライン処理部３２からの画像データの受け取りを停止する。
【００２９】
その後、タイミング生成回路３によってＦＩＦＯメモリ３３内の画像データが読み出され、リードアドレスとライトアドレスが等しくなくなると、時刻ｔ４において、ＦＩＦＯメモリコントローラ３４が、ハイレベルのＣＥＮ１信号をクロックゲーティング回路２９及びアドレスジェネレータ３１に出力する。
アドレスジェネレータ３１は、時刻ｔ４の後の時刻ｔ５において、ハイレベルの画像データリクエスト信号をフレームメモリアクセス制御回路２７に出力する。
【００３０】
フレームメモリアクセス制御回路２７は、ハイレベルの画像データリクエスト信号を受信すると、所定時間の後の時刻ｔ６において、ハイレベルのアクノリッジ信号をアドレスジェネレータ３１に出力するとともに、画像データのパイプライン処理部３２への転送を再開する。
一方、クロックゲーティング回路２９は、時刻ｔ４の後にＣＬＫ信号がハイレベルとなる時刻ｔ７から、アドレスジェネレータ３１、パイプライン処理部３２、及び、ＦＩＦＯメモリ３３へのＣＬＫ１信号の供給を再開する。これにより、アドレスジェネレータ３１及びパイプライン処理部３２は動作を再開し、ＦＩＦＯメモリ３３は、パイプライン処理部３２からの画像データの受け取りを再開する。
【００３１】
このように、ＬＣＤコントローラ３０によれば、リードアドレスとライトアドレスが等しくなっているときにローレベルとなるＣＥＮ１信号を出力し、ＣＥＮ１信号がローレベルの間はアドレスジェネレータ３１、パイプライン処理部３２、及び、ＦＩＦＯメモリ３３へのＣＬＫ１信号の供給が停止されるので、ＣＬＫ１信号が供給される時間を短くし、アドレスジェネレータ３１、パイプライン処理部３２、及び、ＦＩＦＯメモリ３３の動作時間を短くすることができ、消費電力を低減することができる。
【００３２】
次に、本発明の第２の実施形態について説明する。図８は、本発明の第２の実施形態に係る半導体装置を用いた画像表示装置の概要を示す図である。図８に示すように、画像表示装置７０は、ＬＣＤモジュール用クロックジェネレータ２と、タイミング生成回路３と、ＬＣＤモジュール１０と、表示制御部７１とを具備している。
図９は、図８の表示制御部７１の構成を示す図である。図９に示すように、表示制御部７１は、システム用クロックジェネレータ４と、Ｉ／Ｏコントローラ２１と、ＲＯＭ２２と、ＲＡＭ２３と、ＣＰＵ２４と、ＤＭＡコントローラ２５と、フレームメモリ２６と、フレームメモリアクセス制御回路２７と、ＬＣＤコントローラ用クロックジェネレータ２８と、クロックゲーティング回路２９及び７２と、ＬＣＤコントローラ８０とを含んでいる。
【００３３】
図１０は、本発明の第２の実施形態に係る半導体装置として、図９のＬＣＤコントローラ８０の内部構成を示す図である。図１０に示すように、ＬＣＤコントローラ８０は、ＦＩＦＯメモリ３３と、ＦＩＦＯメモリコントローラ８１と、アドレスジェネレータ８２と、パイプライン処理部８３とを具備する。
図１１は、ＦＩＦＯメモリコントローラ８１の内部構成を示す図である。図１１に示すように、ＦＩＦＯメモリコントローラ８１は、ライトアドレスカウンタ４２と、データ出力イネーブル信号生成部４３と、リードアドレスカウンタ４４と、加算器４５と、比較器４６と、反転回路４７と、遅延回路８４と、ＯＲゲート回路８５とを具備する。
【００３４】
加算器４５は、パイプライン処理部８３（図１０参照）のパイプライン段数に「１」を加算した値を、リードアドレスに加算する。なお、「１」を加算するのは、パイプライン処理部８３の最終段に存在する画像データをＦＩＦＯメモリ３３に転送するためである。本実施形態においては、後に説明するように、パイプライン処理部８３のパイプライン段数は「３」であるので、加算器４５は、「４」をリードアドレスに加算する。加算器４５は、加算結果を比較器４６に出力する。
遅延回路８４は、反転回路４７が出力するＣＥＮ１信号を所定の時間だけ遅延させたＣＥＮ１Ｄ信号を、ＯＲゲート回路８５の一方の入力端子に出力する。遅延回路８４の遅延時間は、フレームメモリアクセス制御回路２６からパイプライン処理部８３内の第１段目の処理部に転送された画像データが、所定の画像処理を施されて、ＦＩＦＯメモリ３３に書き込まれるまでに必要な時間となっている。
ＯＲゲート回路８５の他方の入力端子には、ＣＥＮ１信号が入力される。ＯＲゲート回路８５は、ＣＥＮ１Ｄ信号とＣＥＮ１信号の論理和演算を行い、演算結果としてのＣＥＮ２（クロックイネーブル２）信号をクロックゲーティング回路７２に出力する。
【００３５】
再び図１０を参照すると、クロックゲーティング回路７２は、ＣＥＮ２信号をＦＩＦＯメモリコントローラ８１内のＯＲゲート回路８５から受信する。そして、クロックゲーティング回路７２は、ＣＬＫ信号をＣＥＮ２信号によってゲーティングしたＣＬＫ２信号をパイプライン処理部８３及びＦＩＦＯメモリ３３に送信する。パイプライン処理部８３は、ＣＬＫ２信号に同期して動作する。また、ＦＩＦＯメモリ３３は、パイプライン処理部８３からの画像データの書き込み時において、ＣＬＫ２信号に同期して動作する。なお、ＦＩＦＯメモリ３３は、タイミング生成回路３からの画像データの読み出し時においては、ＬＣＤモジュール用クロックジェネレータ２からのＣＬＫＰ信号に同期して動作する。
図１２は、図１０のアドレスジェネレータ８２の内部構成を示す簡略図である。図１２に示すように、アドレスジェネレータ８２は、リクエスト生成部５１と、ＡＮＤゲート回路５２と、アドレスカウンタ５３とを具備しており、先に説明したアドレスジェネレータ３１（図６参照）と比較して、有効データイネーブル信号生成部５４を削除した構成となっている。
【００３６】
図１３は、図１０のパイプライン処理部８３の内部構成を示す図である。図１３に示すように、パイプライン処理部８３は、有効データイネーブル信号生成部５４と、所定の画像処理をそれぞれ行う第１〜第３画像データ処理部６１〜６３とを具備する。第１〜第３画像データ処理部６１〜６３は、ＣＬＫ２信号に同期して動作する。なお、有効データイネーブル信号生成部５４は、パイプライン処理部３２と同じパイプライン段数を有し、ＣＬＫ２信号に同期して動作する。
第１画像データ処理部６１は、フレームメモリアクセス制御回路２７から画像データを受信し、受信した画像データに第１の画像処理を施して、第２画像データ処理部６２に出力する。
【００３７】
第２画像データ処理部６２は、第１画像データ処理部６１から画像データを受信し、受信した画像データに第２の画像処理を施して、第３画像データ処理部６３に出力する。
第３画像データ処理部６３は、第２画像データ処理部６２から画像データを受信し、受信した画像データに第３の画像処理を施して、ＦＩＦＯメモリ３３に出力する。ＦＩＦＯメモリ３３は、第３画像データ処理部６３から受信した画像データを、ライトアドレスカウンタ４２（図５参照）が保持するライトアドレスによって特定される場所に格納する。
このように、第１〜第３画像データ処理部６１〜６３は、段数「３」のパイプラインを構成している。
【００３８】
図１４は、ＬＣＤコントローラ８０の動作タイミングを示すタイミングチャートである。
図１４に示すように、時刻ｔ１０において、リードアドレスに「４」を加算した値がライトアドレスと等しくなると、ＦＩＦＯメモリコントローラ８１が、ローレベルのＣＥＮ１信号をクロックゲーティング回路２９に出力する。
【００３９】
クロックゲーティング回路２９は、時刻ｔ１０の後にＣＬＫ信号がローレベルとなる時刻ｔ１１から、アドレスジェネレータ８２へのＣＬＫ１信号の供給を停止する。これにより、アドレスジェネレータ８２は動作を停止し、フレームメモリアクセス制御回路２７は、画像データのパイプライン処理部８３への転送を停止する。
一方、パイプライン処理部８３及びＦＩＦＯメモリ部３３へのＣＬＫ２信号の供給は、時刻ｔ１０から遅延回路８４が有する遅延時間経過後の時刻ｔ１２まで継続される。先に説明したように、遅延回路８４の遅延時間は、フレームメモリアクセス制御回路２７からパイプライン処理部８３内の第１画像データ処理部６１に転送された画像データが、所定の画像処理を施されて、ＦＩＦＯメモリ３３に書き込まれるまでに必要な時間となっている。従って、時刻ｔ１０においてパイプライン処理部８３の第１〜第３画像データ処理部６１〜６３内に存在している画像データに対する画像処理は時刻ｔ１０〜ｔ１２まで継続され、時刻ｔ１２において、画像処理が終了した画像データがＦＩＦＯメモリ３３に書き込まれる。
【００４０】
時刻ｔ１２において、ＣＥＮ１Ｄ信号がローレベルとなると、ＦＩＦＯメモリコントローラ８１は、ローレベルのＣＥＮ２信号をクロックゲーティング回路７２に出力する。
クロックゲーティング回路７２は、ローレベルのＣＥＮ２信号を受信すると、時刻ｔ１２の後にＣＬＫ信号がローレベルとなる時刻ｔ１３から、パイプライン処理部８３及びＦＩＦＯメモリ３３へのＣＬＫ２信号の供給を停止する。これにより、パイプライン処理部８３及びＦＩＦＯメモリ３３は動作を停止する。
【００４１】
その後、タイミング生成回路３によってＦＩＦＯメモリ３３内の画像データが読み出され、リードアドレスに「４」を加算した値がライトアドレスと等しくなくなると、時刻ｔ１４において、ＦＩＦＯメモリコントローラ８１が、ハイレベルのＣＥＮ１信号をクロックゲーティング回路２９に出力するとともに、ハイレベルのＣＥＮ２信号をクロックゲーティング回路７２に出力する。
クロックゲーティング回路２９は、時刻ｔ１４の後にＣＬＫ信号がハイレベルとなる時刻ｔ１５から、アドレスジェネレータ８２へのＣＬＫ１信号の供給を再開する。これにより、アドレスジェネレータ８２は、動作を再開する。
【００４２】
クロックゲーティング回路７２は、時刻ｔ１４の後にＣＬＫ信号がハイレベルとなる時刻ｔ１５から、パイプライン処理部８３及びＦＩＦＯメモリ３３へのＣＬＫ２信号の供給を再開する。これにより、パイプライン処理部８３及びＦＩＦＯメモリ３３は、動作を再開する。
その後、時刻ｔ１４から遅延回路８４が有する所定の遅延時間が経過した後の時刻ｔ１６において、ＣＥＮ１Ｄ信号がハイレベルとなる。
【００４３】
このように、ＬＣＤコントローラ８０によれば、リードアドレスに「４」を加算した値がライトアドレスと等しくなっているときにローレベルとなるＣＥＮ１信号を出力し、ＣＥＮ１信号がローレベルの間はアドレスジェネレータ８２へのＣＬＫ１信号の供給が停止され、アドレスジェネレータ８２が動作を停止する。一方、パイプライン処理部８３内に存在している画像データに対する処理が終了するまで、パイプライン処理部８３及びＦＩＦＯメモリ部３３へのＣＬＫ２信号の供給が継続され、パイプライン処理部８３及びＦＩＦＯメモリ部３３は動作を継続する。そのため、アドレスジェネレータ８２の動作時間を短くして消費電力を低減することができるとともに、パイプライン処理部８３内に存在している画像データに対する画像処理を終了させることができる。また、パイプライン処理部８３内に存在している画像データに対する画像処理が終了した後にパイプライン処理部８３及びＦＩＦＯメモリ部３３が動作を停止するので、消費電力を低減することができる。
【００４４】
次に、本発明の第３の実施形態について説明する。図１５は、本発明の第３の実施形態に係る半導体装置を用いた画像表示装置の概要を示す図である。図１５に示すように、画像表示装置９０は、ＬＣＤモジュール用クロックジェネレータ２と、タイミング生成回路３と、ＬＣＤモジュール１０と、表示制御部９１とを具備している。
図１６は、図１６の表示制御部９１の構成を示す図である。図１６に示すように、表示制御部９１は、システム用クロックジェネレータ４と、Ｉ／Ｏコントローラ２１と、ＲＯＭ２２と、ＲＡＭ２３と、ＣＰＵ２４と、ＤＭＡコントローラ２５と、フレームメモリ２６と、フレームメモリアクセス制御回路２７と、ＬＣＤコントローラ用クロックジェネレータ２８と、クロックゲーティング回路２９及び７２と、ＬＣＤコントローラ１００とを含んでいる。
【００４５】
図１７は、本発明の第３の実施形態に係る半導体装置として、図１６のＬＣＤコントローラ１００の内部構成を示す図である。図１７に示すように、ＬＣＤコントローラ１００は、ＦＩＦＯメモリ３３と、ＦＩＦＯメモリコントローラ８１と、アドレスジェネレータ８２と、パイプライン処理部８３と、ＣＥＮ１ゲーティング回路１０１とを具備する。
ＣＥＮ１ゲーティング回路１０１は、ＦＩＦＯメモリコントローラ８１が出力するＣＥＮ１信号をフレームメモリアクセス制御回路２７が出力するＦＲＥＮ信号によってゲーティングしたＣＥＮ１Ｇ信号を出力する回路である。タイミング生成回路３が出力するＦＲＥＮ信号は、フレームの読み出し開始のときからフレームの読み出し終了のときまでの間イネーブル（ここでは、ハイレベル）となる信号である。
【００４６】
図１８は、ＣＥＮ１ゲーティング回路１０１の動作を示すタイミングチャートである。図１８に示すように、ＣＥＮ１ゲーティング回路１０１は、ＦＲＥＮ信号がローレベルのとき、ローレベルのＣＥＮ１Ｇ信号をクロックゲーティング回路２９及びアドレスジェネレータ８２に出力する。また、ＣＥＮ１ゲーティング回路１０１は、ＦＲＥＮ信号がハイレベルであり且つＣＥＮ１信号がハイレベルのとき、ハイレベルのＣＥＮ１Ｇ信号をクロックゲーティング回路２９及びアドレスジェネレータ８２に出力する。また、ＣＥＮ１ゲーティング回路１０１は、ＦＲＥＮ信号がハイレベルであり且つＣＥＮ１信号がローレベルのとき、ローレベルのＣＥＮ１Ｇ信号をクロックゲーティング回路２９及びアドレスジェネレータ８２に出力する。
【００４７】
このように、ＬＣＤコントローラ１００によれば、フレームメモリ２６（図１６参照）に格納されているデータを読み出す必要がないときにＣＥＮ１Ｇ信号がディセーブル（ここでは、ローレベル）となり、アドレスジェネレータ８２へのＣＬＫ１信号の供給を停止することができ、消費電力をより低減することができる。
【００４８】
【発明の効果】
以上述べた様に、本発明によれば、ＦＩＦＯメモリの空き容量が所定量となっている間クロック信号の供給を停止することにより、消費電力を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を用いた画像表示装置の概要を示す図である。
【図２】図１のＬＣＤモジュールの構成を示す図である。
【図３】図１の表示制御部の構成を示す図である。
【図４】本発明の第１の実施形態に係る半導体装置として、図３のＬＣＤコントローラの構成を示す図である。
【図５】図４のＦＩＦＯメモリコントローラの構成を示す図である。
【図６】図４のアドレスジェネレータの構成を示す図である。
【図７】本発明の第１の実施形態に係る半導体装置としてのＬＣＤコントローラの動作タイミングを示すタイミングチャートである。
【図８】本発明の第２の実施形態に係る半導体装置を用いた画像表示装置の概要を示す図である。
【図９】図８の表示制御部の構成を示す図である。
【図１０】本発明の第２の実施形態に係る半導体装置として、図９のＬＣＤコントローラの構成を示す図である。
【図１１】図１０のＦＩＦＯメモリコントローラの構成を示す図である。
【図１２】図１０のアドレスジェネレータの構成を示す図である。
【図１３】図１０のパイプライン処理部の構成を示す図である。
【図１４】本発明の第２の実施形態に係る半導体装置としてのＬＣＤコントローラの動作タイミングを示すタイミングチャートである。
【図１５】本発明の第３の実施形態に係る半導体装置を用いた画像表示装置の概要を示す図である。
【図１６】図１５の表示制御部の構成を示す図である。
【図１７】本発明の第３の実施形態に係る半導体装置として、図１６のＬＣＤコントローラの構成を示す図である。
【図１８】図１７のＣＥＮ１ゲーティング回路の動作タイミングを示すタイミングチャートである。
【符号の説明】
１、７０、９０ 画像表示装置
２ ＬＣＤモジュール用クロックジェネレータ
３ タイミング生成回路
４ システム用クロックジェネレータ
１０ ＬＣＤモジュール
１１ ＬＣＤドライバ
１２ ＬＣＤパネル
２０、７１、９１ 表示制御部
２１ Ｉ／Ｏコントローラ
２２ ＲＯＭ
２３ ＲＡＭ
２４ ＣＰＵ
２５ ＤＭＡコントローラ
２６ フレームメモリ
２７ フレームメモリアクセス制御回路
２８ ＬＣＤコントローラ用クロックジェネレータ
２９、７２ クロックゲーティング回路
３０、８０、１００ ＬＣＤコントローラ
３１、８２ アドレスジェネレータ
３２、８３ パイプライン処理部
３３ ＦＩＦＯメモリ
３４、８１ ＦＩＦＯメモリコントローラ
４２ ライトアドレスカウンタ
４３ データ出力イネーブル信号生成部
４４ リードアドレスカウンタ
４５ 加算器
４６ 比較器
４７ 反転回路
５１ リクエスト生成部
５２ ＡＮＤゲート回路
５３ アドレスカウンタ
５４ 有効データイネーブル信号生成部
６１ 第１画像データ処理部
６２ 第２画像データ処理部
６３ 第３画像データ処理部
８４ 遅延回路
８５ ＯＲゲート回路
１０１ ＣＥＮ１ゲーティング回路
Ｂ バス
【発明の属する技術分野】
本発明は、外部メモリから転送されるデータに信号処理を行って順次格納し、格納されたデータを順次出力する半導体装置に関する。
【０００２】
【従来の技術】
近年、携帯電話装置等において、画像を表示するためにＬＣＤパネル等の表示装置が用いられており、ＬＣＤパネルに画像データを供給するＬＣＤコントローラが用いられている。ＬＣＤコントローラは、一般にＦＩＦＯメモリを有しており、フレームメモリからの画像データの転送を要求するリクエスト信号を出力し、リクエスト信号に応じてフレームメモリから転送される画像データに画像処理を行ってＦＩＦＯメモリに順次格納し、ＦＩＦＯメモリに格納されている画像データを読み出し要求に応じてＬＣＤパネルに順次出力する。このようなＬＣＤコントローラは、外部回路から供給されるクロック信号に同期して、又は内蔵されたＰＬＬ回路から供給される信号に同期して動作する。
【０００３】
従来のＬＣＤコントローラにおいては、ＦＩＦＯメモリ制御部が必要なデータをリクエストしたときに、アドレスジェネレータがＦＩＦＯメモリ制御部のリクエストを受けて動作する。そして、従来のＬＣＤコントローラには、ＦＩＦＯメモリ制御部が必要なデータをリクエストしてからデータを受け取るまで、クロック信号が供給されていた。しかしながら、従来のＬＣＤコントローラにおいては、ＦＩＦＯメモリ制御部がリクエスト信号を出力してから画像データを受信するまでの間は、クロック信号の供給を停止することができなかった。そのため、従来のＬＣＤコントローラにおいては、外部回路からクロック信号が供給される時間が長くなっていた。また、フレームメモリからＬＣＤコントローラへのデータ転送率が低くなってしまう場合があった。
【０００４】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、ＦＩＦＯメモリの空き容量が所定量となっている間クロック信号の供給を停止することができる半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体装置は、第１の外部回路から供給される第１のクロック信号に同期して、外部メモリ内のデータを読み出すアドレスを出力するとともに、データの転送を要求するリクエスト信号を出力するアドレスジェネレータ部と、第１のクロック信号に同期して、リクエスト信号に応じて外部メモリから転送されるデータを受け取って所定の信号処理を行う信号処理部と、第１のクロック信号に同期して、信号処理部から出力されるデータを順次格納し、データの読み出しを要求する信号に応じて、格納されたデータを順次出力するＦＩＦＯメモリ部と、第２の外部回路から供給される第２のクロック信号に同期して、ＦＩＦＯメモリ部へのデータの格納及びＦＩＦＯメモリ部からのデータの読み出しを制御し、ＦＩＦＯメモリ部の空き容量が所定量となっている間第１のクロック信号の供給を停止させるための信号を第１の外部回路に出力するＦＩＦＯメモリ制御部とを具備する。
【０００６】
ここで、ＦＩＦＯメモリ制御部が、ＦＩＦＯメモリ部の空き容量が信号処理部内において処理されるデータ量と等しくなっている間第１のクロック信号の供給を停止させるための信号を第１の外部回路に出力することとしても良い。
また、信号処理部が、パイプライン接続されたＮ個（Ｎは、自然数）の信号処理回路を具備し、ＦＩＦＯメモリ制御部が、ＦＩＦＯメモリ部内のデータを格納するライトアドレス及びＦＩＦＯメモリ部内のデータを読み出すリードアドレスを管理し、リードアドレスにＮを加算した値がライトアドレスと等しくなっている間第１のクロック信号の供給を停止させるための信号を第１の外部回路に出力することとしても良い。
【０００７】
また、本発明の第２の観点に係る半導体装置は、第１の外部回路から供給される第１のクロック信号に同期して、外部メモリ内のデータを読み出すアドレスを出力するとともに、データの送信を要求するリクエスト信号を出力するアドレスジェネレータ部と、第２の外部回路から供給される第２のクロック信号に同期して、リクエスト信号に応じて外部メモリから転送されるデータを受け取って所定の信号処理を行う信号処理部と、第２のクロック信号に同期して、信号処理部から出力されるデータを順次格納し、データの読み出しを要求する信号に応じて、格納されたデータを順次出力するＦＩＦＯメモリ部と、第３の外部回路から供給される第３のクロック信号に同期して、ＦＩＦＯメモリ部へのデータの格納及びＦＩＦＯメモリ部からのデータの読み出しを制御し、ＦＩＦＯメモリ部の空き容量が所定量となっている間第１のクロック信号の供給を停止させるための第１の信号を第１の外部回路に出力し、ＦＩＦＯメモリ部の空き容量が所定量となって所定時間が経過した後からＦＩＦＯメモリ部の空き容量が所定量より大きくなるまでの間第２のクロック信号の供給を停止させるための第２の信号を第２の外部回路に出力するＦＩＦＯメモリ制御部とを具備する。
【０００８】
ここで、ＦＩＦＯメモリ制御部が、ＦＩＦＯメモリ部の空き容量が信号処理部内において処理されるデータ量と等しくなっている間第１の信号を第１の外部回路に出力し、ＦＩＦＯメモリ部の空き容量が信号処理部内において処理されるデータ量と等しくなったときに信号処理部内に存在するデータに対する信号処理が終了するときからＦＩＦＯメモリ部の空き容量が信号処理部内において処理されるデータ量より大きくなるまでの間第２の信号を第２の外部回路に出力することとしても良い。
【０００９】
また、信号処理部が、パイプライン接続されたＮ個（Ｎは、自然数）の信号処理回路を具備し、ＦＩＦＯメモリ制御部が、ＦＩＦＯメモリ部内のデータを格納するライトアドレス及びＦＩＦＯメモリ部内のデータを読み出すリードアドレスを管理し、リードアドレスに（Ｎ＋１）を加算した値がライトアドレスと等しくなっている間第１の信号を第１の外部回路に出力し、リードアドレスに（Ｎ＋１）を加算した値がライトアドレスと等しくなったときに信号処理部内に存在し得るデータに対する信号処理が終了するときからリードアドレスに（Ｎ＋１）を加算した値がライトアドレスと等しくなくなるまでの間第２の信号を第２の外部回路に出力することとしても良い。
【００１０】
また、信号処理部が、パイプライン接続されたＮ個（Ｎは、自然数）の信号処理回路を具備し、ＦＩＦＯメモリ制御部が、ＦＩＦＯメモリ部内のデータを格納するライトアドレス及びＦＩＦＯメモリ部内のデータを読み出すリードアドレスを管理し、リードアドレスがライトアドレスと等しくなっている間第１の信号を第１の外部回路に出力するとともに第２の信号を第２の外部回路に出力することとしても良い。
【００１１】
本発明によれば、ＦＩＦＯメモリの空き容量が所定量となっている間クロック信号の供給を停止することにより、消費電力を低減することができる。
【００１２】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体装置を用いた画像表示装置の概要を示す図である。図１に示すように、画像表示装置１は、ＬＣＤモジュール用クロックジェネレータ２と、タイミング生成回路３と、ＬＣＤモジュール１０と、表示制御部２０とを具備している。
【００１３】
ＬＣＤモジュール用クロックジェネレータ２は、ＣＬＫＰ信号を表示制御部２０に供給する。なお、ＣＬＫＰ信号と同じ周波数のＬＣＤドライバ用クロック信号は、表示制御部２０からＬＣＤモジュール１０に供給される。
タイミング生成回路３は、ＬＣＤモジュール１０へ画像データを送信することを要求する画像データリクエスト信号を表示制御部２０に出力する。
【００１４】
図２は、図１のＬＣＤモジュール１０の構成を示す図である。図２に示すように、ＬＣＤモジュール１０は、画像、文字等を表示するＬＣＤパネル１２と、ＬＣＤパネル１２を駆動するＬＣＤドライバ１１とを含んでいる。ＬＣＤドライバ１１は、表示制御部２０から画像データ及びＬＣＤドライバ用クロック信号を受け取り、受け取った画像データに基づく画像をＬＣＤパネル１２に表示させる。
【００１５】
再び図１を参照すると、表示制御部２０は、外部回路から文字、画像等のデータを受け取り、所定の処理を施してＬＣＤモジュール１０に送信する。
図３は、図１の表示制御部２０の構成を示す図である。図３に示すように、表示制御部２０は、システム用クロックジェネレータ４と、Ｉ／Ｏコントローラ２１と、ＲＯＭ２２と、ＲＡＭ２３と、ＣＰＵ２４と、ＤＭＡ（ダイレクトメモリアクセス）コントローラ２５と、フレームメモリ２６と、フレームメモリアクセス制御回路２７と、ＬＣＤコントローラ用クロックジェネレータ２８と、クロックゲーティング回路２９と、ＬＣＤコントローラ３０とを含んでいる。Ｉ／Ｏコントローラ２１、ＲＯＭ２２、ＲＡＭ２３、ＣＰＵ２４、ＤＭＡコントローラ２５、及び、フレームメモリアクセス制御回路２７は、バスＢによって相互に接続されている。
【００１６】
システム用クロックジェネレータ４は、ＣＬＫＭ信号をＩ／Ｏコントローラ２１、ＲＯＭ２２、ＲＡＭ２３、ＣＰＵ２４、ＤＭＡコントローラ２５、フレームメモリ２６、及び、フレームメモリアクセス制御回路２７に供給する。Ｉ／Ｏコントローラ２１、ＲＯＭ２２、ＲＡＭ２３、ＣＰＵ２４、ＤＭＡコントローラ２５、フレームメモリ２６、及び、フレームメモリアクセス制御回路２７は、ＣＬＫＭ信号に同期して動作する。なお、ＣＬＫＭ信号は、データ送受信のタイミングを合わせるため、ＬＣＤコントローラ３０にも供給される。
【００１７】
Ｉ／Ｏコントローラ２１は、外部回路からデータを受信してバスＢに送信し、また、バスＢからデータを受信して外部回路に送信する。
ＲＯＭ２２は、ＣＰＵ２４が実行するプログラムを格納する。
ＣＰＵ２４は、ＲＡＭ２３を作業用領域として使用しながら、ＲＯＭ２２に格納されているプログラムを実行することにより、外部回路から受信したデータに所定の処理を行う。
【００１８】
ＤＭＡコントローラ２５は、ＣＰＵ２４の関与なしに、ＲＡＭ２３に格納された画像データをフレームメモリアクセス制御回路２７に転送する。
フレームメモリアクセス制御回路２７は、バスＢを介して受信した画像データをフレームメモリ２６に格納させる。また、フレームメモリアクセス制御回路２７は、ＬＣＤコントローラ３０から画像データ転送要求を受信すると、フレームメモリ２６に格納されている画像データを読み取ってＬＣＤコントローラ３０に送信する。
ＬＣＤコントローラ用クロックジェネレータ２８は、ＣＬＫＭ信号と同じ周波数のＣＬＫ信号をクロックゲーティング回路２９に出力する。
【００１９】
図４は、本発明の第１の実施形態に係る半導体装置として、図３のＬＣＤコントローラ３０の内部構成を示す図である。図４に示すように、ＬＣＤコントローラ３０は、フレームメモリ２６（図３参照）内の画像データを読み出すアドレスを生成するアドレスジェネレータ３１と、フレームメモリアクセス制御回路２７（図３参照）から受信した画像データに所定の画像処理を行うパイプライン処理部３２と、パイプライン処理部３２によって処理された画像データを順次格納し、格納している画像データを格納した順序でＬＣＤドライバ１１（図２参照）に順次出力するＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリ３３と、ＦＩＦＯメモリ３３を制御するＦＩＦＯメモリコントローラ３４とを具備する。
【００２０】
図５は、図４のＦＩＦＯメモリコントローラ３４の内部構成を示す図である。図５に示すように、ＦＩＦＯメモリコントローラ３４は、ライトアドレスカウンタ４２と、データ出力イネーブル信号生成部４３と、リードアドレスカウンタ４４と、比較器４６と、反転回路４７とを具備する。
ライトアドレスカウンタ４２は、ＦＩＦＯメモリ３３（図４参照）内のデータを書き込むアドレスであるライトアドレスを保持しており、アドレスジェネレータ３１（図４参照）から有効データイネーブル信号を受信すると、ライトアドレスをインクリメントする。ライトアドレスカウンタ４２は、ライトアドレスをＦＩＦＯメモリ３３（図４参照）及び比較器４６に出力する。なお、ライトアドレスカウンタ４２は、システム用クロックジェネレータ４（図３参照）が出力するＣＬＫＭ信号に同期して動作する。
【００２１】
データ出力イネーブル信号生成部４３は、タイミング生成回路３（図１参照）から画像データリクエスト信号を受信すると、データ出力イネーブル信号を生成してリードアドレスカウンタ４４に出力する。なお、データ出力イネーブル信号生成部４３は、ＬＣＤモジュール用クロックジェネレータ２（図１参照）が出力するＣＬＫＰ信号に同期して動作する。
リードアドレスカウンタ４４は、ＦＩＦＯメモリ３３（図４参照）内のデータを読み出すアドレスであるリードアドレスを保持しており、データ出力イネーブル信号を受信すると、リードアドレスをインクリメントする。リードアドレスカウンタ４４は、リードアドレスをＦＩＦＯメモリ３３（図４参照）に出力する。なお、リードアドレスカウンタ４４は、ＬＣＤモジュール用クロックジェネレータ２（図１参照）が出力するＣＬＫＰ信号に同期して動作する。
【００２２】
比較器４６は、ライトアドレスとリードアドレスが等しい場合に、ハイレベルのＦＩＦＯＦＵＬＬ信号を出力する。
反転回路４７は、ＦＩＦＯＦＵＬＬ信号を反転したＣＥＮ１（クロックイネーブル１）信号を、クロックゲーティング回路２９（図３及び図４参照）及びアドレスジェネレータ３１（図４参照）に出力する。ＣＥＮ１信号は、ライトアドレスとリードアドレスが等しくなったときにローレベルとなり、それ以外のときにハイレベルとなる。
【００２３】
再び図４を参照すると、クロックゲーティング回路２９は、ＣＥＮ１信号をＦＩＦＯメモリコントローラ３４から受信する。そして、クロックゲーティング回路２９は、ＣＬＫ信号をＣＥＮ１信号によってゲーティングしたＣＬＫ１信号をアドレスジェネレータ３１、パイプライン処理部３２、及び、ＦＩＦＯメモリ３３に送信する。アドレスジェネレータ３１及びパイプライン処理部３２は、ＣＬＫ１信号に同期して動作する。また、ＦＩＦＯメモリ３３は、パイプライン処理部３２からの画像データの書き込み時において、ＣＬＫ１信号に同期して動作する。なお、ＦＩＦＯメモリ３３は、タイミング生成回路３からの要求による画像データの読み出し時においては、ＬＣＤモジュール用クロックジェネレータ２からのＣＬＫＰ信号に同期して動作する。
【００２４】
図６は、図４のアドレスジェネレータ３１の内部構成を示す簡略図である。図６に示すように、アドレスジェネレータ３１は、リクエスト生成部５１と、ＡＮＤゲート回路５２と、アドレスカウンタ５３と、有効データイネーブル信号生成部５４とを具備する。
リクエスト生成部５１は、ＣＬＫ１信号に同期して、ＣＥＮ１信号に基づいてリクエスト信号を出力する。
【００２５】
ＡＮＤゲート回路５２は、リクエスト生成部５１が出力するリクエスト信号とＣＥＮ１信号の論理積演算を行う。ＡＮＤゲート回路５２の出力信号は、画像データリクエスト信号としてフレームメモリアクセス制御回路２７に出力される。アドレスカウンタ５３は、ＣＬＫ１信号に同期して動作する。アドレスカウンタ５３は、フレームメモリ２６（図３参照）内のデータを読み出すアドレスを保持しており、フレームメモリアクセス制御回路２７（図３参照）からアクノリッジ信号（フレームメモリアクセス制御回路２７（図３参照）が、ＡＮＤゲート回路５２から画像データリクエスト信号を受信した場合に応答として出力する信号）を受信すると、保持しているアドレスをインクリメントしてフレームメモリアクセス制御回路２７に出力する。
【００２６】
有効データイネーブル信号生成部５４は、アクノリッジ信号を受信すると、有効データイネーブル信号を生成してＦＩＦＯメモリコントローラ３４内のライトアドレスカウンタ４２（図５参照）に出力する。なお、有効データイネーブル信号生成部５４は、パイプライン処理部３２と同じパイプライン段数を有する。
【００２７】
図７は、ＬＣＤコントローラ３０の動作タイミングを示すタイミングチャートである。
図７に示すように、時刻ｔ０において、リードアドレスとライトアドレスが等しくなると、ＦＩＦＯメモリコントローラ３４が、ローレベルのＣＥＮ１信号をクロックゲーティング回路２９及びアドレスジェネレータ３１に出力する。アドレスジェネレータ３１は、ローレベルのＣＥＮ１信号を受け取ると、時刻ｔ１において、ローレベルの画像データリクエスト信号をフレームメモリアクセス制御回路２７に出力する。
【００２８】
フレームメモリアクセス制御回路２７は、ローレベルの画像データリクエスト信号を受信すると、画像データのパイプライン処理部３２への転送を停止するとともに、所定時間の後の時刻ｔ３において、ローレベルのアクノリッジ信号をアドレスジェネレータ３１に出力する。
一方、クロックゲーティング回路２９は、時刻ｔ０の後にＣＬＫ信号がローレベルとなる時刻ｔ２から、アドレスジェネレータ３１、パイプライン処理部３２、及び、ＦＩＦＯメモリ３３へのＣＬＫ１信号の供給を停止する。これにより、アドレスジェネレータ３１及びパイプライン処理部３２は動作を停止する。また、ＦＩＦＯメモリ３３は、パイプライン処理部３２からの画像データの受け取りを停止する。
【００２９】
その後、タイミング生成回路３によってＦＩＦＯメモリ３３内の画像データが読み出され、リードアドレスとライトアドレスが等しくなくなると、時刻ｔ４において、ＦＩＦＯメモリコントローラ３４が、ハイレベルのＣＥＮ１信号をクロックゲーティング回路２９及びアドレスジェネレータ３１に出力する。
アドレスジェネレータ３１は、時刻ｔ４の後の時刻ｔ５において、ハイレベルの画像データリクエスト信号をフレームメモリアクセス制御回路２７に出力する。
【００３０】
フレームメモリアクセス制御回路２７は、ハイレベルの画像データリクエスト信号を受信すると、所定時間の後の時刻ｔ６において、ハイレベルのアクノリッジ信号をアドレスジェネレータ３１に出力するとともに、画像データのパイプライン処理部３２への転送を再開する。
一方、クロックゲーティング回路２９は、時刻ｔ４の後にＣＬＫ信号がハイレベルとなる時刻ｔ７から、アドレスジェネレータ３１、パイプライン処理部３２、及び、ＦＩＦＯメモリ３３へのＣＬＫ１信号の供給を再開する。これにより、アドレスジェネレータ３１及びパイプライン処理部３２は動作を再開し、ＦＩＦＯメモリ３３は、パイプライン処理部３２からの画像データの受け取りを再開する。
【００３１】
このように、ＬＣＤコントローラ３０によれば、リードアドレスとライトアドレスが等しくなっているときにローレベルとなるＣＥＮ１信号を出力し、ＣＥＮ１信号がローレベルの間はアドレスジェネレータ３１、パイプライン処理部３２、及び、ＦＩＦＯメモリ３３へのＣＬＫ１信号の供給が停止されるので、ＣＬＫ１信号が供給される時間を短くし、アドレスジェネレータ３１、パイプライン処理部３２、及び、ＦＩＦＯメモリ３３の動作時間を短くすることができ、消費電力を低減することができる。
【００３２】
次に、本発明の第２の実施形態について説明する。図８は、本発明の第２の実施形態に係る半導体装置を用いた画像表示装置の概要を示す図である。図８に示すように、画像表示装置７０は、ＬＣＤモジュール用クロックジェネレータ２と、タイミング生成回路３と、ＬＣＤモジュール１０と、表示制御部７１とを具備している。
図９は、図８の表示制御部７１の構成を示す図である。図９に示すように、表示制御部７１は、システム用クロックジェネレータ４と、Ｉ／Ｏコントローラ２１と、ＲＯＭ２２と、ＲＡＭ２３と、ＣＰＵ２４と、ＤＭＡコントローラ２５と、フレームメモリ２６と、フレームメモリアクセス制御回路２７と、ＬＣＤコントローラ用クロックジェネレータ２８と、クロックゲーティング回路２９及び７２と、ＬＣＤコントローラ８０とを含んでいる。
【００３３】
図１０は、本発明の第２の実施形態に係る半導体装置として、図９のＬＣＤコントローラ８０の内部構成を示す図である。図１０に示すように、ＬＣＤコントローラ８０は、ＦＩＦＯメモリ３３と、ＦＩＦＯメモリコントローラ８１と、アドレスジェネレータ８２と、パイプライン処理部８３とを具備する。
図１１は、ＦＩＦＯメモリコントローラ８１の内部構成を示す図である。図１１に示すように、ＦＩＦＯメモリコントローラ８１は、ライトアドレスカウンタ４２と、データ出力イネーブル信号生成部４３と、リードアドレスカウンタ４４と、加算器４５と、比較器４６と、反転回路４７と、遅延回路８４と、ＯＲゲート回路８５とを具備する。
【００３４】
加算器４５は、パイプライン処理部８３（図１０参照）のパイプライン段数に「１」を加算した値を、リードアドレスに加算する。なお、「１」を加算するのは、パイプライン処理部８３の最終段に存在する画像データをＦＩＦＯメモリ３３に転送するためである。本実施形態においては、後に説明するように、パイプライン処理部８３のパイプライン段数は「３」であるので、加算器４５は、「４」をリードアドレスに加算する。加算器４５は、加算結果を比較器４６に出力する。
遅延回路８４は、反転回路４７が出力するＣＥＮ１信号を所定の時間だけ遅延させたＣＥＮ１Ｄ信号を、ＯＲゲート回路８５の一方の入力端子に出力する。遅延回路８４の遅延時間は、フレームメモリアクセス制御回路２６からパイプライン処理部８３内の第１段目の処理部に転送された画像データが、所定の画像処理を施されて、ＦＩＦＯメモリ３３に書き込まれるまでに必要な時間となっている。
ＯＲゲート回路８５の他方の入力端子には、ＣＥＮ１信号が入力される。ＯＲゲート回路８５は、ＣＥＮ１Ｄ信号とＣＥＮ１信号の論理和演算を行い、演算結果としてのＣＥＮ２（クロックイネーブル２）信号をクロックゲーティング回路７２に出力する。
【００３５】
再び図１０を参照すると、クロックゲーティング回路７２は、ＣＥＮ２信号をＦＩＦＯメモリコントローラ８１内のＯＲゲート回路８５から受信する。そして、クロックゲーティング回路７２は、ＣＬＫ信号をＣＥＮ２信号によってゲーティングしたＣＬＫ２信号をパイプライン処理部８３及びＦＩＦＯメモリ３３に送信する。パイプライン処理部８３は、ＣＬＫ２信号に同期して動作する。また、ＦＩＦＯメモリ３３は、パイプライン処理部８３からの画像データの書き込み時において、ＣＬＫ２信号に同期して動作する。なお、ＦＩＦＯメモリ３３は、タイミング生成回路３からの画像データの読み出し時においては、ＬＣＤモジュール用クロックジェネレータ２からのＣＬＫＰ信号に同期して動作する。
図１２は、図１０のアドレスジェネレータ８２の内部構成を示す簡略図である。図１２に示すように、アドレスジェネレータ８２は、リクエスト生成部５１と、ＡＮＤゲート回路５２と、アドレスカウンタ５３とを具備しており、先に説明したアドレスジェネレータ３１（図６参照）と比較して、有効データイネーブル信号生成部５４を削除した構成となっている。
【００３６】
図１３は、図１０のパイプライン処理部８３の内部構成を示す図である。図１３に示すように、パイプライン処理部８３は、有効データイネーブル信号生成部５４と、所定の画像処理をそれぞれ行う第１〜第３画像データ処理部６１〜６３とを具備する。第１〜第３画像データ処理部６１〜６３は、ＣＬＫ２信号に同期して動作する。なお、有効データイネーブル信号生成部５４は、パイプライン処理部３２と同じパイプライン段数を有し、ＣＬＫ２信号に同期して動作する。
第１画像データ処理部６１は、フレームメモリアクセス制御回路２７から画像データを受信し、受信した画像データに第１の画像処理を施して、第２画像データ処理部６２に出力する。
【００３７】
第２画像データ処理部６２は、第１画像データ処理部６１から画像データを受信し、受信した画像データに第２の画像処理を施して、第３画像データ処理部６３に出力する。
第３画像データ処理部６３は、第２画像データ処理部６２から画像データを受信し、受信した画像データに第３の画像処理を施して、ＦＩＦＯメモリ３３に出力する。ＦＩＦＯメモリ３３は、第３画像データ処理部６３から受信した画像データを、ライトアドレスカウンタ４２（図５参照）が保持するライトアドレスによって特定される場所に格納する。
このように、第１〜第３画像データ処理部６１〜６３は、段数「３」のパイプラインを構成している。
【００３８】
図１４は、ＬＣＤコントローラ８０の動作タイミングを示すタイミングチャートである。
図１４に示すように、時刻ｔ１０において、リードアドレスに「４」を加算した値がライトアドレスと等しくなると、ＦＩＦＯメモリコントローラ８１が、ローレベルのＣＥＮ１信号をクロックゲーティング回路２９に出力する。
【００３９】
クロックゲーティング回路２９は、時刻ｔ１０の後にＣＬＫ信号がローレベルとなる時刻ｔ１１から、アドレスジェネレータ８２へのＣＬＫ１信号の供給を停止する。これにより、アドレスジェネレータ８２は動作を停止し、フレームメモリアクセス制御回路２７は、画像データのパイプライン処理部８３への転送を停止する。
一方、パイプライン処理部８３及びＦＩＦＯメモリ部３３へのＣＬＫ２信号の供給は、時刻ｔ１０から遅延回路８４が有する遅延時間経過後の時刻ｔ１２まで継続される。先に説明したように、遅延回路８４の遅延時間は、フレームメモリアクセス制御回路２７からパイプライン処理部８３内の第１画像データ処理部６１に転送された画像データが、所定の画像処理を施されて、ＦＩＦＯメモリ３３に書き込まれるまでに必要な時間となっている。従って、時刻ｔ１０においてパイプライン処理部８３の第１〜第３画像データ処理部６１〜６３内に存在している画像データに対する画像処理は時刻ｔ１０〜ｔ１２まで継続され、時刻ｔ１２において、画像処理が終了した画像データがＦＩＦＯメモリ３３に書き込まれる。
【００４０】
時刻ｔ１２において、ＣＥＮ１Ｄ信号がローレベルとなると、ＦＩＦＯメモリコントローラ８１は、ローレベルのＣＥＮ２信号をクロックゲーティング回路７２に出力する。
クロックゲーティング回路７２は、ローレベルのＣＥＮ２信号を受信すると、時刻ｔ１２の後にＣＬＫ信号がローレベルとなる時刻ｔ１３から、パイプライン処理部８３及びＦＩＦＯメモリ３３へのＣＬＫ２信号の供給を停止する。これにより、パイプライン処理部８３及びＦＩＦＯメモリ３３は動作を停止する。
【００４１】
その後、タイミング生成回路３によってＦＩＦＯメモリ３３内の画像データが読み出され、リードアドレスに「４」を加算した値がライトアドレスと等しくなくなると、時刻ｔ１４において、ＦＩＦＯメモリコントローラ８１が、ハイレベルのＣＥＮ１信号をクロックゲーティング回路２９に出力するとともに、ハイレベルのＣＥＮ２信号をクロックゲーティング回路７２に出力する。
クロックゲーティング回路２９は、時刻ｔ１４の後にＣＬＫ信号がハイレベルとなる時刻ｔ１５から、アドレスジェネレータ８２へのＣＬＫ１信号の供給を再開する。これにより、アドレスジェネレータ８２は、動作を再開する。
【００４２】
クロックゲーティング回路７２は、時刻ｔ１４の後にＣＬＫ信号がハイレベルとなる時刻ｔ１５から、パイプライン処理部８３及びＦＩＦＯメモリ３３へのＣＬＫ２信号の供給を再開する。これにより、パイプライン処理部８３及びＦＩＦＯメモリ３３は、動作を再開する。
その後、時刻ｔ１４から遅延回路８４が有する所定の遅延時間が経過した後の時刻ｔ１６において、ＣＥＮ１Ｄ信号がハイレベルとなる。
【００４３】
このように、ＬＣＤコントローラ８０によれば、リードアドレスに「４」を加算した値がライトアドレスと等しくなっているときにローレベルとなるＣＥＮ１信号を出力し、ＣＥＮ１信号がローレベルの間はアドレスジェネレータ８２へのＣＬＫ１信号の供給が停止され、アドレスジェネレータ８２が動作を停止する。一方、パイプライン処理部８３内に存在している画像データに対する処理が終了するまで、パイプライン処理部８３及びＦＩＦＯメモリ部３３へのＣＬＫ２信号の供給が継続され、パイプライン処理部８３及びＦＩＦＯメモリ部３３は動作を継続する。そのため、アドレスジェネレータ８２の動作時間を短くして消費電力を低減することができるとともに、パイプライン処理部８３内に存在している画像データに対する画像処理を終了させることができる。また、パイプライン処理部８３内に存在している画像データに対する画像処理が終了した後にパイプライン処理部８３及びＦＩＦＯメモリ部３３が動作を停止するので、消費電力を低減することができる。
【００４４】
次に、本発明の第３の実施形態について説明する。図１５は、本発明の第３の実施形態に係る半導体装置を用いた画像表示装置の概要を示す図である。図１５に示すように、画像表示装置９０は、ＬＣＤモジュール用クロックジェネレータ２と、タイミング生成回路３と、ＬＣＤモジュール１０と、表示制御部９１とを具備している。
図１６は、図１６の表示制御部９１の構成を示す図である。図１６に示すように、表示制御部９１は、システム用クロックジェネレータ４と、Ｉ／Ｏコントローラ２１と、ＲＯＭ２２と、ＲＡＭ２３と、ＣＰＵ２４と、ＤＭＡコントローラ２５と、フレームメモリ２６と、フレームメモリアクセス制御回路２７と、ＬＣＤコントローラ用クロックジェネレータ２８と、クロックゲーティング回路２９及び７２と、ＬＣＤコントローラ１００とを含んでいる。
【００４５】
図１７は、本発明の第３の実施形態に係る半導体装置として、図１６のＬＣＤコントローラ１００の内部構成を示す図である。図１７に示すように、ＬＣＤコントローラ１００は、ＦＩＦＯメモリ３３と、ＦＩＦＯメモリコントローラ８１と、アドレスジェネレータ８２と、パイプライン処理部８３と、ＣＥＮ１ゲーティング回路１０１とを具備する。
ＣＥＮ１ゲーティング回路１０１は、ＦＩＦＯメモリコントローラ８１が出力するＣＥＮ１信号をフレームメモリアクセス制御回路２７が出力するＦＲＥＮ信号によってゲーティングしたＣＥＮ１Ｇ信号を出力する回路である。タイミング生成回路３が出力するＦＲＥＮ信号は、フレームの読み出し開始のときからフレームの読み出し終了のときまでの間イネーブル（ここでは、ハイレベル）となる信号である。
【００４６】
図１８は、ＣＥＮ１ゲーティング回路１０１の動作を示すタイミングチャートである。図１８に示すように、ＣＥＮ１ゲーティング回路１０１は、ＦＲＥＮ信号がローレベルのとき、ローレベルのＣＥＮ１Ｇ信号をクロックゲーティング回路２９及びアドレスジェネレータ８２に出力する。また、ＣＥＮ１ゲーティング回路１０１は、ＦＲＥＮ信号がハイレベルであり且つＣＥＮ１信号がハイレベルのとき、ハイレベルのＣＥＮ１Ｇ信号をクロックゲーティング回路２９及びアドレスジェネレータ８２に出力する。また、ＣＥＮ１ゲーティング回路１０１は、ＦＲＥＮ信号がハイレベルであり且つＣＥＮ１信号がローレベルのとき、ローレベルのＣＥＮ１Ｇ信号をクロックゲーティング回路２９及びアドレスジェネレータ８２に出力する。
【００４７】
このように、ＬＣＤコントローラ１００によれば、フレームメモリ２６（図１６参照）に格納されているデータを読み出す必要がないときにＣＥＮ１Ｇ信号がディセーブル（ここでは、ローレベル）となり、アドレスジェネレータ８２へのＣＬＫ１信号の供給を停止することができ、消費電力をより低減することができる。
【００４８】
【発明の効果】
以上述べた様に、本発明によれば、ＦＩＦＯメモリの空き容量が所定量となっている間クロック信号の供給を停止することにより、消費電力を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を用いた画像表示装置の概要を示す図である。
【図２】図１のＬＣＤモジュールの構成を示す図である。
【図３】図１の表示制御部の構成を示す図である。
【図４】本発明の第１の実施形態に係る半導体装置として、図３のＬＣＤコントローラの構成を示す図である。
【図５】図４のＦＩＦＯメモリコントローラの構成を示す図である。
【図６】図４のアドレスジェネレータの構成を示す図である。
【図７】本発明の第１の実施形態に係る半導体装置としてのＬＣＤコントローラの動作タイミングを示すタイミングチャートである。
【図８】本発明の第２の実施形態に係る半導体装置を用いた画像表示装置の概要を示す図である。
【図９】図８の表示制御部の構成を示す図である。
【図１０】本発明の第２の実施形態に係る半導体装置として、図９のＬＣＤコントローラの構成を示す図である。
【図１１】図１０のＦＩＦＯメモリコントローラの構成を示す図である。
【図１２】図１０のアドレスジェネレータの構成を示す図である。
【図１３】図１０のパイプライン処理部の構成を示す図である。
【図１４】本発明の第２の実施形態に係る半導体装置としてのＬＣＤコントローラの動作タイミングを示すタイミングチャートである。
【図１５】本発明の第３の実施形態に係る半導体装置を用いた画像表示装置の概要を示す図である。
【図１６】図１５の表示制御部の構成を示す図である。
【図１７】本発明の第３の実施形態に係る半導体装置として、図１６のＬＣＤコントローラの構成を示す図である。
【図１８】図１７のＣＥＮ１ゲーティング回路の動作タイミングを示すタイミングチャートである。
【符号の説明】
１、７０、９０ 画像表示装置
２ ＬＣＤモジュール用クロックジェネレータ
３ タイミング生成回路
４ システム用クロックジェネレータ
１０ ＬＣＤモジュール
１１ ＬＣＤドライバ
１２ ＬＣＤパネル
２０、７１、９１ 表示制御部
２１ Ｉ／Ｏコントローラ
２２ ＲＯＭ
２３ ＲＡＭ
２４ ＣＰＵ
２５ ＤＭＡコントローラ
２６ フレームメモリ
２７ フレームメモリアクセス制御回路
２８ ＬＣＤコントローラ用クロックジェネレータ
２９、７２ クロックゲーティング回路
３０、８０、１００ ＬＣＤコントローラ
３１、８２ アドレスジェネレータ
３２、８３ パイプライン処理部
３３ ＦＩＦＯメモリ
３４、８１ ＦＩＦＯメモリコントローラ
４２ ライトアドレスカウンタ
４３ データ出力イネーブル信号生成部
４４ リードアドレスカウンタ
４５ 加算器
４６ 比較器
４７ 反転回路
５１ リクエスト生成部
５２ ＡＮＤゲート回路
５３ アドレスカウンタ
５４ 有効データイネーブル信号生成部
６１ 第１画像データ処理部
６２ 第２画像データ処理部
６３ 第３画像データ処理部
８４ 遅延回路
８５ ＯＲゲート回路
１０１ ＣＥＮ１ゲーティング回路
Ｂ バス
Claims (8)
- 第１の外部回路から供給される第１のクロック信号に同期して、外部メモリ内のデータを読み出すアドレスを出力するとともに、データの転送を要求するリクエスト信号を出力するアドレスジェネレータ部と、
前記第１のクロック信号に同期して、前記リクエスト信号に応じて前記外部メモリから転送されるデータを受け取って所定の信号処理を行う信号処理部と、
前記第１のクロック信号に同期して、前記信号処理部から出力されるデータを順次格納し、データの読み出しを要求する信号に応じて、格納されたデータを順次出力するＦＩＦＯメモリ部と、
第２の外部回路から供給される第２のクロック信号に同期して、前記ＦＩＦＯメモリ部へのデータの格納及び前記ＦＩＦＯメモリ部からのデータの読み出しを制御し、前記ＦＩＦＯメモリ部の空き容量が所定量となっている間前記第１のクロック信号の供給を停止させるための信号を前記第１の外部回路に出力するＦＩＦＯメモリ制御部と、
を具備する半導体装置。 - 前記ＦＩＦＯメモリ制御部が、前記ＦＩＦＯメモリ部の空き容量が前記信号処理部内において処理されるデータ量と等しくなっている間前記第１のクロック信号の供給を停止させるための信号を前記第１の外部回路に出力することを特徴とする請求項１記載の半導体装置。
- 前記信号処理部が、前記ＦＩＦＯメモリ制御部が、前記ＦＩＦＯメモリ部内のデータを格納するライトアドレス及び前記ＦＩＦＯメモリ部内のデータを読み出すリードアドレスを管理し、前記リードアドレスと前記ライトアドレスが等しくなっている間前記第１のクロック信号の供給を停止させるための信号を前記第１の外部回路に出力することを特徴とする請求項１又は２記載の半導体装置。
- 第１の外部回路から供給される第１のクロック信号に同期して、外部メモリ内のデータを読み出すアドレスを出力するとともに、データの送信を要求するリクエスト信号を出力するアドレスジェネレータ部と、
第２の外部回路から供給される第２のクロック信号に同期して、前記リクエスト信号に応じて前記外部メモリから転送されるデータを受け取って所定の信号処理を行う信号処理部と、
前記第２のクロック信号に同期して、前記信号処理部から出力されるデータを順次格納し、データの読み出しを要求する信号に応じて、格納されたデータを順次出力するＦＩＦＯメモリ部と、
第３の外部回路から供給される第３のクロック信号に同期して、前記ＦＩＦＯメモリ部へのデータの格納及び前記ＦＩＦＯメモリ部からのデータの読み出しを制御し、前記ＦＩＦＯメモリ部の空き容量が所定量となっている間前記第１のクロック信号の供給を停止させるための第１の信号を前記第１の外部回路に出力し、前記ＦＩＦＯメモリ部の空き容量が所定量となって所定時間が経過した後から前記ＦＩＦＯメモリ部の空き容量が所定量より大きくなるまでの間前記第２のクロック信号の供給を停止させるための第２の信号を前記第２の外部回路に出力するＦＩＦＯメモリ制御部と、
を具備する半導体装置。 - 前記ＦＩＦＯメモリ制御部が、前記ＦＩＦＯメモリ部の空き容量が前記信号処理部内において処理されるデータ量と等しくなっている間前記第１の信号を前記第１の外部回路に出力し、前記ＦＩＦＯメモリ部の空き容量が前記信号処理部内において処理されるデータ量と等しくなったときに前記信号処理部内に存在するデータに対する信号処理が終了するときから前記ＦＩＦＯメモリ部の空き容量が前記信号処理部内において処理されるデータ量より大きくなるまでの間前記第２の信号を前記第２の外部回路に出力することを特徴とする請求項４記載の半導体装置。
- 前記信号処理部が、パイプライン接続されたＮ個（Ｎは、自然数）の信号処理回路を具備し、前記ＦＩＦＯメモリ制御部が、前記ＦＩＦＯメモリ部内のデータを格納するライトアドレス及び前記ＦＩＦＯメモリ部内のデータを読み出すリードアドレスを管理し、前記リードアドレスに（Ｎ＋１）を加算した値が前記ライトアドレスと等しくなっている間前記第１の信号を前記第１の外部回路に出力し、前記リードアドレスに（Ｎ＋１）を加算した値が前記ライトアドレスと等しくなったときに前記信号処理部内に存在し得るデータに対する信号処理が終了するときから前記リードアドレスに（Ｎ＋１）を加算した値が前記ライトアドレスと等しくなくなるまでの間前記第２の信号を前記第２の外部回路に出力することを特徴とする請求項４又は５記載の半導体装置。
- 前記信号処理部が、パイプライン接続されたＮ個（Ｎは、自然数）の信号処理回路を具備し、前記ＦＩＦＯメモリ制御部が、前記ＦＩＦＯメモリ部内のデータを格納するライトアドレス及び前記ＦＩＦＯメモリ部内のデータを読み出すリードアドレスを管理し、前記リードアドレスが前記ライトアドレスと等しくなっている間前記第１の信号を前記第１の外部回路に出力するとともに前記第２の信号を前記第２の外部回路に出力することを特徴とする請求項４又は５記載の半導体装置。
- 前記外部メモリ内のデータの読み出しの開始から読み出しの終了までの間イネーブルとなる信号によって前記第１の信号をゲーティングして出力するゲーティング回路を更に具備することを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
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