JP2004128640A

JP2004128640A - 生成多項式演算回路

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Publication number: JP2004128640A
Application number: JP2002286729A
Authority: JP
Inventors: Tatsuji Ishii; 石井　竜次
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-09-30
Filing date: 2002-09-30
Publication date: 2004-04-22
Anticipated expiration: 2022-09-30
Also published as: JP4110904B2

Abstract

【課題】非分割フレーム及び分割フレーム中の誤り検出符号を生成する小面積、高いデータ伝送能力を持つ生成多項式演算回路を実現する。
【解決手段】フレーム中のヘッダーに対する誤り検出符号と、分割フレーム中の分割フレームヘッダーに対する誤り検出符号を生成する回路、及び非分割フレーム中のデータに対する誤り検出符号と、分割フレーム中の分割データに対する誤り検出符号を生成する回路をそれぞれ共通化した。更に分割されたオリジナルフレーム中のヘッダー、データそれぞれに対して誤り検出符号生成を行う回路を備える構成とする。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、データ転送用のフレーム中に組み込まれる、規定の生成多項式に基づく誤り検出符号を生成する回路に関するものである。
【０００２】
【従来の技術】
図６に、データ伝送システムにて送信されるフレームフォーマットの例を示す。ａ）は一般的に使用されるフレームフォーマットである。６００はヘッダー、６０１は６００に対する誤り検出符号であるヘッダー誤り検出符号ＨＣＳ（Ｈｅａｄｅｒ　Ｃｈｅｃｋ　Ｓｅｑｕｅｎｃｅ）、６０２は６０１の後に続くデータ、６０３は６０２に対する誤り検出符号であるデータ誤り検出符号ＣＲＣ（Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ）である。ｂ）はフレームを時分割送信する方式において、送信に必要な領域に対し使用が許可された領域が小さい場合に、フレームを分割（Ｆｒａｇｍｅｎｔ）して送信する際使用されるフォーマットである。以下、分割して送信されるフレームを分割フレーム、分割されず送信されるフレームを非分割フレームとする。６０４ａ、６０４ｂは、分割される事で新たに追加される分割フレームヘッダー、６０５ａ、６０５ｂは６０４ａ、６０４ｂそれぞれに対する分割フレームヘッダー誤り検出符号ＦＨＣＳ、６０６はオリジナルフレーム、６０８ａ、６０８ｂは分割フレーム毎の分割されたオリジナルフレーム、６０７ａ、６０７ｂは６０８ａ、６０８ｂそれぞれに対する分割データ誤り検出符号ＦＣＲＣである。ここで、オリジナルフレームには、自身の６００及び６０２に対する、６０１と６０３が含まれる。６０１と６０５ａと６０５ｂ、６０３と６０７ａと６０７ｂは、それぞれ同じ生成多項式に基づいて生成される（例えば、非特許文献１参照）。
【０００３】
【非特許文献１】
“ＤＯＣＳＩＳ　Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　Ｉｎｔｅｒｆａｃｅ　ＳｐｅｃｉｆｉｃａｔｉｏｎＳＰ−ＲＦＩｖ１．１−Ｉ０９−０２０８３０”、ｐ．５５−１２８，Ｆｉｇ６−４，Ｆｉｇ６−１３，ｐ．１６６−ｐ．１６８，Ｆｉｇ８−９，［ｏｎｌｉｎｅ］、平成１４年８月３０日、［平成１４年９月２４日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｃａｂｌｅｍｏｄｅｍ．ｃｏｍ／ｄｏｗｎｌｏａｄｓ／ｓｐｅｃ／ＳＰ−ＲＦＩｖ１．１−Ｉ０９−０２０８３０．ｐｄｆ＞
【０００４】
【発明が解決しようとする課題】
上記ａ）及びｂ）に含まれる誤り検出符号を生成するために、例えば図７に示すように、あらかじめ図６のａ）に含まれる６０１と６０３を生成したフレーム７００をメモリ７０１に格納しておく方法がある。送信の際にフレームを分割する必要が生じたら、分割フレームヘッダーとＦＨＣＳを生成し、フレームの分割送信分のデータを７０１から取り出して７０２を生成し送信する。しかしこの方法では、７００を格納するための７０１が必要となり、回路規模が増大する。また７０１へのフレーム格納、取り出しを制御する事で処理時間が増え、データ伝送全体のパフォーマンスに影響する。
【０００５】
本発明は上記課題を解決するもので、冗長な回路の削減、及びデータ伝送パフォーマンスの向上に貢献する回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この目的を達成するために、本発明の生成多項式演算回路は、ヘッダー誤り検出符号及びデータ誤り検出符号を有する非分割フレーム、又は前記ヘッダー誤り検出符号と同じ生成多項式に基づく分割ヘッダー誤り検出符号及び前記データ誤り検出符号と同じ生成多項式に基づく分割データ誤り検出符号を有する分割フレームを入力とし、前記非分割フレーム又は前記分割フレームを遅延出力し、且つ複数の制御信号を生成し出力するフレーム構造解析回路と、前記フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、前記ヘッダー誤り検出符号又は前記分割フレームヘッダー誤り検出符号を生成する第１のヘッダー誤り検出符号生成回路と、前記第１のヘッダー誤り検出符号生成回路の出力と、前記フレーム構造解析回路の出力である制御信号を入力とし、前記分割フレームの、分割前のフレーム中のヘッダー誤り検出符号と、前記分割前のフレーム中のデータ誤り検出符号を生成するオリジナルフレーム誤り検出符号生成回路と、前記オリジナルフレーム誤り検出符号生成回路の出力と、前記フレーム構造解析回路の出力である制御信号を入力とし、前記データ誤り検出符号又は前記分割データ誤り検出符号を生成する第１のデータ誤り検出符号生成回路、を備える構成とした。
【０００７】
また、本願発明においては、ヘッダー誤り検出符号及びデータ誤り検出符号を有する非分割フレーム、又は前記ヘッダー誤り検出符号と同じ生成多項式に基づく分割ヘッダー誤り検出符号及び前記データ誤り検出符号と同じ生成多項式に基づく分割データ誤り検出符号を有する分割フレームを入力とし、前記非分割フレーム又は前記分割フレームを遅延出力し、且つ複数の制御信号を生成し出力するフレーム構造解析回路と、前記フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、ヘッダー誤り検出符号又は分割フレームヘッダー誤り検出符号を生成する第１のヘッダー誤り検出符号生成回路と、前記第１のヘッダー誤り検出符号生成回路の出力と、前記フレーム構造解析回路の制御信号出力の幾つかを入力とし、前記分割フレームの、分割前のフレームの構造解析を行い、前記第１のヘッダー誤り検出符号生成回路の出力を遅延出力し、且つ複数の制御信号を生成し出力する分割フレーム構造解析回路と、前記分割フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、前記分割前のフレームのヘッダー誤り検出符号を生成する第２のヘッダー誤り検出符号生成回路と、前記分割フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、前記分割前のフレームのデータ誤り検出符号を生成する第２のデータ誤り検出符号生成回路と、前記分割フレーム構造解析回路の制御信号出力と、前記第２のヘッダー誤り検出符号生成回路の出力と、前記第２のデータ誤り検出符号生成回路の出力を入力とし、前記第２のヘッダー誤り検出符号生成回路の出力と、前記第２のデータ誤り検出符号生成回路の出力を選択出力する第１の選択回路と、前記第１の選択回路の出力と、前記フレーム構造解析回路の出力である制御信号を入力とし、前記データ誤り検出符号又は前記分割データ誤り検出符号を生成する第１のデータ誤り検出符号生成回路、を備える構成とした。
【０００８】
また、本願発明においては、サービス毎に独立した複数のデータフローで送信される、ヘッダー誤り検出符号及びデータ誤り検出符号を有する非分割フレーム、又は前記ヘッダー誤り検出符号と同じ生成多項式に基づく分割ヘッダー誤り検出符号及び前記データ誤り検出符号と同じ生成多項式に基づく分割データ誤り検出符号を有する分割フレームを入力とし、前記非分割フレーム又は前記分割フレームを遅延出力し、且つ複数の制御信号を生成し出力するフレーム構造解析回路と、前記フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、前記ヘッダー誤り検出符号又は前記分割フレームヘッダー誤り検出符号を生成する第１のヘッダー誤り検出符号生成回路と、前記第１のヘッダー誤り検出符号生成回路の出力と、前記フレーム構造解析回路の出力である制御信号を入力とし、前記複数のデータフロー毎に、前記分割フレームの、分割前のフレーム中の前記ヘッダー誤り検出符号と、前記分割前のフレーム中の前記データ誤り検出符号を生成するオリジナルフレーム誤り検出符号生成回路と、前記複数のデータフロー毎のオリジナルフレーム誤り検出符号生成回路の出力と、データフロー選択信号を入力とし、前記複数のオリジナルフレーム誤り検出符号生成回路の出力を１つ選択出力する第２の選択回路と、前記第２の選択回路の出力と、前記フレーム構造解析回路の出力である制御信号を入力とし、前記データ誤り検出符号又は前記分割データ誤り検出符号を生成する第１のデータ誤り検出符号生成回路、を備える構成とした。
【０００９】
また、本願発明においては、サービス毎に独立した複数のデータフロー毎に個別に、ヘッダー誤り検出符号及びデータ誤り検出符号を有する非分割フレーム、又は前記ヘッダー誤り検出符号と同じ生成多項式に基づく分割ヘッダー誤り検出符号及び前記データ誤り検出符号と同じ生成多項式に基づく分割データ誤り検出符号を有する分割フレームを入力とし、前記ヘッダー誤り検出符号及び前記データ誤り検出符号及び前記分割フレームヘッダー誤り検出符号及び前記分割データ誤り検出符号を生成するフレーム誤り検出符号生成回路と、前記複数のデータフロー毎の前記フレーム誤り検出符号生成回路の出力と、データフロー選択信号を入力とし、前記複数のデータフロー毎の前記フレーム誤り検出符号生成回路の出力を１つ選択出力する選択回路、を備える構成とした。
【００１０】
また、本願発明においては、クロック毎に１バイト単位で動作する事を特徴とする。
【００１１】
また、本願発明においては、入力される前記非分割フレーム又は前記分割フレームの、前記ヘッダー誤り検出符号及び前記データ誤り検出符号及び前記分割フレームヘッダー誤り検出符号及び前記分割データ誤り検出符号の領域が、ゼロ挿入されている事を特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照にして説明する。
【００１３】
図１に、本発明における生成多項式演算回路の実施の形態１を示す。１００は非分割フレーム又は分割フレームで、各誤り検出符号の位置にはゼロが挿入されている。１０１はフレーム構造解析回路、１０２はデータ／分割データ位置信号、１０３はデータ／分割データ誤り検出符号位置信号、１０４はオリジナルフレーム位置信号、１０５はヘッダー／分割フレームヘッダー位置信号、１０６はヘッダー／分割フレームヘッダー誤り検出符号位置信号、１０７は１０１の出力、１０８はヘッダー誤り検出符号生成回路１、１０９は１０８の出力、１１０は分割フレーム構造解析回路、１１１はオリジナルフレームデータ位置信号信号、１１２はオリジナルフレームデータ誤り検出符号位置信号信号、１１３はオリジナルフレームヘッダー誤り検出符号選択信号、１１４はオリジナルフレームヘッダー位置信号、１１５はオリジナルフレームヘッダー誤り検出符号位置信号、１１６は１１０の出力、１１７はヘッダー誤り検出符号生成回路２、１１８は１１７の出力、１１９はデータ誤り検出符号生成回路２、１２０は１１９の出力、１２１は選択回路１、１２２は１２１の出力、１２３はデータ誤り検出符号生成回路１、１２４は１２３の出力、１２５はオリジナルフレーム誤り検出符号生成回路、１２６はフレーム誤り検出符号生成回路である。
【００１４】
以下、各誤り検出符号生成動作について、図４、５を用いて説明する。
【００１５】
図４に、１００として図６のａ）が入力された場合の符号生成処理過程を示す。ａ）が１０１に入力されると、１０１では、６００に格納されるヘッダ−長情報、データ長情報、分割フレーム情報を抽出し、１０２、１０３、１０４、１０５、１０６を生成する。１０５は、ヘッダーの位置ではＨｉｇｈとなり、それ以外ではＬｏｗとなる。１０６は、ヘッダー誤り検出符号の位置ではＨｉｇｈとなり、それ以外ではＬｏｗとなる。１０５、１０６は、１００を内部処理時間分遅延した１０７に同期するよう遅延調整して出力する。１０２は、データの位置ではＨｉｇｈとなり、それ以外ではＬｏｗとなる。１０３は、データ誤り検出符号の位置ではＨｉｇｈとなり、それ以外ではＬｏｗとなる。１０２、１０３は、１２３に入力される１２２に同期するよう遅延調整して出力する。１０４は、分割フレーム中のオリジナルフレームの位置ではＨｉｇｈとなり、それ以外ではＬｏｗとなるが、図４の場合入力される１００は分割フレームではないのでＬｏｗとなる。１０８では、フレームのヘッダー６００に対する誤り検出符号６０１を生成する。１０５がＨｉｇｈの時の１０７に対して６０１生成処理を行い、１０６がＨｉｇｈなら生成した６０１、Ｌｏｗなら入力された１０７を順次１１０に出力する。１０６の立ち下がりを検出したら、符号生成を終了し次の入力に備える。１１０では、１０１から入力される１０４が常にＬｏｗであり、入力された１０９が分割フレームではない事を示しているので、１１１、１１２、１１３、１１４、１１５をＬｏｗとする。１０９を内部処理時間分遅延した１１６を１１７、１１９に出力する。１１７では、１１４、１１５がＬｏｗであり、この場合１１６を内部処理時間分遅延してそのまま１１８に出力する。１１９では、１１１、１１２がＬｏｗであり、この場合１１６を内部処理時間分遅延してそのまま１２０に出力する。１２１では、１１３がＬｏｗであり、この場合１１８を選択出力する。１２３では、フレームのデータ６０２に対する誤り検出符号６０３を生成する。１０２がＨｉｇｈの時の１２２に対して６０３生成処理を行い、１０３がＨｉｇｈなら生成した６０３、Ｌｏｗなら入力された１２２を順次出力する。１０３の立ち下がりを検出したら、符号生成を終了し次の入力に備える。
【００１６】
以上の処理で、ａ）の誤り検出符号が全て生成される。
【００１７】
図５に、１００として図６のｂ）が入力された場合の符号生成処理過程を示す。ｂ）が１０１に入力されると、１０１では、６０４ａ又は６０４ｂに格納されるヘッダ−長情報、データ長情報、分割フレーム情報を抽出し、１０２、１０３、１０４、１０５、１０６を生成する。１０５は、分割フレームヘッダーの位置ではＨｉｇｈとなり、それ以外ではＬｏｗとなる。１０６は、分割フレームヘッダー誤り検出符号の位置ではＨｉｇｈとなり、それ以外ではＬｏｗとなる。１０５、１０６は、１００を内部処理時間分遅延した１０７に同期するよう遅延調整して出力する。１０２は、分割データの位置ではＨｉｇｈとなり、それ以外ではＬｏｗとなる。１０３は、分割データ誤り検出符号の位置ではＨｉｇｈとなり、それ以外ではＬｏｗとなる。１０２、１０３は、１２３に入力される１２２に同期するよう遅延調整して出力する。１０４は、分割フレーム中のオリジナルフレームの位置ではＨｉｇｈとなり、それ以外ではＬｏｗとなる。１０８では、分割フレームヘッダー６０４ａ又は６０４ｂに対する誤り検出符号６０５ａ又は６０５ｂを生成する。１０５がＨｉｇｈの時の１０７に対して６０５ａ又は６０５ｂ生成処理を行い。１０６がＨｉｇｈなら生成した６０５ａ又は６０５ｂ、Ｌｏｗなら入力された１０７を順次１１０に出力する。１０６の立ち下がりを検出したら、符号生成を終了し次の入力に備える。１１０では、１０１から入力される１０４がＨｉｇｈの時、入力される１０９は分割フレーム中のオリジナルフレームであると判断し、オリジナルフレーム中の６００に格納されるヘッダー長情報、データ長情報、フレーム種類情報を抽出し、１１１、１１２、１１３、１１４、１１５を生成する。１１４は、オリジナルフレーム中のヘッダーの位置ではＨｉｇｈとなり、それ以外ではＬｏｗとなる。１１５は、オリジナルフレーム中のヘッダー誤り検出符号の位置ではＨｉｇｈとなり、それ以外ではＬｏｗとなる。１１１は、オリジナルフレーム中のデータの位置ではＨｉｇｈとなり、それ以外ではＬｏｗとなる。１１２は、オリジナルフレーム中のデータ誤り検出符号の位置ではＨｉｇｈとなり、それ以外ではＬｏｗとなる。１１１、１１２、１１４、１１５は、１０９を内部処理時間分遅延した１１６に同期するよう遅延調整して出力する。１１３は、オリジナルフレーム中のヘッダー誤り検出符号の位置ではＨｉｇｈとなり、それ以外ではＬｏｗとなる。１１３は、１２１に入力される１１８、１２０に同期するよう遅延調整して出力する。１１７では、分割フレーム中のオリジナルフレームのヘッダー６００に対する誤り検出符号６０１を生成する。１１４がＨｉｇｈの時の１１６に対して６０１生成処理を行い、１１５がＨｉｇｈなら生成した６０１、Ｌｏｗなら入力された１１６を順次１１８に出力する。この時、１１８が１１９の出力１２０に同期するよう遅延調整する。１１５の立ち下がりを検出したら、符号生成を終了し次の入力に備える。１１９では、分割フレーム中のオリジナルフレームのデータ６０２に対する誤り検出符号６０３を生成する。１１１がＨｉｇｈの時の１１６に対して６０３生成処理を行い、１１２がＨｉｇｈなら生成した６０３、Ｌｏｗなら入力された１１６を順次１２０に出力する。この時、１２０が１１７の出力１１８に同期するよう遅延調整する。１１２の立ち下がりを検出したら、符号生成を終了し次の入力に備える。最初の分割フレームでは、１１２の立ち下がりが検出されないので、引き続き次の分割フレームのオリジナルフレームデータが入力されるまで処理状態を保持する。次の分割フレームでは、１１２の立ち下がりを検出するので、符号生成を終了し次の入力に備える。
【００１８】
１２１では、１１３がＨｉｇｈの時１１８、Ｌｏｗの時１２０を選択出力する。１２０は、分割フレーム中のオリジナルフレームに関して、ヘッダー誤り検出符号のみが生成されていない。方や、１１３はオリジナルフレーム中のヘッダー誤り検出符号の位置を示すので、１２１の出力１２２では、分割フレーム中のオリジナルフレームの誤り検出符号生成が全て終了している。１２３では、分割フレーム中の分割データ６０８ａ又は６０８ｂに対する誤り検出符号６０７ａ又は６０７ｂを生成する。１０２がＨｉｇｈの時の１２２に対して６０７ａ又は６０７ｂ生成処理を行い、１０３がＨｉｇｈなら生成した６０７ａ又は６０７ｂ、Ｌｏｗなら入力された１２２を順次出力する。１０３の立ち下がりを検出したら、符号生成を終了し次の入力に備える。
【００１９】
以上の処理で、ｂ）の誤り検出符号が全て生成される。
【００２０】
また、ヘッダー誤り検出符号及びデータ誤り検出符号及び分割フレームヘッダ−誤り検出符号及び分割データ誤り検出符号の領域が、あらかじめゼロ挿入されている非分割フレーム又は分割フレームを入力とする事により、生成した符号を挿入するためのデータレートの増加を防止出来ると共に、誤り検出符号領域分ゼロを入力して生成する符号の場合、符号生成のための処理が簡略化出来る。
【００２１】
更に、符号生成をクロック毎に１バイト単位の動作で実行する事により、より高速な動作を実現し、クロック毎に１ビット単位の動作を行う回路構成と比較し小規模な回路面積で符号生成を実現可能となる。
【００２２】
図２に、本発明における生成多項式演算回路の実施の形態２を示す。１２５−１￣１２５−ｎはデータフロー毎のオリジナルフレーム誤り検出符号生成回路、１２２−１〜１２２−ｎは１２５−１〜１２５−ｎそれぞれの出力、２００は選択回路２、２０１は２００の出力、２０２はデータフロー選択信号である。あるデータフロー（ｉ）で送信されるフレームが、分割フレームとして送信される場合、分割フレーム中のオリジナルフレームに含まれる誤り検出符号を生成するためには、オリジナルフレームが格納される複数の分割フレームに渡り処理状態を保持する必要がある。そのため、オリジナルフレームに含まれる誤り検出符号を生成する１２５−ｉを、データフロー毎に用意した。実施の形態２の回路構成により、複数のサービス毎のデータフローへの対応を実現出来る。
【００２３】
図３に、本発明における生成多項式演算回路の実施の形態３を示す。１２６−１〜１２６−ｎはデータフロー毎のフレーム誤り検出符号生成回路、１２４−１〜１２４−ｎは１２６−１〜１２６−ｎそれぞれの出力、３００は選択回路２、３０１は３００の出力、２０２はデータフロー選択信号である。非分割フレーム、分割フレームに含まれる全ての誤り検出符号を生成する３０２−１〜３０２−ｎを、データフロー毎に用意した。実施の形態３の回路構成により、複数のサービス毎のデータフローへの対応を実現出来る。すなわち、非分割フレーム又は分割フレーム中の誤り符号検出生成処理を、各データフロー毎で独立に実行するので、データフローが複数存在するために必要な制御を容易化出来る。また各データフロー毎に処理変更が発生した場合でも、柔軟な対応が可能である。
【００２４】
なお、１２１の入力信号１１３を、１１８、１２０に同期するよう遅延調整した１１２に変更してもよい。
【００２５】
【発明の効果】
以上、実施の形態に示す回路構成により、符号生成における制御の簡略化及び回路の小面積化、更にデータ伝送能力を向上させる事が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における生成多項式演算回路の構成図
【図２】本発明の実施の形態２における生成多項式演算回路の構成図
【図３】本発明の実施の形態３における生成多項式演算回路の構成図
【図４】本発明の生成多項式演算回路の処理過程１を示す図
【図５】本発明の生成多項式演算回路の処理過程２を示す図
【図６】データ伝送システムにて送信されるフレームフォーマット例を示す図
【図７】誤り検出符号生成の実行例を示す図
【符号の説明】
１００　非分割フレーム又は分割フレーム
１０１　フレーム構造解析回路
１０２〜１０６　１０１の制御信号出力
１０８　ヘッダー誤り検出符号生成回路１
１１０　分割フレーム構造解析回路
１１１〜１１５　１１０の制御信号出力
１１７　ヘッダー誤り検出符号生成回路２
１１９　データ誤り検出符号生成回路２
１２１　選択回路１
１２３　データ誤り検出符号生成回路１
１２５、１２５−１〜１２５−ｎ　オリジナルフレーム誤り検出符号生成回路
１２６、１２６−１〜１２６−ｎフレーム誤り検出符号生成回路
２００　選択回路２
２０２　データフロー選択信号
３００　選択回路２
６００　ヘッダー
６０１　ＨＣＳ（Ｈｅａｄｅｒ　Ｃｈｅｃｋ　Ｓｅｑｕｅｎｃｅ）
６０２　データ
６０３　ＣＲＣ（Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ）
６０４ａ、６０４ｂ　分割フレームヘッダー
６０５ａ、６０５ｂ　ＦＨＣＳ（Ｆｒａｇｍｅｎｔ　Ｈｅａｄｅｒ　Ｃｈｅｃｋ
Ｓｅｑｕｅｎｃｅ）
６０６　オリジナルフレーム
６０７ａ、６０７ｂ　ＦＣＲＣ
６０８ａ、６０８ｂ　分割フレーム毎の分割されたオリジナルフレーム

Claims

ヘッダー誤り検出符号及びデータ誤り検出符号を有する非分割フレーム、又は前記ヘッダー誤り検出符号と同じ生成多項式に基づく分割ヘッダー誤り検出符号及び前記データ誤り検出符号と同じ生成多項式に基づく分割データ誤り検出符号を有する分割フレームを入力とし、前記非分割フレーム又は前記分割フレームを遅延出力し、且つ複数の制御信号を生成し出力するフレーム構造解析回路と、
前記フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、前記ヘッダー誤り検出符号又は前記分割フレームヘッダー誤り検出符号を生成する第１のヘッダー誤り検出符号生成回路と、
前記第１のヘッダー誤り検出符号生成回路の出力と、前記フレーム構造解析回路の出力である制御信号を入力とし、前記分割フレームの、分割前のフレーム中のヘッダー誤り検出符号と、前記分割前のフレーム中のデータ誤り検出符号を生成するオリジナルフレーム誤り検出符号生成回路と、
前記オリジナルフレーム誤り検出符号生成回路の出力と、前記フレーム構造解析回路の出力である制御信号を入力とし、前記データ誤り検出符号又は前記分割データ誤り検出符号を生成する第１のデータ誤り検出符号生成回路、を備える事を特徴とする生成多項式演算回路。
請求項１記載の前記オリジナルフレーム誤り検出符号生成回路は、
前記第１のヘッダー誤り検出符号生成回路の出力と、前記フレーム構造解析回路の制御信号出力を入力とし、前記分割フレームの、分割前のフレームの構造解析を行い、前記第１のヘッダー誤り検出符号生成回路の出力を遅延出力し、且つ複数の制御信号を生成し出力する分割フレーム構造解析回路と、
前記分割フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、前記分割前のフレームのヘッダー誤り検出符号を生成する第２のヘッダー誤り検出符号生成回路と、
前記分割フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、前記分割前のフレームのデータ誤り検出符号を生成する第２のデータ誤り検出符号生成回路と、
前記分割フレーム構造解析回路の制御信号出力と、前記第２のヘッダー誤り検出符号生成回路の出力と、前記第２のデータ誤り検出符号生成回路の出力を入力とし、前記第２のヘッダー誤り検出符号生成回路の出力と、前記第２のデータ誤り検出符号生成回路の出力を選択出力する第１の選択回路、を備える事を特徴とする生成多項式演算回路。
ヘッダー誤り検出符号及びデータ誤り検出符号を有する非分割フレーム、又は前記ヘッダー誤り検出符号と同じ生成多項式に基づく分割ヘッダー誤り検出符号及び前記データ誤り検出符号と同じ生成多項式に基づく分割データ誤り検出符号を有する分割フレームを入力とし、前記非分割フレーム又は前記分割フレームを遅延出力し、且つ複数の制御信号を生成し出力するフレーム構造解析回路と、
前記フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、ヘッダー誤り検出符号又は分割フレームヘッダー誤り検出符号を生成する第１のヘッダー誤り検出符号生成回路と、
前記第１のヘッダー誤り検出符号生成回路の出力と、前記フレーム構造解析回路の制御信号出力の幾つかを入力とし、前記分割フレームの、分割前のフレームの構造解析を行い、前記第１のヘッダー誤り検出符号生成回路の出力を遅延出力し、且つ複数の制御信号を生成し出力する分割フレーム構造解析回路と、前記分割フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、前記分割前のフレームのヘッダー誤り検出符号を生成する第２のヘッダー誤り検出符号生成回路と、前記分割フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、前記分割前のフレームのデータ誤り検出符号を生成する第２のデータ誤り検出符号生成回路と、前記分割フレーム構造解析回路の制御信号出力と、前記第２のヘッダー誤り検出符号生成回路の出力と、前記第２のデータ誤り検出符号生成回路の出力を入力とし、前記第２のヘッダー誤り検出符号生成回路の出力と、前記第２のデータ誤り検出符号生成回路の出力を選択出力する第１の選択回路と、
前記第１の選択回路の出力と、前記フレーム構造解析回路の出力である制御信号を入力とし、前記データ誤り検出符号又は前記分割データ誤り検出符号を生成する第１のデータ誤り検出符号生成回路、を備える事を特徴とする生成多項式演算回路。
サービス毎に独立した複数のデータフローで送信される、ヘッダー誤り検出符号及びデータ誤り検出符号を有する非分割フレーム、又は前記ヘッダー誤り検出符号と同じ生成多項式に基づく分割ヘッダー誤り検出符号及び前記データ誤り検出符号と同じ生成多項式に基づく分割データ誤り検出符号を有する分割フレームを入力とし、前記非分割フレーム又は前記分割フレームを遅延出力し、且つ複数の制御信号を生成し出力するフレーム構造解析回路と、
前記フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、前記ヘッダー誤り検出符号又は前記分割フレームヘッダー誤り検出符号を生成する第１のヘッダー誤り検出符号生成回路と、
前記第１のヘッダー誤り検出符号生成回路の出力と、前記フレーム構造解析回路の出力である制御信号を入力とし、前記複数のデータフロー毎に、前記分割フレームの、分割前のフレーム中の前記ヘッダー誤り検出符号と、前記分割前のフレーム中の前記データ誤り検出符号を生成するオリジナルフレーム誤り検出符号生成回路と、
前記複数のデータフロー毎のオリジナルフレーム誤り検出符号生成回路の出力と、データフロー選択信号を入力とし、前記複数のオリジナルフレーム誤り検出符号生成回路の出力を１つ選択出力する第２の選択回路と、
前記第２の選択回路の出力と、前記フレーム構造解析回路の出力である制御信号を入力とし、前記データ誤り検出符号又は前記分割データ誤り検出符号を生成する第１のデータ誤り検出符号生成回路、を備える事を特徴とする生成多項式演算回路。
請求項４記載の生成多項式演算回路において、前記オリジナルフレーム誤り検出符号生成回路は、
前記第１のヘッダー誤り検出符号生成回路の出力と、前記フレーム構造解析回路の制御信号出力を入力とし、前記分割フレームの、分割前のフレームの構造解析を行い、前記第１のヘッダー誤り検出符号生成回路の出力を遅延出力し、且つ複数の制御信号を生成し出力する分割フレーム構造解析回路と、
前記分割フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、前記分割前のフレームのヘッダー誤り検出符号を生成する第２のヘッダー誤り検出符号生成回路と、
前記分割フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、前記分割前のフレームのデータ誤り検出符号を生成する第２のデータ誤り検出符号生成回路と、
前記分割フレーム構造解析回路の制御信号出力と、前記第２のヘッダー誤り検出符号生成回路の出力と、前記第２のデータ誤り検出符号生成回路の出力を入力とし、前記第２のヘッダー誤り検出符号生成回路の出力と、前記第２のデータ誤り検出符号生成回路の出力を選択出力する第１の選択回路、を備える事を特徴とする生成多項式演算回路。
サービス毎に独立した複数のデータフローで送信される、ヘッダー誤り検出符号及びデータ誤り検出符号を有する非分割フレーム、又は前記ヘッダー誤り検出符号と同じ生成多項式に基づく分割ヘッダー誤り検出符号及び前記データ誤り検出符号と同じ生成多項式に基づく分割データ誤り検出符号を有する分割フレームを入力とし、前記非分割フレーム又は前記分割フレームを遅延出力し、且つ複数の制御信号を生成し出力するフレーム構造解析回路と、
前記フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、前記ヘッダー誤り検出符号又は前記分割フレームヘッダー誤り検出符号を生成する第１のヘッダー誤り検出符号生成回路と、
前記第１のヘッダー誤り検出符号生成回路の出力と、前記フレーム構造解析回路の出力である制御信号を入力とし、前記複数のデータフロー毎に、前記分割フレームの、分割前のフレームの構造解析を行い、前記第１のヘッダー誤り検出符号生成回路の出力を遅延出力し、且つ複数の制御信号を生成し出力する分割フレーム構造解析回路と、前記分割フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、前記複数のデータフロー毎に、前記分割前のフレームのヘッダー誤り検出符号を生成する第２のヘッダー誤り検出符号生成回路と、前記分割フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、前記複数のデータフロー毎に、前記分割前のフレームのデータ誤り検出符号を生成する第２のデータ誤り検出符号生成回路と、前記分割フレーム構造解析回路の制御信号出力と、前記第２のヘッダー誤り検出符号生成回路の出力と、前記第２のデータ誤り検出符号生成回路の出力を入力とし、前記複数のデータフロー毎に、前記第２のヘッダー誤り検出符号生成回路の出力と、前記第２のデータ誤り検出符号生成回路の出力を選択出力する第１の選択回路と、
前記第１の選択回路の出力と、データフロー選択信号を入力とし、前記複数のデータフロー毎の前記第１の選択回路の出力を１つ選択出力する第２の選択回路と、
前記第２の選択回路の出力と、前記フレーム構造解析回路の出力である制御信号を入力とし、前記データ誤り検出符号又は前記分割データ誤り検出符号を生成する第１のデータ誤り検出符号生成回路、を備える事を特徴とする生成多項式演算回路。
サービス毎に独立した複数のデータフロー毎に個別に、ヘッダー誤り検出符号及びデータ誤り検出符号を有する非分割フレーム、又は前記ヘッダー誤り検出符号と同じ生成多項式に基づく分割ヘッダー誤り検出符号及び前記データ誤り検出符号と同じ生成多項式に基づく分割データ誤り検出符号を有する分割フレームを入力とし、前記ヘッダー誤り検出符号及び前記データ誤り検出符号及び前記分割フレームヘッダー誤り検出符号及び前記分割データ誤り検出符号を生成するフレーム誤り検出符号生成回路と、
前記複数のデータフロー毎の前記フレーム誤り検出符号生成回路の出力と、データフロー選択信号を入力とし、前記複数のデータフロー毎の前記フレーム誤り検出符号生成回路の出力を１つ選択出力する選択回路、を備える事を特徴とする生成多項式演算回路。
請求項７記載の生成多項式演算回路において、前記複数のデータフロー毎のフレーム誤り検出符号生成回路おのおのが、請求項３記載の生成多項式演算回路である事を特徴とする生成多項式演算回路。
サービス毎に独立した複数のデータフロー毎に個別に、ヘッダー誤り検出符号及びデータ誤り検出符号を有する非分割フレーム、又は前記ヘッダー誤り検出符号と同じ生成多項式に基づく分割ヘッダー誤り検出符号及び前記データ誤り検出符号と同じ生成多項式に基づく分割データ誤り検出符号を有する分割フレームを入力とし、前記非分割フレーム又は前記分割フレームを遅延出力し、且つ複数の制御信号を生成し出力するフレーム構造解析回路と、
前記フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、前記ヘッダー誤り検出符号又は前記分割フレームヘッダー誤り検出符号を生成する第１のヘッダー誤り検出符号生成回路と、
前記第１のヘッダー誤り検出符号生成回路の出力と、前記フレーム構造解析回路の制御信号出力を入力とし、前記分割フレームの、分割前のフレームの構造解析を行い、前記第１のヘッダー誤り検出符号生成回路の出力を遅延出力し、且つ複数の制御信号を生成し出力する分割フレーム構造解析回路と、前記分割フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、前記分割前のフレームのヘッダー誤り検出符号を生成する第２のヘッダー誤り検出符号生成回路と、前記分割フレーム構造解析回路のフレーム出力及び制御信号出力を入力とし、前記分割前のフレームのデータ誤り検出符号を生成する第２のデータ誤り検出符号生成回路と、前記分割フレーム構造解析回路の制御信号出力と、前記第２のヘッダー誤り検出符号生成回路の出力と、前記第２のデータ誤り検出符号生成回路の出力を入力とし、前記第２のヘッダー誤り検出符号生成回路の出力と、前記第２のデータ誤り検出符号生成回路の出力を選択出力する第１の選択回路と、
前記第１の選択回路の出力と、前記フレーム構造解析回路の出力である制御信号を入力とし、前記データ誤り検出符号又は前記分割データ誤り検出符号を生成する第１のデータ誤り検出符号生成回路と、
前記複数のデータフロー毎の前記第１のデータ誤り検出符号生成回路の出力と、データフロー選択信号を入力とし、前記複数のデータフロー毎の前記第１のデータ誤り検出符号生成回路の出力を１つ選択出力する第２の選択回路、を備える事を特徴とする生成多項式演算回路。
請求項１又は４又は７いずれか１項記載の生成多項式演算回路において、クロック毎に１バイト単位で動作する事を特徴とする生成多項式演算回路。
請求項１又は４又は７いずれか１項記載の生成多項式演算回路において、入力される前記非分割フレーム又は前記分割フレームの、前記ヘッダー誤り検出符号及び前記データ誤り検出符号及び前記分割フレームヘッダー誤り検出符号及び前記分割データ誤り検出符号の領域が、ゼロ挿入されている事を特徴とする生成多項式演算回路。