JP2004111915A - Multilayered wiring board and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a multilayered wiring board including high density of wiring for mounting a semiconductor chip, and a manufacturing method for quickly and conveniently manufacturing such multilayered wiring board. <P>SOLUTION: The multilayered wiring board 1 for mounting a semiconductor chip includes wirings 8a, 8b, 8c that are formed on a core board 2 through electrical insulation layers 9a, 9b, 9c. The core board 2 is made so that it includes a plurality of through holes 4 which conducts electricity between the front and the rear of the board by a conductor material 5, and thickness thereof is within 50 to 300 μm. The aperture diameter R1 on the semiconductor chip mounting side of the through hole 4 is within 25 to 175 μm and the aperture diameter R2 on the opposite side is within 50 to 200 μm, so that the diameter R1 is smaller than the diameter R2. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、多層配線基板とその製造方法に係り、特に半導体チップを搭載するための高密度配線がなされた多層配線基板と、このような多層配線基板を製造するための製造方法に関する。
【０００２】
【従来の技術】
近年、半導体チップは、ますます高集積化、高性能化の一途をたどってきており、その端子数の増加も著しい。例えば、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）のような表面実装パッケージでは、外部端子ピッチを狭めることにより、パッケージサイズを大きくすることなく多端子化に対応してきた。しかし、外部端子の狭ピッチ化に伴い、外部端子自体の幅が細くなって強度が低下するため、フォーミング等の後工程における外部端子のスキュー対応や、平坦性維持が難しくなり、実装に際しては、半導体パッケージの搭載精度の維持が難しくなるという問題があった。すなわち、ＱＦＰでも、更なる多端子化への対応は困難となっている。
【０００３】
これに対応するために、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）に代表される多層樹脂プリント基板をインターポーザとするパッケージが開発されてきた。このＢＧＡは、通常、両面基板の片面に半導体チップを搭載し、他方の面に球状の半田ボールを外部端子として備え、半導体チップの端子と外部端子（半田ボール）との導通をとったものであり、実装性の向上を図ったパッケージである。また、最近では、パッケージを持たないチップ（ベアチップ）を直接に多層配線基板上に実装するベアチップ実装法が提案されている。ベアチップ実装法では、予め多層配線基板上に形成された配線の接続パッド部に、ボンディング・ワイヤ、ハンダや金属球等からなるバンプ、異方性導電膜、導電性接着剤、光収縮性樹脂等の接続手段を用いて半導体デバイス・チップが実装される。チップがパッケージに封入されていない分、多層配線基板上の配線とチップとの間の接続経路を単純化かつ短縮することができ、また実装密度が向上できる分、他チップとの間の距離も短縮することができる。したがって、小型軽量化はもちろん、信号処理の高速化も期待することができる。
【０００４】
【発明が解決しようとする課題】
上記のようなベアチップ実装法に対応できる多層配線基板は、通常、スルーホールを介して表裏の導通をとったコア基板の両面にビルドアップ法により高密度配線を形成して作製されている。半導体チップのピン数増加に伴う高密度化に対応するために、上記のスルーホールは高精度で、かつ、狭いピッチで形成される必要があり、従来はドライエッチングによりスルーホール形成が行われていた。しかし、ドライエッチングによるスルーホール形成は、高精度を確保することができるものの、加工に要する時間が長く、製造コストの低減に限界があった。また、ドライエッチングにより形成されたスルーホールは、深さ方向で径が略一定であり、コア基板の表面に対して、スルーホール内壁面が垂直となっている。このため、スルーホールの導通化工程において、例えば、真空成膜方式により絶縁層や導電層をスルーホール内壁面に形成する場合の材料付着が悪いという問題がある。さらに、ドライエッチングによるスルーホール形成は、例えば、ガラス基材には適用できず、使用できるコア材が限定されるという問題がある。
【０００５】
また、スルーホールの狭ピッチ化により、コア基板表面における配線形成可能なスペースが減少し、このため、所望の高密度配線を形成するために配線の多層化の傾向が強まり、製造工程が複雑化するとともに、半導体装置の薄型化に支障を来たしていた。
本発明は、上記のような実情に鑑みてなされたものであり、半導体チップを搭載するための高密度配線を備えた多層配線基板と、このような多層配線基板を簡便に製造するための製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
このような目的を達成するために、本発明は、コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板において、前記コア基板は導電材料により表裏の導通がなされた複数のスルーホールを備えるとともに厚みが５０〜３００μｍの範囲内であり、前記スルーホールの半導体チップ搭載側の開口径Ｒ１が２５〜１７５μｍの範囲内、反対側の開口径Ｒ２が５０〜２００μｍの範囲内であり、開口径Ｒ１は開口径Ｒ２よりも小さいような構成とした。
本発明の好ましい態様として、前記コア基板は、ＸＹ方向の熱膨張係数が２〜２０ｐｐｍの範囲内であるような構成とした。
また、本発明は、コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板の製造方法において、コア基板用のコア材の一方の面にサンドブラストにより所定の大きさで微細孔を穿設する工程と、前記コア材の他方の面を研磨して前記微細孔を所定の開口径で露出させることによりスルーホールを形成する工程と、導電材料により前記スルーホールを介した表裏の導通をとりコア基板とする工程と、該コア基板の一方の面に電気絶縁層を介して配線を形成する工程と、を有するような構成とした。
【０００７】
また、本発明は、コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板の製造方法において、コア基板用のコア材の一方の面にサンドブラストにより所定の大きさで微細孔を穿設する工程と、少なくとも前記微細孔の内壁に導電材料により導電薄膜を形成し、その後、前記微細孔が穿設されているコア材面に電気絶縁層を介して配線を形成する工程と、前記コア材の他方の面を研磨し、該研磨面に更にサンドブラスト処理を施して前記微細孔内に形成された前記導電薄膜を露出させて表裏の導通がなされたコア基板とする工程と、を有するような構成とした。
また、本発明は、コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板の製造方法において、コア基板用のコア材の両面を研磨して所定の厚みとする工程と、該コア材の両面からサンドブラストにより所定の大きさで微細孔を穿設してスルーホールを形成する工程と、導電材料により前記スルーホールを介した表裏の導通をとりコア基板とする工程と、該コア基板の一方の面に電気絶縁層を介して配線を形成する工程と、を有するような構成とした。
【０００８】
本発明の好ましい態様として、前記コア材は、ＸＹ方向の熱膨張係数が２〜２０ｐｐｍの範囲内であるシリコン、セラミック、ガラス、ガラス−エポキシ複合材料のいずれかであるような構成とした。
上記のように、本発明の多層配線基板では、スルーホールの半導体チップ搭載側の開口径が反対側の開口径よりも小さいので、スルーホールの狭ピッチ化がなされても、半導体チップ搭載側のスルーホール間のスペースが確保され、また、本発明の製造方法ではスルーホールをサンドブラストにより形成するので、加工時間の短縮が可能となり、さらに、スルーホール形状がテーパーを有するので、真空成膜方式によるスルーホール内壁面への材料付着が容易となる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
多層配線基板
図１は、本発明の多層配線基板の一実施形態を示す部分縦断面図である。図１において、本発明の多層配線基板１は、コア基板２と、このコア基板２の一方の面２ａ上に形成された配線とを備えている。
【００１０】
多層配線基板１を構成するコア基板２は、コア材２′に複数のスルーホール４が形成されたものであり、各スルーホール４には導電材料５が充填され、この導電材料５によりスルーホール４を介した表面２ａと裏面２ｂの導通がなされている。コア基板２に形成されたスルーホール４の半導体チップ搭載側（コア基板２の表面２ａ側）の開口径Ｒ１は、２５〜１７５μｍ、好ましくは５０〜１５０μｍの範囲内であり、反対側（コア基板２の裏面２ｂ側）の開口径Ｒ２は、５０〜２００μｍ、好ましくは７５〜１７５μｍの範囲内である。そして、開口径Ｒ１は開口径Ｒ２よりも小さくスルーホール４はテーパーを有し、両者の比（Ｒ１／Ｒ２）は、０．１〜０．９、好ましくは０．５〜０．８の範囲内とすることができる。スルーホールの開口径が上記の範囲未満であると、スルーホール形成加工が困難となり、また、上記の範囲を超えると、スルーホールの密度を高くしたり、スルーホールの形成数を多くすることに限度があり好ましくない。また、開口径の比（Ｒ１／Ｒ２）が上記の範囲よりも小さいと、スルーホールの加工精度を維持することが難しく、一方、上記の範囲よりも大きいと、スルーホール４の内壁面のテーパーが少なく、後述する効果が得られ難く好ましくない。また、コア基板２は、その厚みが５０〜３００μｍ、好ましくは１００〜２５０μｍの範囲内である。コア基板２の厚みが５０μｍ未満であると、支持体として充分な強度を保持できず、３００μｍを超えると、半導体装置の薄型化に支障を来たすことになり好ましくない。
【００１１】
また、多層配線基板１を構成する配線は、図示例では多層配線であり、コア基板２の表面２ａ上に形成された配線６と、コア基板２の表面２ａ上に１層目の電気絶縁層９ａを介しビア部７ａにて所定のスルーホール４の導電材料５に接続されるように形成された１層目の配線８ａと、この１層目の配線８ａ上に２層目の電気絶縁層９ｂを介しビア部７ｂにて所定の１層目配線８ａに接続されるように形成された２層目の配線８ｂと、この２層目の配線８ｂ上に３層目の電気絶縁層９ｃを介しビア部７ｃにて所定の２層目配線８ｂに接続されるように形成された３層目の配線８ｃとからなる。
【００１２】
上述のような本発明の多層配線基板１では、スルーホール４の形成ピッチが小さい場合であっても、コア基板２の半導体チップ搭載側（コア基板２の表面２ａ側）の隣接するスルーホール４の間に存在するスペースが、反対側（コア基板２の裏面２ｂ側）の隣接するスルーホール４の間に存在するスペースに比べて大きなものとなる。これにより、このスペースに必要な配線（図示例では配線６）を形成することができ、所望の高密度配線をより少ない層数で形成することができ、半導体装置の薄型化を可能とするものである。
【００１３】
本発明の多層配線基板１を構成するコア基板２は、ＸＹ方向（コア基板２の表面２ａ（あるいは裏面２ｂ）に平行な平面）の熱膨張係数が２〜２０ｐｐｍ、好ましくは３〜１７ｐｐｍの範囲内であることが望ましい。このようなコア基板２は、例えば、シリコン、セラミック、ガラス、ガラス−エポキシ複合材料等のコア材２′を用いて作製することができる。また、コア基板２の各スルーホール４に充填された導電材料５としては、例えば、銅粒子、銀粒子等の導電性粒子を含有した公知の導電性ペーストを用いることができる。尚、スルーホール４の内壁面、コア材２′の表面に、必要に応じて二酸化珪素、窒化珪素等の電気絶縁膜を形成してもよい。
尚、本発明では、熱膨張係数はＴＭＡ（サーマルメカニカルアナリシス）により測定するものである。
【００１４】
コア基板２の表面２ａ上の配線６、１層目の配線８ａ、２層目の配線８ｂ、３層目の配線８ｃの材質、および、ビア部７ａ，７ｂ，７ｃの材質は、銅、銀、金、クロム等の導電材料とすることができる。また、１層目の電気絶縁層９ａ、２層目の電気絶縁層９ｂ、３層目の電気絶縁層９ｃの材質は、エポキシ樹脂、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の有機絶縁性材料、これらの有機材料とガラス繊維等を組み合わせたもの等の絶縁材料とすることができる。特に、例えば、２層目の配線８ｂがグランドであり、１層目の配線８ａと３層目の配線８ｃが信号線である場合、２層目の電気絶縁層９ｂと３層目の電気絶縁層９ｃの材質は、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂のような誘電率、誘電正接が低い絶縁材料が好ましい。
【００１５】
上述の実施形態では、コア基板２の各スルーホール４に導電材料５が充填されて表面２ａと裏面２ｂの導通がなされているが、スルーホール４の内壁に導電薄膜を形成することにより表面２ａと裏面２ｂの導通をとってもよい。図２は、このような例を示すコア基板２の部分縦断面図である。図２において、スルーホール４の内壁面には、絶縁層３、導電薄膜５ａ，５ｂがこの順に積層されており、スルーホール４内には充填材料５ｃが充填されている。絶縁層３は二酸化珪素、窒化珪素等の電気絶縁膜とすることができ、導電薄膜５ａは銅、クロム、チタン、タンタル等の下地導電薄膜とし、導電薄膜５ｂは導電薄膜５ａ上に電解めっきにより形成された銅、銀、金等の導電材料からなる薄膜とすることができる。スルーホール４内に充填される充填材料５ｃは、導電性ペースト、絶縁性ペースト等の任意の充填材料を選択することができる。また、電解めっきによりスルーホール４内に導電性の充填材料５ｃを充填してもよい。
また、上述の実施形態では、コア基板２の一方の面２ａに配線６，８ａ，８ｂ，８ｃが形成されているが、本発明ではコア基板の両面に配線層が形成されたものであってもよい。また、コア基板に形成する配線層の積層数には制限はない。また、本発明の多層配線基板は、最表面層の配線を、半導体チップ搭載用の端子パッドを有するものとすることができる。さらに、このような端子パッドの表面に半田層を備えるものであってもよい。
【００１６】
多層配線基板の製造方法
次に、本発明の多層配線基板の製造方法を図面を参照しながら説明する。
図３および図４は、本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
本発明の多層配線基板の製造方法では、コア基板用のコア材２２の一方の面２２ｂに所定のマスクパターン２３を形成し（図３（Ａ））、このマスクパターン２３をマスクとしてサンドブラストによりコア材２２に所定の大きさで微細孔２４′を穿設する（図３（Ｂ））。コア材２２は、ＸＹ方向（コア材２２の表面２２ａ、裏面２２ｂに平行な平面）の熱膨張係数が２〜２０ｐｐｍ、好ましくは３〜１７ｐｐｍの範囲内である材料、例えば、シリコン、セラミック、ガラス、ガラス−エポキシ複合材料等を使用することができる。形成する微細孔２４′の開口径Ｒは、５０〜２００μｍ、好ましくは７５〜１７５μｍの範囲内で適宜設定することができ、マスクパターン２３の開口径により調整することができる。また、微細孔２４′の深さｄは、作製するコア基板の厚み（５０〜３００μｍ）を考慮して設定することができ、例えば、５０〜３５０μｍの範囲内で適宜設定することができる。本発明の製造方法では、スルーホール用の微細孔２４′をサンドブラストにより形成するので、従来のドライエッチングによるスルーホール形成に比べて加工時間が大幅に短縮される。また、サンドブラストにより形成された微細孔２４′は、開口部側よりも底部側の径が小さいテーパー形状の内壁面を有するものとなる。
【００１７】
次に、コア材２２からマスクパターン２３を除去し、コア材２２の他方の面２２ａを研磨して、微細孔２４′を所定の開口径Ｒ′で面２２ａに露出させてスルーホール２４を形成する（図３（Ｃ））。コア材２２の研磨は、バックグラインドや研磨等により行うことができる。コア材２２の表面２２ａに露出させるスルーホールの開口径Ｒ′は、２５〜１７５μｍ、好ましくは５０〜１５０μｍの範囲内で適宜設定することができ、このような開口径Ｒ′は、上記の開口径Ｒよりも小さいものとなる。
【００１８】
尚、スルーホール２４を形成したコア材２２の両面、および、スルーホール２４の内壁面に絶縁層を形成してもよい。例えば、コア材２２の材質がシリコンである場合、熱酸化によりコア材２２の表面に二酸化珪素膜を形成することができる。また、プラズマＣＶＤ法等の真空成膜法を用いてコア材２２の表面に二酸化珪素膜、窒化珪素等の絶縁層を形成することができる。さらに、塗布方法によりスピンオングラス、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の絶縁膜をコア材２２の表面に形成することができる。特に、真空成膜法により絶縁膜をコア材の表面に形成する場合、形成されたスルーホール２４がテーパーを有するので、開口径の大きい面（コア材２２の裏面２２ｂ側）からのスルーホール内壁面への材料付着が容易となり、スルーホールの導通化工程の歩留りが向上し、時間が短縮され、安定した製造と製造コスト低減が可能となる。
【００１９】
次いで、スルーホール２４内に導電材料２５を充填して表裏の導通をとりコア基板２６とする（図４（Ａ））。導電材料２５としては、銅粒子、銀粒子等を分散含有する導電性ペーストを用いることができる。スルーホール２４内への導電材料２５の充填は、スクリーン印刷等により行うことができる。本発明の製造方法では、形成されたスルーホール２４がテーパーを有するので、スルーホール２４の形成ピッチが小さい場合であっても、コア基板２６の表面２２ａ側の隣接するスルーホール２４の間に存在するスペースが、反対側（コア基板２６の裏面２２ｂ側）の隣接するスルーホール２４の間に存在するスペースに比べて大きなものとなる。このため、コア基板２６の表面２２ａ側の隣接するスルーホール２４間のスペースに必要な配線（図示例では配線２７）を形成することができ、後工程で形成する配線をより少ない層数とすることができ、薄型の半導体装置の製造が可能となる。
【００２０】
尚、上述の例では、コア材２２のスルーホール２４に導電材料２５が充填されて表面２２ａと裏面２２ｂの導通がなされているが、スルーホール２４の内壁に導電薄膜を形成することにより表面２２ａと裏面２２ｂの導通をとってもよい。この場合、例えば、スルーホール２４の内壁面に絶縁層、下地導電薄膜、導電薄膜をこの順に積層してスルーホール２４を介した表裏の導通をとり、その後、スルーホール２４内に導電性ペースト、絶縁性ペースト等の任意の充填材料を充填することができる。絶縁層は、二酸化珪素、窒化珪素等の電気絶縁膜とすることができ、下地導電薄膜は銅、クロム、チタン、タンタル等の導電材料からなるものとし、導電薄膜は下地導電薄膜上に電解めっきにより形成された銅、銀、金等の導電材料からなる薄膜とすることができる。また、このような導電薄膜の形成と同時に、上記の配線２７を形成してもよい。
【００２１】
次に、コア基板２６の一方の面２２ａ側に電気絶縁層を介して配線を形成することにより、多層配線基板２１が得られる（図４（Ｂ））。この配線形成は、例えば、コア基板２６の表面２２ａ上に配線２７を覆うように電気絶縁層３０ａを形成し、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いてコア基板２６の導電材料２５や配線２７の所望箇所が露出するように小径の穴部を電気絶縁層３０ａの所定位置に形成する。そして、洗浄後、穴部内および電気絶縁層３０ａ上に無電解めっきにより導電層を形成し、この導電層上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことによりレジストパターンを形成する。その後、このレジストパターンをマスクとして、上記の穴部を含む露出部に電解めっきにより導電材料を析出させてビア部２８ａと１層目の配線２９ａを形成し、レジストパターンと導電層を除去する。この操作を繰り返して複数のビルドアップ層を形成する。図示例では、上記の１層目の配線２９ａ上に２層目の電気絶縁層３０ｂを介しビア部２８ｂにて所定の１層目配線２９ａに接続されるように２層目の配線２９ｂを形成し、この２層目の配線２９ｂ上に３層目の電気絶縁層３０ｃを介しビア部２８ｃにて所定の２層目配線２９ｂに接続されるように３層目の配線２９ｃを形成して、３層構成の配線としている。
【００２２】
図５および図６は、本発明の多層配線基板の製造方法の他の実施形態を示す工程図である。
本発明の多層配線基板の製造方法では、まず、コア基板用のコア材３２の一方の面３２ａに所定のマスクパターン３３を形成し（図５（Ａ））、このマスクパターン３３をマスクとしてサンドブラストによりコア材３２に所定の大きさで微細孔３４′を穿設する（図５（Ｂ））。コア材３２は、上述のコア材２２と同様の材料を使用することができる。また、形成する微細孔３４′の開口径および深さも、上述の微細孔２４′の場合と同様に、作製するコア基板の厚み（５０〜３００μｍ）等を考慮して設定することができる。本発明の製造方法では、スルーホール用の微細孔３４′をサンドブラストにより形成するので、従来のドライエッチングによるスルーホール形成に比べて加工時間が大幅に短縮される。また、サンドブラストにより形成された微細孔３４′は、開口部側よりも底部側の径が小さいテーパー形状の内壁面を有するものとなる。
【００２３】
次に、絶縁層３５をコア材３２の表面３２ａおよび微細孔３４′内壁面に成膜し、この絶縁層３５上に下地導電薄膜３６ａを形成し、この下地導電薄膜３６ａを給電層として導電薄膜３６ｂを積層し（図５（Ｃ））、その後、微細孔３４′内に導電性ペーストあるいは絶縁性ペースト等の充填材料３６ｃを充填し、コア材３２の表面３２ａに形成された絶縁層３５、下地導電薄膜３６ａ、導電薄膜３６ｂの積層膜を所望のパターンでパターニングする（図５（Ｄ））。尚、電解めっきにより微細孔３４′内に導電性の充填材料３６ｃを充填してもよい。
【００２４】
上記の絶縁層３５は、プラズマＣＶＤ法等の真空成膜法を用いて二酸化珪素膜、窒化珪素等の絶縁膜として形成することができる。また、塗布方法によりスピンオングラス、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の絶縁膜として形成することができる。さらに、例えば、コア材３２の材質がシリコンである場合、熱酸化によりコア材３２の表面に二酸化珪素膜を形成して絶縁膜とすることができる。また、上記の下地導電薄膜３６ａは、無電解めっきによりクロム、ニッケル、チタン、タンタル等の導電性金属の薄膜として形成することができ、また、真空成膜法により形成してもよい。さらに、上記の導電薄膜３６ｂは、下地導電薄膜３６ａを給電層として電解めっきにより銅、銀、金等の導電性金属からなる薄膜として形成することができる。本発明では、特に、真空成膜法により絶縁層３５、下地導電薄膜３６ａを形成する場合、微細孔３４′がテーパーを有するので、微細孔３４′の内壁面への材料付着が容易となり、成膜工程の歩留りが向上し、時間が短縮され、安定した製造と製造コスト低減が可能となる。
【００２５】
次に、コア材３２の表面３２ａ側に電気絶縁層を介して配線を形成する（図６（Ａ））。この配線形成は、例えば、コア材３２の表面３２ａ上に電気絶縁層４０ａを形成し、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いてコア材３２に形成された導電薄膜３６ｂの所望箇所が露出するように小径の穴部を電気絶縁層４０ａの所定位置に形成する。そして、洗浄後、穴部内および電気絶縁層４０ａ上に無電解めっきにより導電層を形成し、この導電層上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことによりレジストパターンを形成する。その後、このレジストパターンをマスクとして、上記の穴部を含む露出部に電解めっきにより導電材料を析出させてビア部３８ａと１層目の配線３９ａを形成し、レジストパターンと導電層を除去する。この操作を繰り返して複数のビルドアップ層を形成する。図示例では、上記の１層目の配線３９ａ上に２層目の電気絶縁層４０ｂを介しビア部３８ｂにて所定の１層目配線３９ａに接続されるように２層目の配線３９ｂが形成され、この２層目の配線３９ｂ上に３層目の電気絶縁層４０ｃを介しビア部３８ｃにて所定の２層目配線３９ｂに接続されるように３層目の配線３９ｃが形成されて３層構成の配線となっている。
【００２６】
次に、コア材３２の裏面３２ｂ側を微細孔３４′が露出しない程度に研磨し、その後、裏面３２ｂ側にサンドブラスト処理を施して微細孔３４′を所定の開口径で裏面３２ａに露出させてスルーホール３４を形成するとともに、微細孔３４′内に形成されている上記の導電薄膜３６ｂを露出させてコア基板３７とし、これにより多層配線基板３１が得られる（図６（Ｂ））。コア材３２の研磨は、バックグラインドや研磨等により行うことができる。また、微細孔３４′および導電薄膜３６ｂを露出させる手段として、研磨ではなく、サンドブラスト処理を採用するのは、導電薄膜３６ｂを構成する導電材料の拡散を防止するためである。サンドブラスト処理により裏面３２ｂに露出させる微細孔３４′（スルーホール３４）の開口径は、２５〜１７５μｍ、好ましくは５０〜１７５μｍの範囲内で適宜設定することができ、この開口径は、上記の微細孔３４′の表面３２ａ側の開口径よりも小さいものとなる。
【００２７】
図７は、本発明の多層配線基板の製造方法の他の実施形態を示す工程図である。
本発明の多層配線基板の製造方法では、まず、コア基板用のコア材４２の両面を研磨して所定の厚みとし、その後、コア材４２の表面４２ａおよび裏面４２ｂに所定のパターンでマスクパターン４３ａ，４３ｂを形成する（図７（Ａ））。コア材４２は、上述のコア材２２と同様の材料を使用することができる。また、コア材４２の研磨は、バックグラインドや研磨等により行うことができる。研磨後のコア材４２の厚みは、作製するコア基板の厚みを考慮して設定することができ、例えば、５０〜３００μｍの範囲内で適宜設定することができる。
【００２８】
次に、マスクパターン４３ａ，４３ｂをマスクとして両面からサンドブラストによりコア材４２に所定の大きさで微細孔を穿設してスルーホール４４を形成する（図７（Ｂ））。形成するスルーホール４４の両端開口径は、５０〜２００μｍ、好ましくは７５〜１７５μｍの範囲内で適宜設定することができ、マスクパターン４３ａ，４３ｂの開口径により調整することができる。本発明の製造方法では、スルーホール４４を両面からのサンドブラストにより形成するので、従来のドライエッチングによるスルーホール形成に比べて加工時間が大幅に短縮される。
尚、スルーホール４４を形成したコア材４２の両面、および、スルーホール４４の内壁面に絶縁層を形成してもよい。例えば、コア材４２の材質がシリコンである場合、熱酸化によりコア材４２の表面に二酸化珪素膜を絶縁層として形成することができる。また、塗布方法によりスピンオングラス、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の絶縁膜をコア材４２の表面に形成することができる。
【００２９】
次に、スルーホール４４内に導電材料４５を充填して表裏の導通をとりコア基板４６とする（図７（Ｃ））。導電材料４５としては、銅粒子、銀粒子等を分散含有する導電性ペーストを用いることができる。スルーホール４４内への導電材料４５の充填は、スクリーン印刷等により行うことができる。
次に、コア基板４６の表面４２ａ側に電気絶縁層を介して配線を形成することにより、多層配線基板４１を得る（図７（Ｄ））。この配線形成は、例えば、コア基板４６の表面４２ａ上に電気絶縁層５０ａを形成し、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いてコア基板４６の導電材料４５の所望箇所が露出するように小径の穴部を電気絶縁層５０ａの所定位置に形成する。そして、洗浄後、穴部内および電気絶縁層５０ａ上に無電解めっきにより導電層を形成し、この導電層上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことによりレジストパターンを形成する。その後、このレジストパターンをマスクとして、上記の穴部を含む露出部に電解めっきにより導電材料を析出させてビア部４８ａと１層目の配線４９ａを形成し、レジストパターンと導電層を除去する。この操作を繰り返して複数のビルドアップ層を形成する。図示例では、上記の１層目の配線４９ａ上に２層目の電気絶縁層５０ｂを介しビア部４８ｂにて１層目配線４９ａの所定部位に接続されるように２層目の配線４９ｂが形成され、この２層目の配線４９ｂ上に３層目の電気絶縁層５０ｃを介しビア部４８ｃにて２層目配線４９ｂの所定部位に接続されるように３層目の配線４９ｃが形成されてなる３層構成の配線となっている。
【００３０】
尚、上述の例では、コア材４２のスルーホール４４に導電材料４５が充填されて表面４２ａと裏面４２ｂの導通がなされているが、スルーホール４４の内壁に導電薄膜を形成することにより表面４２ａと裏面４２ｂの導通をとってもよい。この場合、例えば、スルーホール４４の内壁面に絶縁層、下地導電薄膜、導電薄膜をこの順に積層してスルーホール４４を介した表裏の導通をとり、その後、スルーホール４４内に導電性ペースト、絶縁性ペースト等の任意の充填材料を充填することができる。絶縁層は、二酸化珪素、窒化珪素等の電気絶縁膜とすることができ、下地導電薄膜は銅、クロム、チタン、タンタル等の導電材料からなるものとし、導電薄膜は下地導電薄膜上に電解めっきにより形成された銅、銀、金等の導電材料からなる薄膜とすることができる。
本発明の多層配線基板の製造方法は、上述の実施形態に示されるものに限定されるものではなく、配線の層構成が２層あるいは４層以上の多層配線基板や、コア基板の両面に配線を備える多層配線基板を製造する場合にも適用することができる。
【００３１】
また、本発明の多層配線基板の製造方法では、コア材に形成されたスルーホールの内壁面に対してウエットエッチングにより平坦化処理を施して、例えば、表面粗さが０．５μｍ以下であるような平坦面としてもよい。上記の表面粗さは、触針式表面粗さ計ＤＥＫＴＡＫ１６０００により測定した平均表面粗さＲａを意味する。
【００３２】
【実施例】
次に、具体的実施例を挙げて本発明を更に詳細に説明する。
［実施例１］
コア材として、厚み６２５μｍのシリコンウエハを準備し、このコア材の一方の面に感光性ドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートし、スルーホール形成用のフォトマスクを介して露光、現像することによりマスクパターンを形成した。上記のシリコンウエハのＸＹ方向（シリコンウエハの表面に平行な平面）の熱膨張係数は、３ｐｐｍであった。また、マスクパターンは、直径が１００μｍである円形開口が２００〜１０００μｍピッチで形成されたものであった。
【００３３】
次に、このマスクパターンをマスクとしてサンドブラストによりコア材に微細孔を穿設した。この微細孔は、開口径が１２０μｍ、深さが３００μｍ、底部の内径が８０μｍであり、テーパー形状の内壁面を有するものであった。
次に、アセトンを用いてマスクパターンをコア材から除去した。その後、コア材の他方の面をバックグラインダーにより研磨してコア材の厚みを２５０μｍにするとともに、このコア材の研磨面に微細孔を開口径９０μｍで露出させてスルーホールを形成した。その後、スルーホールの内壁面を洗浄し、チッピング部除去のために、フッ酸でエッチング処理を施した。この処理後のスルーホール内壁面の表面粗さＲｍａｘは５μｍ以下であった。
【００３４】
次いで、スルーホールが形成されたコア材に熱酸化処理（１０５０℃、２０分間）を施して、コア材の表面（スルーホール内壁面を含む）に二酸化珪素からなる絶縁膜を形成した。その後、コア材の一方の面（スルーホールの開口径が９０μｍである面）に、クロム−銅の順にスパッタリング法により下地導電膜を０．２μｍの厚みで形成し、この下地導電膜上に電解銅めっきを行い導電層（厚み３０μｍ）を形成した。このように形成した導電層によって、開口径９０μｍのスルーホールの開口部は塞がれた状態となった。次いで、銅粒子を分散含有する導電性ペーストを、コア材の他方の面（スルーホールの開口径が１２０μｍである面）からスクリーン印刷によりスルーホール内に充填し、硬化処理（１７０℃、２０分間）を施した。その後、コア材の一方の面に存在する上記の下地導電膜および導電層と、コア材の他方の面に硬化突出した導電性ペーストとを、不二越機械工業（株）製ＭＣＰ１５０Ｘを用いて研磨して、スルーホール内に充填された導電性ペーストの表面とコア材の表面とが同一面となるようにしてコア基板を得た。このコア基板は、一方の開口径が１２０μｍ、他方の開口径が９０μｍであるテーパー形状のスルーホールを最小ピッチ２００μｍで備え、かつ、導電性ペーストにより表裏の導通がなされたものとなった。尚、コア材の一方の面に存在する上記の下地導電膜および導電層の研磨除去の代わりに、エッチングによる除去を行ってもよい。
【００３５】
次に、テーパー形状のスルーホールの小開口が露出しているコア基板上に無電解銅めっきにより下地給電層を形成し、この下地給電層上にドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートした。次いで、配線形成用のフォトマスクを介し露光、現像して配線形成用の絶縁パターンを形成した。この絶縁パターンをマスクとして電解銅めっきを行い、線幅１０μｍの配線をコア基板上に形成した。この配線は、ピッチが最も狭い（２００μｍ）スルーホール間にも形成することができた。
【００３６】
［比較例１］
実施例１と同様のコア材を準備し、両面を研磨して厚みを３００μｍとした後、コア材の一方の面に、直径１００μｍである円形開口を２００〜１０００μｍピッチで有する金属パターンを形成した。次いで、この金属パターンをマスクとしてコア材にＩＣＰ−ＲＩＥ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ　−　Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）によりドライエッチングを行いスルーホールを形成した。
次に、金属パターンをアルカリ溶液により剥離除去し、スルーホールが形成されたコア材に熱酸化処理（１０５０℃、２０分間）を施して、コア材の表面（スルーホール内壁面を含む）に酸化珪素からなる絶縁膜を形成した。次いで、銅粒子を含有する導電性ペーストを、スクリーン印刷によりスルーホール内に充填し、硬化処理（１７０℃、２０分間）を施した。その後、コア材の表面に硬化突出した導電性ペーストを研磨して、スルーホール内に充填された導電性ペーストの表面とコア材の表面とが同一面となるようにしてコア基板を得た。このコア基板は、開口径が１００μｍであるスルーホールを最小ピッチ２００μｍで備え、かつ、導電性ペーストにより表裏の導通がなされたものとなった。
【００３７】
次に、実施例１と同様にして、線幅１０μｍの配線をコア基板上に形成した。この配線は、最も狭いピッチ（２００μｍ）で形成されたスルーホール間にも形成することができた。
以上のことより、上述の実施例１においてサンドブラスト法を用いて得られたコア基板のスルーホール位置精度、配線形成精度は、ドライエッチングを用いて得られたコア基板と同程度であることが確認された。
【００３８】
［実施例２］
コア材として、厚み３００μｍのガラス基板を使用した他は、実施例１と同様にしてコア基板を得た。このコア基板は、一方の開口径が１４０μｍ、他方の開口径が１００μｍであるテーパー形状のスルーホールを最小ピッチ３００μｍで備え、かつ、導電性ペーストにより表裏の導通がなされたものであった。
次に、実施例１と同様にして、線幅１０μｍの配線をコア基板上に形成した。この配線は、最も狭いピッチ（３００μｍ）で形成されたスルーホール間にも形成することができた。
【００３９】
［比較例２］
コア材として、厚み２００μｍのガラス基板を使用した他は、比較例１と同様にしてコア基板の作製を試みたが、ＩＣＰ−ＲＩＥでエッチングができず、スルーホール形成はフッ化アンモニウムによるウエットエッチングで実施する必要があった。
【００４０】
［実施例３］
コア材として、厚み３００μｍのガラス基板を準備し、このコア材の両面に感光性ドライフィルムレジスト（東京応化工業（株）製ＢＦ４０５）をラミネートし、スルーホール形成用のフォトマスクを介して露光、現像することによりマスクパターンを形成した。上記のマスクパターンは、直径が７０μｍである円形開口が複数個形成されたものであり、コア材を介して両面の各円形開口が対向するように配置とした。
次に、このマスクパターンをマスクとして、両面からサンドブラストによりコア材に微細孔を穿設してスルーホールを形成した。このスルーホールは、開口径が７５μｍで、コア材の中央部の最も狭い部位での孔径が３０μｍである両面テーパー形状の内壁面を有するものであった。
【００４１】
次に、アセトンを用いてマスクパターンをコア材から除去した。
その後、コア材の両面およびスルーホール内壁面にスパッタリング法により銅の下地導電薄膜を形成し、この下地導電薄膜上に電解銅めっきを行って導電薄膜を積層した。次いで、銅粒子を分散含有する導電性ペーストを、スクリーン印刷によりスルーホール内に充填し、硬化処理（１７０℃、２０分間）を施した。その後、コア材の両面に突出している導電性ペーストを不二越機械工業（株）製ＭＣＰ１５０Ｘを用いて研磨して、スルーホール内に充填された導電性ペーストの表面とコア材の表面とが同一面となるようにしてコア基板を得た。この状態のコア基板には、上記の導電薄膜が残存するものであった。
【００４２】
次いで、コア基板の各面に、めっき用の液状レジスト（東京応化工業（株）製ＬＡ９００）をスピンナー塗布し、その後、配線パターンを有するフォトマスクを介して両面を露光、現像して、厚み５μｍのレジストパターンを形成した。次に、残存している導電薄膜を給電層として、電解銅めっきによりレジストパターンの開口部に厚さ４μｍの銅薄膜を形成した。その後、レジストパターンを除去し、両面に残存して露出している導電薄膜をフラッシュ・エッチングして除去することにより、コア基板の両面に所望の配線を形成した。
次に、上記の配線を形成したコア基板の一方の面に、感光性のベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンナー塗布し、ビア部形成のためのフォトマスクを介して露光し、現像した後、熱硬化処理を施して、ビア部用の孔部を有する電気絶縁層（厚み１０μｍ）を形成した。
【００４３】
次いで、スパッタリング法により上記の電気絶縁層を形成したコア基板面上に銅薄膜（厚み０．２μｍ）を成膜して、下地導電薄膜を形成した。
次に、下地導電薄膜上に、めっき用の液状レジスト（東京応化工業（株）製ＬＡ９００）をスピンナー塗布し、その後、１層目の配線パターンを有するフォトマスクを介して露光、現像して、厚み５μｍのレジストパターンを形成した。このレジストパターンは、上記のビア部用の孔部が存在する位置を含む開口部パターンを有するものであった。次に、下地導電薄膜を給電層として、電解銅めっきによりレジストパターンの開口部に厚さ４μｍの銅薄膜を形成した。その後、レジストパターンを除去し、電解銅めっきされた部分以外の露出している下地導電薄膜をフラッシュ・エッチングして除去することにより、コア基板面上の配線との導通をとるためのビア部と１層目の配線とを形成した。
【００４４】
次に、上記のように形成した１層目の配線を覆うように、感光性のベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンナー塗布し、パッド部形成のためのフォトマスクを介して露光し、現像した後、熱硬化処理を施して電気絶縁層（厚み１０μｍ）を形成した。その後、露出している１層目配線の中のパッド部形成部位に銅バンプを形成した。
また、コア基板の他方の面の配線を覆うように、感光性のベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンナー塗布し、バンプ部形成のためのフォトマスクを介して露光し、現像した後、熱硬化処理を施して電気絶縁層（厚み７μｍ）を形成した。その後、露出しているバンプ部形成部位に半田バンプを形成した。
以上により、多層配線基板を得た。
【００４５】
［実施例４］
コア材として、厚み５００μｍのガラス基板を準備し、このコア材の両面に感光性ドライフィルムレジスト（東京応化工業（株）製ＢＦ４０５）をラミネートし、スルーホール形成用のフォトマスクを介して露光、現像することによりマスクパターンを形成した。上記のマスクパターンは、直径が１５０μｍである円形開口が複数個形成されたものであり、コア材を介して両面の各円形開口が対向するように配置とした。
次に、このマスクパターンをマスクとして、両面からサンドブラストによりコア材に微細孔を穿設してスルーホールを形成した。このスルーホールは、開口径が１５０μｍで、コア材の中央部の最も狭い部位での孔径が３０μｍである両面テーパー形状の内壁面を有するものであった。このスルーホールの内壁面の平均表面粗さＲａを触針式表面粗さ計ＤＥＫＴＡＫ１６０００により測定した結果、Ｒａは１μｍ以上であった。
【００４６】
次に、アセトンを用いてマスクパターンをコア材から除去した。その後、コア材をフッ化アンモニウム水溶液に１０分間浸漬し、洗浄した後、上記と同様にスルーホールの内壁面の平均表面粗さＲａを測定した結果、Ｒａは０．５μｍ以下であり、平坦化されたことを確認した。
その後、コア材の両面およびスルーホール内壁面に、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ−Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により窒化チタンと銅の下地導電薄膜を形成し、この下地導電薄膜上に電解銅めっきを行って導電薄膜を積層した。次いで、銅粒子を分散含有する導電性ペーストを、スクリーン印刷によりスルーホール内に充填し、硬化処理（１７０℃、２０分間）を施した。その後、コア材の両面に突出している導電性ペーストを不二越機械工業（株）製ＭＣＰ１５０Ｘを用いて研磨して、スルーホール内に充填された導電性ペーストの表面とコア材の表面とが同一面となるようにしてコア基板を得た。この研磨処理では、上記の窒化チタンと銅の下地導電薄膜も研磨除去して、コア材面を露出させた。
【００４７】
次に、スパッタリング法によりコア基板の両面に銅薄膜（厚み０．５μｍ）を成膜して、下地導電薄膜を形成した。
次に、下地導電薄膜上に、めっき用の液状レジスト（東京応化工業（株）製ＬＡ９００）をスピンナー塗布し、その後、配線パターンを有するフォトマスクを介して両面を露光、現像して、厚み５μｍのレジストパターンを形成した。次に、残存している導電薄膜を給電層として、電解銅めっきによりレジストパターンの開口部に厚さ４μｍの銅薄膜を形成した。その後、レジストパターンを除去し、両面に残存して露出している導電薄膜をフラッシュ・エッチングして除去することにより、コア基板の両面に所望の配線を形成した。
次に、上記の配線を形成したコア基板の一方の面に、感光性のベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンナー塗布し、ビア部形成のためのフォトマスクを介して露光し、現像した後、熱硬化処理を施して、ビア部用の孔部を有する電気絶縁層（厚み７μｍ）を形成した。
【００４８】
次いで、スパッタリング法により上記の電気絶縁層を形成したコア基板面上に銅薄膜（厚み０．２μｍ）を成膜して、下地導電薄膜を形成した。
次に、下地導電薄膜上に、めっき用の液状レジスト（東京応化工業（株）製ＬＡ９００）をスピンナー塗布し、その後、１層目の配線パターンを有するフォトマスクを介して露光、現像して、厚み５μｍのレジストパターンを形成した。このレジストパターンは、上記のビア部用の孔部が存在する位置を含む開口部パターンを有するものであった。次に、下地導電薄膜を給電層として、電解銅めっきによりレジストパターンの開口部に厚さ４μｍの銅薄膜を形成した。その後、レジストパターンを除去し、電解銅めっきされた部分以外の露出している下地導電薄膜をフラッシュ・エッチングして除去することにより、コア基板面上の配線との導通をとるためのビア部と１層目の配線とを形成した。
【００４９】
次に、上記のように形成した１層目の配線を覆うように、感光性のベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンナー塗布し、パッド部形成のためのフォトマスクを介して露光し、現像した後、熱硬化処理を施して電気絶縁層（厚み１０μｍ）を形成した。その後、露出している１層目配線の中のパッド部形成部位に銅バンプを形成した。
また、コア基板の他方の面の配線を覆うように、感光性のベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンナー塗布し、バンプ部形成のためのフォトマスクを介して露光し、現像した後、熱硬化処理を施して電気絶縁層（厚み７μｍ）を形成した。その後、露出しているバンプ部形成部位に半田バンプを形成した。
以上により、多層配線基板を得た。
【００５０】
［実施例５］
コア材として、厚み６２５μｍのメモリデバイスウエハ基板を準備し、このコア材の両面に感光性ドライフィルムレジスト（東京応化工業（株）製ＢＦ４０５）をラミネートし、スルーホール形成用のフォトマスクを介して露光、現像することによりマスクパターンを形成した。上記のマスクパターンは、直径が５０μｍである円形開口が複数個形成されたものであり、コア材を介して両面の各円形開口が対向するように配置とした。
次に、このマスクパターンをマスクとして、両面からサンドブラストによりコア材に微細孔を穿設してスルーホールを形成した。このスルーホールは、開口径が５０μｍで、コア材の中央部の最も狭い部位での孔径が１５μｍである両面テーパー形状の内壁面を有するものであった。
【００５１】
次に、アセトンを用いてマスクパターンをコア材から除去した。
その後、コア材の両面およびスルーホール内壁面に、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ−Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により窒化チタンと銅の下地導電薄膜を形成し、この下地導電薄膜上に電解銅めっきを行って導電薄膜を積層した。この導電薄膜の厚みは１０μｍであった。次いで、銅粒子を分散含有する導電性ペーストを、スクリーン印刷によりスルーホール内に充填し、硬化処理（１７０℃、２０分間）を施した。その後、コア材の両面に突出している導電性ペーストを不二越機械工業（株）製ＭＣＰ１５０Ｘを用いて研磨して、スルーホール内に充填された導電性ペーストの表面とコア材の表面とが同一面となるようにしてコア基板を得た。この研磨処理では、上記の窒化チタンと銅の下地導電薄膜も研磨除去して、コア材面を露出させた。
【００５２】
次に、スパッタリング法によりコア基板の両面に銅薄膜（厚み０．２μｍ）を成膜して、下地導電薄膜を形成した。
次に、下地導電薄膜上に、めっき用の液状レジスト（東京応化工業（株）製ＬＡ９００）をスピンナー塗布し、その後、配線パターンを有するフォトマスクを介して両面を露光、現像して、厚み５μｍのレジストパターンを形成した。次に、残存している導電薄膜を給電層として、電解銅めっきによりレジストパターンの開口部に厚さ４μｍの銅薄膜を形成した。その後、レジストパターンを除去し、両面に残存して露出している導電薄膜をフラッシュ・エッチングして除去することにより、コア基板の一方の面に所望の配線を形成した。
【００５３】
次に、上記の配線を形成したコア基板面に、感光性のベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンナー塗布し、ビア部形成のためのフォトマスクを介して露光し、現像した後、熱硬化処理を施して、ビア部用の孔部を有する電気絶縁層（厚み１０μｍ）を形成した。
次いで、スパッタリング法により上記の電気絶縁層を形成したコア基板面上に銅薄膜（厚み０．２μｍ）を成膜して、下地導電薄膜を形成した。
次に、下地導電薄膜上に、めっき用の液状レジスト（東京応化工業（株）製ＬＡ９００）をスピンナー塗布し、その後、１層目の配線パターンを有するフォトマスクを介して露光、現像して、厚み５μｍのレジストパターンを形成した。このレジストパターンは、上記のビア部用の孔部が存在する位置を含む開口部パターンを有するものであった。次に、下地導電薄膜を給電層として、電解銅めっきによりレジストパターンの開口部に厚さ４μｍの銅薄膜を形成した。その後、レジストパターンを除去し、電解銅めっきされた部分以外の露出している下地導電薄膜をフラッシュ・エッチングして除去することにより、コア基板面上の配線との導通をとるためのビア部と１層目の配線とを形成した。
【００５４】
次いで、コア基板の裏面（配線層を形成していない面）をバックグラインド法で研磨し、厚み１００μｍのデバイスウエハーを得た。
次に、上記のように形成した１層目の配線を覆うように、感光性のベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンナー塗布し、パッド部形成のためのフォトマスクを介して露光し、現像した後、熱硬化処理を施して電気絶縁層（厚み７μｍ）を形成した。その後、露出している１層目配線の中のパッド部形成部位に銅バンプを形成した。
また、コア基板の他方の面に、感光性のベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンナー塗布し、バンプ部形成のためのフォトマスクを介して露光し、現像した後、熱硬化処理を施して電気絶縁層（厚み７μｍ）を形成した。その後、スルーホールの導電性ペーストが露出しているバンプ部形成部位に半田バンプを形成した。
以上により、多層配線基板を得た。
【００５５】
【発明の効果】
以上詳述したように、本発明によれば多層配線基板を構成するコア基板が導電材料により表裏の導通がなされた複数のスルーホールを備えるとともに厚みが５０〜３００μｍの範囲内であり、スルーホールの半導体チップ搭載側の開口径Ｒ１が２５〜１７５μｍの範囲内、反対側の開口径Ｒ２が５０〜２００μｍの範囲内であり、開口径Ｒ１は開口径Ｒ２よりも小さいので、スルーホール形成のピッチが小さいものとなっても、コア基板の半導体チップ搭載側のスルーホール間のスペースが確保され、このスペースに必要な配線を形成することができるので、所望の高密度配線をより少ない層数で形成することができ、薄型の半導体装置の製造が可能となる。また、本発明の製造方法では、スルーホールをサンドブラストにより形成するので、従来のドライエッチングによるスルーホール形成に比べて加工時間が大幅に短縮され、さらに、形成されたスルーホール形状がテーパーを有するので、開口径の大きい面からの真空成膜方式によるスルーホール内壁面への材料付着が容易となり、スルーホールの導通化工程の歩留りが向上し、時間が短縮され、安定した製造と製造コスト低減が可能となる。
【図面の簡単な説明】
【図１】本発明の多層配線基板の一実施形態を示す部分縦断面図である。
【図２】本発明の多層配線基板を構成するコア基板の他の実施形態を示す部分縦断面図である。
【図３】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図４】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図５】本発明の多層配線基板の製造方法の他の実施形態を示す工程図である。
【図６】本発明の多層配線基板の製造方法の他の実施形態を示す工程図である。
【図７】本発明の多層配線基板の製造方法の他の実施形態を示す工程図である。
【符号の説明】
１…多層配線基板
２…コア基板
４…スルーホール
５…導電材料
６…配線
７ａ，７ｂ，７ｃ…ビア部
８ａ，８ｂ，８ｃ…配線
９ａ，９ｂ，９ｃ…電気絶縁層
２１，３１，４１…多層配線基板
２２，３２，４２…コア材
２４′，３４′…微細孔
２４，３４，４４…スルーホール
２５，４５…導電材料
３６ｂ…導電薄膜
２７…配線
２８ａ，２８ｂ，２８ｃ，３８ａ，３８ｂ，３８ｃ，４８ａ，４８ｂ，４８ｃ…ビア部
２９ａ，２９ｂ，２９ｃ，３９ａ，３９ｂ，３９ｃ，４９ａ，４９ｂ，４９ｃ…配線
３０ａ，３０ｂ，３０ｃ，４０ａ，４０ｂ，４０ｃ，５０ａ，５０ｂ，５０ｃ…電気絶縁層[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a multilayer wiring board and a method for manufacturing the same, and more particularly to a multilayer wiring board on which high-density wiring for mounting a semiconductor chip is performed, and a manufacturing method for manufacturing such a multilayer wiring board.
[0002]
[Prior art]
2. Description of the Related Art In recent years, semiconductor chips have been increasingly integrated and improved in performance, and the number of terminals has been increasing remarkably. For example, in a surface mount package such as a QFP (Quad Flat Package), the number of terminals has been increased without reducing the package size by reducing the external terminal pitch. However, as the pitch of the external terminals becomes narrower, the width of the external terminals themselves becomes narrower and the strength is reduced.Therefore, it is difficult to cope with the skew of the external terminals in a post-process such as forming and to maintain flatness. There has been a problem that it is difficult to maintain the mounting accuracy of the semiconductor package. That is, it is difficult for QFP to cope with further increase in the number of terminals.
[0003]
In order to cope with this, packages using a multilayer resin printed circuit board represented by BGA (Ball @ Grid @ Array) as an interposer have been developed. This BGA usually has a semiconductor chip mounted on one side of a double-sided board, and a spherical solder ball as an external terminal on the other side, and conducts between the terminal of the semiconductor chip and the external terminal (solder ball). Yes, it is a package that improves the mountability. Recently, a bare chip mounting method for directly mounting a chip (bare chip) having no package on a multilayer wiring board has been proposed. In the bare chip mounting method, bonding wires, bumps made of solder, metal spheres, etc., anisotropic conductive films, conductive adhesives, light-shrinkable resins, etc. are provided on connection pad portions of wiring formed on a multilayer wiring board in advance. The semiconductor device chip is mounted by using the connection means. Since the chip is not enclosed in the package, the connection path between the wiring on the multilayer wiring board and the chip can be simplified and shortened, and the distance between other chips can be reduced because the mounting density can be improved. Can be shortened. Therefore, not only a reduction in size and weight but also an increase in the speed of signal processing can be expected.
[0004]
[Problems to be solved by the invention]
A multilayer wiring board compatible with the above-described bare chip mounting method is usually manufactured by forming a high-density wiring on both sides of a core substrate having front and rear conduction through through holes by a build-up method. The above-mentioned through-holes need to be formed with high precision and at a narrow pitch in order to cope with the high density accompanying the increase in the number of pins of the semiconductor chip, and the through-holes are conventionally formed by dry etching. Was. However, although the formation of through holes by dry etching can ensure high accuracy, the processing time is long and there is a limit in reducing the manufacturing cost. The diameter of the through hole formed by dry etching is substantially constant in the depth direction, and the inner wall surface of the through hole is perpendicular to the surface of the core substrate. For this reason, there is a problem that, for example, when the insulating layer or the conductive layer is formed on the inner wall surface of the through-hole by the vacuum film forming method, the adhesion of the material is poor in the through-hole conduction step. Furthermore, formation of through holes by dry etching cannot be applied to, for example, a glass substrate, and there is a problem that usable core materials are limited.
[0005]
In addition, the narrower pitch of the through holes reduces the space on the surface of the core substrate where wiring can be formed, thereby increasing the tendency of multilayer wiring to form a desired high-density wiring, and complicating the manufacturing process. At the same time, the thickness of the semiconductor device is hindered.
The present invention has been made in view of the above circumstances, and has been made in consideration of the above-described circumstances, and a multilayer wiring board having high-density wiring for mounting a semiconductor chip, and a manufacturing method for easily manufacturing such a multilayer wiring board. The aim is to provide a method.
[0006]
[Means for Solving the Problems]
In order to achieve such an object, the present invention provides a multilayer wiring board for mounting a semiconductor chip, comprising: a core substrate; and a wiring formed on the core substrate via an electrical insulating layer. Has a plurality of through-holes which are electrically connected to each other by a conductive material, has a thickness in the range of 50 to 300 μm, and has an opening diameter R1 on the semiconductor chip mounting side of the through-hole in the range of 25 to 175 μm, and the opposite side. Has an opening diameter R2 in the range of 50 to 200 μm, and the opening diameter R1 is smaller than the opening diameter R2.
As a preferred embodiment of the present invention, the core substrate has a configuration in which the coefficient of thermal expansion in the XY directions is in the range of 2 to 20 ppm.
The present invention also relates to a method for manufacturing a multilayer wiring board for mounting a semiconductor chip, comprising: a core substrate; and wiring formed on the core substrate via an electrical insulating layer. Forming a fine hole with a predetermined size by sand blasting on the surface of the core material, and forming a through hole by polishing the other surface of the core material to expose the fine hole with a predetermined opening diameter. A step of forming a core substrate by conducting conduction between the front and back through the through hole with a conductive material, and a step of forming wiring on one surface of the core substrate via an electrical insulating layer. .
[0007]
The present invention also relates to a method for manufacturing a multilayer wiring board for mounting a semiconductor chip, comprising: a core substrate; and wiring formed on the core substrate via an electrical insulating layer. Forming a fine hole with a predetermined size by sandblasting on the surface of the surface, forming a conductive thin film with a conductive material at least on the inner wall of the fine hole, and then on the core material surface on which the fine hole is formed Forming a wiring through an electrical insulating layer, polishing the other surface of the core material, and subjecting the polished surface to a further sandblasting process to expose the conductive thin film formed in the micropores, and And a step of forming a core substrate in which conduction has been made.
The present invention also relates to a method for manufacturing a multilayer wiring board for mounting a semiconductor chip, comprising a core substrate and wiring formed on the core substrate via an electrical insulating layer. Polishing to a predetermined thickness, forming a through hole by forming micro holes of a predetermined size by sandblasting from both sides of the core material, and forming a through hole with a conductive material through the through hole. And a step of forming wiring on one surface of the core substrate via an electrical insulating layer.
[0008]
As a preferred embodiment of the present invention, the core material is configured to be any of silicon, ceramic, glass, and a glass-epoxy composite material having a coefficient of thermal expansion in the XY directions within a range of 2 to 20 ppm.
As described above, in the multilayer wiring board of the present invention, since the opening diameter of the through hole on the semiconductor chip mounting side is smaller than the opening diameter of the opposite side, even if the pitch of the through holes is narrowed, the semiconductor chip mounting side does not. A space between the through holes is secured, and in the manufacturing method of the present invention, the through holes are formed by sandblasting, so that the processing time can be shortened. Further, since the through hole shape has a taper, a vacuum film forming method is used. The material can be easily attached to the inner wall surface of the through hole.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
Multilayer wiring board
FIG. 1 is a partial longitudinal sectional view showing one embodiment of the multilayer wiring board of the present invention. In FIG. 1, a multilayer wiring board 1 of the present invention includes a core substrate 2 and wirings formed on one surface 2a of the core substrate 2.
[0010]
The core substrate 2 constituting the multilayer wiring board 1 is formed by forming a plurality of through holes 4 in a core material 2 ′, and each through hole 4 is filled with a conductive material 5. The conduction between the front surface 2a and the back surface 2b via the wire 4 is established. The opening diameter R1 of the through hole 4 formed in the core substrate 2 on the semiconductor chip mounting side (the surface 2a side of the core substrate 2) is in the range of 25 to 175 μm, preferably 50 to 150 μm, and on the opposite side (the core substrate 2). 2 has an opening diameter R2 of 50 to 200 μm, preferably 75 to 175 μm. The opening diameter R1 is smaller than the opening diameter R2, and the through hole 4 has a taper, and the ratio (R1 / R2) of the two is in the range of 0.1 to 0.9, preferably 0.5 to 0.8. Inside. If the opening diameter of the through hole is less than the above range, it becomes difficult to form the through hole, and if it exceeds the above range, it is necessary to increase the density of the through hole or increase the number of through holes formed. There is a limit and it is not preferable. If the ratio of the opening diameters (R1 / R2) is smaller than the above range, it is difficult to maintain the processing accuracy of the through hole, while if it is larger than the above range, the taper of the inner wall surface of the through hole 4 will be difficult. And the effect described later is hardly obtained, which is not preferable. The core substrate 2 has a thickness of 50 to 300 μm, preferably 100 to 250 μm. If the thickness of the core substrate 2 is less than 50 μm, sufficient strength as a support cannot be maintained, and if it exceeds 300 μm, it becomes difficult to reduce the thickness of the semiconductor device, which is not preferable.
[0011]
The wiring constituting the multilayer wiring board 1 is a multilayer wiring in the illustrated example, and the wiring 6 formed on the surface 2 a of the core substrate 2 and the first electrical insulating layer on the surface 2 a of the core substrate 2. A first-layer wiring 8a formed to be connected to the conductive material 5 of a predetermined through hole 4 at a via portion 7a via a via 9a, and a second-layer electrical insulating layer on the first-layer wiring 8a A second-layer wiring 8b formed so as to be connected to a predetermined first-layer wiring 8a at a via portion 7b via a via 9b, and a third-layer electrical insulating layer 9c on the second-layer wiring 8b And a third layer wiring 8c formed so as to be connected to a predetermined second layer wiring 8b through the via portion 7c.
[0012]
In the multilayer wiring board 1 of the present invention as described above, even if the formation pitch of the through holes 4 is small, the adjacent through holes 4 on the semiconductor chip mounting side of the core substrate 2 (the surface 2a side of the core substrate 2). The space existing between the adjacent through holes 4 on the opposite side (the back surface 2b side of the core substrate 2) is larger than the space existing between the adjacent through holes 4. As a result, necessary wiring (wiring 6 in the illustrated example) can be formed in this space, a desired high-density wiring can be formed with a smaller number of layers, and the semiconductor device can be made thinner. It is.
[0013]
The core substrate 2 constituting the multilayer wiring board 1 of the present invention has a coefficient of thermal expansion in the XY direction (a plane parallel to the front surface 2a (or the back surface 2b) of the core substrate 2) of 2 to 20 ppm, preferably 3 to 17 ppm. It is desirable to be within. Such a core substrate 2 can be manufactured using a core material 2 ′ such as silicon, ceramic, glass, and a glass-epoxy composite material. Further, as the conductive material 5 filled in each through hole 4 of the core substrate 2, for example, a known conductive paste containing conductive particles such as copper particles and silver particles can be used. In addition, an electrical insulating film such as silicon dioxide or silicon nitride may be formed on the inner wall surface of the through hole 4 and the surface of the core material 2 ′ as necessary.
In the present invention, the coefficient of thermal expansion is measured by TMA (thermal mechanical analysis).
[0014]
The material of the wiring 6, the wiring 8a of the first layer, the wiring 8b of the second layer, the wiring 8c of the third layer, and the material of the via portions 7a, 7b, 7c on the surface 2a of the core substrate 2 are copper and silver. , Gold, chromium or the like. The material of the first electric insulating layer 9a, the second electric insulating layer 9b, and the third electric insulating layer 9c is made of an organic insulating material such as epoxy resin, benzocyclobutene resin, cardo resin, and polyimide resin. Materials and insulating materials such as those obtained by combining these organic materials with glass fibers and the like can be used. In particular, for example, when the second-layer wiring 8b is a ground and the first-layer wiring 8a and the third-layer wiring 8c are signal lines, the second-layer electrical insulation layer 9b and the third-layer electrical insulation are provided. The material of the layer 9c is preferably an insulating material having a low dielectric constant and a low dielectric loss tangent, such as a benzocyclobutene resin, a cardo resin, and a polyimide resin.
[0015]
In the above-described embodiment, each of the through holes 4 of the core substrate 2 is filled with the conductive material 5 so that conduction between the front surface 2a and the back surface 2b is established. However, by forming a conductive thin film on the inner wall of the through hole 4, the surface 2a is formed. And the back surface 2b may be conducted. FIG. 2 is a partial longitudinal sectional view of the core substrate 2 showing such an example. In FIG. 2, an insulating layer 3 and conductive thin films 5a and 5b are laminated on an inner wall surface of the through hole 4 in this order, and a filling material 5c is filled in the through hole 4. The insulating layer 3 can be an electric insulating film of silicon dioxide, silicon nitride, or the like, the conductive thin film 5a is a base conductive thin film of copper, chromium, titanium, tantalum, or the like, and the conductive thin film 5b is formed on the conductive thin film 5a by electrolytic plating. The formed thin film can be made of a conductive material such as copper, silver, or gold. As the filling material 5c to be filled in the through hole 4, an arbitrary filling material such as a conductive paste or an insulating paste can be selected. Alternatively, conductive filling material 5c may be filled in through hole 4 by electrolytic plating.
In the above-described embodiment, the wirings 6, 8a, 8b, and 8c are formed on one surface 2a of the core substrate 2. However, in the present invention, the wiring layers are formed on both surfaces of the core substrate. Is also good. Further, the number of stacked wiring layers formed on the core substrate is not limited. Further, in the multilayer wiring board of the present invention, the wiring on the outermost surface layer may have terminal pads for mounting a semiconductor chip. Further, a solder layer may be provided on the surface of such a terminal pad.
[0016]
Method for manufacturing multilayer wiring board
Next, a method for manufacturing a multilayer wiring board according to the present invention will be described with reference to the drawings.
3 and 4 are process diagrams showing one embodiment of the method for manufacturing a multilayer wiring board of the present invention.
In the method for manufacturing a multilayer wiring board of the present invention, a predetermined mask pattern 23 is formed on one surface 22b of a core material 22 for a core substrate (FIG. 3A), and the core is formed by sandblasting using the mask pattern 23 as a mask. Micro holes 24 'are formed in the material 22 with a predetermined size (FIG. 3B). The core material 22 is made of a material having a coefficient of thermal expansion in the XY direction (a plane parallel to the front surface 22a and the back surface 22b of the core material 22) of 2 to 20 ppm, preferably 3 to 17 ppm, for example, silicon, ceramic, and glass. , A glass-epoxy composite material or the like can be used. The opening diameter R of the fine holes 24 ′ to be formed can be appropriately set within the range of 50 to 200 μm, preferably 75 to 175 μm, and can be adjusted by the opening diameter of the mask pattern 23. Further, the depth d of the fine holes 24 'can be set in consideration of the thickness (50 to 300 m) of the core substrate to be manufactured, and can be appropriately set, for example, within the range of 50 to 350 m. In the manufacturing method of the present invention, since the fine holes 24 'for through holes are formed by sandblasting, the processing time is greatly reduced as compared with the conventional formation of through holes by dry etching. The fine holes 24 'formed by sandblasting have a tapered inner wall surface having a smaller diameter on the bottom side than on the opening side.
[0017]
Next, the mask pattern 23 is removed from the core material 22 and the other surface 22a of the core material 22 is polished to expose the fine holes 24 'to the surface 22a with a predetermined opening diameter R' to form through holes 24. (FIG. 3C). Polishing of the core material 22 can be performed by back grinding, polishing, or the like. The opening diameter R 'of the through hole exposed on the surface 22a of the core material 22 can be appropriately set within a range of 25 to 175 µm, preferably 50 to 150 µm. It is smaller than the diameter R.
[0018]
Note that an insulating layer may be formed on both surfaces of the core material 22 having the through holes 24 formed thereon and on the inner wall surfaces of the through holes 24. For example, when the material of the core material 22 is silicon, a silicon dioxide film can be formed on the surface of the core material 22 by thermal oxidation. In addition, an insulating layer such as a silicon dioxide film or silicon nitride can be formed on the surface of the core material 22 by using a vacuum film forming method such as a plasma CVD method. Further, an insulating film such as spin-on glass, benzocyclobutene resin, cardo resin, or polyimide resin can be formed on the surface of the core material 22 by a coating method. In particular, when the insulating film is formed on the surface of the core material by a vacuum film forming method, since the formed through hole 24 has a taper, the inside of the through hole from the surface having a large opening diameter (the back surface 22b side of the core material 22). The material can be easily attached to the wall surface, the yield of the process of conducting the through-holes can be improved, the time can be shortened, and stable manufacturing and manufacturing cost can be reduced.
[0019]
Next, a conductive material 25 is filled in the through hole 24 to establish conduction between the front and back sides, thereby forming a core substrate 26 (FIG. 4A). As the conductive material 25, a conductive paste in which copper particles, silver particles, and the like are dispersed and contained can be used. The filling of the conductive material 25 into the through holes 24 can be performed by screen printing or the like. According to the manufacturing method of the present invention, since the formed through-holes 24 have a taper, even when the pitch of the through-holes 24 is small, the through-holes 24 exist between the adjacent through-holes 24 on the surface 22 a side of the core substrate 26. The space to be formed is larger than the space existing between the adjacent through holes 24 on the opposite side (the back surface 22b side of the core substrate 26). Therefore, necessary wiring (wiring 27 in the illustrated example) can be formed in the space between the adjacent through holes 24 on the front surface 22a side of the core substrate 26, and the number of wirings formed in a later step is reduced. And a thin semiconductor device can be manufactured.
[0020]
In the above-described example, the conductive material 25 is filled in the through hole 24 of the core material 22 to conduct the surface 22a and the back surface 22b. However, by forming a conductive thin film on the inner wall of the through hole 24, the surface 22a is formed. And the back surface 22b may be electrically connected. In this case, for example, an insulating layer, a base conductive thin film, and a conductive thin film are laminated in this order on the inner wall surface of the through hole 24 to establish conduction between the front and back through the through hole 24, and then a conductive paste is provided in the through hole 24. An arbitrary filling material such as an insulating paste can be filled. The insulating layer can be an electrical insulating film such as silicon dioxide or silicon nitride, the underlying conductive thin film should be made of a conductive material such as copper, chromium, titanium, or tantalum, and the conductive thin film should be electrolytically plated on the underlying conductive thin film. Can be formed into a thin film made of a conductive material such as copper, silver, and gold. The wiring 27 may be formed simultaneously with the formation of such a conductive thin film.
[0021]
Next, a wiring is formed on one surface 22a side of the core substrate 26 via an electric insulating layer, thereby obtaining the multilayer wiring substrate 21 (FIG. 4B). This wiring is formed, for example, by forming an electrical insulating layer 30a on the surface 22a of the core substrate 26 so as to cover the wiring 27, and using a carbon dioxide gas laser, a UV-YAG laser, or the like, to form the conductive material 25 or the wiring on the core substrate 26. A small-diameter hole is formed at a predetermined position of the electric insulating layer 30a so that a desired portion 27 is exposed. Then, after washing, a conductive layer is formed by electroless plating in the hole and on the electric insulating layer 30a, and a resist pattern is formed by laminating a dry film resist on the conductive layer and performing desired pattern exposure and development. I do. Thereafter, using the resist pattern as a mask, a conductive material is deposited by electroplating on the exposed portion including the hole to form the via portion 28a and the first-layer wiring 29a, and the resist pattern and the conductive layer are removed. This operation is repeated to form a plurality of buildup layers. In the illustrated example, a second-layer wiring 29b is formed on the first-layer wiring 29a via a second-layer electrical insulating layer 30b so as to be connected to a predetermined first-layer wiring 29a at a via portion 28b. Then, a third-layer wiring 29c is formed on the second-layer wiring 29b so as to be connected to a predetermined second-layer wiring 29b at the via portion 28c via a third-layer electric insulating layer 30c. The wiring has a three-layer structure.
[0022]
5 and 6 are process diagrams showing another embodiment of the method for manufacturing a multilayer wiring board of the present invention.
In the method for manufacturing a multilayer wiring board according to the present invention, first, a predetermined mask pattern 33 is formed on one surface 32a of a core material 32 for a core substrate (FIG. 5A), and sandblasting is performed using this mask pattern 33 as a mask. Thereby, a fine hole 34 'is formed in the core material 32 with a predetermined size (FIG. 5B). The core material 32 can be made of the same material as the core material 22 described above. Also, the opening diameter and depth of the formed fine holes 34 'can be set in consideration of the thickness (50 to 300 [mu] m) of the core substrate to be manufactured, as in the case of the above described fine holes 24'. In the manufacturing method of the present invention, since the fine holes 34 'for through holes are formed by sandblasting, the processing time is greatly reduced as compared with the conventional formation of through holes by dry etching. The fine hole 34 'formed by sandblasting has a tapered inner wall surface having a smaller diameter on the bottom side than on the opening side.
[0023]
Next, an insulating layer 35 is formed on the surface 32a of the core material 32 and the inner wall surface of the fine holes 34 ', and a base conductive thin film 36a is formed on the insulating layer 35. 36b is laminated (FIG. 5C). Thereafter, the filling material 36c such as a conductive paste or an insulating paste is filled in the fine holes 34 ', and the insulating layer 35 formed on the surface 32a of the core material 32 is formed. The laminated film of the base conductive thin film 36a and the conductive thin film 36b is patterned in a desired pattern (FIG. 5D). The conductive filling material 36c may be filled in the fine holes 34 'by electrolytic plating.
[0024]
The insulating layer 35 can be formed as an insulating film of a silicon dioxide film, silicon nitride, or the like by using a vacuum film forming method such as a plasma CVD method. Further, it can be formed as an insulating film of spin-on glass, benzocyclobutene resin, cardo resin, polyimide resin, or the like by a coating method. Further, for example, when the material of the core material 32 is silicon, a silicon dioxide film can be formed on the surface of the core material 32 by thermal oxidation to form an insulating film. Further, the base conductive thin film 36a can be formed as a thin film of a conductive metal such as chromium, nickel, titanium, and tantalum by electroless plating, or may be formed by a vacuum film forming method. Further, the conductive thin film 36b can be formed as a thin film made of a conductive metal such as copper, silver, or gold by electrolytic plating using the underlying conductive thin film 36a as a power supply layer. In the present invention, in particular, when the insulating layer 35 and the underlying conductive thin film 36a are formed by a vacuum film forming method, the fine holes 34 'have a taper, so that the material can be easily attached to the inner wall surface of the fine holes 34'. The yield of the film process is improved, the time is shortened, and stable manufacturing and manufacturing cost can be reduced.
[0025]
Next, wiring is formed on the surface 32a side of the core material 32 via an electrical insulating layer (FIG. 6A). This wiring is formed, for example, by forming an electric insulating layer 40a on the surface 32a of the core material 32 and exposing a desired portion of the conductive thin film 36b formed on the core material 32 by using a carbon dioxide gas laser, a UV-YAG laser, or the like. A small-diameter hole is formed at a predetermined position of the electric insulating layer 40a so as to make the hole. After washing, a conductive layer is formed by electroless plating in the hole and on the electric insulating layer 40a, a dry film resist is laminated on the conductive layer, and a desired pattern exposure and development are performed to form a resist pattern. I do. Thereafter, using the resist pattern as a mask, a conductive material is deposited by electroplating on the exposed portion including the hole to form the via portion 38a and the first-layer wiring 39a, and the resist pattern and the conductive layer are removed. This operation is repeated to form a plurality of buildup layers. In the illustrated example, a second-layer wiring 39b is formed on the first-layer wiring 39a so as to be connected to a predetermined first-layer wiring 39a at a via portion 38b via a second-layer electric insulating layer 40b. Then, a third-layer wiring 39c is formed on the second-layer wiring 39b so as to be connected to a predetermined second-layer wiring 39b at the via portion 38c via a third-layer electric insulating layer 40c. The wiring has a layer configuration.
[0026]
Next, the back surface 32b side of the core material 32 is polished to the extent that the fine holes 34 'are not exposed, and then the back surface 32b side is subjected to sandblasting to expose the fine holes 34' to the back surface 32a with a predetermined opening diameter. Along with forming the through hole 34, the conductive thin film 36b formed in the fine hole 34 'is exposed to form the core substrate 37, thereby obtaining the multilayer wiring substrate 31 (FIG. 6B). Polishing of the core material 32 can be performed by back grinding, polishing, or the like. In order to expose the fine holes 34 'and the conductive thin film 36b, sandblasting is used instead of polishing in order to prevent the conductive material forming the conductive thin film 36b from diffusing. The opening diameter of the fine hole 34 '(through hole 34) exposed on the back surface 32b by sandblasting can be appropriately set within the range of 25 to 175 µm, preferably 50 to 175 µm. The diameter is smaller than the opening diameter of the hole 34 'on the surface 32a side.
[0027]
FIG. 7 is a process chart showing another embodiment of the method for manufacturing a multilayer wiring board of the present invention.
In the method for manufacturing a multilayer wiring board of the present invention, first, both surfaces of a core material 42 for a core substrate are polished to a predetermined thickness, and then, a mask pattern 43a is formed on a front surface 42a and a back surface 42b of the core material 42 in a predetermined pattern. , 43b (FIG. 7A). The core member 42 may be made of the same material as the core member 22 described above. The polishing of the core material 42 can be performed by back grinding, polishing, or the like. The thickness of the core material 42 after polishing can be set in consideration of the thickness of the core substrate to be manufactured, and can be appropriately set, for example, in the range of 50 to 300 μm.
[0028]
Next, through holes 44 are formed in the core material 42 by sandblasting from both sides with a predetermined size using the mask patterns 43a and 43b as masks (FIG. 7B). The opening diameter of both ends of the through hole 44 to be formed can be appropriately set within a range of 50 to 200 μm, preferably 75 to 175 μm, and can be adjusted by the opening diameter of the mask patterns 43a and 43b. In the manufacturing method of the present invention, since the through holes 44 are formed by sandblasting from both sides, the processing time is greatly reduced as compared with the conventional through hole formation by dry etching.
Note that an insulating layer may be formed on both surfaces of the core material 42 having the through holes 44 formed thereon and on the inner wall surfaces of the through holes 44. For example, when the material of the core material 42 is silicon, a silicon dioxide film can be formed as an insulating layer on the surface of the core material 42 by thermal oxidation. In addition, an insulating film such as spin-on-glass, benzocyclobutene resin, cardo resin, or polyimide resin can be formed on the surface of the core material 42 by a coating method.
[0029]
Next, a conductive material 45 is filled in the through-hole 44 to establish conduction between the front and back sides, thereby forming a core substrate 46 (FIG. 7C). As the conductive material 45, a conductive paste containing copper particles, silver particles, and the like dispersed therein can be used. The filling of the conductive material 45 into the through hole 44 can be performed by screen printing or the like.
Next, wiring is formed on the front surface 42a side of the core substrate 46 via an electrical insulating layer, thereby obtaining the multilayer wiring substrate 41 (FIG. 7D). In this wiring formation, for example, an electric insulating layer 50a is formed on the surface 42a of the core substrate 46, and a desired portion of the conductive material 45 of the core substrate 46 is exposed using a carbon dioxide gas laser, a UV-YAG laser, or the like. A small-diameter hole is formed at a predetermined position in the electric insulating layer 50a. Then, after washing, a conductive layer is formed by electroless plating in the hole and on the electric insulating layer 50a, and a resist pattern is formed by laminating a dry film resist on the conductive layer and performing desired pattern exposure and development. I do. Thereafter, using the resist pattern as a mask, a conductive material is deposited by electroplating on the exposed portion including the hole to form the via portion 48a and the first-layer wiring 49a, and the resist pattern and the conductive layer are removed. This operation is repeated to form a plurality of buildup layers. In the illustrated example, the second-layer wiring 49b is formed on the first-layer wiring 49a so as to be connected to a predetermined portion of the first-layer wiring 49a at the via portion 48b via the second-layer electric insulating layer 50b. The third-layer wiring 49c is formed on the second-layer wiring 49b so as to be connected to a predetermined portion of the second-layer wiring 49b at the via portion 48c via the third-layer electric insulating layer 50c. The wiring has a three-layer structure.
[0030]
In the above-described example, the conductive material 45 is filled in the through hole 44 of the core material 42 to conduct the front surface 42a and the back surface 42b. However, by forming a conductive thin film on the inner wall of the through hole 44, the surface 42a is formed. And the back surface 42b may be conducted. In this case, for example, an insulating layer, a base conductive thin film, and a conductive thin film are stacked in this order on the inner wall surface of the through hole 44 to establish conduction between the front and back through the through hole 44, and then a conductive paste is provided in the through hole 44. An arbitrary filling material such as an insulating paste can be filled. The insulating layer can be an electrical insulating film such as silicon dioxide or silicon nitride, the underlying conductive thin film should be made of a conductive material such as copper, chromium, titanium, or tantalum, and the conductive thin film should be electrolytically plated on the underlying conductive thin film. Can be formed into a thin film made of a conductive material such as copper, silver, and gold.
The method for manufacturing a multilayer wiring board according to the present invention is not limited to the method described in the above embodiment, but may be a multilayer wiring board having two or four or more wiring layers, or wiring on both sides of a core substrate. The present invention can also be applied to the case of manufacturing a multilayer wiring board including
[0031]
Further, in the method for manufacturing a multilayer wiring board of the present invention, the inner wall surface of the through hole formed in the core material is subjected to a flattening process by wet etching so that, for example, the surface roughness is 0.5 μm or less. It may be a smooth flat surface. The above surface roughness means an average surface roughness Ra measured by a stylus type surface roughness meter DEKTAK16000.
[0032]
【Example】
Next, the present invention will be described in more detail with reference to specific examples.
[Example 1]
A silicon wafer having a thickness of 625 μm is prepared as a core material, a photosensitive dry film resist (APR manufactured by Asahi Kasei Corporation) is laminated on one surface of the core material, and exposed through a photomask for forming a through hole. A mask pattern was formed by developing. The thermal expansion coefficient of the above silicon wafer in the XY directions (a plane parallel to the surface of the silicon wafer) was 3 ppm. In the mask pattern, circular openings having a diameter of 100 μm were formed at a pitch of 200 to 1000 μm.
[0033]
Next, fine holes were formed in the core material by sandblasting using the mask pattern as a mask. These micropores had an opening diameter of 120 μm, a depth of 300 μm, an inner diameter of the bottom of 80 μm, and had a tapered inner wall surface.
Next, the mask pattern was removed from the core material using acetone. Thereafter, the other surface of the core material was polished by a back grinder to make the thickness of the core material 250 μm, and fine holes were exposed on the polished surface of the core material with an opening diameter of 90 μm to form through holes. Thereafter, the inner wall surface of the through hole was washed, and an etching process was performed with hydrofluoric acid to remove a chipping portion. The surface roughness Rmax of the inner wall surface of the through hole after this treatment was 5 μm or less.
[0034]
Next, the core material in which the through-hole was formed was subjected to thermal oxidation treatment (1050 ° C., 20 minutes) to form an insulating film made of silicon dioxide on the surface of the core material (including the inner wall surface of the through-hole). Thereafter, an underlying conductive film having a thickness of 0.2 μm is formed on one surface of the core material (the surface having an opening diameter of the through hole of 90 μm) in the order of chromium-copper by a sputtering method. Copper plating was performed to form a conductive layer (thickness 30 μm). With the conductive layer thus formed, the opening of the through hole having an opening diameter of 90 μm was closed. Next, a conductive paste containing dispersed copper particles is filled into the through-hole by screen printing from the other surface of the core material (a surface having an opening diameter of the through-hole of 120 μm), and a curing treatment (170 ° C., 20 minutes) ). Thereafter, the above-mentioned underlying conductive film and conductive layer present on one surface of the core material and the conductive paste which has hardened and projected on the other surface of the core material are polished using MCP150X manufactured by Fujikoshi Machinery Co., Ltd. Thus, a core substrate was obtained in such a manner that the surface of the conductive paste filled in the through-hole was flush with the surface of the core material. This core substrate was provided with a tapered through-hole having an opening diameter of 120 μm and the other opening diameter of 90 μm at a minimum pitch of 200 μm, and was electrically connected to the front and back with a conductive paste. In addition, instead of polishing and removing the underlying conductive film and the conductive layer existing on one surface of the core material, removal by etching may be performed.
[0035]
Next, an underlying power supply layer is formed by electroless copper plating on the core substrate where the small opening of the tapered through hole is exposed, and a dry film resist (APR manufactured by Asahi Kasei Corporation) is formed on the underlying power supply layer. Laminated. Next, exposure and development were performed through a photomask for forming a wiring to form an insulating pattern for forming a wiring. Using this insulating pattern as a mask, electrolytic copper plating was performed to form a wiring having a line width of 10 μm on the core substrate. This wiring could be formed between the through holes with the narrowest pitch (200 μm).
[0036]
[Comparative Example 1]
After preparing the same core material as in Example 1 and polishing both surfaces to a thickness of 300 μm, a metal pattern having a circular opening having a diameter of 100 μm and a pitch of 200 to 1000 μm was formed on one surface of the core material. . Then, using the metal pattern as a mask, the core material was dry-etched by ICP-RIE (Inductively Coupled Plasma-Reactive Ion Etching) to form through holes.
Next, the metal pattern is peeled and removed with an alkaline solution, and the core material having the through hole formed thereon is subjected to a thermal oxidation treatment (at 1050 ° C. for 20 minutes) to oxidize the surface of the core material (including the inner wall surface of the through hole). An insulating film made of silicon was formed. Next, a conductive paste containing copper particles was filled into the through holes by screen printing, and a curing treatment (170 ° C., 20 minutes) was performed. Thereafter, the conductive paste that had hardened and projected on the surface of the core material was polished, so that the surface of the conductive paste filled in the through holes and the surface of the core material were flush with each other, to obtain a core substrate. This core substrate was provided with through holes having an opening diameter of 100 μm at a minimum pitch of 200 μm, and was electrically connected to the front and back with a conductive paste.
[0037]
Next, a wiring having a line width of 10 μm was formed on the core substrate in the same manner as in Example 1. This wiring could be formed between the through holes formed at the narrowest pitch (200 μm).
From the above, it was confirmed that the through-hole position accuracy and the wiring formation accuracy of the core substrate obtained by using the sand blast method in the above-described Example 1 were comparable to those of the core substrate obtained by using the dry etching. Was done.
[0038]
[Example 2]
A core substrate was obtained in the same manner as in Example 1 except that a glass substrate having a thickness of 300 μm was used as the core material. This core substrate was provided with a tapered through hole having an opening diameter of 140 μm and the other opening diameter of 100 μm at a minimum pitch of 300 μm, and was electrically connected to the front and back with a conductive paste.
Next, a wiring having a line width of 10 μm was formed on the core substrate in the same manner as in Example 1. This wiring could be formed between the through holes formed at the narrowest pitch (300 μm).
[0039]
[Comparative Example 2]
An attempt was made to produce a core substrate in the same manner as in Comparative Example 1 except that a glass substrate having a thickness of 200 μm was used as the core material. However, etching could not be performed by ICP-RIE, and the through hole was formed by wet etching using ammonium fluoride. Had to be implemented.
[0040]
[Example 3]
A glass substrate having a thickness of 300 μm is prepared as a core material, and a photosensitive dry film resist (BF405 manufactured by Tokyo Ohka Kogyo Co., Ltd.) is laminated on both sides of the core material, and exposed through a photomask for forming a through hole. A mask pattern was formed by developing. The above-mentioned mask pattern is formed by forming a plurality of circular openings having a diameter of 70 μm, and is arranged such that the circular openings on both sides face each other with a core material interposed therebetween.
Next, using this mask pattern as a mask, through holes were formed in the core material by sandblasting from both sides. This through-hole had an opening diameter of 75 μm and a double-sided tapered inner wall surface having a hole diameter of 30 μm at the narrowest portion at the center of the core material.
[0041]
Next, the mask pattern was removed from the core material using acetone.
Thereafter, a copper base conductive thin film was formed on both surfaces of the core material and the inner wall surface of the through hole by a sputtering method, and the conductive thin film was laminated by performing electrolytic copper plating on the base conductive thin film. Next, a conductive paste containing copper particles dispersed therein was filled into the through holes by screen printing, and subjected to a curing treatment (170 ° C., 20 minutes). Then, the conductive paste protruding on both surfaces of the core material is polished using MCP150X manufactured by Fujikoshi Machinery Co., Ltd., so that the surface of the conductive paste filled in the through hole and the surface of the core material are flush with each other. Thus, a core substrate was obtained. The above conductive thin film remained on the core substrate in this state.
[0042]
Next, a liquid resist for plating (LA900, manufactured by Tokyo Ohka Kogyo Co., Ltd.) is spin-coated on each surface of the core substrate, and then both surfaces are exposed and developed through a photomask having a wiring pattern to have a thickness of 5 μm. Was formed. Next, a copper thin film having a thickness of 4 μm was formed at the opening of the resist pattern by electrolytic copper plating using the remaining conductive thin film as a power supply layer. Thereafter, the resist pattern was removed, and the conductive thin film remaining and exposed on both sides was removed by flash etching to form desired wiring on both sides of the core substrate.
Next, a photosensitive benzocyclobutene resin composition (Cycloten 4024 manufactured by Dow Chemical Co., Ltd.) is spin-coated on one surface of the core substrate on which the wiring is formed, and a photomask for forming a via portion is formed. After exposure and development, a thermosetting treatment was performed to form an electrical insulating layer (10 μm in thickness) having via holes.
[0043]
Next, a copper thin film (thickness: 0.2 μm) was formed on the core substrate surface on which the above-mentioned electric insulating layer was formed by a sputtering method to form a base conductive thin film.
Next, a liquid resist for plating (LA900 manufactured by Tokyo Ohka Kogyo Co., Ltd.) is spin-coated on the underlying conductive thin film, and then exposed and developed through a photomask having a first-layer wiring pattern. A resist pattern having a thickness of 5 μm was formed. This resist pattern had an opening pattern including a position where the hole for the via portion was present. Next, a copper thin film having a thickness of 4 μm was formed at the opening of the resist pattern by electrolytic copper plating using the underlying conductive thin film as a power supply layer. After that, the resist pattern is removed, and the exposed underlying conductive thin film other than the electrolytic copper-plated portion is removed by flash etching, thereby forming a via portion for establishing conduction with the wiring on the core substrate surface. A first layer wiring was formed.
[0044]
Next, a photosensitive benzocyclobutene resin composition (Cycloten 4024 manufactured by Dow Chemical Co., Ltd.) is spinner-coated so as to cover the first layer wiring formed as described above, and a photo for forming a pad portion is formed. After exposing and developing through a mask, a thermosetting treatment was performed to form an electric insulating layer (thickness: 10 μm). Thereafter, a copper bump was formed at the pad portion formation portion in the exposed first layer wiring.
Further, a photosensitive benzocyclobutene resin composition (Cycloten 4024 manufactured by Dow Chemical Co., Ltd.) is applied by spinner so as to cover the wiring on the other surface of the core substrate, and is applied via a photomask for forming a bump portion. After exposing and developing, it was subjected to a thermosetting treatment to form an electric insulating layer (7 μm in thickness). Thereafter, solder bumps were formed on the exposed portions of the bumps.
Thus, a multilayer wiring board was obtained.
[0045]
[Example 4]
A glass substrate having a thickness of 500 μm is prepared as a core material, a photosensitive dry film resist (BF405 manufactured by Tokyo Ohka Kogyo Co., Ltd.) is laminated on both sides of the core material, and exposed through a photomask for forming a through hole. A mask pattern was formed by developing. The above-mentioned mask pattern was formed by forming a plurality of circular openings having a diameter of 150 μm, and was arranged such that the circular openings on both sides faced each other with a core material interposed therebetween.
Next, using this mask pattern as a mask, through holes were formed in the core material by sandblasting from both sides. This through-hole had an opening diameter of 150 μm and a double-sided tapered inner wall surface having a hole diameter of 30 μm at the narrowest portion at the center of the core material. The average surface roughness Ra of the inner wall surface of the through hole was measured by a stylus type surface roughness meter DEKTAK16000, and as a result, Ra was 1 μm or more.
[0046]
Next, the mask pattern was removed from the core material using acetone. Thereafter, the core material was immersed in an aqueous solution of ammonium fluoride for 10 minutes, washed, and the average surface roughness Ra of the inner wall surface of the through hole was measured in the same manner as described above. I confirmed that it was done.
Thereafter, on both surfaces of the core material and on the inner wall surfaces of the through holes, an underlying conductive thin film of titanium nitride and copper is formed by MOCVD (Metal Organic-Chemical Vapor Deposition), and electrolytic copper plating is performed on the underlying conductive thin film to perform conductive copper plating. Were laminated. Next, a conductive paste containing copper particles dispersed therein was filled into the through holes by screen printing, and subjected to a curing treatment (170 ° C., 20 minutes). Then, the conductive paste protruding on both surfaces of the core material is polished using MCP150X manufactured by Fujikoshi Machinery Co., Ltd., so that the surface of the conductive paste filled in the through hole and the surface of the core material are flush with each other. Thus, a core substrate was obtained. In this polishing process, the underlying conductive thin film of titanium nitride and copper was also polished and removed to expose the core material surface.
[0047]
Next, a copper thin film (thickness: 0.5 μm) was formed on both surfaces of the core substrate by a sputtering method to form a base conductive thin film.
Next, a liquid resist for plating (LA900 manufactured by Tokyo Ohka Kogyo Co., Ltd.) is spin-coated on the underlying conductive thin film, and then both sides are exposed and developed through a photomask having a wiring pattern to have a thickness of 5 μm. Was formed. Next, a copper thin film having a thickness of 4 μm was formed at the opening of the resist pattern by electrolytic copper plating using the remaining conductive thin film as a power supply layer. Thereafter, the resist pattern was removed, and the conductive thin film remaining and exposed on both sides was removed by flash etching to form desired wiring on both sides of the core substrate.
Next, a photosensitive benzocyclobutene resin composition (Cycloten 4024 manufactured by Dow Chemical Co., Ltd.) is spin-coated on one surface of the core substrate on which the wiring is formed, and a photomask for forming a via portion is formed. After exposure and development, a thermosetting treatment was performed to form an electrical insulating layer (7 μm thick) having a hole for a via portion.
[0048]
Next, a copper thin film (thickness: 0.2 μm) was formed on the core substrate surface on which the above-mentioned electric insulating layer was formed by a sputtering method to form a base conductive thin film.
Next, a liquid resist for plating (LA900 manufactured by Tokyo Ohka Kogyo Co., Ltd.) is spin-coated on the underlying conductive thin film, and then exposed and developed through a photomask having a first-layer wiring pattern. A resist pattern having a thickness of 5 μm was formed. This resist pattern had an opening pattern including a position where the hole for the via portion was present. Next, a copper thin film having a thickness of 4 μm was formed at the opening of the resist pattern by electrolytic copper plating using the underlying conductive thin film as a power supply layer. After that, the resist pattern is removed, and the exposed underlying conductive thin film other than the electrolytic copper-plated portion is removed by flash etching, thereby forming a via portion for establishing conduction with the wiring on the core substrate surface. A first layer wiring was formed.
[0049]
Next, a photosensitive benzocyclobutene resin composition (Cycloten 4024 manufactured by Dow Chemical Co., Ltd.) is spinner-coated so as to cover the first layer wiring formed as described above, and a photo for forming a pad portion is formed. After exposing and developing through a mask, a thermosetting treatment was performed to form an electric insulating layer (thickness: 10 μm). Thereafter, a copper bump was formed at the pad portion formation portion in the exposed first layer wiring.
Further, a photosensitive benzocyclobutene resin composition (Cycloten 4024 manufactured by Dow Chemical Co., Ltd.) is applied by spinner so as to cover the wiring on the other surface of the core substrate, and is applied via a photomask for forming a bump portion. After exposing and developing, it was subjected to a thermosetting treatment to form an electric insulating layer (7 μm in thickness). Thereafter, solder bumps were formed on the exposed portions of the bumps.
Thus, a multilayer wiring board was obtained.
[0050]
[Example 5]
A memory device wafer substrate having a thickness of 625 μm is prepared as a core material, and a photosensitive dry film resist (BF405, manufactured by Tokyo Ohka Kogyo Co., Ltd.) is laminated on both sides of the core material, and is passed through a photomask for forming through holes. Exposure and development were performed to form a mask pattern. The above-mentioned mask pattern is formed by forming a plurality of circular openings having a diameter of 50 μm, and is arranged such that the circular openings on both sides face each other with a core material interposed therebetween.
Next, using this mask pattern as a mask, through holes were formed in the core material by sandblasting from both sides. The through-hole had an opening diameter of 50 μm and a double-sided tapered inner wall surface having a hole diameter of 15 μm at the narrowest part in the center of the core material.
[0051]
Next, the mask pattern was removed from the core material using acetone.
Thereafter, on both surfaces of the core material and on the inner wall surfaces of the through holes, an underlying conductive thin film of titanium nitride and copper is formed by MOCVD (Metal Organic-Chemical Vapor Deposition), and electrolytic copper plating is performed on the underlying conductive thin film to perform conductive copper plating. Were laminated. The thickness of this conductive thin film was 10 μm. Next, a conductive paste containing copper particles dispersed therein was filled into the through holes by screen printing, and subjected to a curing treatment (170 ° C., 20 minutes). Then, the conductive paste protruding on both surfaces of the core material is polished using MCP150X manufactured by Fujikoshi Machinery Co., Ltd., so that the surface of the conductive paste filled in the through hole and the surface of the core material are flush with each other. Thus, a core substrate was obtained. In this polishing process, the underlying conductive thin film of titanium nitride and copper was also polished and removed to expose the core material surface.
[0052]
Next, a copper thin film (thickness: 0.2 μm) was formed on both surfaces of the core substrate by a sputtering method to form an underlying conductive thin film.
Next, a liquid resist for plating (LA900 manufactured by Tokyo Ohka Kogyo Co., Ltd.) is spin-coated on the underlying conductive thin film, and then both sides are exposed and developed through a photomask having a wiring pattern to have a thickness of 5 μm. Was formed. Next, a copper thin film having a thickness of 4 μm was formed at the opening of the resist pattern by electrolytic copper plating using the remaining conductive thin film as a power supply layer. Thereafter, the resist pattern was removed, and the conductive thin film remaining and exposed on both surfaces was removed by flash etching to form desired wiring on one surface of the core substrate.
[0053]
Next, a photosensitive benzocyclobutene resin composition (Cycloten 4024 manufactured by Dow Chemical Co.) is spin-coated on the surface of the core substrate on which the wiring is formed, and is exposed through a photomask for forming a via portion. Then, after development, a thermosetting treatment was performed to form an electrical insulating layer (10 μm in thickness) having a hole for a via portion.
Next, a copper thin film (thickness: 0.2 μm) was formed on the core substrate surface on which the above-mentioned electric insulating layer was formed by a sputtering method to form a base conductive thin film.
Next, a liquid resist for plating (LA900 manufactured by Tokyo Ohka Kogyo Co., Ltd.) is spin-coated on the underlying conductive thin film, and then exposed and developed through a photomask having a first-layer wiring pattern. A resist pattern having a thickness of 5 μm was formed. This resist pattern had an opening pattern including a position where the hole for the via portion was present. Next, a copper thin film having a thickness of 4 μm was formed at the opening of the resist pattern by electrolytic copper plating using the underlying conductive thin film as a power supply layer. After that, the resist pattern is removed, and the exposed underlying conductive thin film other than the electrolytic copper-plated portion is removed by flash etching, thereby forming a via portion for establishing conduction with the wiring on the core substrate surface. A first layer wiring was formed.
[0054]
Next, the back surface of the core substrate (the surface on which the wiring layer was not formed) was polished by a back grinding method to obtain a device wafer having a thickness of 100 μm.
Next, a photosensitive benzocyclobutene resin composition (Cycloten 4024 manufactured by Dow Chemical Co., Ltd.) is spinner-coated so as to cover the first layer wiring formed as described above, and a photo for forming a pad portion is formed. After exposure through a mask and development, a thermosetting treatment was performed to form an electric insulating layer (7 μm in thickness). Thereafter, a copper bump was formed at the pad portion formation portion in the exposed first layer wiring.
Further, the other surface of the core substrate was spin-coated with a photosensitive benzocyclobutene resin composition (Cycloten 4024 manufactured by Dow Chemical Company), exposed through a photomask for forming a bump portion, and developed. Thereafter, a thermosetting treatment was performed to form an electric insulating layer (thickness: 7 μm). After that, solder bumps were formed at the portions of the through holes where the conductive paste was exposed, where the conductive paste was exposed.
Thus, a multilayer wiring board was obtained.
[0055]
【The invention's effect】
As described above in detail, according to the present invention, the core substrate constituting the multilayer wiring board includes a plurality of through holes in which conduction is made between the front and back surfaces by the conductive material, and has a thickness in the range of 50 to 300 μm. Since the opening diameter R1 on the semiconductor chip mounting side is in the range of 25 to 175 μm and the opening diameter R2 on the opposite side is in the range of 50 to 200 μm, and the opening diameter R1 is smaller than the opening diameter R2, the pitch for forming the through holes is small. Is small, the space between the through holes on the semiconductor chip mounting side of the core substrate is secured, and the necessary wiring can be formed in this space. Accordingly, a thin semiconductor device can be manufactured. Further, in the manufacturing method of the present invention, since the through-hole is formed by sandblasting, the processing time is significantly reduced as compared with the conventional through-hole formation by dry etching, and the formed through-hole shape has a taper. The material can be easily attached to the inner wall surface of the through-hole by the vacuum film forming method from the surface with the large opening diameter, the yield of the process of conducting the through-hole is improved, the time is shortened, and the stable production and the reduction of the production cost are reduced. It becomes possible.
[Brief description of the drawings]
FIG. 1 is a partial longitudinal sectional view showing one embodiment of a multilayer wiring board of the present invention.
FIG. 2 is a partial longitudinal sectional view showing another embodiment of the core substrate constituting the multilayer wiring board of the present invention.
FIG. 3 is a process chart showing one embodiment of a method for manufacturing a multilayer wiring board of the present invention.
FIG. 4 is a process chart showing one embodiment of a method for manufacturing a multilayer wiring board of the present invention.
FIG. 5 is a process chart showing another embodiment of the method for manufacturing a multilayer wiring board of the present invention.
FIG. 6 is a process chart showing another embodiment of the method for manufacturing a multilayer wiring board of the present invention.
FIG. 7 is a process chart showing another embodiment of the method for manufacturing a multilayer wiring board of the present invention.
[Explanation of symbols]
1. Multilayer wiring board
2. Core substrate
4 ... Through hole
5. Conductive material
6. Wiring
7a, 7b, 7c: Via portion
8a, 8b, 8c ... wiring
9a, 9b, 9c ... electric insulating layer
21, 31, 41 ... multilayer wiring board
22, 32, 42 ... core material
24 ', 34' ... micropores
24, 34, 44 ... through-hole
25, 45 ... conductive material
36b: conductive thin film
27 ... Wiring
28a, 28b, 28c, 38a, 38b, 38c, 48a, 48b, 48c: Via portion
29a, 29b, 29c, 39a, 39b, 39c, 49a, 49b, 49c ... wiring
30a, 30b, 30c, 40a, 40b, 40c, 50a, 50b, 50c ... electric insulating layer

Claims (6)

コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板において、
前記コア基板は導電材料により表裏の導通がなされた複数のスルーホールを備えるとともに厚みが５０〜３００μｍの範囲内であり、前記スルーホールの半導体チップ搭載側の開口径Ｒ１が２５〜１７５μｍの範囲内、反対側の開口径Ｒ２が５０〜２００μｍの範囲内であり、開口径Ｒ１は開口径Ｒ２よりも小さいことを特徴とする多層配線基板。A multi-layer wiring board for mounting a semiconductor chip comprising a core substrate and wiring formed on the core substrate via an electrical insulating layer,
The core substrate includes a plurality of through holes that are electrically connected to each other with a conductive material, and has a thickness in a range of 50 to 300 μm, and an opening diameter R1 on the semiconductor chip mounting side of the through holes in a range of 25 to 175 μm. And an opening diameter R2 on the opposite side is in the range of 50 to 200 μm, and the opening diameter R1 is smaller than the opening diameter R2. 前記コア基板は、ＸＹ方向の熱膨張係数が２〜２０ｐｐｍの範囲内であることを特徴とする請求項１に記載の多層配線基板。2. The multilayer wiring board according to claim 1, wherein the core substrate has a coefficient of thermal expansion in the XY directions within a range of 2 to 20 ppm. コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板の製造方法において、
コア基板用のコア材の一方の面にサンドブラストにより所定の大きさで微細孔を穿設する工程と、
前記コア材の他方の面を研磨して前記微細孔を所定の開口径で露出させることによりスルーホールを形成する工程と、
導電材料により前記スルーホールを介した表裏の導通をとりコア基板とする工程と、
該コア基板の一方の面に電気絶縁層を介して配線を形成する工程と、を有することを特徴とする多層配線基板の製造方法。A method of manufacturing a multilayer wiring board for mounting a semiconductor chip, comprising a core substrate and wiring formed on the core substrate via an electrical insulating layer,
A step of forming a fine hole in a predetermined size by sandblasting on one surface of the core material for the core substrate,
A step of forming a through hole by polishing the other surface of the core material to expose the micro holes with a predetermined opening diameter,
A step of taking the conduction of the front and back through the through hole with a conductive material and forming a core substrate,
Forming a wiring on one surface of the core substrate via an electrical insulating layer. コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板の製造方法において、
コア基板用のコア材の一方の面にサンドブラストにより所定の大きさで微細孔を穿設する工程と、
少なくとも前記微細孔の内壁に導電材料により導電薄膜を形成し、その後、前記微細孔が穿設されているコア材面に電気絶縁層を介して配線を形成する工程と、
前記コア材の他方の面を研磨し、該研磨面に更にサンドブラスト処理を施して前記微細孔内に形成された前記導電薄膜を露出させて表裏の導通がなされたコア基板とする工程と、を有することを特徴とする多層配線基板の製造方法。A method of manufacturing a multilayer wiring board for mounting a semiconductor chip, comprising a core substrate and wiring formed on the core substrate via an electrical insulating layer,
A step of forming a fine hole in a predetermined size by sandblasting on one surface of the core material for the core substrate,
Forming a conductive thin film with a conductive material on at least the inner wall of the fine hole, and thereafter forming a wiring via an electrical insulating layer on the core material surface on which the fine hole is formed,
Polishing the other surface of the core material, further sandblasting the polished surface to expose the conductive thin film formed in the micropores to provide a core substrate with front and back conduction. A method for manufacturing a multilayer wiring board, comprising: コア基板と、該コア基板上に電気絶縁層を介して形成された配線とを備えた半導体チップ搭載用の多層配線基板の製造方法において、
コア基板用のコア材の両面を研磨して所定の厚みとする工程と、
該コア材の両面からサンドブラストにより所定の大きさで微細孔を穿設してスルーホールを形成する工程と、
導電材料により前記スルーホールを介した表裏の導通をとりコア基板とする工程と、
該コア基板の一方の面に電気絶縁層を介して配線を形成する工程と、を有することを特徴とする多層配線基板の製造方法。A method of manufacturing a multilayer wiring board for mounting a semiconductor chip, comprising a core substrate and wiring formed on the core substrate via an electrical insulating layer,
A step of polishing both surfaces of the core material for the core substrate to a predetermined thickness,
A step of forming a through hole by drilling a fine hole of a predetermined size by sandblasting from both surfaces of the core material,
A step of taking the conduction of the front and back through the through hole with a conductive material and forming a core substrate,
Forming a wiring on one surface of the core substrate via an electrical insulating layer. 前記コア材は、ＸＹ方向の熱膨張係数が２〜２０ｐｐｍの範囲内であるシリコン、セラミック、ガラス、ガラス−エポキシ複合材料のいずれかであることを特徴とする請求項３乃至請求項５のいずれかに記載の多層配線基板の製造方法。6. The core material according to claim 3, wherein the core material is any one of silicon, ceramic, glass, and a glass-epoxy composite material having a coefficient of thermal expansion in the XY directions within a range of 2 to 20 ppm. 13. A method for manufacturing a multilayer wiring board according to
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005317790A (en) * 2004-04-28 2005-11-10 Ibiden Co Ltd Interposer
JP2006005052A (en) * 2004-06-16 2006-01-05 Dainippon Printing Co Ltd Multilayered wiring board and its manufacturing method
JP2011249661A (en) * 2010-05-28 2011-12-08 Kyocera Corp Interposer and packaging structure using it
JP2014187389A (en) * 2014-06-11 2014-10-02 Kyocera Corp Interposer and mounting structure and electronic apparatus using the interposer
US8907489B2 (en) 2011-09-15 2014-12-09 Shinko Electric Industries Co., Ltd. Wiring substrate, method of manufacturing the same, and semiconductor device
JP2015170676A (en) * 2014-03-06 2015-09-28 大日本印刷株式会社 Wiring board and manufacturing method thereof
WO2015151512A1 (en) * 2014-03-31 2015-10-08 凸版印刷株式会社 Interposer, semiconductor device, interposer manufacturing method, and semiconductor device manufacturing method
JP2015198093A (en) * 2014-03-31 2015-11-09 凸版印刷株式会社 Interposer, semiconductor device, method of manufacturing interposer, and method of manufacturing semiconductor device
JP2018022894A (en) * 2012-11-05 2018-02-08 大日本印刷株式会社 Line structure
JP2019054290A (en) * 2018-12-25 2019-04-04 凸版印刷株式会社 Interposer, semiconductor device, method for manufacturing interposer, and method for manufacturing semiconductor device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5846185B2 (en) 2013-11-21 2016-01-20 大日本印刷株式会社 Through electrode substrate and semiconductor device using the through electrode substrate

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04154187A (en) * 1990-10-18 1992-05-27 Mitsubishi Materials Corp Structure of through hole wiring board and manufacture thereof
JPH10223833A (en) * 1996-12-02 1998-08-21 Toshiba Corp Multi-chip semiconductor device chip for multi-chip semiconductor device and its formation
JPH1154927A (en) * 1997-06-03 1999-02-26 Toshiba Corp Composite wiring board, flexible board, semiconductor device and manufacture of composite wiring board
JP2002170904A (en) * 2000-12-04 2002-06-14 Dainippon Printing Co Ltd Csp semiconductor device and its manufacturing method and semiconductor module
JP2003020257A (en) * 2001-07-04 2003-01-24 Hitachi Ltd Wiring board, semiconductor device and method for manufacturing these
JP2003197811A (en) * 2001-12-27 2003-07-11 Hitachi Ltd Glass substrate, manufacturing method thereof, wiring base board and semiconductor module
JP2003218525A (en) * 2002-01-18 2003-07-31 Fujitsu Ltd Circuit board and its manufacturing method

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04154187A (en) * 1990-10-18 1992-05-27 Mitsubishi Materials Corp Structure of through hole wiring board and manufacture thereof
JPH10223833A (en) * 1996-12-02 1998-08-21 Toshiba Corp Multi-chip semiconductor device chip for multi-chip semiconductor device and its formation
JPH1154927A (en) * 1997-06-03 1999-02-26 Toshiba Corp Composite wiring board, flexible board, semiconductor device and manufacture of composite wiring board
JP2002170904A (en) * 2000-12-04 2002-06-14 Dainippon Printing Co Ltd Csp semiconductor device and its manufacturing method and semiconductor module
JP2003020257A (en) * 2001-07-04 2003-01-24 Hitachi Ltd Wiring board, semiconductor device and method for manufacturing these
JP2003197811A (en) * 2001-12-27 2003-07-11 Hitachi Ltd Glass substrate, manufacturing method thereof, wiring base board and semiconductor module
JP2003218525A (en) * 2002-01-18 2003-07-31 Fujitsu Ltd Circuit board and its manufacturing method

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005317790A (en) * 2004-04-28 2005-11-10 Ibiden Co Ltd Interposer
JP4489491B2 (en) * 2004-04-28 2010-06-23 イビデン株式会社 Interposer
JP2006005052A (en) * 2004-06-16 2006-01-05 Dainippon Printing Co Ltd Multilayered wiring board and its manufacturing method
JP4598438B2 (en) * 2004-06-16 2010-12-15 大日本印刷株式会社 Manufacturing method of multilayer wiring board
JP2011249661A (en) * 2010-05-28 2011-12-08 Kyocera Corp Interposer and packaging structure using it
US8907489B2 (en) 2011-09-15 2014-12-09 Shinko Electric Industries Co., Ltd. Wiring substrate, method of manufacturing the same, and semiconductor device
US9198290B2 (en) 2011-09-15 2015-11-24 Shinko Electric Industries Co., Ltd. Wiring substrate, method of manufacturing the same, and semiconductor device
US10586768B2 (en) 2012-11-05 2020-03-10 Dai Nippon Printing Co., Ltd. Line structure and a method for producing the same
US11862564B2 (en) 2012-11-05 2024-01-02 Dai Nippon Printing Co., Ltd. Multi-layer line structure and method for manufacturing thereof
US11217530B2 (en) 2012-11-05 2022-01-04 Dai Nippon Printing Co., Ltd. Line structure and a method for producing the same
JP2018022894A (en) * 2012-11-05 2018-02-08 大日本印刷株式会社 Line structure
US11069618B2 (en) 2012-11-05 2021-07-20 Dai Nippon Printing Co., Ltd. Line structure and a method for producing the same
JP2015170676A (en) * 2014-03-06 2015-09-28 大日本印刷株式会社 Wiring board and manufacturing method thereof
WO2015151512A1 (en) * 2014-03-31 2015-10-08 凸版印刷株式会社 Interposer, semiconductor device, interposer manufacturing method, and semiconductor device manufacturing method
US10056322B2 (en) 2014-03-31 2018-08-21 Toppan Printing Co., Ltd. Interposers, semiconductor devices, method for manufacturing interposers, and method for manufacturing semiconductor devices
JP2015198093A (en) * 2014-03-31 2015-11-09 凸版印刷株式会社 Interposer, semiconductor device, method of manufacturing interposer, and method of manufacturing semiconductor device
JP2014187389A (en) * 2014-06-11 2014-10-02 Kyocera Corp Interposer and mounting structure and electronic apparatus using the interposer
JP2019054290A (en) * 2018-12-25 2019-04-04 凸版印刷株式会社 Interposer, semiconductor device, method for manufacturing interposer, and method for manufacturing semiconductor device

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