JP2004111510A - 半導体記憶装置 - Google Patents
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Abstract
【課題】半導体記憶装置の微細化による、当該半導体装置を構成するキャパシタのアスペクト比の増大等の問題を抑制することができる構造の半導体記憶装置を提供することを目的とする。
【解決手段】半導体記憶装置を構成する複数のキャパシタを上下層に分けて、任意の形状・配列で形成し、下層に位置する第一のキャパシタが形成されている層と、上層に位置する第二のキャパシタが形成されている層との間の層に、ビット線を配設する。
【選択図】 図１
【解決手段】半導体記憶装置を構成する複数のキャパシタを上下層に分けて、任意の形状・配列で形成し、下層に位置する第一のキャパシタが形成されている層と、上層に位置する第二のキャパシタが形成されている層との間の層に、ビット線を配設する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に係る発明であって、特に、スタック型キャパシタ積層構造の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
パーソナルコンピュータや様々の機器の主記憶装置として用いられているメモリとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
【０００３】
当該ＤＲＡＭセルの構造は、基板上方にキャパシタを積層するスタック型と、基板内にトレンチを形成し、当該トレンチにキャパシタを作り込むトレンチ型とに大別される。
【０００４】
また、現在主流である上記スタック型の構造に関しては、図６，７に示すように、ビット線より上方にキャパシタを形成するＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ ｌｉｎｅ）と、図８，９に示すように、ビット線よりも下方にキャパシタを形成するＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔ ｌｉｎｅ）とにさらに分けられている（例えば、非特許文献１参照）。
【０００５】
図６はＣＯＢの構成を説明するための平面図であり、図７は、図６のＡ−Ａ断面を示す断面図である。また、図８はＣＵＢの構成を説明するための平面図であり、図９は、図８のＢ−Ｂ断面を示す断面図である。ここで、図７，９において、半導体基板１００表面内に形成される拡散層および、半導体基板１００上に堆積される層間絶縁膜中に形成されるワード線等は省略している。
【０００６】
ＣＯＢ構造は、図６から分かるように、マトリックス状にストレージノード１０２ａが配列しており、平面視において、断面線Ａ−Ａに沿ってストレージノードコンタクト１０３とビット線１０１とが交互に形成されている。
【０００７】
また、ＣＯＢ構造は、図７から分かるように、ビット線１０１の上方において、ストレージノード１０２ａとキャパシタ誘電体膜１０２ｂとセルプレート１０２ｃとで形成されている、複数のキャパシタ１０２が配置しており、当該キャパシタ１０２と半導体基板１００の表面内に形成されている図示していない拡散層とを接続するために、ストレージノードコンタクト１０３が形成されている。
【０００８】
さらに、ビット線１０１と半導体基板１００の表面内に形成されている図示していない拡散層とを接続するために、ビット線コンタクト１０４が形成されている。
【０００９】
ここで、図６において、ビット線１０１はストレージノード１０２ａの下方に位置しているため、点線にてビット線１０１およびビット線コンタクト１０４を示しており、また、図７において、ビット線コンタクト１０４は、図６のＡ−Ａ断面と異なる平面内に属しているため点線にてその形状を示している。
【００１０】
これに対して、ＣＵＢ構造は、図８から分かるように、マトリックス状にストレージノード１０２ａが配列しており、断面線Ｂ−Ｂに沿ってストレージノードコンタクト１０３とビット線１０１とが、平面視で交互に形成されている。
【００１１】
また、ＣＵＢ構造は、図９から分かるように、ビット線１０１の下方において、ストレージノード１０２ａとキャパシタ誘電体膜１０２ｂとセルプレート１０２ｃとで形成されている、複数のキャパシタ１０２が配置しており、当該キャパシタ１０２と半導体基板１００の表面内に形成されている図示していない拡散層とを接続するために、ストレージノードコンタクト１０３が形成されている。
【００１２】
また、ビット線１０１と半導体基板１００の表面内に形成されている図示していない拡散層とを接続するために、ビット線コンタクト１０４が形成されている。
【００１３】
ここで、図８において、ストレージノード１０２ａはビット線１０１の下方に位置しているため、点線にてストレージノード１０２ａおよびストレージノードコンタクト１０３を示しており、また、図９において、ビット線コンタクト１０４は、図８のＢ−Ｂ断面と異なる平面内に属しているため点線にてその形状を示している。
【００１４】
上記構成のＣＯＢ、ＣＵＢは、それぞれ以下に示す特徴を有している。
【００１５】
ＣＯＢに関しては、当該ＣＯＢのビット線コンタクト１０４がＣＵＢのビット線コンタクト１０４と比較して低く形成されるため、当該ＣＯＢのビット線コンタクト１０４のアスペクト比は比較的軽減され、当該ＣＯＢのビット線コンタクト１０４の微細化が容易に行えるという利点がある。
【００１６】
ところが、他方では、ビット線１０１間にはストレージノードコンタクト１０３が存在しており、ビット線１０１とストレージコンタクト１０３とは比較的短い距離だけ隔てて隣接しているため、図１０に示すようにビット線１０１に起因する容量の内、ビット線１０１とストレージノードコンタクト１０３とに起因する容量Ｃ１が最も大きくなり、当該容量Ｃ１がビット線１０１を流れる信号の遅延に強く影響を及ぼしていた。
【００１７】
これに対して、ＣＵＢに関しては、上記に示した、ビット線１０１とストレージノードコンタクト１０３とに起因した容量が発生しないため、当該容量に起因した信号の遅延は生じないが、キャパシタ１０２の上方にビット線１０１が配置される構造上、ビット線コンタクト１０４が当該キャパシタ１０２の分だけさらに深くなり、アスペクト比が増大するので、当該ビット線コンタクト１０４の形成が難しくなるという問題が生じる。
【００１８】
さらに、ＣＵＢに関しては、図１１に示すように、ビット線１０１間にストレージノードコンタクト１０３のような導体が介在されないので、ビット線１０１に起因する全体の容量の内、隣接するビット線１０１間で生じる容量Ｃ２の割合が増大してしまい、当該容量Ｃ２に起因して、一方のビット線１０１に信号が流れることにより、隣接する他方のビット線１０１にノイズが発生しやすくなるという問題が生ずる。
【００１９】
上記のように、ＣＯＢ、ＣＵＢはそれぞれ、当該構造に起因した長所・短所を有している。
【００２０】
ところで、上記ＣＯＢまたはＣＵＢは基本構造であるが、図７に示したＣＯＢの応用構造として、次のような従来技術がある（例えば、特許文献１参照）。
【００２１】
当該応用構造の従来技術のＣＯＢ構造では、図１２に示すように、キャパシタ１０２ａ，１０２ｂとが交互に積層されている。つまり、第一の層内に所定のピッチでキャパシタ１０２ａが配列されており、隣接するキャパシタ１０２ａに積層する形で、第二の層内にキャパシタ１０２ｂが配列されている。ここで、図示されていないが、層間絶縁膜１０５内にビット線が形成されている。
【００２２】
このように、上記従来技術では、キャパシタ１０２ａ，１０２ｂが二層に亘って形成されているため、通常一層で形成されるべき所定の数のキャパシタを二層に分割して形成することができるので、平面視におけるメモリセルの縮小化が図れる。
【００２３】
また、平面視でのメモリセルの面積を縮小化せず維持した場合には、キャパシタ１０２ａ，１０２ｂの数を上下層で分割した分、各キャパシタ１０２ａ，１０２ｂの底面積を拡大させることができ、表面積の増大させたキャパシタ１０２ａ，１０２ｂを作成することができる。
【００２４】
【非特許文献１】
監修 中野 隆生 他１名，執筆者 吉原 務 他９名，「ＵＬＳＩ ＤＲＡＭ技術」，サイエンスフォーラム，１９９２．９出版，Ｐ２３５〜Ｐ２７０
【特許文献１】
特開２０００−１２７９７号公報（第図１）
【００２５】
【発明が解決しようとする課題】
ところで、近年のＩＴ（Ｉｎｆｏｒｍａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ）化により、ＤＲＡＭにおける、ますますの大容量化、それに伴う微細化が要求されるようになってきている。
【００２６】
上記ＣＯＢやＣＵＢ構造を微細化する場合にも、設計ルールが０．１μｍ以下のサブミクロンオーダにまで達すると、製造プロセスはますます難しくなってきている。
【００２７】
これは、リフレッシュの問題からキャパシタ１０２の表面積をある程度確保する必要があるのだが、例えば、図８，９のＣＵＢが示すように、限られた範囲内で所定の数のキャパシタ１０２が等間隔で、しかもかなり狭い間隔で配列されているため、キャパシタ１０２の底面積をこれ以上拡大できず、必然的にキャパシタ１０２の高さを高くする、すなわちキャパシタ１０２のアスペクト比を大きくする必要性が生ずるためである。
【００２８】
さらに、ＣＵＢにおいては、キャパシタ１０２のアスペクト比の増加にともない、ビット線コンタクト１０４もさらに深く形成する必要があり、当該ビット線コンタクト１０４を形成することは、非常に難しくなってきている。
【００２９】
そこで、キャパシタ１０２の容量を維持しつつ、当該キャパシタ１０２のアスペクト比の増大を抑制するために、現在では、従来より高い誘電率を持つ高誘電体材料を、キャパシタ誘電体として用いている。
【００３０】
しかし、それにもかかわらず、要求される微細化やリフレッシュ問題から、キャパシタ１０２のアスペクト比の増大を抑制しきれず、ＤＲＡＭの製造プロセスはさらに難しくなってきている。
【００３１】
また、特開２０００−１２７９７号公報に開示されている従来技術を採用することにより、各キャパシタ１０２ａ，１０２ｂにおいて、平面視でのメモリセルの面積を縮小化せず維持した場合には、キャパシタ１０２ａ，１０２ｂの数を上下層で分割した分、各キャパシタ１０２ａ，１０２ｂの底面積を拡大させることができる。
【００３２】
したがって、リフレッシュで要求されるべき所定の表面積を確保するにあたり、上記で表面積を拡大させた分、キャパシタ１０２ａ，１０２ｂのアスペクト比を軽減させることができる。しかし、微細化に伴い、以下の問題が生じる。
【００３３】
ＣＯＢ構造により、ビット線と半導体基板上に形成されている拡散層とを接続させるビット線コンタクトを形成することは容易である。しかし、上記のようにキャパシタ１０２ａ，１０２ｂのアスペクト比は軽減はできるものの、現在の微細化の下では、図１２に示したキャパシタ１０２ａ，１０２ｂ以上のアスペクト比が必要とされる。
【００３４】
したがって、当該アスペクト比の比較的大きいキャパシタ１０２ａ，１０２ｂを積層させることにより、ビット線と積層されたキャパシタ１０２ｂの上方に形成される上層配線とを、メモリセル領域外において接続するコンタクトの距離は非常に長くなり（アスペクト比が増大することとなり）、当該両部材を接続させるコンタクトを形成することは、非常に難しくなる。
【００３５】
そこで、この発明は、ＤＲＡＭサイズの微細化に伴うキャパシタのアスペクト比の増大を抑制することができると共に、ビット線とキャパシタの上方で配設される他の部材とを接続させるコンタクトのアスペクト比を抑制することができる半導体記憶装置の構造を提供することを目的とする。
【００３６】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体記憶装置は、それぞれストレージノードコンタクトを介して半導体基板と接続されている複数のキャパシタを備え、前記複数のキャパシタは、前記半導体基板上方に堆積された第一の絶縁層内に形成される第一のキャパシタと、前記第一の絶縁層よりも上方で堆積される第二の絶縁層内に形成される第二のキャパシタとを、有しており、前記第一の絶縁層と前記第二の絶縁層との間に形成される第三の絶縁層内に配設されるビット線を、さらに備えている。
【００３７】
また、請求項２に記載の半導体記憶装置では、前記第二のキャパシタの底面積は、前記第一のキャパシタの底面積より大きいものであってもよい。
【００３８】
また、請求項３に記載の半導体記憶装置では、前記第一のキャパシタは、フィン型キャパシタであってもよい。
【００３９】
【発明の実施の形態】
以下、この発明をその実施の形態を示す図１〜５の図面に基づいて具体的に説明する。
【００４０】
図１は、本発明のメモリセルの断面を示す図である。図１から分かるように、本発明では、ビット線４の下方に第一のキャパシタ２を配置するＣＵＢと、ビット線４の上方に第二のキャパシタ３を配置するＣＯＢとが混在した構造が特徴である。以下、図１にしたがって、その構造を詳細に説明する。
【００４１】
図１に示すように、層間絶縁膜９内に所定の配置で第一のキャパシタ２が配列されている。さらに、第一のキャパシタ２とビット線４との電気的絶縁を確保するために層間絶縁膜１０が形成され、当該層間絶縁膜１０上に堆積される層間絶縁膜１１内にビット線４が配設されている。さらに、層間絶縁膜１１上に層間絶縁膜１２が堆積され、当該層間絶縁膜１２内に所定の配置で第二のキャパシタ３が配列されている。
【００４２】
ここで、各第一、第二のキャパシタ２，３は、ストレージノード２ａ，３ａ、キャパシタ誘電体膜２ｂ，３ｂ、およびセルプレート２ｃ，３ｃで形成されている。
【００４３】
また、第一のキャパシタ２と半導体基板１の表面内に形成される図示していない拡散層とを電気的に接続するために、第一のストレージノードコンタクト５が層間絶縁膜８を貫通して形成されており、第二のキャパシタ３と半導体基板１の表面内に形成される図示していない拡散層とを電気的に接続するために、第二のストレージノードコンタクト６が層間絶縁膜１１，１０，９，８をそれぞれ貫通して形成されている。
【００４４】
また、ビット線４と半導体基板１の表面内に形成される図示していない拡散層とを電気的に接続するために、ビット線コンタクト７が層間絶縁膜１０，９，８をそれぞれ貫通して形成されている。ここで、ビット線コンタクト７は、第一、第二のストレージノードコンタクト５，６を含む断面と異なる断面内に属しているため、その形状を点線にて示している。
【００４５】
上記のように、本発明のメモリセルにおいて、通常一層で形成されるべき所定の数のキャパシタを二層に分割して形成しているので、平面視におけるメモリセルの縮小化が図れる。
【００４６】
また、平面視でのメモリセルの面積を縮小化せず維持した場合には、第一、第二のキャパシタ２，３の数を上下層で分割した分、各キャパシタ２，３の底面積を拡大させることができ、表面積の増大させた第一、第二のキャパシタ２，３を作成することができ、以下に示す効果を得ることができる。
【００４７】
まず、層間絶縁膜１２内に形成される第二のキャパシタ３の底面積を拡大させる場合には、当該層間絶縁膜１２のメモリセルに属する範囲内には、当該第二のキャパシタのみが形成されるだけとなり厳しい制限を要しない。ただし、第二のキャパシタ３を構成する、隣接したストレージノード３ａ間には、キャパシタ誘電体膜３ｂ、セルプレート３ｃを埋め込むことができるだけの間隔が必要であり、当該間隔を設けなければならない点において、制限を受ける。
【００４８】
このように、第二のキャパシタ３の底面積拡大の際に特別な制限を受けないので、層間絶縁膜１２の所定の平面内に、当該第二のキャパシタ３を所望の配置、大きさ、形状等で形成することができる。
【００４９】
ここで、図２に、キャパシタ誘電体膜３ｂ、セルプレート３ｃを埋め込むことができるだけの間隔のみを隔てて、ストレージノード３ａを配列させた場合の一例を示す。
【００５０】
図２に示す一例のように、図１の層間絶縁膜１２の所定の平面内に所定の数の第二のキャパシタ３を形成するに際し、第二のキャパシタ３を構成する、隣接したストレージノード３ａ同士をできる限り接近させて配列させることにより、１つの第二のキャパシタ３の底面積を最大限に拡大させることができる。
【００５１】
したがって、メモリセルの微細化とリフレッシュとの観点から最低限必要とされるキャパシタの表面積を確保するにあたり、上記のように第二のキャパシタ３の底面積を拡大させることができた分、当該第二のキャパシタ３の高さを低くすることができ、当該第二のキャパシタ３のアスペクト比は低減させることができるという効果が得られる。
【００５２】
また、第一のキャパシタ２においても、層間絶縁膜９内に形成される当該第二のキャパシタ２の底面積を拡大させる場合には、次の制限を受けるが、当該制限を除いては、層間絶縁膜９の所定の平面内に、当該第一のキャパシタ２を所望の配置、大きさ、形状等で形成することができる。
【００５３】
ここで上記の制限とは、図３に示すように第一のキャパシタ２を構成するストレージノード２ａは、第二のキャパシタ３に接続されている第二のストレージノードコンタクト６と、ビット線４に接続されているビット線コンタクト７とを避けて形成されなくてはいけないという制限である。これは、後に形成される第一のキャパシタ２を構成するセルプレート２ｃと各コンタクト６，７との電気的絶縁を確保するためである。
【００５４】
ここで、隣接するストレージノード２ａ間において、キャパシタ誘電体膜２ｂ、セルプレート２ｃを埋め込むことができるだけの間隔を、さらに余分に見積もっておく必要がある。
【００５５】
したがって、層間絶縁膜９内に所定の数の第一のキャパシタ２を形成するに際し、上記制限の範囲内で、図３に示す一例のようにストレージノード２ａを配列することにより、第一のキャパシタ２においてもその底面積を最大限に拡大させて形成することができる。
【００５６】
よって、メモリセルの微細化とリフレッシュとの観点から最低限必要とされるキャパシタの表面積を確保するにあたり、上記のように第一のキャパシタ２の底面積を拡大させることができた分、第一のキャパシタ２の高さを低くすることができ、当該第一のキャパシタ２のアスペクト比は低減させることができるという効果が得られる。
【００５７】
上記のように第一のキャパシタ２および第二のキャパシタ３を形成することにより、第二のキャパシタ３の底面積は、第一のキャパシタ２の底面積より大きくなり、よりアスペクト比の低い第二のキャパシタ３を形成することができる。
【００５８】
また、図３に示したストレージノード２ａ間の余分なスペースを効率的に活用するために、図４ａ，ｂに示すように、ストレージノード２ａの側面にフィン１３を形成し、第一のキャパシタ２をフィン型キャパシタとしてもよい。
【００５９】
図４ａ，ｂにおいてフィン１３は、第二のストレージノードコンタクト６を避けるようにストレージノード２ａの側面に、当該ストレージノード２ａの上下に渡って形成されている。また、図示していないが、フィン１３をビット線コンタクト７を避けるようにストレージノード２ａの側面に、同様に形成することもできる。
【００６０】
これにより、第一のキャパシタ２の表面積を当該フィン１３を形成した分だけ増大させることができるので、フィン型キャパシタである第一のキャパシタ２の高さをより低くすることができ、当該第一のキャパシタ２のアスペクト比をさらに軽減させることができる。
【００６１】
さらに、第一のキャパシタ２を配置するに際し上記制限がかかる分、第一のキャパシタ２を形成するためのマスクの精度はある程度要求されるが、第二のキャパシタ３を形成するためのマスクにおいては、第二のキャパシタ３の配置制限が比較的ゆるいので、第一のキャパシタ２用のマスク以上の精度は必要とされず、第二のキャパシタ３用のマスクの製造コストは安価で済む。
【００６２】
また、第二のキャパシタ３の形成に際し、上記のように配置の制限が比較的ゆるいので、パターニングマージンも比較的広く設定できるため、当該第二のキャパシタ３のパターニングも容易に行うことができる。
【００６３】
なお、図５に、図２，３で示した配列のストレージノード２ａ，３ａを上下に重ね合わせた場合の、メモリセルの平面図を示す。ここで、図５に示すストレージノード２ａ，３ａに、キャパシタ誘電体膜２ｂ，３ｂおよびセルプレート２ｃ，３ｃを覆うように形成することにより、図５のＸ−Ｘ断面は、図１に示したメモリセルの断面図と同じ形状になる。
【００６４】
さらに本発明では、上記第一、第二のキャパシタ２，３の底面積拡大により得られる効果の他に、以下に示す効果を得ることもできる。
【００６５】
ビット線４においては、図１に示したように当該ビット線４を、第一のキャパシタ２が形成されている層間絶縁膜９と第二のキャパシタ３が形成されている層間絶縁膜１２との間の層である層間絶縁膜１１内に配設することにより、ビット線コンタクト７のアスペクト比と、当該ビット線４と第二のキャパシタ３の上方で配設される上層配線とをメモリセル領域外において接続するコンタクトのアスペクト比との、バランスをとることができ、片方のコンタクトのアスペクト比が偏重されることがない。したがって、同じ容易さで当該両コンタクトを形成することができる。
【００６６】
さらに、本発明はＣＯＢとＣＵＢとの混合構造故に、ビット線４に起因する容量の観点においても、下記の効果を有することができる。
【００６７】
単なるＣＯＢ構造（特開２０００−１２７９７号公報に開示されている技術も含む）においては、図７に示したように、全てのストレージノードコンタクト１０３がビット線１０１に隣接するが、本発明では、第二のキャパシタ３と電気的に接続されている第二のストレージノードコンタクト６に関しては、ビット線４に隣接するが、第一のキャパシタ２と電気的に接続されている第一のストレージノードコンタクト５は、ビット線４に隣接しない。
【００６８】
したがって、第一のストレージノードコンタクト５がビット線４に隣接しなくなった分、当該ビット線４に寄生する容量が減少するので、その分当該容量によるビット線４に流れる信号の遅延を抑制することができる。
【００６９】
さらに、単なるＣＵＢ構造においては、図９に示したように、全ビット線１０１において、当該ビット線１０１間には、ストレージノードコンタクト１０３のような導体が介在されないので、ビット線１０１に寄生する全体の容量の内、隣接するビット線１０１間で生じる容量の割合が増大してしまい、隣接する一方のビット線１０１の動作により、他方のビット線１０１にノイズが発生していた。
【００７０】
しかし、本発明の構造では、第二のキャパシタ３と電気的に接続する第二のストレージノードコンタクト６に関しては、ビット線４間に介在（隣接）するので、当該第二のストレージノードコンタクト６に隣接しているビット線４において、ビット線４に寄生する全容量に対するビット線間容量の割合が減少し、その分当該容量によるビット線間ノイズの発生を抑制することができる。
【００７１】
例えば、図１に示したように、ビット線４の延設方向に対して垂直な方向（図５の断面Ｘ−Ｘ方向）において、第一のキャパシタ２と第二のキャパシタ３とが交互に積み重なる構造を採用することにより、各ビット線４間において、１つおきに第二のストレージノードコンタクト６が配置され、各ビット線４において一方側面では第一のストレージノードコンタクト５が配設されなくなる構造となるので、従来のＣＯＢ構造のビット線１０１の容量に比べて、各ビット線４の容量を減少させることができ、各ビット線４に流れる信号の遅延を抑制することができる。
【００７２】
これに加えて、各ビット線４において他方側面では第二のストレージノードコンタクト６が配設されているので、従来のＣＵＢ構造のビット線１０１に寄生する全容量に対するビット線間容量の割合に比べて、本実施例のビット線４に寄生する全容量に対するビット線間容量の割合を減少させることができ、隣接する一方のビット線４の動作により他方のビット線４に発生するノイズを抑制することができる。
【００７３】
以上により、本発明のように上下層に亘って第一、第二のキャパシタを積層し、第一のキャパシタ２が形成される層と第二のキャパシタ３が形成される層との間の層内に、ビット線４を配設することにより（つまりＣＯＢとＣＵＢの複合構造とすることにより）、メモリサイズの微細化に伴うキャパシタのアスペクト比の増大を抑制することができると共に、ビット線４と他の部材（第二のキャパシタ３が形成されている層より上層に配設される上層配線等）とを接続させるコンタクトのアスペクト比を抑制することができる。
【００７４】
また、第二のキャパシタ３が形成される第二の層間絶縁膜１２のメモリセルに属する範囲内には、当該第二のキャパシタ３のみが形成されるだけとなり厳しい制限を要さないので、第二のキャパシタ３用のマスクの製造コストは安価で済み、かつ、パターニングマージンも比較的広く設定できるため、当該第二のキャパシタ３のパターニングも容易に行うことができる。
【００７５】
さらに加えて、電気的観点においても、本発明の構造を採用することにより、従来の単なるＣＯＢ構造に比べて、ビット線４に寄生する容量が減少するので、当該ビット線４に流れる信号の遅延を抑制できる。
【００７６】
また、本発明の構造を採用することにより、従来の単なるＣＵＢ構造に比べて、ビット線４に寄生するビット線間容量の割合が減少するので、一方のビット線４の動作により他のビット線４にノイズが発生することを抑制できる。
【００７７】
【発明の効果】
本発明の請求項１に記載の半導体記憶装置は、それぞれストレージノードコンタクトを介して半導体基板と接続されている複数のキャパシタを備え、前記複数のキャパシタは、前記半導体基板上方に堆積された第一の絶縁層内に形成される第一のキャパシタと、前記第一の絶縁層よりも上方で堆積される第二の絶縁層内に形成される第二のキャパシタとを、有しており、前記第一の絶縁層と前記第二の絶縁層との間に形成される第三の絶縁層内に配設されるビット線を、さらに備えているので、複数のキャパシタを下層の第一のキャパシタと上層の第二のキャパシタとに分割することができ、当該分割で同一層内でのキャパシタの数が減少した分、所定の範囲内に形成される第一、第二のキャパシタの底面積を拡大することができる。したがって、半導体記憶装置の微細化とリフレッシュとの観点から最低限必要とされるキャパシタの表面積を確保するにあたり、上記のように第一、第二のキャパシタの底面積を拡大させることができた分、当該第一、第二のキャパシタの高さを低くすることができ、当該第一、第二のキャパシタのアスペクト比は低減させることができる。また、第二のキャパシタが形成される第二の絶縁層のメモリセルに属する範囲内には、当該第二のキャパシタのみが形成されるだけとなるので、厳しい制限を要さないので、第二のキャパシタ用のマスクの製造コストは安価で済み、かつ、パターニングマージンも比較的広く設定できるため、当該第二のキャパシタのパターニングも容易に行うことができる。また、上記のようにビット線を、第一の絶縁層と第二の絶縁層との間の第三の絶縁層内に配設することにより、ビット線コンタクトのアスペクト比と、当該ビット線と第二の絶縁層上方で配設される上層配線とをメモリセル領域外において接続するコンタクトのアスペクト比との、バランスをとることができ、片方のコンタクトのアスペクト比が偏重されることがない。したがって、同じ容易さで当該両コンタクトを形成することができる。さらに、ビット線を介して所定の数のキャパシタを第一の絶縁層と第二の絶縁層とに分割するので、全てのキャパシタが有するストレージノードコンタクトが各ビット線間に介在もしくは全く介在しないという構造ではなく、第一の絶縁層内に形成されている第二のキャパシタが有するストレージノードコンタクトのみが、各ビット線間に介在することとなるので、ビット線とストレージノードに寄生する容量が及ぼす悪影響（信号の遅延）と、ビット線間同士に寄生する容量が及ぼす悪影響（ノイズの発生）とを、調和することができ、両悪影響の抑制を図ることができる。
【００７８】
本発明の請求項２に記載の半導体記憶装置では、前記第二のキャパシタの底面積は、前記第一のキャパシタの底面積より大きいので、第二のキャパシタに関しては、よりアスペクトの低いものを作成することができる。
【００７９】
本発明の請求項３に記載の半導体記憶装置は、前記第一のキャパシタは、フィン型キャパシタであるので、第一のキャパシタとビット線コンタクトとの間に発生する空間、および第一のキャパシタとストレージノードコンタクトとの間に発生する空間を、当該第一のキャパシタに形成されるフィンにより効率的に占有することができるので、さらに、第一のキャパシタの表面積を拡大することができ、アスペクト比の軽減もより促進させることができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の構造を示す断面図である。
【図２】第二のキャパシタを構成するストレージノードの配列の様子を示す平面図である。
【図３】第一のキャパシタを構成するストレージノードの配列の様子を示す平面図である。
【図４】第一のキャパシタにおいてフィン型キャパシタを構成するストレージノードの形状および配列を示す平面図である。
【図５】第一、第二のストレージノードおよびビット線の配列の様子を示す平面図である。
【図６】従来のＣＯＢ構造のキャパシタの配列の様子を示す平面図である。
【図７】従来のＣＯＢ構造の様子を示す断面図である。
【図８】従来のＣＵＢ構造のキャパシタの配列の様子を示す平面図である。
【図９】従来のＣＵＢ構造の様子を示す断面図である。
【図１０】ＣＯＢ構造におけるビット線に寄生する容量の様子を示す図である。
【図１１】ＣＵＢ構造におけるビット線に寄生する容量の様子を示す図である。
【図１２】従来技術の積層型ＣＯＢ構造の構成を示す断面図である。
【符号の説明】
１ 半導体基板、２ 第一のキャパシタ、３ 第二のキャパシタ、４ ビット線、５ 第一のストレージノードコンタクト、６ 第二のストレージノードコンタクト、７ ビット線コンタクト、８，９，１０，１１，１２ 層間絶縁膜、１３ フィン、２ａ，３ａ ストレージノード、２ｂ，３ｂ キャパシタ誘電体、２ｃ，３ｃ セルプレート。
【発明の属する技術分野】
この発明は、半導体記憶装置に係る発明であって、特に、スタック型キャパシタ積層構造の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
パーソナルコンピュータや様々の機器の主記憶装置として用いられているメモリとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
【０００３】
当該ＤＲＡＭセルの構造は、基板上方にキャパシタを積層するスタック型と、基板内にトレンチを形成し、当該トレンチにキャパシタを作り込むトレンチ型とに大別される。
【０００４】
また、現在主流である上記スタック型の構造に関しては、図６，７に示すように、ビット線より上方にキャパシタを形成するＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ ｌｉｎｅ）と、図８，９に示すように、ビット線よりも下方にキャパシタを形成するＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔ ｌｉｎｅ）とにさらに分けられている（例えば、非特許文献１参照）。
【０００５】
図６はＣＯＢの構成を説明するための平面図であり、図７は、図６のＡ−Ａ断面を示す断面図である。また、図８はＣＵＢの構成を説明するための平面図であり、図９は、図８のＢ−Ｂ断面を示す断面図である。ここで、図７，９において、半導体基板１００表面内に形成される拡散層および、半導体基板１００上に堆積される層間絶縁膜中に形成されるワード線等は省略している。
【０００６】
ＣＯＢ構造は、図６から分かるように、マトリックス状にストレージノード１０２ａが配列しており、平面視において、断面線Ａ−Ａに沿ってストレージノードコンタクト１０３とビット線１０１とが交互に形成されている。
【０００７】
また、ＣＯＢ構造は、図７から分かるように、ビット線１０１の上方において、ストレージノード１０２ａとキャパシタ誘電体膜１０２ｂとセルプレート１０２ｃとで形成されている、複数のキャパシタ１０２が配置しており、当該キャパシタ１０２と半導体基板１００の表面内に形成されている図示していない拡散層とを接続するために、ストレージノードコンタクト１０３が形成されている。
【０００８】
さらに、ビット線１０１と半導体基板１００の表面内に形成されている図示していない拡散層とを接続するために、ビット線コンタクト１０４が形成されている。
【０００９】
ここで、図６において、ビット線１０１はストレージノード１０２ａの下方に位置しているため、点線にてビット線１０１およびビット線コンタクト１０４を示しており、また、図７において、ビット線コンタクト１０４は、図６のＡ−Ａ断面と異なる平面内に属しているため点線にてその形状を示している。
【００１０】
これに対して、ＣＵＢ構造は、図８から分かるように、マトリックス状にストレージノード１０２ａが配列しており、断面線Ｂ−Ｂに沿ってストレージノードコンタクト１０３とビット線１０１とが、平面視で交互に形成されている。
【００１１】
また、ＣＵＢ構造は、図９から分かるように、ビット線１０１の下方において、ストレージノード１０２ａとキャパシタ誘電体膜１０２ｂとセルプレート１０２ｃとで形成されている、複数のキャパシタ１０２が配置しており、当該キャパシタ１０２と半導体基板１００の表面内に形成されている図示していない拡散層とを接続するために、ストレージノードコンタクト１０３が形成されている。
【００１２】
また、ビット線１０１と半導体基板１００の表面内に形成されている図示していない拡散層とを接続するために、ビット線コンタクト１０４が形成されている。
【００１３】
ここで、図８において、ストレージノード１０２ａはビット線１０１の下方に位置しているため、点線にてストレージノード１０２ａおよびストレージノードコンタクト１０３を示しており、また、図９において、ビット線コンタクト１０４は、図８のＢ−Ｂ断面と異なる平面内に属しているため点線にてその形状を示している。
【００１４】
上記構成のＣＯＢ、ＣＵＢは、それぞれ以下に示す特徴を有している。
【００１５】
ＣＯＢに関しては、当該ＣＯＢのビット線コンタクト１０４がＣＵＢのビット線コンタクト１０４と比較して低く形成されるため、当該ＣＯＢのビット線コンタクト１０４のアスペクト比は比較的軽減され、当該ＣＯＢのビット線コンタクト１０４の微細化が容易に行えるという利点がある。
【００１６】
ところが、他方では、ビット線１０１間にはストレージノードコンタクト１０３が存在しており、ビット線１０１とストレージコンタクト１０３とは比較的短い距離だけ隔てて隣接しているため、図１０に示すようにビット線１０１に起因する容量の内、ビット線１０１とストレージノードコンタクト１０３とに起因する容量Ｃ１が最も大きくなり、当該容量Ｃ１がビット線１０１を流れる信号の遅延に強く影響を及ぼしていた。
【００１７】
これに対して、ＣＵＢに関しては、上記に示した、ビット線１０１とストレージノードコンタクト１０３とに起因した容量が発生しないため、当該容量に起因した信号の遅延は生じないが、キャパシタ１０２の上方にビット線１０１が配置される構造上、ビット線コンタクト１０４が当該キャパシタ１０２の分だけさらに深くなり、アスペクト比が増大するので、当該ビット線コンタクト１０４の形成が難しくなるという問題が生じる。
【００１８】
さらに、ＣＵＢに関しては、図１１に示すように、ビット線１０１間にストレージノードコンタクト１０３のような導体が介在されないので、ビット線１０１に起因する全体の容量の内、隣接するビット線１０１間で生じる容量Ｃ２の割合が増大してしまい、当該容量Ｃ２に起因して、一方のビット線１０１に信号が流れることにより、隣接する他方のビット線１０１にノイズが発生しやすくなるという問題が生ずる。
【００１９】
上記のように、ＣＯＢ、ＣＵＢはそれぞれ、当該構造に起因した長所・短所を有している。
【００２０】
ところで、上記ＣＯＢまたはＣＵＢは基本構造であるが、図７に示したＣＯＢの応用構造として、次のような従来技術がある（例えば、特許文献１参照）。
【００２１】
当該応用構造の従来技術のＣＯＢ構造では、図１２に示すように、キャパシタ１０２ａ，１０２ｂとが交互に積層されている。つまり、第一の層内に所定のピッチでキャパシタ１０２ａが配列されており、隣接するキャパシタ１０２ａに積層する形で、第二の層内にキャパシタ１０２ｂが配列されている。ここで、図示されていないが、層間絶縁膜１０５内にビット線が形成されている。
【００２２】
このように、上記従来技術では、キャパシタ１０２ａ，１０２ｂが二層に亘って形成されているため、通常一層で形成されるべき所定の数のキャパシタを二層に分割して形成することができるので、平面視におけるメモリセルの縮小化が図れる。
【００２３】
また、平面視でのメモリセルの面積を縮小化せず維持した場合には、キャパシタ１０２ａ，１０２ｂの数を上下層で分割した分、各キャパシタ１０２ａ，１０２ｂの底面積を拡大させることができ、表面積の増大させたキャパシタ１０２ａ，１０２ｂを作成することができる。
【００２４】
【非特許文献１】
監修 中野 隆生 他１名，執筆者 吉原 務 他９名，「ＵＬＳＩ ＤＲＡＭ技術」，サイエンスフォーラム，１９９２．９出版，Ｐ２３５〜Ｐ２７０
【特許文献１】
特開２０００−１２７９７号公報（第図１）
【００２５】
【発明が解決しようとする課題】
ところで、近年のＩＴ（Ｉｎｆｏｒｍａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ）化により、ＤＲＡＭにおける、ますますの大容量化、それに伴う微細化が要求されるようになってきている。
【００２６】
上記ＣＯＢやＣＵＢ構造を微細化する場合にも、設計ルールが０．１μｍ以下のサブミクロンオーダにまで達すると、製造プロセスはますます難しくなってきている。
【００２７】
これは、リフレッシュの問題からキャパシタ１０２の表面積をある程度確保する必要があるのだが、例えば、図８，９のＣＵＢが示すように、限られた範囲内で所定の数のキャパシタ１０２が等間隔で、しかもかなり狭い間隔で配列されているため、キャパシタ１０２の底面積をこれ以上拡大できず、必然的にキャパシタ１０２の高さを高くする、すなわちキャパシタ１０２のアスペクト比を大きくする必要性が生ずるためである。
【００２８】
さらに、ＣＵＢにおいては、キャパシタ１０２のアスペクト比の増加にともない、ビット線コンタクト１０４もさらに深く形成する必要があり、当該ビット線コンタクト１０４を形成することは、非常に難しくなってきている。
【００２９】
そこで、キャパシタ１０２の容量を維持しつつ、当該キャパシタ１０２のアスペクト比の増大を抑制するために、現在では、従来より高い誘電率を持つ高誘電体材料を、キャパシタ誘電体として用いている。
【００３０】
しかし、それにもかかわらず、要求される微細化やリフレッシュ問題から、キャパシタ１０２のアスペクト比の増大を抑制しきれず、ＤＲＡＭの製造プロセスはさらに難しくなってきている。
【００３１】
また、特開２０００−１２７９７号公報に開示されている従来技術を採用することにより、各キャパシタ１０２ａ，１０２ｂにおいて、平面視でのメモリセルの面積を縮小化せず維持した場合には、キャパシタ１０２ａ，１０２ｂの数を上下層で分割した分、各キャパシタ１０２ａ，１０２ｂの底面積を拡大させることができる。
【００３２】
したがって、リフレッシュで要求されるべき所定の表面積を確保するにあたり、上記で表面積を拡大させた分、キャパシタ１０２ａ，１０２ｂのアスペクト比を軽減させることができる。しかし、微細化に伴い、以下の問題が生じる。
【００３３】
ＣＯＢ構造により、ビット線と半導体基板上に形成されている拡散層とを接続させるビット線コンタクトを形成することは容易である。しかし、上記のようにキャパシタ１０２ａ，１０２ｂのアスペクト比は軽減はできるものの、現在の微細化の下では、図１２に示したキャパシタ１０２ａ，１０２ｂ以上のアスペクト比が必要とされる。
【００３４】
したがって、当該アスペクト比の比較的大きいキャパシタ１０２ａ，１０２ｂを積層させることにより、ビット線と積層されたキャパシタ１０２ｂの上方に形成される上層配線とを、メモリセル領域外において接続するコンタクトの距離は非常に長くなり（アスペクト比が増大することとなり）、当該両部材を接続させるコンタクトを形成することは、非常に難しくなる。
【００３５】
そこで、この発明は、ＤＲＡＭサイズの微細化に伴うキャパシタのアスペクト比の増大を抑制することができると共に、ビット線とキャパシタの上方で配設される他の部材とを接続させるコンタクトのアスペクト比を抑制することができる半導体記憶装置の構造を提供することを目的とする。
【００３６】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体記憶装置は、それぞれストレージノードコンタクトを介して半導体基板と接続されている複数のキャパシタを備え、前記複数のキャパシタは、前記半導体基板上方に堆積された第一の絶縁層内に形成される第一のキャパシタと、前記第一の絶縁層よりも上方で堆積される第二の絶縁層内に形成される第二のキャパシタとを、有しており、前記第一の絶縁層と前記第二の絶縁層との間に形成される第三の絶縁層内に配設されるビット線を、さらに備えている。
【００３７】
また、請求項２に記載の半導体記憶装置では、前記第二のキャパシタの底面積は、前記第一のキャパシタの底面積より大きいものであってもよい。
【００３８】
また、請求項３に記載の半導体記憶装置では、前記第一のキャパシタは、フィン型キャパシタであってもよい。
【００３９】
【発明の実施の形態】
以下、この発明をその実施の形態を示す図１〜５の図面に基づいて具体的に説明する。
【００４０】
図１は、本発明のメモリセルの断面を示す図である。図１から分かるように、本発明では、ビット線４の下方に第一のキャパシタ２を配置するＣＵＢと、ビット線４の上方に第二のキャパシタ３を配置するＣＯＢとが混在した構造が特徴である。以下、図１にしたがって、その構造を詳細に説明する。
【００４１】
図１に示すように、層間絶縁膜９内に所定の配置で第一のキャパシタ２が配列されている。さらに、第一のキャパシタ２とビット線４との電気的絶縁を確保するために層間絶縁膜１０が形成され、当該層間絶縁膜１０上に堆積される層間絶縁膜１１内にビット線４が配設されている。さらに、層間絶縁膜１１上に層間絶縁膜１２が堆積され、当該層間絶縁膜１２内に所定の配置で第二のキャパシタ３が配列されている。
【００４２】
ここで、各第一、第二のキャパシタ２，３は、ストレージノード２ａ，３ａ、キャパシタ誘電体膜２ｂ，３ｂ、およびセルプレート２ｃ，３ｃで形成されている。
【００４３】
また、第一のキャパシタ２と半導体基板１の表面内に形成される図示していない拡散層とを電気的に接続するために、第一のストレージノードコンタクト５が層間絶縁膜８を貫通して形成されており、第二のキャパシタ３と半導体基板１の表面内に形成される図示していない拡散層とを電気的に接続するために、第二のストレージノードコンタクト６が層間絶縁膜１１，１０，９，８をそれぞれ貫通して形成されている。
【００４４】
また、ビット線４と半導体基板１の表面内に形成される図示していない拡散層とを電気的に接続するために、ビット線コンタクト７が層間絶縁膜１０，９，８をそれぞれ貫通して形成されている。ここで、ビット線コンタクト７は、第一、第二のストレージノードコンタクト５，６を含む断面と異なる断面内に属しているため、その形状を点線にて示している。
【００４５】
上記のように、本発明のメモリセルにおいて、通常一層で形成されるべき所定の数のキャパシタを二層に分割して形成しているので、平面視におけるメモリセルの縮小化が図れる。
【００４６】
また、平面視でのメモリセルの面積を縮小化せず維持した場合には、第一、第二のキャパシタ２，３の数を上下層で分割した分、各キャパシタ２，３の底面積を拡大させることができ、表面積の増大させた第一、第二のキャパシタ２，３を作成することができ、以下に示す効果を得ることができる。
【００４７】
まず、層間絶縁膜１２内に形成される第二のキャパシタ３の底面積を拡大させる場合には、当該層間絶縁膜１２のメモリセルに属する範囲内には、当該第二のキャパシタのみが形成されるだけとなり厳しい制限を要しない。ただし、第二のキャパシタ３を構成する、隣接したストレージノード３ａ間には、キャパシタ誘電体膜３ｂ、セルプレート３ｃを埋め込むことができるだけの間隔が必要であり、当該間隔を設けなければならない点において、制限を受ける。
【００４８】
このように、第二のキャパシタ３の底面積拡大の際に特別な制限を受けないので、層間絶縁膜１２の所定の平面内に、当該第二のキャパシタ３を所望の配置、大きさ、形状等で形成することができる。
【００４９】
ここで、図２に、キャパシタ誘電体膜３ｂ、セルプレート３ｃを埋め込むことができるだけの間隔のみを隔てて、ストレージノード３ａを配列させた場合の一例を示す。
【００５０】
図２に示す一例のように、図１の層間絶縁膜１２の所定の平面内に所定の数の第二のキャパシタ３を形成するに際し、第二のキャパシタ３を構成する、隣接したストレージノード３ａ同士をできる限り接近させて配列させることにより、１つの第二のキャパシタ３の底面積を最大限に拡大させることができる。
【００５１】
したがって、メモリセルの微細化とリフレッシュとの観点から最低限必要とされるキャパシタの表面積を確保するにあたり、上記のように第二のキャパシタ３の底面積を拡大させることができた分、当該第二のキャパシタ３の高さを低くすることができ、当該第二のキャパシタ３のアスペクト比は低減させることができるという効果が得られる。
【００５２】
また、第一のキャパシタ２においても、層間絶縁膜９内に形成される当該第二のキャパシタ２の底面積を拡大させる場合には、次の制限を受けるが、当該制限を除いては、層間絶縁膜９の所定の平面内に、当該第一のキャパシタ２を所望の配置、大きさ、形状等で形成することができる。
【００５３】
ここで上記の制限とは、図３に示すように第一のキャパシタ２を構成するストレージノード２ａは、第二のキャパシタ３に接続されている第二のストレージノードコンタクト６と、ビット線４に接続されているビット線コンタクト７とを避けて形成されなくてはいけないという制限である。これは、後に形成される第一のキャパシタ２を構成するセルプレート２ｃと各コンタクト６，７との電気的絶縁を確保するためである。
【００５４】
ここで、隣接するストレージノード２ａ間において、キャパシタ誘電体膜２ｂ、セルプレート２ｃを埋め込むことができるだけの間隔を、さらに余分に見積もっておく必要がある。
【００５５】
したがって、層間絶縁膜９内に所定の数の第一のキャパシタ２を形成するに際し、上記制限の範囲内で、図３に示す一例のようにストレージノード２ａを配列することにより、第一のキャパシタ２においてもその底面積を最大限に拡大させて形成することができる。
【００５６】
よって、メモリセルの微細化とリフレッシュとの観点から最低限必要とされるキャパシタの表面積を確保するにあたり、上記のように第一のキャパシタ２の底面積を拡大させることができた分、第一のキャパシタ２の高さを低くすることができ、当該第一のキャパシタ２のアスペクト比は低減させることができるという効果が得られる。
【００５７】
上記のように第一のキャパシタ２および第二のキャパシタ３を形成することにより、第二のキャパシタ３の底面積は、第一のキャパシタ２の底面積より大きくなり、よりアスペクト比の低い第二のキャパシタ３を形成することができる。
【００５８】
また、図３に示したストレージノード２ａ間の余分なスペースを効率的に活用するために、図４ａ，ｂに示すように、ストレージノード２ａの側面にフィン１３を形成し、第一のキャパシタ２をフィン型キャパシタとしてもよい。
【００５９】
図４ａ，ｂにおいてフィン１３は、第二のストレージノードコンタクト６を避けるようにストレージノード２ａの側面に、当該ストレージノード２ａの上下に渡って形成されている。また、図示していないが、フィン１３をビット線コンタクト７を避けるようにストレージノード２ａの側面に、同様に形成することもできる。
【００６０】
これにより、第一のキャパシタ２の表面積を当該フィン１３を形成した分だけ増大させることができるので、フィン型キャパシタである第一のキャパシタ２の高さをより低くすることができ、当該第一のキャパシタ２のアスペクト比をさらに軽減させることができる。
【００６１】
さらに、第一のキャパシタ２を配置するに際し上記制限がかかる分、第一のキャパシタ２を形成するためのマスクの精度はある程度要求されるが、第二のキャパシタ３を形成するためのマスクにおいては、第二のキャパシタ３の配置制限が比較的ゆるいので、第一のキャパシタ２用のマスク以上の精度は必要とされず、第二のキャパシタ３用のマスクの製造コストは安価で済む。
【００６２】
また、第二のキャパシタ３の形成に際し、上記のように配置の制限が比較的ゆるいので、パターニングマージンも比較的広く設定できるため、当該第二のキャパシタ３のパターニングも容易に行うことができる。
【００６３】
なお、図５に、図２，３で示した配列のストレージノード２ａ，３ａを上下に重ね合わせた場合の、メモリセルの平面図を示す。ここで、図５に示すストレージノード２ａ，３ａに、キャパシタ誘電体膜２ｂ，３ｂおよびセルプレート２ｃ，３ｃを覆うように形成することにより、図５のＸ−Ｘ断面は、図１に示したメモリセルの断面図と同じ形状になる。
【００６４】
さらに本発明では、上記第一、第二のキャパシタ２，３の底面積拡大により得られる効果の他に、以下に示す効果を得ることもできる。
【００６５】
ビット線４においては、図１に示したように当該ビット線４を、第一のキャパシタ２が形成されている層間絶縁膜９と第二のキャパシタ３が形成されている層間絶縁膜１２との間の層である層間絶縁膜１１内に配設することにより、ビット線コンタクト７のアスペクト比と、当該ビット線４と第二のキャパシタ３の上方で配設される上層配線とをメモリセル領域外において接続するコンタクトのアスペクト比との、バランスをとることができ、片方のコンタクトのアスペクト比が偏重されることがない。したがって、同じ容易さで当該両コンタクトを形成することができる。
【００６６】
さらに、本発明はＣＯＢとＣＵＢとの混合構造故に、ビット線４に起因する容量の観点においても、下記の効果を有することができる。
【００６７】
単なるＣＯＢ構造（特開２０００−１２７９７号公報に開示されている技術も含む）においては、図７に示したように、全てのストレージノードコンタクト１０３がビット線１０１に隣接するが、本発明では、第二のキャパシタ３と電気的に接続されている第二のストレージノードコンタクト６に関しては、ビット線４に隣接するが、第一のキャパシタ２と電気的に接続されている第一のストレージノードコンタクト５は、ビット線４に隣接しない。
【００６８】
したがって、第一のストレージノードコンタクト５がビット線４に隣接しなくなった分、当該ビット線４に寄生する容量が減少するので、その分当該容量によるビット線４に流れる信号の遅延を抑制することができる。
【００６９】
さらに、単なるＣＵＢ構造においては、図９に示したように、全ビット線１０１において、当該ビット線１０１間には、ストレージノードコンタクト１０３のような導体が介在されないので、ビット線１０１に寄生する全体の容量の内、隣接するビット線１０１間で生じる容量の割合が増大してしまい、隣接する一方のビット線１０１の動作により、他方のビット線１０１にノイズが発生していた。
【００７０】
しかし、本発明の構造では、第二のキャパシタ３と電気的に接続する第二のストレージノードコンタクト６に関しては、ビット線４間に介在（隣接）するので、当該第二のストレージノードコンタクト６に隣接しているビット線４において、ビット線４に寄生する全容量に対するビット線間容量の割合が減少し、その分当該容量によるビット線間ノイズの発生を抑制することができる。
【００７１】
例えば、図１に示したように、ビット線４の延設方向に対して垂直な方向（図５の断面Ｘ−Ｘ方向）において、第一のキャパシタ２と第二のキャパシタ３とが交互に積み重なる構造を採用することにより、各ビット線４間において、１つおきに第二のストレージノードコンタクト６が配置され、各ビット線４において一方側面では第一のストレージノードコンタクト５が配設されなくなる構造となるので、従来のＣＯＢ構造のビット線１０１の容量に比べて、各ビット線４の容量を減少させることができ、各ビット線４に流れる信号の遅延を抑制することができる。
【００７２】
これに加えて、各ビット線４において他方側面では第二のストレージノードコンタクト６が配設されているので、従来のＣＵＢ構造のビット線１０１に寄生する全容量に対するビット線間容量の割合に比べて、本実施例のビット線４に寄生する全容量に対するビット線間容量の割合を減少させることができ、隣接する一方のビット線４の動作により他方のビット線４に発生するノイズを抑制することができる。
【００７３】
以上により、本発明のように上下層に亘って第一、第二のキャパシタを積層し、第一のキャパシタ２が形成される層と第二のキャパシタ３が形成される層との間の層内に、ビット線４を配設することにより（つまりＣＯＢとＣＵＢの複合構造とすることにより）、メモリサイズの微細化に伴うキャパシタのアスペクト比の増大を抑制することができると共に、ビット線４と他の部材（第二のキャパシタ３が形成されている層より上層に配設される上層配線等）とを接続させるコンタクトのアスペクト比を抑制することができる。
【００７４】
また、第二のキャパシタ３が形成される第二の層間絶縁膜１２のメモリセルに属する範囲内には、当該第二のキャパシタ３のみが形成されるだけとなり厳しい制限を要さないので、第二のキャパシタ３用のマスクの製造コストは安価で済み、かつ、パターニングマージンも比較的広く設定できるため、当該第二のキャパシタ３のパターニングも容易に行うことができる。
【００７５】
さらに加えて、電気的観点においても、本発明の構造を採用することにより、従来の単なるＣＯＢ構造に比べて、ビット線４に寄生する容量が減少するので、当該ビット線４に流れる信号の遅延を抑制できる。
【００７６】
また、本発明の構造を採用することにより、従来の単なるＣＵＢ構造に比べて、ビット線４に寄生するビット線間容量の割合が減少するので、一方のビット線４の動作により他のビット線４にノイズが発生することを抑制できる。
【００７７】
【発明の効果】
本発明の請求項１に記載の半導体記憶装置は、それぞれストレージノードコンタクトを介して半導体基板と接続されている複数のキャパシタを備え、前記複数のキャパシタは、前記半導体基板上方に堆積された第一の絶縁層内に形成される第一のキャパシタと、前記第一の絶縁層よりも上方で堆積される第二の絶縁層内に形成される第二のキャパシタとを、有しており、前記第一の絶縁層と前記第二の絶縁層との間に形成される第三の絶縁層内に配設されるビット線を、さらに備えているので、複数のキャパシタを下層の第一のキャパシタと上層の第二のキャパシタとに分割することができ、当該分割で同一層内でのキャパシタの数が減少した分、所定の範囲内に形成される第一、第二のキャパシタの底面積を拡大することができる。したがって、半導体記憶装置の微細化とリフレッシュとの観点から最低限必要とされるキャパシタの表面積を確保するにあたり、上記のように第一、第二のキャパシタの底面積を拡大させることができた分、当該第一、第二のキャパシタの高さを低くすることができ、当該第一、第二のキャパシタのアスペクト比は低減させることができる。また、第二のキャパシタが形成される第二の絶縁層のメモリセルに属する範囲内には、当該第二のキャパシタのみが形成されるだけとなるので、厳しい制限を要さないので、第二のキャパシタ用のマスクの製造コストは安価で済み、かつ、パターニングマージンも比較的広く設定できるため、当該第二のキャパシタのパターニングも容易に行うことができる。また、上記のようにビット線を、第一の絶縁層と第二の絶縁層との間の第三の絶縁層内に配設することにより、ビット線コンタクトのアスペクト比と、当該ビット線と第二の絶縁層上方で配設される上層配線とをメモリセル領域外において接続するコンタクトのアスペクト比との、バランスをとることができ、片方のコンタクトのアスペクト比が偏重されることがない。したがって、同じ容易さで当該両コンタクトを形成することができる。さらに、ビット線を介して所定の数のキャパシタを第一の絶縁層と第二の絶縁層とに分割するので、全てのキャパシタが有するストレージノードコンタクトが各ビット線間に介在もしくは全く介在しないという構造ではなく、第一の絶縁層内に形成されている第二のキャパシタが有するストレージノードコンタクトのみが、各ビット線間に介在することとなるので、ビット線とストレージノードに寄生する容量が及ぼす悪影響（信号の遅延）と、ビット線間同士に寄生する容量が及ぼす悪影響（ノイズの発生）とを、調和することができ、両悪影響の抑制を図ることができる。
【００７８】
本発明の請求項２に記載の半導体記憶装置では、前記第二のキャパシタの底面積は、前記第一のキャパシタの底面積より大きいので、第二のキャパシタに関しては、よりアスペクトの低いものを作成することができる。
【００７９】
本発明の請求項３に記載の半導体記憶装置は、前記第一のキャパシタは、フィン型キャパシタであるので、第一のキャパシタとビット線コンタクトとの間に発生する空間、および第一のキャパシタとストレージノードコンタクトとの間に発生する空間を、当該第一のキャパシタに形成されるフィンにより効率的に占有することができるので、さらに、第一のキャパシタの表面積を拡大することができ、アスペクト比の軽減もより促進させることができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の構造を示す断面図である。
【図２】第二のキャパシタを構成するストレージノードの配列の様子を示す平面図である。
【図３】第一のキャパシタを構成するストレージノードの配列の様子を示す平面図である。
【図４】第一のキャパシタにおいてフィン型キャパシタを構成するストレージノードの形状および配列を示す平面図である。
【図５】第一、第二のストレージノードおよびビット線の配列の様子を示す平面図である。
【図６】従来のＣＯＢ構造のキャパシタの配列の様子を示す平面図である。
【図７】従来のＣＯＢ構造の様子を示す断面図である。
【図８】従来のＣＵＢ構造のキャパシタの配列の様子を示す平面図である。
【図９】従来のＣＵＢ構造の様子を示す断面図である。
【図１０】ＣＯＢ構造におけるビット線に寄生する容量の様子を示す図である。
【図１１】ＣＵＢ構造におけるビット線に寄生する容量の様子を示す図である。
【図１２】従来技術の積層型ＣＯＢ構造の構成を示す断面図である。
【符号の説明】
１ 半導体基板、２ 第一のキャパシタ、３ 第二のキャパシタ、４ ビット線、５ 第一のストレージノードコンタクト、６ 第二のストレージノードコンタクト、７ ビット線コンタクト、８，９，１０，１１，１２ 層間絶縁膜、１３ フィン、２ａ，３ａ ストレージノード、２ｂ，３ｂ キャパシタ誘電体、２ｃ，３ｃ セルプレート。
Claims (3)
- それぞれストレージノードコンタクトを介して半導体基板と接続されている複数のキャパシタを備え、
前記複数のキャパシタは、
前記半導体基板上方に堆積された第一の絶縁層内に形成される第一のキャパシタと、
前記第一の絶縁層よりも上方で堆積される第二の絶縁層内に形成される第二のキャパシタとを、
有しており、
前記第一の絶縁層と前記第二の絶縁層との間に形成される第三の絶縁層内に配設されるビット線を、
さらに備えていることを特徴とする半導体記憶装置。 - 前記第二のキャパシタの底面積は、前記第一のキャパシタの底面積より大きい、
ことを特徴とする請求項１に記載の半導体記憶装置。 - 前記第一のキャパシタは、フィン型キャパシタである、
ことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002269678A JP2004111510A (ja) | 2002-09-17 | 2002-09-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002269678A JP2004111510A (ja) | 2002-09-17 | 2002-09-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004111510A true JP2004111510A (ja) | 2004-04-08 |
Family
ID=32267545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002269678A Pending JP2004111510A (ja) | 2002-09-17 | 2002-09-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004111510A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100878495B1 (ko) * | 2002-12-16 | 2009-01-13 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
-
2002
- 2002-09-17 JP JP2002269678A patent/JP2004111510A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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