JP2004096029A - パワー半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】リードフレーム1に接合されたパワー半導体素子3の所定部分とPbフリーPbフリーはんだ2とを封止体4、4a、4bで覆い、その後にワイヤボンディングとパッケージングを行う。
【選択図】 図3
Description
【発明の属する技術分野】
本発明は、鉛フリーはんだを用いて接合するパワー半導体装置の製造方法に関する。
【0002】
【従来の技術】
従来のパワー半導体装置の製造方法のプロセスを図7(a)〜(f)に模式図で示す。以下プロセスを順次説明すると、まず、図7(a)に示すように、リードフレーム31の所定個所にはんだ32を供給する。図7(b)に示すように、ダイボンダ(不図示)を用いて、リードフレーム31の一方の面にパワー半導体素子33を位置決めする。図7(c)に示すように、ダイボンダによりリードフレーム31の一方の面にパワー半導体素子33をはんだ32を介してダイマウントする。次に、図7(d)に示すように、パワー半導体素子33とリードフレーム31を金属ワイヤ34で結線する。その後、図7(e)に示すように、リードフレーム31の他方の面が露出するようにリードフレーム31、パワー半導体素子33、はんだ32および金属ワイヤ34をエポキシ樹脂等の封止体35で覆うことによりパワー半導体装置が形成される。その後、図7(f)に示すように、実装基板にこのパワー半導体装置を実装する際には、リフロー炉の加熱を受ける。
【0003】
はんだ接合については、従来、Sn−Pbを基本としたSn−Pb共晶はんだ(Sn−37Pb等)が用いられてきた。しかしながら、その中に含まれるPbは有害性物質であり、近年、廃棄された電子機器のはんだ中のPbが酸性雨等により土中に溶出したり、破砕時に粉塵が発生することによりPbが人間の体内に入り込む危険性が高まっている。このような環境負荷の低減の点から、Pbを含んでいないはんだ、すなわちPbフリーはんだの開発が行われている。
【0004】
一般に知られている表面実装用のPbフリーはんだは、Sn−Ag系、Sn−Cu系、Sn−Zn系、Sn−Bi系およびSn−Sb系等である。)それぞれの融点(液相線温度)は、各々,約220℃、約230℃、約200℃、140℃および236℃〜240℃である。Sn−Pb共晶はんだは、ただし、実際のリフローの際の加熱は、融点よりも高い230℃〜240℃の加熱がなされる。
【0005】
現状では、パワー半導体装置のダイマウントはんだのPbフリー化は、高融点(融点260℃以上)のPbフリーはんだが存在しないことからPbフリー化が進んでいない。通常は、図8に模式図を示すように、ダイマウントはんだ32に融点が300℃程度のPbリッチはんだを用いて、パワー半導体素子33をリードフレーム31に接合し、金属ワイヤ34でワイヤボンディング後に樹脂による封止体35で封止している。また、Pbフリーはんだを用いる場合は、低融点(融点260℃以下)のPbフリーはんだを用いることがおこなわれている。
【0006】
一方、図9に模式図を示すように、基板37への表面実装用のPbフリーはんだ32bは、Sn−Pb共晶はんだよりも高い融点のものが用いられているため、Pbフリー化に伴って表面実装のリフロー温度が上昇し(260℃の加熱)、パワー半導体装置36aのパッケージは260℃の耐リフロー性の保証が必要とされる。
【0007】
パワー半導体装置のダイマウントはんだを低融点のPbフリーはんだ、例えば、Sn−Sb系はんだ(融点236℃〜240℃)で代替した場合、従来のプロセスで製造すると後工程(ワイヤボンディング、リフロー炉)ではんだが再溶融し、それに伴い不具合を生じる。
【0008】
【発明が解決しようとする課題】
上述のように、低融点(融点260℃以下)のPbフリーはんだを用いて、パワー半導体素子をリードフレームにダイマウントする従来の製造方法でパワー半導体装置を製造した場合、ダイマウント後、リードフレームとパワー半導体素子を金属ワイヤで結線する際に、加熱によりはんだが溶融してワイヤ結線が不可能となる。
【0009】
また、パワー半導体装置を基板に表面実装する際、リフロー時にダイマウントに用いた低融点のはんだが溶融する。図10に示すように溶融したはんだ32は封止体35から外部へ漏出しようと作用し、その結果、凝固後にはんだ32の中にボイドが形成され不良品となる。このことから、従来のダイマウント用いたパワー半導体装置の製造方法では、はんだのPbフリー化を適用することが困難である。
【0010】
本発明はこれらの事情に基づいてなされたもので、低融点のPbフリーはんだを用いた信頼性の高いパワー半導体装置の製造方法を提供することを目的としている。
【0011】
【課題を解決するための手段】
請求項1の発明による手段によれば、パワー半導体素子を鉛フリーはんだによってリードフレームにダイマウントして、ワイヤボンディングによりリードと前記パワー半導体素子上の電極とを結線した後、前記パワー半導体素子と前記リードの少なくとも一部とを外囲器内に封止する工程を有するパワー半導体装置の製造方法であって、
前記リードフレームに前記パワー半導体素子がダイマウントされる際に、前記鉛フリーはんだが再溶融した際の流動を拘束する封止体を、前紀鉛フリーはんだを囲むように前記リードフレーム上に配置するとともに、前記外囲器内に前記封止体を封止することを特徴とするパワー半導体装置の製造方法である。
【0012】
また請求項2の発明による手段によれば、前記接合工程では、予め前記リードフレームに封止体が塗布されている状態で、接合面に前記鉛フリーはんだが蒸着された前記パワー半導体素子を押圧して加熱することを特徴とするパワー半導体装置の製造方法である。
【0013】
また請求項3の発明による手段によれば、前記接合工程では、予め前記リードフレームにはんだペーストを含有した封止体が塗布されている状態で、接合面に前記鉛フリーはんだが蒸着されたパワー半導体素子を押圧して加熱することを特徴とするパワー半導体装置の製造方法である。
【0014】
また請求項4の発明による手段によれば、前記封止体は、シリコーン系樹脂、ポリイミド系樹脂、またはシリコーン系樹脂とポリイミド系樹脂とエポキシ系樹脂の3つの樹脂のうち少なくとも2つの混成樹脂から構成され、外囲器はエポキシ系樹脂から構成されていることを特徴とするパワー半導体装置の製造方法である。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【0016】
発明者は、低融点(融点260℃以下)のPbフリーはんだを用いて、パワー半導体素子をリードフレームにダイマウントし、かつ、その後の工程での熱による影響を排除した方法について検討した結果、以下のようなパワー半導体装置の構造とその製造方法を確立した。図1(a)および(b)は、本発明の製造方法によるパワー半導体装置の構成断面図である。
【0017】
リードフレーム1の一方の表面にはPbフリーはんだ2によりパワー半導体素子3が接合されている。Pbフリーはんだ2とパワー半導体素子3の端面は封止体4で固定されている。封止体4は、図1(a)に示したようにパワー半導体素子3の厚さ方向の半分程度の高さから、図1(b)に示したようにパワー半導体素子3の表面の一部を覆う位置まで、その間でも適宜選択して設定することができる。また、パワー半導体素子3の電極とリードフレーム1の所定位置とは金属ワイヤ5により結線されている。また、リードフレーム1の表面に設けられたパワー半導体素子3と封止体4と金属ワイヤ5とは、リードフレーム1と共に外囲器を形成する蓋体6により封止されている。
【0018】
なお、封止体4としては、リードフレーム1であるCuフレームとの密着性の優れ、かつ、耐吸湿性に優れるものを使用することで、リフロー炉でのリフロー時のボイド発生を抑制している。また、蓋体6としては、パッケージ全体としての強度や信頼性を保つため通常のエポキシ系樹脂を使用している。
【0019】
図2は、このパワー半導体装置の製造工程を示すフロー図である。
【0020】
まず、パワー半導体素子3をダイボンダ(不図示)によりリードフレーム1の所定位置にマウントしてPbフリーはんだ2によってはんだ接合する(S1)。次に、パワー半導体素子3とPbフリーはんだ2の各端部を封止体4で覆い、パワー半導体素子3とPbフリーはんだ2の覆われた部分は封止体4によって密閉して固定する(S2)。次に、パワー半導体素子3の電極とリードフレーム1の所定位置とをそれぞれワイヤボンディング装置(不図示)を用いて金属ワイヤ5で結線する(S3)。次に、蓋体6で全体をパッケージングする(S4)。その後、(S4)にて得られたパワー半導体装置を配線基板にマウントし、リフロー炉によりはんだ付けにて実装する(S5)。
【0021】
すなわち、この製造方法により、封止体4でパワー半導体素子3とPbフリーはんだ2の周囲を密閉して固定することにより、ワイヤボンディングの際の加熱(280℃)により密閉された内部でPbフリーはんだ2が溶融した場合でも金属ワイヤ5での結線が可能となる。また、2種類の異なる封止体(封止体4、蓋体6)を用いることで、従来のように全て単一のエポキシ系樹脂で封止する場合に比べて、リフロー時の密閉された内部のPbフリーはんだ2のボイド発生を抑制することができることを確認した。
【0022】
したがって、低融点のPbフリーはんだ2を用いてパワー半導体装置を製造することが可能となり、リフロー工程で、ボイドの発生を抑制できパワー半導体装置としての性能の信頼性を保証することができる。
【0023】
次に、本発明のパワー半導体装置の製造方法の実施例について説明する。
【0024】
(実施例1)
図3(a)〜(e)は、パワー半導体装置の製造方法における工程を示す模式図である。
【0025】
まず、図3(a)に示すように、Cuのリードフレーム1の一方の面に、Sn−10Sb−0.1PのPbフリーはんだ2を320℃(245℃以上であればよい)加熱で溶融し供給する。Pbフリーはんだ2の種類としては、SnSb系に限らずSnAg系、SnCu系、SnAgCu系およびSnZn系を用いることも可能である。
【0026】
次に、図3(b)に示すように、溶融Pbフリーはんだ2の表面にパワー半導体素子3をダイボンダ7でスクラブをかけながらマウントする。
【0027】
次に、図3(c)に示すように、封止体4であるエポキシ系樹脂とシリコーン系樹脂の混成樹脂をディスペンサ8により、矢印Aで示すように、リードフレーム1の表面にPbフリーはんだ2の周囲全体を覆うように供給し、加熱板(不図示)により封止体4を硬化させる。この時、硬化した封止体4はパワー半導体素子3を覆うように配置され、Pbフリーはんだ2が溶融しても封止体4でパワー半導体素子3が固定されている。ただし、パワー半導体素子3の上面の金属ワイヤ5が結線される部分は封止体4で覆われないようにする。
【0028】
なお、封止体4をリードフレーム1の所定の位置に供給しやすいように、リードフレーム1の形状を図4(a)および(b)に示すように、立ち上がり部9a、9bを設けたダム構造を形成したものを用いることもできる。また、このダム構造による立ち上がり部9a、9bは、封止体4の内側への水分の浸入を防ぐ役割も果たしている。
【0029】
次に、図3(d)に示すように、パワー半導体素子3の上表面に形成されている電極とリードフレーム1を、金属ワイヤ5(Auワイヤ)を用いて280℃の加熱で結線する。280℃の加熱でPbフリーはんだ2は溶融するが、封止体4でパワー半導体素子3が固定されているのでワイヤ結線は十分に可能である。
【0030】
次に、図3(d)に示すように、蓋体6であるエポキシ系樹脂をリードフレーム1の他方の面が露出するようにリードフレーム1、Pbフリーはんだ2、パワー半導体素子3、封止体4および金属ワイヤ5を封止する。このような工程による製造方法により、図1に示したようなパッケージされたパワー半導体装置が得られる。その後、リフロー炉(不図示)でこのパワー半導体装置を基板に実装する。
【0031】
なお、封止体4として、Cuフレームとの密着性の優れるもの、耐吸湿性に優れるものとして、エポキシ系樹脂とシリコーン系樹脂の混成樹脂を使用することで、パッケージ内への水分の浸入を抑制する。また、蓋体6としては、パッケージ全体としての強度や信頼性を保つため通常のエポキシ系樹脂を使用する。
【0032】
このように、2種類の異なる封止体(封止体4、蓋体6)を用いることで、リフロー時のPbフリーはんだ2のボイド発生を抑制し、低融点のPbフリーPbフリーはんだ2を用いてパワー半導体装置を製造することができる。
【0033】
なお、封止体4としては、これらの作用を達成できるものであれば、エポキシ系樹脂とシリコーン系樹脂の混成樹脂に限らず、シリコーン系樹脂やポリイミド系樹脂、または、シリコーン系樹脂とポリイミド系樹脂とエポキシ系樹脂の3つの樹脂のうち2つ以上の混成樹脂から構成される樹脂を用いることもできる。このような方法で製造されたパワー半導体装置は、リフロー工程でのPbフリーはんだ2のボイドの発生率が低く、実装後の製品としても高い信頼性を保証することができる。
【0034】
(実施例2)
図5(a)〜(e)は、パワー半導体装置の製造方法における工程を示す模式図である。
【0035】
まず、図5(a)に示すように、Cuのリードフレーム1の一方の面に、封止体4aであるエポキシ系樹脂とシリコーン系樹脂の混成樹脂をディスペンサ8により供給する。
【0036】
次に、図5(b)および(c)に示すように、接合面にSn−10Sb−0.1PによるPbフリーはんだ2を蒸着したパワー半導体素子3を封止体4aの上からダイボンダ7でマウントして封止体4aの中へ押し込み、320℃で熱圧着してパワー半導体素子3の裏面のPbフリーはんだ2をリードフレーム1に接続する。Pbフリーはんだ2の種類としては、SnSb系に限らずSnAg系、SnCu系、SnAgCu系およびSnZn系を用いることも可能である。封止体4aはパワー半導体素子3が押し込まれたため、パワー半導体素子3の周囲へ移動してパワー半導体素子3に供給されているPbフリーはんだ2の周囲部全体とパワー半導体素子3の側面を覆う。それにより、Pbフリーはんだ2が溶融しても、封止体4aでパワー半導体素子3が固定される。ただし、パワー半導体素子3の上面の金属ワイヤ5が結線される部分は封止体4aで覆われないようにする。
【0037】
次に、図5(d)に示すように、パワー半導体素子3の上面に形成された電極とリードフレーム1を、ワイヤボンディング装置(不図示)により金属ワイヤ5を用いて280℃の加熱で結線する。この場合、280℃の加熱でPbフリーはんだ2は溶融するが、封止体4aでパワー半導体素子3が固定されているのでワイヤ結線が可能である。
【0038】
次に、図5(e)に示すように、蓋体6であるエポキシ系樹脂でリードフレーム1の他方の面が露出するように、リードフレーム1、Pbフリーはんだ2、パワー半導体素子3、封止体4aおよび金属ワイヤ5を封止する。このような工程による製造方法により、図1に示したようなパッケージされたパワー半導体装置が得られる。その後、リフロー炉(不図示)でこのパワー半導体装置を基板に実装する。
【0039】
(実施例3)
図6(a)〜(e)は、パワー半導体装置の製造方法における工程を示す模式図である。
【0040】
まず、図6(a)に示すように、Cuのリードフレーム1の一方の面に、はんだペーストを含有したエポキシ系樹脂とシリコーン系樹脂の混成樹脂で形成された封止体4bを印刷する。
【0041】
次に、図6(b)および(c)に示すように、あらかじめSn−3.5AgPbフリーはんだ2を裏面に蒸着したパワー半導体素子3を封止体4bの上からリードフレーム1にダイボンダ7で加熱・加圧してマウントする。Pbフリーはんだ2の種類としては、SnAg系に限らずSnSb系SnCu系、SnAgCu系およびSnZn系を用いることも可能である。封止体4bはパワー半導体素子3が押し込まれたため、パワー半導体素子3の周囲へ移動してパワー半導体素子3に蒸着されているPbフリーはんだ2の周囲部全体とパワー半導体素子3の側面を覆う。それにより、Pbフリーはんだ2が溶融しても、封止体4bの樹脂でパワー半導体素子3が固定される。ただし、パワー半導体素子3の上面の金属ワイヤ5が結線される部分は封止体4bで覆われないようにする。
【0042】
次に、図6(d)に示すように、パワー半導体素子3の上面に形成されている電極とリードフレーム1を、金属ワイヤ5を用いて280℃の加熱で結線する。280℃の加熱でPbフリーはんだ2は溶融するが、封止体4bでパワー半導体素子3が固定されているのでワイヤ結線が可能である。
【0043】
次に、図6(e)に示すように、蓋体6であるエポキシ系樹脂をリードフレーム1の他方の面が露出するようにリードフレーム1、Pbフリーはんだ2、パワー半導体素子3、封止体4bおよび金属ワイヤ5を封止する。このような工程による製造方法により、図1に示したようなパッケージされたパワー半導体装置が得られる。その後、リフロー炉(不図示)でこのパワー半導体装置を基板に実装する。
【0044】
なお、上述の各実施例において、封止体4、4a,4bとして、Cuフレームとの密着性の優れた樹脂で、かつ、耐吸湿性に優れた樹脂として、エポキシ系樹脂とシリコーン系樹脂の混成樹脂を使用することで、パッケージ内への水分の浸入を抑制している。また、蓋体6としては、パッケージ全体としての強度や信頼性を保つため通常のエポキシ系樹脂を使用している。
【0045】
なお、封止体4、4a,4bとしては、これらの作用を達成できるものであれば、エポキシ系樹脂とシリコーン系樹脂の混成樹脂に限らず、シリコーン系樹脂やポリイミド系樹脂、またはシリコーン系樹脂とポリイミド系樹脂とエポキシ系樹脂の3つの樹脂のうち2つ以上の混成樹脂から構成される樹脂を用いることもできる。
【0046】
上述のように本発明によれば、2種類の異なる封止体(封止体4、4a,4b、蓋体6)を用いることで、リフロー時のはんだのボイド発生を抑制し、低融点(融点260℃以下)のPbフリーはんだを用いてパワー半導体装置を製造することができる。
【0047】
また、上述の方法で製造されたパワー半導体装置は、リフロー工程に晒された際に、内部のダイマウントに使用したはんだのボイドの発生率が低く、基板への実装後の製品としての高い信頼性を保証することができる。
【0048】
【発明の効果】
本発明によれば、Pbフリーはんだを用いて信頼性の高いパワー半導体装置を製造することが可能である。
【0049】
また、それにより製造されたパワー半導体装置は、基板への実装後も製品としての高い信頼性が実現できる。
【図面の簡単な説明】
【図1】(a)および(b)は、本発明の製造方法によるパワー半導体装置の構成断面図。
【図2】本発明のパワー半導体装置の製造方法の工程を示すフロー図。
【図3】(a)〜(e)は、本発明のパワー半導体装置の製造方法の実施例の工程を示す模式図。
【図4】(a)および(b)は、リードフレームの変形例の形状を示す模式図。
【図5】(a)〜(e)は、本発明のパワー半導体装置の製造方法の実施例の工程を示す模式図。
【図6】(a)〜(e)は、本発明のパワー半導体装置の製造方法の実施例の工程を示す模式図。
【図7】(a)〜(f)は、従来のパワー半導体装置の製造方法のプロセスを示す模式図。
【図8】従来のパワー半導体装置の模式図。
【図9】パワー半導体装置を表面実装した模式図。
【図10】溶融したはんだによるボイド発生の説明図。
【符号の説明】
1…リードフレーム、2…はんだ、3…パワー半導体素子、4、4a、4b…封止体、5…金属ワイヤ、6…蓋体、9a、9b…立ち上がり部
Claims (4)
- パワー半導体素子を鉛フリーはんだによってリードフレームにダイマウントして、ワイヤボンディングによりリードと前記パワー半導体素子上の電極とを結線した後、前記パワー半導体素子と前記リードの少なくとも一部とを外囲器内に封止する工程を有するパワー半導体装置の製造方法であって、
前記リードフレームに前記パワー半導体素子がダイマウントされる際に、前記鉛フリーはんだが再溶融した際の流動を拘束する封止体を、前紀鉛フリーはんだを囲むように前記リードフレーム上に配置するとともに、前記外囲器内に前記封止体を封止することを特徴とするパワー半導体装置の製造方法。 - 前記接合工程では、予め前記リードフレームに封止体が塗布されている状態で、接合面に前記鉛フリーはんだが蒸着された前記パワー半導体素子を押圧して加熱することを特徴とする請求項1記載のパワー半導体装置の製造方法。
- 前記接合工程では、予め前記リードフレームにはんだペーストを含有した封止体が塗布されている状態で、接合面に前記鉛フリーはんだが蒸着されたパワー半導体素子を押圧して加熱することを特徴とする請求項1または請求項2記載のパワー半導体装置の製造方法。
- 前記封止体は、シリコーン系樹脂、ポリイミド系樹脂、またはシリコーン系樹脂とポリイミド系樹脂とエポキシ系樹脂の3つの樹脂のうち少なくとも2つの混成樹脂から構成され、外囲器はエポキシ系樹脂から構成されていることを特徴とする請求項1乃至3記載のパワー半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
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JP2004096029A true JP2004096029A (ja) | 2004-03-25 |
JP4010911B2 JP4010911B2 (ja) | 2007-11-21 |
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---|---|---|---|---|
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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RD04 | Notification of resignation of power of attorney |
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A131 | Notification of reasons for refusal |
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