JP2004087894A - Package part and its manufacturing method - Google Patents

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JP2004087894A
JP2004087894A JP2002248271A JP2002248271A JP2004087894A JP 2004087894 A JP2004087894 A JP 2004087894A JP 2002248271 A JP2002248271 A JP 2002248271A JP 2002248271 A JP2002248271 A JP 2002248271A JP 2004087894 A JP2004087894 A JP 2004087894A
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terminal
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wafer
resin
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Katsuo Kawaguchi
川口　克雄
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Ibiden Co Ltd
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Ibiden Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a package part which is easily manufactured, provided with a very flat surface, and compact, and to provide a method of manufacturing the same. <P>SOLUTION: A wafer 15 where ICs are formed and a copper foil 13 are prepared. The wafer 15 is placed so as to enable its surface where the terminals 18 of the IC chip 11 are provided to confront the copper foil 13 (A). At this point, all the IC chips 11 are placed on the same surface of the copper foil 13. Then, the wafer 15 is mounted on the copper foil 13 (B). Then, the wafer 15 is sealed up with a resin 12 (C). Then, pads 14 are formed by patterning the copper foil 13 (D). The pads 14 are formed just over the terminals 18. Lastly, the wafer 15 is cut together with the sealing resin 12 (E). By this setup, an IC package 10 including an IC chip 11 covered with the sealing resin 12 can be manufactured. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は，ＩＣチップが樹脂でモールドされたパッケージ部品とその製造方法に関する。さらに詳細には，製造が容易であって，コンパクトなパッケージ部品およびその製造方法に関するものである。
【０００２】
【従来の技術】
従来，ＩＣチップを内蔵するＩＣパッケージ３０は，図６に示すようにＩＣチップ３１の全体がモールド樹脂３２によって覆われた構造をしている。また，ＩＣパッケージ３０はリード３３を有している。そして，リード３３の一端はモールド樹脂３２内でＩＣチップ３１の端子３８と接し，他端はＩＣパッケージ３０の側面から外部に突出している。
【０００３】
このようなＩＣパッケージ３０は，図７に示すような工程により製造される。まず，カット済みのＩＣチップ３１を用意する（図７（Ａ））。次に，当該ＩＣチップ３１用に形成されたリード３３上にＩＣチップ３１を載置し，リード３３とＩＣチップ３１の端子３８とを接合する（図７（Ｂ））。次に，ＩＣチップ３１を樹脂３２でモールドする（図７（Ｃ））。これにより，ＩＣチップ３１の全体が樹脂３２で覆われる。このときリード３３の一端は，ＩＣチップ３１への入出力を可能にするために外部に突出させる。その後，リード３０を図示のように折り曲げることにより，ＩＣパッケージ３０が製造される（図７（Ｄ））。
【０００４】
【発明が解決しようとする課題】
しかしながら，前記した従来の技術には次のような問題があった。すなわち，リード３３は非常に細く薄膜の部品であって機械的強度が非常に低い。従って，ＩＣチップ３１の端子３８の位置にリード３３を正しく合わせることは容易でない。また，リード３３が側面から突出しているため，ＩＣパッケージ３０の全体として幅方向のサイズが大きい。また，端子３８およびリード３３を覆う樹脂の厚みが６００〜１０００μｍ程度あり，厚さ方向のサイズも大きい。また，そのことを機器側の設計でも考慮しなければならず，ＩＣパッケージ３０を組み込んだ製品のサイズも大きくなる。また，樹脂でモールドされたＩＣパッケージ３０は，２０〜１００μｍ程度の凹凸があり平坦性が低い。また，１回の製造サイクルでは１個もしくは多くても２，３個のＩＣパッケージ３０を製造することしかできない。従って，生産性が非常に低い。
【０００５】
本発明は，前記した従来の技術が有する問題点を解決するためになされたものである。すなわちその課題とするところは，製造が容易であって，表面の平坦性が高く，コンパクトなパッケージ部品およびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
この課題の解決を目的としてなされたパッケージ部品は，一面に端子を有するＩＣチップをパッケージしてなるパッケージ部品であって，ＩＣチップの端子面上に，ＩＣチップの端子に接合されたパターン層を有し，パターン層は，ＩＣチップの端子の直上にパターンが存在するように導体箔をパターニングしたものであり，ＩＣチップはＩＣチップの端子面と端子面の反対側の面とが樹脂でモールドされ，ＩＣチップの端子面上をモールドする樹脂の厚さは，ＩＣチップの端子の高さ以下であるものである。
【０００７】
本発明のパッケージ部品は，ＩＣチップの端子の直上に導体箔をパターニングしたパターン層を有している。そして，当該パターン層を介してＩＣチップの端子にアクセスできるようになっている。すなわち，本発明のパッケージ部品はリードを設ける必要がない。従って，従来のパッケージ部品と比較して幅方向にコンパクトである。また，ＩＣチップの端子面上の樹脂の厚さは，当該ＩＣチップの端子の高さ以下である。従って，従来のパッケージ部品と比較して厚さ方向にもコンパクトである。また，表面のパターン層を，元々１枚の導体箔から形成することとすれば，その厚みが均一である。従って，パッケージ部品の表面の平坦性が高い。
【０００８】
また，本発明のパッケージ部品は，パターン層上に，絶縁層と配線層とを交互に積層してなるとともに層間接続構造を含む積み上げ層を有し，積み上げ層の最上層に，ＩＣチップの端子にアクセスするパッドを有するものであってもよい。すなわち，このパッケージ部品では，積み上げ層の部分に多彩な回路を内蔵させることができる。
【０００９】
また，本発明のパッケージ部品の製造方法は，一面に端子を有するＩＣチップをパッケージしてなるパッケージ部品の製造方法であって，導体箔の一方の面上に，回路および端子が形成されたウェハを，その端子面が導体箔と向き合うように載置し，その端子と導体箔とを接合する第１工程と，第１工程にて導体箔に接合されたウェハを樹脂でモールドする第２工程と，第２工程後に，導体箔を，端子の直上にパターンが存在するようにパターニングする第３工程と，第３工程後に，ウェハを第２工程にてモールドした樹脂とともにカットして個別のパッケージ部品を得る第４工程とを含んでいる。
【００１０】
本発明のパッケージ部品の製造方法では，まず，導体箔の一方の面上にウェハに形成された端子を接合している。次に，接合されたウェハを樹脂でモールドしている。そして，端子の直上にパターンが存在するように導体箔をパターニングしている。この製造方法では，導体箔をパターニングする時には，ウェハをカットする前であるため全体としてある程度の剛性がある。また，端子面の反対側の面は樹脂で保護されている。従って，位置合わせを容易に行うことができる。また，ウェハには複数個のチップ分の回路が形成されているため，１回の製造サイクルで複数のパッケージ部品を製造することができる。そのため，本発明のパッケージ部品の製造方法は生産性が高い。
【００１１】
【発明の実施の形態】
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，以下の形態では，ＩＣチップを有するＩＣパッケージおよびその製造方法として本発明を適用する。
【００１２】
本形態のＩＣパッケージ１０は，図１に示すようにＩＣチップ１１と，ＩＣチップ１１を覆うモールド樹脂１２と，ＩＣチップ１１の図１中の下面に設けられたパッド１４とを備えている。
【００１３】
そして，ＩＣチップ１１の図１中の下面には，図２に示すようにＩＣチップ１１の端子１８が設けられており，当該端子の直上（図１では直下）にパッド１４が形成されている。そして，ＩＣチップ１１とパッド１４との間にもモールド樹脂１２が充填されている。なお，このＩＣチップ１１とパッド１４との間隔は，端子１８の高さ（１０〜５０μｍ程度）とほぼ同等である。なお，図２以外の図では，端子１８の部分や，ＩＣチップ１１とパッド１４との間のモールド樹脂を省略している。
【００１４】
ＩＣパッケージ１０は，図３に示す手順により製造される。まず，ウェハ１５と銅箔１３とを用意する。このウェハ１５は図４の概念図に示すように，格子状に区切られた複数個のエリアを有し，各エリア内にＩＣ１１が形成されている。ウェハ１５は直径が１００〜３００ｍｍ程度であり，１枚のウェハ１５につき数１０個〜数１００個のＩＣ１１が形成されている。また，ウェハ１５の一方の面（以下，「端子面」とする）には，各ＩＣ１１に対応した端子１８が設けられている。そして，ウェハ１５の端子面と銅箔１３とが向き合うように載置する（図３（Ａ））。なお，本形態では銅箔１３を使用しているが，銅以外にも鉄やアルミニウム等でもよい。また，銅箔１３の厚さは９〜３５μｍ程度である。次に，ウェハ１５を銅箔１３上に実装する（図３（Ｂ））。ここでいう実装とは，端子面に設けられている端子１８と銅箔１３とが接合され，電気的につながった状態にすることをいう。この実装工程は，例えば，金属接合，圧接工法，ＡＣＦ／ＡＣＰ接続，超音波接合，樹脂バンプ接合，導電性ペースト接合等により行えばよい。なお，実際には，ウェハ１５と銅箔１３との間に端子１８の高さと同等の隙間がある（図２参照）。
【００１５】
次に，ウェハ１５を樹脂１２でモールドする（図３（Ｃ））。樹脂１２としては，エポキシ樹脂等の熱硬化性樹脂や，ＬＣＰ等の熱可塑性樹脂が使用可能である。なお，実際には，ウェハ１５と銅箔１３との間も樹脂で充填される（図２参照）。
【００１６】
次に，銅箔１３をパターニングすることによりパッド１４を形成する（図３（Ｄ））。このパッド１４は，各ＩＣ１１の端子１８の直上（図３中では直下）に形成される。また，もともとは銅箔１３であるため，表面の凹凸が５〜１０μｍ程度である。そのため，従来のＩＣパッケージと比較してその表面の平坦性は高い。また，ＩＣ１１は樹脂１２によりモールドされているため，パターニング時のエッチング液等の影響を受けない。また，ハンドリング時の物理的衝撃が緩和される。
【００１７】
最後に，ウェハ１５およびモールド樹脂１２をウェハカッター等によってカットする（図３（Ｅ））。このカットでは，ウェハ１５内の各ＩＣ１１の区画に沿って切断される。これにより，端子面上にＩＣチップ１１の端子が接合されたパッド１４を有し，端子面の反対側の面がモールド樹脂１２で覆われたＩＣパッケージ１０が製造される。さらには，複数のＩＣパッケージ１０が１回の製造サイクルで製造される。
【００１８】
また，ＩＣパッケージ１０では，前述したように均一の厚さのパッド１４がＩＣチップ１１の端子面上に形成されている。そこで，パッド１４の形成（図３（Ｄ））後に，さらに絶縁層および導体層を積層し加工することで，図５に示すように回路を有するＩＣパッケージ１００を形成することもできる。このＩＣパッケージ１００は，最上層であるパターン層１９にＩＣチップ１１の端子１８にアクセスするためのパッドが設けられている。また，他の導体層についても配線パターンが形成されており，積み上げられた絶縁層および導体層にて回路が構成されている。
【００１９】
以上詳細に説明したように本形態のＩＣパッケージ１０の製造方法では，まず，銅箔１３の同一面上に，ＩＣ１１が形成されたウェハ１５を実装することとしている。そして，ウェハ１５を樹脂１２でモールドすることとしている。次に，銅箔１３をパターニングし，ＩＣ１１の端子上にパッド１４を形成することとしている。最後に，ウェハ１５をモールド樹脂１２とともにカットすることでＩＣパッケージ１０が製造される。このＩＣパッケージ１０では，従来のＩＣパッケージに必要であったリードの代わりにパッド１４を設けることとしている。そして，銅箔１３をパターニングすることでパッド１４を形成している。パッド１４は元々が１枚の銅箔１３のため，その厚みがほぼ均一であり表面の平坦性が高い。パターニングする時のウェハ１５はカットされる前であり，全体としてある程度の剛性がある。従って，容易に位置合わせを行うことができる。また，ＩＣ１１は樹脂１２で覆われているため，パターニング時のエッチング等の影響を受けない。これにより，製造が容易なパッケージ部品およびその製造方法が実現されている。
【００２０】
また，リードが側面から突出していないためＩＣパッケージ１０自体がコンパクトである。そしてそのことを機器側の設計にも反映できる。また，ＩＣ１１とパッド１４との間を充填するモールド樹脂１２の厚さは，端子１８の高さと同程度である。このためＩＣパッケージ１０は，ＩＣチップの全体が厚いモールド樹脂で覆われたＩＣパッケージと比較して薄くてコンパクトである。
【００２１】
また，ウェハ１５には数１０個〜数１００個程度のＩＣ１１が形成されている。このため，複数個のＩＣパッケージ１０を１回の製造サイクルで製造することができる。従って，パッケージ部品１０の生産性は高い。
【００２２】
また，パッド１４上に絶縁層および導体層を積層することができる。そして，そのようなパッケージ部品の場合には，最上層であるパターン層１９にＩＣチップ１１の端子１８にアクセスするためのパッドを形成することとしている。また，各導体層には配線パターンを形成することとしている。これにより，多彩な回路が内蔵されたパッケージ部品が提供されている。
【００２３】
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。
【００２４】
【発明の効果】
以上の説明から明らかなように本発明によれば，製造が容易であって，表面の平坦性が高く，コンパクトなパッケージ部品およびその製造方法が提供されている。
【図面の簡単な説明】
【図１】実施の形態に係るＩＣパッケージを示す図である。
【図２】ＩＣパッケージの端子部分を示す拡大図である。
【図３】実施の形態に係るＩＣパッケージの製造工程を示す図である。
【図４】ウェハを銅箔上に実装した状態を示す概念図である。
【図５】ＩＣチップの下面にパターン層を有するＩＣパッケージを示す断面図である。
【図６】従来の形態に係るＩＣパッケージを示す図である。
【図７】従来の形態に係るＩＣパッケージの製造工程を示す図である。
【符号の説明】
１０　　ＩＣパッケージ
１１　　ＩＣ（ＩＣチップ）
１２　　樹脂（モールド樹脂）
１３　　銅箔
１４　　パッド
１５　　ウェハ
１８　　端子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a package component in which an IC chip is molded with a resin and a method for manufacturing the same. More particularly, the present invention relates to a compact package component which is easy to manufacture and a method of manufacturing the same.
[0002]
[Prior art]
Conventionally, an IC package 30 incorporating an IC chip has a structure in which an entire IC chip 31 is covered with a mold resin 32 as shown in FIG. The IC package 30 has leads 33. One end of the lead 33 contacts the terminal 38 of the IC chip 31 in the mold resin 32, and the other end protrudes outside from the side surface of the IC package 30.
[0003]
Such an IC package 30 is manufactured by a process as shown in FIG. First, a cut IC chip 31 is prepared (FIG. 7A). Next, the IC chip 31 is placed on the leads 33 formed for the IC chip 31, and the leads 33 and the terminals 38 of the IC chip 31 are joined (FIG. 7B). Next, the IC chip 31 is molded with the resin 32 (FIG. 7C). Thereby, the entire IC chip 31 is covered with the resin 32. At this time, one end of the lead 33 protrudes outside to enable input / output to / from the IC chip 31. Thereafter, the leads 30 are bent as shown to manufacture the IC package 30 (FIG. 7D).
[0004]
[Problems to be solved by the invention]
However, the conventional technique described above has the following problems. That is, the leads 33 are extremely thin and thin-film components, and have very low mechanical strength. Therefore, it is not easy to correctly align the leads 33 with the positions of the terminals 38 of the IC chip 31. Further, since the leads 33 protrude from the side surface, the size of the IC package 30 as a whole in the width direction is large. The thickness of the resin covering the terminals 38 and the leads 33 is about 600 to 1000 μm, and the size in the thickness direction is large. In addition, this must be considered in the design of the device, and the size of the product in which the IC package 30 is incorporated increases. Further, the IC package 30 molded with resin has irregularities of about 20 to 100 μm and has low flatness. Further, one or at most a few IC packages 30 can be manufactured in one manufacturing cycle. Therefore, productivity is very low.
[0005]
The present invention has been made in order to solve the problems of the above-described conventional technology. That is, an object of the present invention is to provide a compact package component which is easy to manufacture, has high surface flatness, and has a compact manufacturing method.
[0006]
[Means for Solving the Problems]
A package component made for the purpose of solving this problem is a package component in which an IC chip having terminals on one side is packaged, and a pattern layer bonded to a terminal of the IC chip is formed on a terminal surface of the IC chip. The pattern layer is formed by patterning a conductive foil so that a pattern exists immediately above the terminals of the IC chip. The IC chip is formed by molding the terminal surface of the IC chip and the surface opposite to the terminal surface with resin. The thickness of the resin for molding the terminal surface of the IC chip is not more than the height of the terminal of the IC chip.
[0007]
The package component of the present invention has a pattern layer in which a conductive foil is patterned just above the terminals of the IC chip. The terminal of the IC chip can be accessed via the pattern layer. That is, the package component of the present invention does not need to be provided with a lead. Therefore, it is more compact in the width direction than the conventional package parts. The thickness of the resin on the terminal surface of the IC chip is equal to or less than the height of the terminal of the IC chip. Therefore, it is more compact in the thickness direction than the conventional package parts. If the pattern layer on the surface is originally formed from one conductive foil, the thickness is uniform. Therefore, the flatness of the surface of the package component is high.
[0008]
Further, the package component of the present invention has a stacking layer including an interlayer connection structure in which an insulating layer and a wiring layer are alternately stacked on a pattern layer, and a terminal of an IC chip is provided on an uppermost layer of the stacking layer. May be provided with a pad for accessing the device. That is, in this package component, various circuits can be built in the stacked layer portion.
[0009]
Further, a method of manufacturing a package component according to the present invention is a method of manufacturing a package component in which an IC chip having terminals on one surface is packaged, wherein a wafer having a circuit and terminals formed on one surface of a conductive foil is provided. And a second step of molding the wafer bonded to the conductive foil in the first step with a resin by placing the terminal so that the terminal surface faces the conductive foil and bonding the terminal to the conductive foil. And, after the second step, a third step of patterning the conductive foil so that the pattern is present immediately above the terminals, and after the third step, the wafer is cut together with the resin molded in the second step to form an individual package. And a fourth step of obtaining a part.
[0010]
In the method for manufacturing a package component according to the present invention, first, terminals formed on a wafer are joined to one surface of a conductive foil. Next, the bonded wafer is molded with resin. Then, the conductor foil is patterned so that the pattern exists just above the terminal. In this manufacturing method, the patterning of the conductive foil has a certain degree of rigidity as a whole before the wafer is cut. The surface opposite to the terminal surface is protected by resin. Therefore, alignment can be easily performed. Further, since circuits for a plurality of chips are formed on the wafer, a plurality of package components can be manufactured in one manufacturing cycle. Therefore, the manufacturing method of the package component of the present invention has high productivity.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following embodiment, the present invention is applied to an IC package having an IC chip and a method of manufacturing the same.
[0012]
As shown in FIG. 1, the IC package 10 of this embodiment includes an IC chip 11, a mold resin 12 covering the IC chip 11, and pads 14 provided on the lower surface of the IC chip 11 in FIG.
[0013]
On the lower surface of the IC chip 11 in FIG. 1, terminals 18 of the IC chip 11 are provided as shown in FIG. 2, and pads 14 are formed immediately above the terminals (in FIG. 1 directly below). . The space between the IC chip 11 and the pad 14 is also filled with the mold resin 12. The distance between the IC chip 11 and the pad 14 is almost equal to the height of the terminal 18 (about 10 to 50 μm). Note that, in the drawings other than FIG. 2, the portion of the terminal 18 and the mold resin between the IC chip 11 and the pad 14 are omitted.
[0014]
The IC package 10 is manufactured according to the procedure shown in FIG. First, a wafer 15 and a copper foil 13 are prepared. As shown in the conceptual diagram of FIG. 4, the wafer 15 has a plurality of areas divided in a grid, and the IC 11 is formed in each area. The wafer 15 has a diameter of about 100 to 300 mm, and several tens to several hundreds of ICs 11 are formed per wafer 15. On one surface of the wafer 15 (hereinafter, referred to as “terminal surface”), terminals 18 corresponding to the respective ICs 11 are provided. Then, the wafer is placed so that the terminal surface of the wafer 15 and the copper foil 13 face each other (FIG. 3A). Although the copper foil 13 is used in this embodiment, iron or aluminum may be used instead of copper. The thickness of the copper foil 13 is about 9 to 35 μm. Next, the wafer 15 is mounted on the copper foil 13 (FIG. 3B). The term “mounting” as used herein means that the terminal 18 provided on the terminal surface and the copper foil 13 are joined to be electrically connected. This mounting step may be performed by, for example, metal bonding, pressure welding, ACF / ACP connection, ultrasonic bonding, resin bump bonding, conductive paste bonding, or the like. Actually, there is a gap between the wafer 15 and the copper foil 13 equivalent to the height of the terminal 18 (see FIG. 2).
[0015]
Next, the wafer 15 is molded with the resin 12 (FIG. 3C). As the resin 12, a thermosetting resin such as an epoxy resin or a thermoplastic resin such as LCP can be used. Actually, the space between the wafer 15 and the copper foil 13 is also filled with the resin (see FIG. 2).
[0016]
Next, the pads 14 are formed by patterning the copper foil 13 (FIG. 3D). The pad 14 is formed immediately above the terminal 18 of each IC 11 (directly below in FIG. 3). Also, since it is originally a copper foil 13, the surface irregularities are about 5 to 10 μm. Therefore, the surface flatness is higher than that of the conventional IC package. Further, since the IC 11 is molded with the resin 12, it is not affected by an etching solution or the like at the time of patterning. In addition, physical impact during handling is reduced.
[0017]
Finally, the wafer 15 and the mold resin 12 are cut by a wafer cutter or the like (FIG. 3E). In this cutting, the wafer 15 is cut along the section of each IC 11. Thus, the IC package 10 having the pads 14 to which the terminals of the IC chip 11 are bonded on the terminal surfaces and the surface opposite to the terminal surfaces covered with the mold resin 12 is manufactured. Further, a plurality of IC packages 10 are manufactured in one manufacturing cycle.
[0018]
Further, in the IC package 10, the pads 14 having a uniform thickness are formed on the terminal surfaces of the IC chip 11 as described above. Therefore, after forming the pads 14 (FIG. 3D), by further laminating and processing the insulating layer and the conductor layer, the IC package 100 having a circuit as shown in FIG. 5 can be formed. In the IC package 100, pads for accessing the terminals 18 of the IC chip 11 are provided on the pattern layer 19, which is the uppermost layer. Also, wiring patterns are formed on other conductor layers, and a circuit is formed by the stacked insulating layers and conductor layers.
[0019]
As described in detail above, in the method of manufacturing the IC package 10 of the present embodiment, first, the wafer 15 on which the IC 11 is formed is mounted on the same surface of the copper foil 13. Then, the wafer 15 is molded with the resin 12. Next, the copper foil 13 is patterned to form pads 14 on the terminals of the IC 11. Finally, the IC package 10 is manufactured by cutting the wafer 15 together with the mold resin 12. In this IC package 10, pads 14 are provided instead of the leads required for the conventional IC package. The pads 14 are formed by patterning the copper foil 13. Since the pad 14 is originally a single piece of copper foil 13, the thickness thereof is substantially uniform and the surface flatness is high. The wafer 15 at the time of patterning is before being cut, and has some rigidity as a whole. Therefore, alignment can be easily performed. Further, since the IC 11 is covered with the resin 12, it is not affected by etching or the like at the time of patterning. As a result, a package component that can be easily manufactured and a manufacturing method thereof are realized.
[0020]
Further, since the leads do not protrude from the side, the IC package 10 itself is compact. This can be reflected in the design of the device. The thickness of the mold resin 12 filling the space between the IC 11 and the pad 14 is substantially equal to the height of the terminal 18. Therefore, the IC package 10 is thinner and more compact than an IC package in which the entire IC chip is covered with a thick mold resin.
[0021]
Further, several tens to several hundreds of ICs 11 are formed on the wafer 15. Therefore, a plurality of IC packages 10 can be manufactured in one manufacturing cycle. Therefore, the productivity of the package component 10 is high.
[0022]
Further, an insulating layer and a conductor layer can be stacked on the pad 14. In the case of such a package component, a pad for accessing the terminal 18 of the IC chip 11 is formed on the pattern layer 19 which is the uppermost layer. Also, a wiring pattern is formed on each conductor layer. As a result, package components incorporating various circuits are provided.
[0023]
Note that the present embodiment is merely an example, and does not limit the present invention in any way. Therefore, naturally, the present invention can be variously modified and modified without departing from the gist thereof.
[0024]
【The invention's effect】
As is apparent from the above description, according to the present invention, there is provided a compact package component which is easy to manufacture, has high surface flatness, and a method of manufacturing the same.
[Brief description of the drawings]
FIG. 1 is a diagram showing an IC package according to an embodiment.
FIG. 2 is an enlarged view showing a terminal portion of an IC package.
FIG. 3 is a diagram showing a manufacturing process of the IC package according to the embodiment.
FIG. 4 is a conceptual diagram showing a state where a wafer is mounted on a copper foil.
FIG. 5 is a sectional view showing an IC package having a pattern layer on a lower surface of an IC chip.
FIG. 6 is a diagram showing an IC package according to a conventional mode.
FIG. 7 is a diagram showing a manufacturing process of an IC package according to a conventional mode.
[Explanation of symbols]
10 IC package 11 IC (IC chip)
12 Resin (mold resin)
13 Copper foil 14 Pad 15 Wafer 18 Terminal

Claims (3)

一面に端子を有するＩＣチップをパッケージしてなるパッケージ部品において，
前記ＩＣチップの端子面上に，前記ＩＣチップの端子に接合されたパターン層を有し，
前記パターン層は，前記ＩＣチップの端子の直上にパターンが存在するように導体箔をパターニングしたものであり，
前記ＩＣチップはＩＣチップの端子面と端子面の反対側の面とが樹脂でモールドされ，
前記ＩＣチップの端子面上をモールドする樹脂の厚さは，前記ＩＣチップの端子の高さ以下であることを特徴とするパッケージ部品。In a package component formed by packaging an IC chip having terminals on one side,
A pattern layer bonded to the terminal of the IC chip on a terminal surface of the IC chip;
The pattern layer is formed by patterning a conductive foil so that a pattern exists immediately above the terminal of the IC chip.
In the IC chip, a terminal surface of the IC chip and a surface opposite to the terminal surface are molded with resin,
A package component, wherein a thickness of a resin for molding a terminal surface of the IC chip is equal to or less than a height of a terminal of the IC chip. 請求項１に記載するパッケージ部品において，
前記パターン層上に，絶縁層と配線層とを交互に積層してなるとともに層間接続構造を含む積み上げ層を有し，
前記積み上げ層の最上層に，前記ＩＣチップの端子にアクセスするパッドを有することを特徴とするパッケージ部品。The package component according to claim 1,
An insulating layer and a wiring layer are alternately laminated on the pattern layer, and a stacked layer including an interlayer connection structure is provided.
A package component having a pad on an uppermost layer of the stacking layer for accessing a terminal of the IC chip. 一面に端子を有するＩＣチップをパッケージしてなるパッケージ部品の製造方法において，
導体箔の一方の面上に，回路および端子が形成されたウェハを，その端子面が導体箔と向き合うように載置し，その端子と導体箔とを接合する第１工程と，
前記第１工程にて前記導体箔に接合されたウェハを樹脂でモールドする第２工程と，
前記第２工程後に，前記導体箔を，前記端子の直上にパターンが存在するようにパターニングする第３工程と，
前記第３工程後に，前記ウェハを前記第２工程にてモールドした樹脂とともにカットして個別のパッケージ部品を得る第４工程とを含むことを特徴とするパッケージ部品の製造方法。In a method of manufacturing a package component in which an IC chip having terminals on one side is packaged,
A first step of mounting a wafer on which a circuit and terminals are formed on one surface of a conductive foil such that the terminal surfaces thereof face the conductive foil, and joining the terminals and the conductive foil;
A second step of molding the wafer bonded to the conductive foil in the first step with a resin;
After the second step, a third step of patterning the conductive foil so that a pattern exists right above the terminal;
And a fourth step of cutting the wafer together with the resin molded in the second step after the third step to obtain individual package parts.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101507A (en) * 2003-08-21 2005-04-14 Seiko Epson Corp Method of manufacturing electronic component package and method of manufacturing electrooptic device
JP2006147921A (en) * 2004-11-22 2006-06-08 Akita Denshi Systems:Kk Semiconductor device and its manufacturing method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101507A (en) * 2003-08-21 2005-04-14 Seiko Epson Corp Method of manufacturing electronic component package and method of manufacturing electrooptic device
JP2006147921A (en) * 2004-11-22 2006-06-08 Akita Denshi Systems:Kk Semiconductor device and its manufacturing method
JP4497304B2 (en) * 2004-11-22 2010-07-07 エルピーダメモリ株式会社 Semiconductor device and manufacturing method thereof

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