KR100907730B1 - Semiconductor package and manufacturing method thereof - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 리드프레임을 이용한 반도체 패키지와, 인쇄회로기판을 이용한 반도체 패키지가 서로 상하로 적층하여, 높이 방향으로 공간 효율성을 극대화시킨 새로운 구조의 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, a semiconductor package using a lead frame and a semiconductor package using a printed circuit board are stacked on top of each other to maximize space efficiency in a height direction. A semiconductor package and a method of manufacturing the same.

즉, 본 발명은 리드프레임을 이용한 제1반도체 패키지와, 인쇄회로기판을 이용한 제2반도체 패키지가 서로 상하로 적층된 구조로 제작하되, 리드프레임의 칩탑재판 상하면에 각각 제1반도체 패키지의 제1반도체 칩과 제2반도체 패키지의 제2반도체 칩이 부착되도록 하여, 리드프레임의 칩탑재판을 제1 및 제2반도체 칩의 공유 가능한 탑재면이 되도록 함으로써, 높이 방향으로 공간 효율성을 극대화시킨 새로운 구조의 반도체 패키지 및 그 제조 방법을 제공하고자 한 것이다.That is, the present invention is manufactured in a structure in which the first semiconductor package using the lead frame and the second semiconductor package using the printed circuit board are stacked on top of each other, and the first semiconductor package is formed on the upper and lower surfaces of the chip mounting plate of the lead frame, respectively. A new semiconductor that maximizes space efficiency in the height direction by attaching the first semiconductor chip and the second semiconductor chip of the second semiconductor package so that the chip mounting plate of the lead frame becomes a sharable mounting surface of the first and second semiconductor chips. It is an object of the present invention to provide a semiconductor package having a structure and a method of manufacturing the same.

반도체 패키지, 반도체 칩, 리드프레임, 인쇄회로기판, 적층, 공간 효율성, 칩탑재판 Semiconductor package, semiconductor chip, lead frame, printed circuit board, lamination, space efficiency, chip mounting board

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for manufacturing the same}Semiconductor package and method for manufacturing the same

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 리드프레임을 이용한 반도체 패키지와, 인쇄회로기판을 이용한 반도체 패키지가 서로 상하로 적층하여, 높이 방향으로 공간 효율성을 극대화시킨 새로운 구조의 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, a semiconductor package using a lead frame and a semiconductor package using a printed circuit board are stacked on top of each other to maximize space efficiency in a height direction. A semiconductor package and a method of manufacturing the same.

전자기기들의 경박단소화 추세에 따라 그의 핵심 소자인 패키지의 고밀도, 고실장화가 중요한 요인으로 대두되고 있으며, 그에 따라 리드프레임, 인쇄회로기판, 회로필름 등 여러가지 형태의 기판을 이용하여 다양한 구조의 반도체 패키지가 제작되고 있으며, 또 계속 연구되고 있다.With the trend toward thin and short electronic devices, high-density and high-mounted packages are becoming an important factor, and accordingly, semiconductors of various structures using various types of substrates such as lead frames, printed circuit boards, and circuit films are emerging. Packages are being produced and are being studied.

주지된 바와 같이, 반도체 패키지는 기판(리드프레임, 인쇄회로기판 등)상에 반도체 칩을 부착하는 공정과, 반도체 칩의 본딩패드와 기판의 전기적 접속부간을 전기적으로 신호 교환 가능하게 연결하는 와이어 본딩 공정과, 반도체 칩과 와이어 등을 외부로부터 보호하기 위한 몰딩 공정 등을 거쳐 제조되고 있다.As is well known, a semiconductor package includes a process of attaching a semiconductor chip onto a substrate (lead frame, printed circuit board, etc.), and wire bonding that electrically connects the bonding pad of the semiconductor chip to an electrical connection portion of the substrate so as to be capable of signal exchange. It is manufactured through the process and the molding process for protecting a semiconductor chip, a wire, etc. from the exterior.

최근에는 반도체 패키지의 크기를 줄이면서도 고집적화를 가능하게 하는 방안으로 칩 크기에 가깝게 제조되는 칩 스케일 패키지, 복수개의 칩 또는 패키지를 실장된 적층 칩 패키지(Multi Chip Package : MCP), 시스템 인 패키지, 복합 기판을 이용한 패키지, 패키지끼리 적층시킨 패키지 등 다양한 구조의 패키지가 제안되고 있다.Recently, a chip scale package manufactured close to the chip size, a multi chip package (Multi Chip Package (MCP)), a system-in-package, a composite package, which are manufactured to be close to the chip size as a method for enabling high integration while reducing the size of a semiconductor package. Packages of various structures have been proposed, such as packages using substrates and packages in which packages are laminated.

이와 같이, 반도체 패키지를 제조함에 있어 여러가지 응용이 적용되고 있으며, 보다 우수한 공간 효율성 및 신호 전달 등을 위한 패키지의 연구가 계속 이루어지고 있다.As described above, various applications have been applied in the manufacture of semiconductor packages, and research on packages for better space efficiency and signal transmission has been continued.

본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 리드프레임을 이용한 제1반도체 패키지와, 인쇄회로기판을 이용한 제2반도체 패키지가 서로 상하로 적층된 구조로 제작하되, 리드프레임의 칩탑재판 상하면에 각각 제1반도체 패키지의 제1반도체 칩과 제2반도체 패키지의 제2반도체 칩이 부착되도록 하여, 리드프레임의 칩탑재판을 제1 및 제2반도체 칩의 공유 가능한 탑재면이 되도록 함으로써, 높이 방향으로 공간 효율성을 극대화시킨 새로운 구조의 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made in view of the above, the first semiconductor package using a lead frame and the second semiconductor package using a printed circuit board is manufactured in a structure stacked up and down each other, the chip mounting plate of the lead frame The upper and lower surfaces of the first semiconductor chip of the first semiconductor package and the second semiconductor chip of the second semiconductor package are attached to each other so that the chip mounting plate of the lead frame is a shareable mounting surface of the first and second semiconductor chips. An object of the present invention is to provide a semiconductor package having a new structure and a method of manufacturing the same, which maximize space efficiency in the height direction.

상기한 목적을 달성하기 위한 본 발명의 반도체 패키지는 제1 및 제2반도체 패키지를 상하로 적층 구성하되, The semiconductor package of the present invention for achieving the above object is configured to laminate the first and second semiconductor package up and down,

상기 제1반도체 패키지는: 제1 및 제2반도체 칩이 각각 상하면에 부착되는 칩탑재판과, 상기 칩탑재판의 사방 테두리로부터 이격 배열되는 다수의 리드와, 상기 칩탑재판의 사방 테두리에 일체로 형성된 파워링을 포함하는 리드프레임과; 상기 칩탑재판의 상면에 부착되는 제1반도체 칩과; 상기 제1반도체 칩과 상기 각 리드, 또는 제1반도체 칩과 파워링간에 전기적 신호 교환 가능하게 연결된 제1와이어와; 상기 제1반도체 칩과, 제1와이어들을 감싸는 동시에 리드 및 파워링의 상면 및 측면에 걸쳐 몰딩된 제1몰딩 컴파운드 수지; 로 구성되고, The first semiconductor package includes: a chip mounting plate having first and second semiconductor chips attached to upper and lower surfaces thereof, a plurality of leads arranged to be spaced apart from four sides of the chip mounting plate, and one side of the chip mounting plate. A lead frame including a power ring formed as; A first semiconductor chip attached to an upper surface of the chip mounting plate; A first wire connected to the first semiconductor chip and each of the leads or between the first semiconductor chip and the power ring so as to exchange electrical signals; A first molding compound resin surrounding the first semiconductor chip and the first wires and molded over the top and side surfaces of a lead and a power ring; Consisting of,

상기 제2반도체 패키지는: 상기 제1몰딩 컴파운드 수지의 저면과 평행을 이루면서, 상기 제1리드와 파워링과 칩탑재판의 저면이 외부로 노출된 상태에서, 상기 제1몰딩 컴파운드 수지 및 리드의 저면 테두리 영역에 부착되는 사각틀 형상의 인쇄회로기판과; 상기 칩탑재판의 저면에 부착된 제2반도체 칩과; 상기 제2반도체 칩과 상기 인쇄회로기판 또는 제2반도체 칩과 파워링간에 전기적 신호 교환 가능하게 연결된 제2와이어와; 상기 제2반도체 칩과 제2와이어를 감싸는 동시에 상기 리드 및 파워링의 저면에 걸쳐 몰딩된 제2몰딩 컴파운드 수지와; 상기 인쇄회로기판의 외표면에 융착된 솔더볼; 로 구성된 것을 특징으로 한다.The second semiconductor package may include: the first molding compound resin and the lid of the first molding compound resin and the lead while being in parallel with the bottom surface of the first lead, the power ring, and the chip mounting plate. A printed circuit board having a rectangular frame shape attached to the bottom border region; A second semiconductor chip attached to a bottom surface of the chip mounting plate; A second wire connected to the second semiconductor chip and the printed circuit board or the second semiconductor chip and the power ring so as to exchange electrical signals; A second molding compound resin surrounding the second semiconductor chip and the second wire and molded over the bottom of the lead and the power ring; A solder ball fused to an outer surface of the printed circuit board; Characterized in that consisting of.

바람직한 일 구현예로서, 상기 리드프레임의 리드는 칩탑재판의 사방 테두리에 인접 배열되는 제1리드와, 이 제1리드 사이에 배열되는 보다 짧은 길이의 제2리 드로 구성된 것을 특징으로 한다.In a preferred embodiment, the lead of the lead frame is characterized by consisting of a first lead arranged adjacent to the four sides of the chip mounting plate, and a second lead of shorter length arranged between the first lead.

특히, 상기 제1몰딩 컴파운드 수지의 각 테두리면으로부터 노출되는 제1 및 제2리드의 외부리드는 마더보드에 부착되는 단자 역할을 위하여 제1몰딩 컴파운드 수지의 상면보다 높게 위쪽으로 포밍된 것을 특징으로 한다.In particular, the outer leads of the first and second leads exposed from each edge of the first molding compound resin are formed upwardly higher than the upper surface of the first molding compound resin to serve as terminals attached to the motherboard. do.

또는, 상기 제1몰딩 컴파운드 수지의 각 테두리면으로부터 노출되는 제1 및 제2리드의 외부리드는 마더보드에 부착되는 단자 역할을 위하여 상기 솔더볼의 아래쪽을 향하여 포밍된 것을 특징으로 한다.Alternatively, the outer leads of the first and second leads exposed from each edge of the first molding compound resin may be formed downward of the solder ball to serve as terminals attached to the motherboard.

바람직한 다른 구현예로서, 상기 인쇄회로기판은 사각틀 형상으로서, 그 외표면에서 안쪽영역에는 와이어 본딩용 전도성패턴이 형성되고, 바깥쪽 영역에는 상기 솔더볼이 융착되는 볼랜드가 형성된 것을 특징으로 한다.In another preferred embodiment, the printed circuit board has a rectangular frame shape, the conductive pattern for wire bonding is formed in the inner region of the outer surface thereof, and a ball land in which the solder ball is fused is formed in the outer region of the printed circuit board.

상기한 목적을 달성하기 위한 본 발명의 반도체 패키지 제조 방법은 제1 및 제2반도체 패키지를 적층 제조하기 위한 제1 및 제2반도체 패키지 제조 공정으로 이루어지되, The semiconductor package manufacturing method of the present invention for achieving the above object is made of a first and second semiconductor package manufacturing process for laminating the first and second semiconductor package,

상기 제1반도체 패키지 제조 공정은: 제1 및 제2반도체 칩이 각각 상하면에 부착되는 칩탑재판과, 상기 칩탑재판의 사방 테두리로부터 이격 배열되는 다수의 리드와, 상기 칩탑재판의 사방 테두리에 일체로 형성된 파워링을 포함하는 리드프레임의 제공 단계와; 상기 칩탑재판의 상면에 제1반도체 칩을 부착하는 단계와; 상기 제1반도체 칩의 본딩패드와 상기 각 리드간을 전기적 신호 교환 가능하게, 제1반도체 칩의 본딩패드와 파워링간을 접지 가능하게 제1와이어로 연결하는 단계와; 상기 제1반도체 칩과, 제1와이어들을 감싸는 동시에 리드 및 파워링의 상면 및 측 면에 걸쳐 제1몰딩 컴파운드 수지로 몰딩하는 단계; 로 이루어지고, The first semiconductor package manufacturing process includes: a chip mounting plate having first and second semiconductor chips attached to upper and lower surfaces, a plurality of leads spaced apart from four edges of the chip mounting plate, and four edges of the chip mounting plate. Providing a leadframe comprising a power ring integrally formed with the lead ring; Attaching a first semiconductor chip to an upper surface of the chip mounting plate; Connecting the bonding pads of the first semiconductor chip and each of the leads to the first wires so as to be groundable between the bonding pads of the first semiconductor chip and the power ring; Wrapping the first semiconductor chip and the first wires and simultaneously molding a first molding compound resin over the top and side surfaces of the lead and the power ring; Made up of

상기 제2반도체 패키지 제조 공정은: 상기 제1몰딩 컴파운드 수지의 저면과 평행을 이루면서 상기 제1리드와 파워링과 칩탑재판의 저면이 외부로 노출된 상태에서, 상기 제1몰딩 컴파운드 수지 및 리드의 저면 테두리 영역에 사각틀 형상의 인쇄회로기판을 부착하는 단계와; 상기 칩탑재판의 저면에 제2반도체 칩을 부착하는 단계와; 상기 제2반도체 칩의 본딩패드와 상기 인쇄회로기판의 외표면에 노출된 전도성패턴간을 전기적 신호 교환 가능하게, 상기 제2반도체 칩의 본딩패드와 파워링간을 접지 가능하게 제2와이어로 연결하는 단계와; 상기 제2반도체 칩과 제2와이어를 감싸는 동시에 상기 리드 및 파워링의 저면에 걸쳐 제2몰딩 컴파운드 수지로 몰딩하는 공정과; 상기 인쇄회로기판의 외표면에 형성된 볼랜드에 솔더볼을 융착시키는 단계; 로 이루어지는 것을 특징으로 한다.The second semiconductor package manufacturing process may include: the first molding compound resin and the lead in parallel with the bottom surface of the first molding compound resin while the first lead, the power ring, and the bottom surface of the chip mounting plate are exposed to the outside. Attaching a printed circuit board having a rectangular frame shape to a bottom border region of the substrate; Attaching a second semiconductor chip to a bottom surface of the chip mounting plate; A second wire connecting the bonding pad of the second semiconductor chip and the conductive pattern exposed on the outer surface of the printed circuit board with a second wire to enable grounding between the bonding pad and the power ring of the second semiconductor chip. Steps; Enveloping the second semiconductor chip and the second wire and molding a second molding compound resin over the bottom of the lead and the power ring; Welding solder balls to ball lands formed on an outer surface of the printed circuit board; Characterized in that consists of.

바람직한 구현예로서, 상기 제1몰딩 컴파운드 수지의 각 테두리면으로부터 노출되는 제1 및 제2리드의 외부리드를 마더보드에 부착되는 단자 역할을 위하여 제1몰딩 컴파운드 수지의 상면보다 높게 위쪽으로 포밍하는 단계를 더 포함하는 것을 특징으로 한다.In a preferred embodiment, the outer leads of the first and second leads exposed from each edge of the first molding compound resin are formed upwards from the upper surface of the first molding compound resin to serve as terminals attached to the motherboard. It further comprises a step.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공할 수 있다.Through the above problem solving means, the present invention can provide the following effects.

리드프레임을 이용한 제1반도체 패키지와, 인쇄회로기판을 이용한 제2반도체 패키지를 적층 구성하되, 리드프레임의 칩탑재판 상하면에 각각 제1반도체 패키지의 제1반도체 칩과 제2반도체 패키지의 제2반도체 칩이 부착되도록 하여, 칩탑재판을 제1 및 제2반도체 칩의 공유 가능한 탑재면이 되도록 함으로써, 높이 방향으로 공간 효율성을 극대화시킨 새로운 구조의 반도체 패키지를 제공할 수 있다.The first semiconductor package using the lead frame and the second semiconductor package using the printed circuit board are laminated, and the second semiconductor package of the first semiconductor chip and the second semiconductor package of the first semiconductor package are disposed on the upper and lower surfaces of the chip mounting plate of the lead frame, respectively. By attaching the semiconductor chip to the chip mounting plate to be a shareable mounting surface of the first and second semiconductor chip, it is possible to provide a semiconductor package having a new structure that maximizes the space efficiency in the height direction.

또한, 리드프레임을 이용한 제1반도체 패키지와, 인쇄회로기판을 이용한 제2반도체 패키지를 선택 사용할 수 있는 장점이 있다.In addition, there is an advantage in that the first semiconductor package using the lead frame and the second semiconductor package using the printed circuit board can be selected and used.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 리드프레임을 이용한 제1반도체 패키지와, 인쇄회로기판을 이용한 제2반도체 패키지를 상하로 적층 구성한 점, 특히 제1반도체 패키지의 제1반도체 칩과 제2반도체 패키지의 제2반도체 칩이 부착되는 자리면을 칩탑재판의 상하면으로 공유 가능하게 정하여 패키지 높이 방향에 대한 공간효율을 극대화시킨 점 등에 주안점이 있다.According to the present invention, a first semiconductor package using a lead frame and a second semiconductor package using a printed circuit board are stacked up and down, in particular, the first semiconductor chip of the first semiconductor package and the second semiconductor chip of the second semiconductor package are The main point is to maximize the space efficiency in the package height direction by defining the seating surface to be shared by the upper and lower surfaces of the chip mounting plate.

본 발명에 따른 반도체 패키지 구조 및 그 제조 방법을 별도로 설명하지 않고, 반도체 패키지 제조 방법에 대해서만 설명하기로 하며, 이러한 제조 방법을 순차적으로 설명함에 따라 본 발명의 반도체 패키지 구조는 쉽게 이해될 수 있을 것이다.Instead of describing the semiconductor package structure and its manufacturing method according to the present invention separately, only a semiconductor package manufacturing method will be described, and the semiconductor package structure of the present invention will be easily understood by sequentially describing the manufacturing method. .

첨부한 도 1은 본 발명의 반도체 패키지를 제조하는 공정중 리드프레임의 칩 탑재판상면에 제1반도체 칩을 부착시킨 상태를 나타내는 사시도이다.1 is a perspective view illustrating a state in which a first semiconductor chip is attached to an upper surface of a chip mounting plate of a lead frame during a process of manufacturing a semiconductor package of the present invention.

도 1에 도시된 바와 같이, 본 발명에 따른 반도체 패키지를 위한 리드프레임(10)은 제1 및 제2반도체 칩이 각각 상하면에 부착되는 칩탑재판(12)과, 타이바에 의하여 칩탑재판(12)의 네모서리에 일체로 연결되면서 전체 골격 역할을 하는 사이드 프레임(미도시됨)과, 상기 칩탑재판(12)의 사방 테두리로부터 이격 배열되는 다수의 리드(14,16)와, 상기 칩탑재판(12)의 사방 테두리에 일체로 형성된 파워링(18)을 포함하여 구성되며, 이러한 구조의 칩탑재판(12)의 상면에 제1반도체 칩(20)이 부착된다.As shown in FIG. 1, the lead frame 10 for a semiconductor package according to the present invention includes a chip mounting plate 12 having first and second semiconductor chips attached to upper and lower surfaces, respectively, and a chip mounting plate by tie bars. A side frame (not shown) integrally connected to the four corners of 12) and serving as a whole skeleton, a plurality of leads 14 and 16 spaced apart from four sides of the chip mounting plate 12, and the chips It comprises a power ring 18 formed integrally on the four sides of the mounting plate 12, the first semiconductor chip 20 is attached to the upper surface of the chip mounting plate 12 of this structure.

이때, 상기 리드프레임(10)의 리드는 다핀화를 위하여 칩탑재판(12)의 사방 테두리에 인접 배열되는, 실질적으로는 상기 파워링(18)에 인접 배열되는 제1리드(14)와, 이 제1리드(14) 사이에 보다 짧은 길이의 제2리드(16)가 엇갈림 배열된 것을 채택할 수 있고, 물론 같은 길이를 갖는 리드로 적용할 수 있다.At this time, the lead of the lead frame 10 is arranged to be adjacent to the four edges of the chip mounting plate 12 for the multi-pinning, substantially the first lead 14 is arranged adjacent to the power ring 18, Shorter lengths of the second leads 16 are alternately arranged between the first leads 14, and of course, it is applicable to leads having the same length.

다음으로, 첨부한 도 2에 도시된 바와 같이 상기 제1반도체 칩(20)의 본딩패드와 상기 각 리드(14,16)간을 전기적 신호 교환 가능하게 제1와이어(22)로 연결되고, 또한 상기 제1반도체 칩(20)의 본딩패드와 파워링(18)도 접지 가능하게 제1와이어(22)로 연결된다.Next, as shown in FIG. 2, the bonding pad of the first semiconductor chip 20 and the leads 14 and 16 are connected to the first wire 22 so as to exchange electrical signals. The bonding pads of the first semiconductor chip 20 and the power ring 18 are also connected to the first wire 22 to be grounded.

즉, 상기 제1반도체 칩(20)의 본딩패드와 각 리드는 제1반도체 칩(20)으로부터 나온 전기적 신호를 전달할 수 있게 제1와이어(22)로 연결되고, 상기 제1반도체 칩(20)과 파워링(18)간에 연결되는 제1와이어(22)는 제1반도체 칩(20)의 접지를 위하여 연결된 것이다.That is, the bonding pads and the leads of the first semiconductor chip 20 are connected to the first wire 22 so as to transmit electrical signals from the first semiconductor chip 20, and the first semiconductor chip 20. The first wire 22 connected between the power ring 18 and the power ring 18 is connected to the ground of the first semiconductor chip 20.

다음으로, 첨부한 도 3a 및 도 3b에 도시된 바와 같이, 상기 제1반도체 칩(20) 및 제1와이어(22) 등을 외부로부터 보호하기 위하여 제1몰딩 컴파운드 수지(24)로 몰딩하게 되며, 이때 상기 제1 및 제2리드(14,16)의 외부리드(25)는 입출력 단자가 되도록 제1몰딩 컴파운드 수지(24)의 측면을 통하여 소정의 길이로 노출된다.Next, as shown in FIG. 3A and FIG. 3B, the first semiconductor chip 20, the first wire 22, and the like are molded with a first molding compound resin 24 to protect them from the outside. In this case, the external leads 25 of the first and second leads 14 and 16 are exposed to a predetermined length through the side surfaces of the first molding compound resin 24 so as to be input / output terminals.

이러한 제1몰딩 컴파운드 수지(24)의 몰딩 단계에 의거, 리드프레임(10)을 이용한 제1반도체 패키지(100)가 완성된다.Based on the molding step of the first molding compound resin 24, the first semiconductor package 100 using the lead frame 10 is completed.

한편, 상기 제1몰딩 컴파운드 수지(24)는 칩탑재판(12)의 측면 공간과, 각 리드(14,16)의 측면 공간과, 파워링(18)의 측면 공간에도 충진이 되며, 도 3b에서 보는 바와 같이 칩탑재판(12)의 저면과, 각 리드(14,16)의 저면과, 파워링(18)의 저면이 제1몰딩 컴파운드 수지(24)와 평행을 이루면서 몰딩되지 않아 외부로 노출된 상태가 된다.Meanwhile, the first molding compound resin 24 is also filled in the side space of the chip mounting plate 12, the side spaces of the leads 14 and 16, and the side space of the power ring 18, and FIG. 3B. As can be seen from the bottom of the chip mounting plate 12, the bottom of each lead 14, 16, and the bottom of the power ring 18 is not molded while being parallel to the first molding compound resin 24 to the outside The exposed state.

여기서, 상기 제1반도체 패키지에 적층 구성되는 인쇄회로기판을 이용한 반도체 패키지 제조 공정을 설명하면 다음과 같다.Here, a semiconductor package manufacturing process using a printed circuit board laminated on the first semiconductor package will be described.

첨부한 도 4는 본 발명의 반도체 패키지를 제조하는 공정중 인쇄회로기판을 부착시킨 상태를 나타내는 사시도이다.4 is a perspective view illustrating a state in which a printed circuit board is attached during a process of manufacturing a semiconductor package of the present invention.

상기 칩탑재판(12)의 저면과, 각 리드(14,16)의 저면과, 파워링(18)의 저면이 외부로 노출된 상태에서, 상기 각 리드(14,16)의 저면을 포함하는 제1몰딩 컴파운드 수지(24)의 저면 테두리에 사각틀 형상의 인쇄회로기판(30)이 부착된다.A bottom surface of the chip mounting plate 12, a bottom surface of each lead 14 and 16, and a bottom surface of each lead 14 and 16 in a state where the bottom surface of the power ring 18 is exposed to the outside. A printed circuit board 30 having a rectangular frame shape is attached to the bottom edge of the first molding compound resin 24.

잘 알려진 바와 같이, 상기 인쇄회로기판(30)은 열경화성 수지층(= BT수지) 을 중심으로 그 상하면 또는 상하면중 어느 한면에 식각 등의 공정으로 구리박막의 전도성 회로패턴(26) 및 볼랜드(28)가 형성되며, 전도성 회로패턴중 와이어 본딩용 전도성 회로패턴 부분과 솔더볼 부착을 위한 볼랜드 영역 등을 제외한 표면에는 절연성의 솔더레지스트(= 솔더마스크)가 코팅된 구조로 되어 있다.As is well known, the printed circuit board 30 has a conductive circuit pattern 26 and a borland 28 of a copper thin film by an etching process on one of the upper and lower surfaces of the thermosetting resin layer (= BT resin). ) Is formed, and an insulating solder resist (= solder mask) is coated on the surface of the conductive circuit pattern except for the conductive circuit pattern portion for wire bonding and the ballland region for solder ball attachment.

본 발명에 채택된 인쇄회로기판(30)은 사각틀 형상으로 제작하되, 그 외표면에서 안쪽영역에는 와이어 본딩용 전도성패턴(26)이 형성되고, 바깥쪽 영역에는 솔더볼(32)이 융착되는 볼랜드(28)가 형성된 것으로 제작된 것이다.The printed circuit board 30 adopted in the present invention is manufactured in a rectangular frame shape, the conductive pattern 26 for wire bonding is formed in the inner region on the outer surface thereof, and the ball lands in which the solder balls 32 are fused to the outer region. 28) is formed.

다음으로, 첨부한 도 5에 도시된 바와 같이 상기 칩탑재판(12)의 저면에 제2반도체 칩(34)을 접착수단(미도시됨)을 부착하고, 도 6에 도시된 바와 같이 상기 인쇄회로기판(30)의 전도성 패턴(26)과 상기 제2반도체 칩(34)의 본딩패드간을 제2와이어(36)로 연결시킨다.Next, as shown in FIG. 5, a second semiconductor chip 34 is attached to a bottom surface of the chip mounting plate 12, and an adhesive means (not shown) is attached thereto, and the printing is performed as shown in FIG. 6. A second wire 36 is connected between the conductive pattern 26 of the circuit board 30 and the bonding pads of the second semiconductor chip 34.

이때, 상기 제2반도체 칩(34)과 파워링(18)도 접지를 위하여 제2와이어(36)로 연결된다.At this time, the second semiconductor chip 34 and the power ring 18 are also connected to the second wire 36 for grounding.

이어서, 첨부한 도 7에 도시된 바와 같이, 제2반도체 칩(34) 및 제2와이어(36)을 외부로부터 보호하기 위하여 감싸면서, 상기 칩탑재판(12), 각 리드(14,16), 파워링(18)의 저면이 노출되지 않도록 제2몰딩 컴파운드 수지(38)로 몰딩한다.Subsequently, as shown in FIG. 7, the chip mounting plate 12 and each lead 14 and 16 are wrapped to protect the second semiconductor chip 34 and the second wire 36 from the outside. The second molding compound resin 38 is molded so that the bottom surface of the power ring 18 is not exposed.

최종적으로, 상기 인쇄회로기판(30)의 외표면에서 그 바깥쪽 영역에 형성되어 있던 볼랜드(28)에 입출력 단자인 솔더볼(32)을 융착시킴으로써, 인쇄회로기판(30)을 이용한 제2반도체 패키지(200)로 완성된다.Finally, the second semiconductor package using the printed circuit board 30 is welded by welding the solder balls 32 serving as input / output terminals to the ball lands 28 formed in the outer region of the printed circuit board 30. Completed with 200.

이와 같이, 본 발명에 따른 반도체 패키지는 최종 완성된 구조를 나타내는 도 6의 단면도에서 명확하게 볼 수 있듯이, 칩탑재판(12)의 상하면에 제1 및 제2반도체 칩(20,34)이 부착되고, 제1반도체 칩(20)은 리드프레임(10)과 전기적 신호 교환 가능하게 연결되며, 제2반도체 칩(34)은 인쇄회로기판(30)과 전기적 신호 교환 가능하게 연결되어, 칩이 적층되면서 패키지가 자체가 적층된 새로운 구조의 패키지를 제공할 수 있게 된다.As described above, in the semiconductor package according to the present invention, the first and second semiconductor chips 20 and 34 are attached to the upper and lower surfaces of the chip mounting plate 12, as can be clearly seen in the cross-sectional view of FIG. The first semiconductor chip 20 is connected to the lead frame 10 so as to exchange electrical signals, and the second semiconductor chip 34 is connected to the printed circuit board 30 so as to exchange electrical signals. As a result, the package can provide a package having a new structure in which the package is stacked.

한편, 상기 제1몰딩 컴파운드 수지(24)의 각 테두리면으로부터 노출되는 제1 및 제2리드(14,16)의 외부리드(25)를 제1몰딩 컴파운드 수지(24)의 상면보다 높게 위쪽으로 포밍하거나, 또는 상기 솔더볼(32)보다 아래에 위치되게 포밍하여, 각 외부리드(25)가 전자기기의 마더보드에 용이하게 부착될 수 있도록 한다.Meanwhile, the outer leads 25 of the first and second leads 14 and 16 exposed from the edges of the first molding compound resin 24 are raised higher than the upper surfaces of the first molding compound resin 24. Foaming or forming below the solder ball 32, so that each external lead 25 can be easily attached to the motherboard of the electronic device.

도 1은 본 발명의 반도체 패키지를 제조하는 공정중 리드프레임의 칩탑재판상면에 제1반도체 칩을 부착시킨 상태를 나타내는 사시도,1 is a perspective view illustrating a state in which a first semiconductor chip is attached to an upper surface of a chip mounting plate of a lead frame during a process of manufacturing a semiconductor package of the present invention;

도 2는 본 발명의 반도체 패키지를 제조하는 공정중 리드프레임의 리드와 제1반도체 칩을 제1와이어로 연결시킨 상태를 나타내는 사시도,2 is a perspective view illustrating a state in which a lead of a lead frame and a first semiconductor chip are connected with a first wire during a process of manufacturing a semiconductor package of the present invention;

도 3a 및 도 3b는 본 발명의 반도체 패키지를 제조하는 공정중 제1반도체 칩 및 제1와이어 등을 제1몰딩 컴파운드 수지로 몰딩시킨 상태를 나타내는 사시도,3A and 3B are perspective views illustrating a state in which a first semiconductor chip, a first wire, and the like are molded with a first molding compound resin during a process of manufacturing a semiconductor package of the present invention;

도 4는 본 발명의 반도체 패키지를 제조하는 공정중 인쇄회로기판을 부착시킨 상태를 나타내는 사시도, 4 is a perspective view illustrating a state in which a printed circuit board is attached during a process of manufacturing a semiconductor package of the present invention;

도 5는 본 발명의 반도체 패키지를 제조하는 공정중 리드프레임의 칩탑재판저면에 제2반도체 칩을 부착시킨 상태를 나타내는 사시도,5 is a perspective view illustrating a state in which a second semiconductor chip is attached to a bottom surface of a chip mounting plate of a lead frame during a process of manufacturing a semiconductor package of the present invention;

도 6은 본 발명의 반도체 패키지를 제조하는 공정중 인쇄회로기판과 제2반도체 칩간을 와이어로 연결시킨 상태를 나타내는 사시도,6 is a perspective view illustrating a state in which a printed circuit board and a second semiconductor chip are connected by wires during a process of manufacturing a semiconductor package of the present invention;

도 7은 본 발명의 반도체 패키지를 제조하는 공정중 제2반도체 칩 및 제2와이어 등을 제2몰딩 컴파운드 수지로 몰딩시킨 후, 인쇄회로기판에 솔더볼을 융착시킨 상태를 나타내는 사시도,7 is a perspective view illustrating a state in which a solder ball is fused to a printed circuit board after molding a second semiconductor chip, a second wire, and the like with a second molding compound resin during a process of manufacturing a semiconductor package of the present invention;

도 8은 본 발명의 반도체 패키지에 대한 최종 완성된 구조를 나타내는 도 6의 A-A 선 단면도.8 is a cross-sectional view taken along the line A-A of FIG. 6 showing the final completed structure for a semiconductor package of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 리드프레임 12 : 칩탑재판10: lead frame 12: chip mounting plate

14 : 제1리드 16 : 제2리드14: first lead 16: second lead

18 : 파워링 20 : 제1반도체 칩18: powering 20: first semiconductor chip

22 : 제1와이어 24 : 제1몰딩 컴파운드 수지22: first wire 24: first molding compound resin

25 25

26 : 전도성 회로패턴 28 : 볼랜드26: conductive circuit pattern 28: Borland

30 : 인쇄회로기판 32 : 솔더볼30: printed circuit board 32: solder ball

34 : 제2반도체 칩 36 : 제2와이어34: second semiconductor chip 36: second wire

38 : 제2몰딩 컴파운드 수지 100 : 제1반도체 패키지38: second molding compound resin 100: the first semiconductor package

200 : 제2반도체 패키지200: second semiconductor package

Claims (7)

제1 및 제2반도체 패키지를 상하로 적층 구성하되,The first and second semiconductor packages are stacked up and down, 상기 제1반도체 패키지는:The first semiconductor package is: 제1 및 제2반도체 칩이 각각 상하면에 부착되는 칩탑재판과, 상기 칩탑재판의 사방 테두리에 인접 배열되는 제1리드 및 제1리드 사이에 배열되는 보다 짧은 길이의 제2리드로 이루어진 리드와, 상기 칩탑재판의 사방 테두리에 일체로 형성된 파워링을 포함하는 리드프레임과;A lead consisting of a chip mounting plate having first and second semiconductor chips attached to upper and lower surfaces, respectively, and a second lead of shorter length arranged between the first lead and the first lead arranged adjacent to the four edges of the chip mounting plate. A lead frame including a power ring integrally formed at four edges of the chip mounting plate; 상기 칩탑재판의 상면에 부착되는 제1반도체 칩과;A first semiconductor chip attached to an upper surface of the chip mounting plate; 상기 제1반도체 칩과 상기 제1 및 제2 리드, 또는 제1반도체 칩과 파워링간에 전기적 신호 교환 가능하게 연결된 제1와이어와;A first wire connected to the first semiconductor chip and the first and second leads, or the first semiconductor chip and the power ring so as to exchange electrical signals; 상기 제1반도체 칩과, 제1와이어들을 감싸는 동시에 제1 및 제2리드, 파워링의 상면 및 측면에 걸쳐 몰딩된 제1몰딩 컴파운드 수지;A first molding compound resin that wraps the first semiconductor chip and the first wires and is molded over the top and side surfaces of the first and second leads and the power ring; 로 구성되고,Consisting of, 상기 제2반도체 패키지는:The second semiconductor package is: 상기 제1몰딩 컴파운드 수지의 저면과 평행을 이루면서 상기 제1리드와 파워링과 칩탑재판의 저면이 외부로 노출된 상태에서, 상기 제1몰딩 컴파운드 수지 및 리드의 저면 테두리 영역에 부착되되, 외표면에서 안쪽영역에는 와이어 본딩용 전도성패턴이 형성되고, 바깥쪽 영역에는 상기 솔더볼이 융착되는 볼랜드가 형성된 사각틀 형상의 인쇄회로기판과;In parallel with the bottom surface of the first molding compound resin, the first lead, the power ring and the bottom surface of the chip mounting plate is exposed to the outside, attached to the bottom border region of the first molding compound resin and lead, A printed circuit board having a rectangular frame shape in which a conductive pattern for wire bonding is formed in an inner region of the surface and a ball land in which the solder balls are fused in an outer region thereof; 상기 칩탑재판의 저면에 부착된 제2반도체 칩과;A second semiconductor chip attached to a bottom surface of the chip mounting plate; 상기 제2반도체 칩과 상기 인쇄회로기판 또는 제2반도체 칩과 파워링간에 전기적 신호 교환 가능하게 연결된 제2와이어와;A second wire connected to the second semiconductor chip and the printed circuit board or the second semiconductor chip and the power ring so as to exchange electrical signals; 상기 제2반도체 칩과 제2와이어를 감싸는 동시에 상기 제1리드 및 파워링의 저면에 걸쳐 몰딩된 제2몰딩 컴파운드 수지와;A second molding compound resin surrounding the second semiconductor chip and the second wire and molded over the bottom of the first lead and the power ring; 상기 인쇄회로기판의 외표면에 융착된 솔더볼;A solder ball fused to an outer surface of the printed circuit board; 로 구성되며,Consists of, 상기 제1몰딩 컴파운드 수지의 각 테두리면으로부터 노출되는 제1 및 제2리드의 외부리드는 마더보드에 부착되는 단자 역할을 위하여 제1몰딩 컴파운드 수지의 상면보다 높게 위쪽으로 포밍되거나, 상기 솔더볼의 아래쪽에 위치되게 포밍된 것을 특징으로 하는 반도체 패키지.External leads of the first and second leads exposed from each edge of the first molding compound resin may be formed upwards from an upper surface of the first molding compound resin to serve as terminals attached to the motherboard, or may be lower than the solder balls. A semiconductor package, wherein the semiconductor package is formed to be positioned on. 삭제delete 삭제delete 삭제delete 삭제delete 제1 및 제2반도체 패키지를 적층 제조하기 위한 제1 및 제2반도체 패키지 제조 공정으로 이루어지되, The first and second semiconductor package manufacturing process for the laminate manufacturing of the first and second semiconductor package, 상기 제1반도체 패키지 제조 공정은:The first semiconductor package manufacturing process is: 제1 및 제2반도체 칩이 각각 상하면에 부착되는 칩탑재판과, 상기 칩탑재판의 사방 테두리에 인접 배열되는 제1리드 및 제1리드 사이에 배열되는 보다 짧은 길이의 제2리드로 이루어진 리드와, 상기 칩탑재판의 사방 테두리에 일체로 형성된 파워링을 포함하는 리드프레임의 제공 단계와;A lead consisting of a chip mounting plate having first and second semiconductor chips attached to upper and lower surfaces, respectively, and a second lead of shorter length arranged between the first lead and the first lead arranged adjacent to the four edges of the chip mounting plate. And providing a lead frame including a power ring integrally formed at four edges of the chip mounting plate. 상기 칩탑재판의 상면에 제1반도체 칩을 부착하는 단계와;Attaching a first semiconductor chip to an upper surface of the chip mounting plate; 상기 제1반도체 칩의 본딩패드와 상기 제1 및 제2 리드간을 전기적 신호 교환 가능하게, 제1반도체 칩의 본딩패드와 파워링간을 접지 가능하게 제1와이어로 연결하는 단계와;Connecting the bonding pads of the first semiconductor chip and the first and second leads to a first wire so as to be groundable between the bonding pads of the first semiconductor chip and the power ring; 상기 제1반도체 칩과, 제1와이어들을 감싸는 동시에 제1 및 제2리드 및 파워링의 상면 및 측면에 걸쳐 제1몰딩 컴파운드 수지로 몰딩하는 단계; 로 이루어지고, Enveloping the first semiconductor chip and the first wires and simultaneously molding a first molding compound resin over the top and side surfaces of the first and second leads and the power ring; Made up of 상기 제2반도체 패키지 제조 공정은:The second semiconductor package manufacturing process is: 상기 제1몰딩 컴파운드 수지의 저면과 평행을 이루면서 상기 제1리드와 파워링과 칩탑재판의 저면이 외부로 노출된 상태에서, 외표면에서 안쪽영역에는 와이어 본딩용 전도성패턴이 형성되고, 바깥쪽 영역에는 상기 솔더볼이 융착되는 볼랜드가 형성된 사각틀 형상의 인쇄회로기판을 상기 제1몰딩 컴파운드 수지 및 리드의 저면 테두리 영역에 부착하는 단계와;In a state in which the first lead, the power ring, and the bottom surface of the chip mounting plate are exposed to the outside while being parallel to the bottom surface of the first molding compound resin, a conductive pattern for wire bonding is formed on the inner surface of the outer surface, and Attaching a rectangular frame-shaped printed circuit board having a ball land in which a solder ball is fused to a region, to a bottom edge region of the first molding compound resin and a lead; 상기 칩탑재판의 저면에 제2반도체 칩을 부착하는 단계와;Attaching a second semiconductor chip to a bottom surface of the chip mounting plate; 상기 제2반도체 칩의 본딩패드와 상기 인쇄회로기판의 외표면에 노출된 전도성패턴간을 전기적 신호 교환 가능하게, 상기 제2반도체 칩의 본딩패드와 파워링간을 접지 가능하게 제2와이어로 연결하는 단계와;A second wire connecting the bonding pad of the second semiconductor chip and the conductive pattern exposed on the outer surface of the printed circuit board with a second wire to enable grounding between the bonding pad and the power ring of the second semiconductor chip. Steps; 상기 제2반도체 칩과 제2와이어를 감싸는 동시에 상기 리드 및 파워링의 저면에 걸쳐 제2몰딩 컴파운드 수지로 몰딩하는 공정과;Enveloping the second semiconductor chip and the second wire and molding a second molding compound resin over the bottom of the lead and the power ring; 상기 인쇄회로기판의 외표면에 형성된 볼랜드에 솔더볼을 융착시키는 단계;Welding solder balls to ball lands formed on an outer surface of the printed circuit board; 상기 제1몰딩 컴파운드 수지의 각 테두리면으로부터 노출되는 제1 및 제2리드의 외부리드를 마더보드에 부착되는 단자 역할을 위하여 제1몰딩 컴파운드 수지의 상면보다 높게 위쪽으로 포밍하거나, 또는 상기 솔더볼보다 아래에 위치되게 포밍하는 단계;The outer leads of the first and second leads exposed from each edge of the first molding compound resin are formed upwards than the upper surface of the first molding compound resin to serve as a terminal attached to the motherboard, or the solder balls Forming to be positioned below; 로 이루어지는 것을 특징으로 하는 반도체 패키지 제조 방법.Method for manufacturing a semiconductor package, characterized in that consisting of. 삭제delete
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