KR100592785B1 - Stack package stacking chip scale packageCSP - Google Patents

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Abstract

본 발명은 적층 패키지에 관한 것으로, 테이프 배선기판을 이용한 칩 스케일 패키지(CSP)를 적층한 적층 패키지로서, (A) 인쇄회로기판과; The present invention relates to a laminated package, a laminated package, a laminated chip scale package with a tape circuit board (CSP), (A) a printed circuit substrate; (B) 상기 인쇄회로기판의 상부면에 접착된 하부 칩 스케일 패키지로서, (b1) 활성면의 중심 부분을 따라서 전극 패드가 형성된 반도체 칩과, (b2) 상기 반도체 칩의 활성면에 부착되는 폴리이미드 테이프의 하부면에 배선 패턴이 형성된 테이프 배선기판으로, 상기 배선 패턴 중에서 상기 전극 패드와 접속되는 내부 접속 단자와, 상기 내부 접속 단자와 각기 연결된 솔더 범프 패드 및 상기 솔더 범프 패드와 각기 연결되어 외곽에 형성되는 접속 패드가 상기 폴리이미드 테이프 상으로 노출된 테이프 배선기판 및 상기 내부 접속 단자와 접속된 전극 패드 부분을 봉합하는 패드 수지 봉합부;를 포함하는 하부 칩 스케일 패키지와; (B) as the lower chip-scale package, adhered to the upper surface of the printed circuit board, (b1) and the semiconductor chip, thus the electrode pads formed a central portion of the active surface, (b2) polyimide attached to the active surface of the semiconductor chip a tape circuit board formed with a wiring pattern on the lower surface of the mid-tape, the wiring pattern from the respectively connected to the internal connection terminals and a solder bump pads and the solder bump pads, each connected to the internal connecting terminal to be connected with the electrode pads outside a connection pad which the polyimide tape onto the tape wiring board and the pad resin sealing portion for sealing the electrode pad portion connected to the internal connection terminal formed on the exposed; lower chip scale package that includes and; (C) 상기 접속 패드와 상기 인쇄회로기판을 전기적으로 연결하는 본딩 와이어와; (C) and a bonding wire electrically connecting the printed circuit board and the connection pads; (D) 상기 본딩 와이어로 연결된 상기 접속 패드 부분을 포함한 하부 칩 스케일 패키지의 외곽을 성형수지로 봉합하여 형성되는 제 1 외곽 수지 봉합부와; (D) and the first outer resin sealing portion formed by sealing the perimeter of the lower chip-scale package including the connection pad portions connected by the bonding wire in the molding resin; (E) 상기 하부 칩 스케일 패키지 상부면에 솔더 범프 접속되는 상부 칩 스케일 패키지로서 (e1) 활성면의 중심 부분을 따라서 전극 패드가 형성된 반도체 칩과, (e2) 상기 반도체 칩의 활성면에 부착되는 폴리이미드 테이프의 하부면에 배선 패턴이 형성된 테이프 배선기판으로, 상기 배선 패턴 중에서 상기 전극 패드와 접속되는 내부 접속 단자와, 상기 내부 접속 단자와 각기 연결된 솔더 범프 패드 및 상기 솔더 범프 패드와 각기 연결되어 외곽에 형성되는 접 속 패드가 상기 폴리이미드 테이프 상으로 노출된 테이프 배선기판 및 상기 내부 접속 단자와 접속된 전극 패드 부분을 봉합하는 패드 수지 봉합부;를 포함하는 상부 칩 스케일 패키지와; (E) the lower chip as an upper chip-scale package that solder bumps connected to the scale package upper surface along a central portion of the (e1) the active side semiconductor chip and the electrode pads are formed and, (e2) which is attached to the active surface of the semiconductor chip a tape circuit board formed with a wiring pattern on the lower surface of the polyimide tape, are respectively connected to the out of the wiring pattern the internal connection terminals and a solder bump pads and the solder bump pads, each connected to the internal connecting terminal to be connected with the electrode pads a contact pad formed in the outer pad resin enveloper for sealing the electrode pad portion connected to a tape circuit board and the internal connection terminals exposed on the polyimide tape; and upper chip-scale package that includes; 및 (F) 상기 인쇄회로기판의 하부면에 형성된 복수개의 솔더 볼;을 포함하며, 상기 하부 칩 스케일 패키지와 상부 칩 스케일 패키지가 상시 솔더 범프에 의해 접속될 수 있도록 상기 하부 칩 스케일 패키지의 솔더 범프 패드와 상기 상부 칩 스케일 패키지의 솔더 범프 패드가 서로 대응되는 위치에 형성된 것을 특징으로 하는 칩 스케일 패키지가 적층된 적층 패키지를 제공한다. A solder bump of the lower chip-scale package that includes, wherein the lower chip scale package and the top chip scale package may be connected by permanent solder bump; and (F) a plurality of solder balls formed at the bottom face of the printed circuit board and the the pad and the solder bump pads of said top chip scale package, a chip scale package is formed at a position corresponding to each other provide a laminated multilayer package.
적층 패키지, 칩 스케일 패키지, 테이프 배선기판, 빔 리드, 범프 접속 Laminate package, chip scale package, a tape circuit board, beam lead, bump connection

Description

칩 스케일 패키지를 적층한 적층 패키지{Stack package stacking chip scale package(CSP)} Laminating the stacked chip-scale package, the package {Stack package stacking chip scale package (CSP)}

도 1은 테이프 배선기판을 포함하는 전형적인 칩 스케일 패키지(CSP)로서, 테세라사의 μ-BGA 패키지의 한 예를 나타내는 단면도, 1 is a typical chip-scale package (CSP) includes a tape circuit board, a cross-sectional view showing an example of a Tessera's μ-BGA package,

도 2는 본 발명의 실시예에 따른 칩 스케일 패키지를 적층한 적층 패키지를 나타내는 단면도, Figure 2 is a cross-sectional view showing a stacked package by laminating a chip scale package in accordance with an embodiment of the invention,

도 3 내지 도 8은 도 2의 적층 패키지의 제조 단계를 나타내는 도면들로서, Figures 3 to 8 as a diagram showing a manufacturing step of the laminated package of Figure 2,

도 3은 테이프 배선기판을 포함하는 하부 칩 스케일 패키지를 보여주는 단면도, 3 is a cross-sectional view showing the lower chip-scale package containing a tape circuit board,

도 4는 테이프 배선기판을 포함하는 상부 칩 스케일 패키지를 보여주는 단면도, 4 is a sectional view showing the top chip-scale package containing a tape circuit board,

도 5는 하부 칩 스케일 패키지를 인쇄회로기판에 부착하는 단계를 보여주는 단면도, 5 is a cross-sectional view showing a step of attaching the substrate to the lower chip scale package, a printed circuit,

도 6은 와이어 본딩 단계를 보여주는 단면도, 6 is a sectional view showing a wire-bonding step,

도 7은 제 1 외곽 수지 봉합부를 형성하는 단계를 보여주는 단면도, 7 is a sectional view showing the step of forming the first outer resin sealing portion,

도 8은 하부 칩 스케일 패키지 상부에 상부 칩 스케일 패키지를 범프 접속하는 단계를 보여주는 단면도, Figure 8 is a cross-sectional view showing the step of connecting bumps of an upper chip scale package to the lower chip scale package top,

도 9는 본 발명의 다른 실시예에 따른 칩 스케일 패키지를 적층한 적층 패키지를 나타내는 단면도이다. Figure 9 is a cross-sectional view of a stacked package by laminating a chip scale package in accordance with another embodiment of the present invention.

* 도면의 주요 부분에 대한 설명 * * Description of the Related Art *

110, 210 : 반도체 칩 120, 220 : 테이프 배선기판 110, 210: semiconductor chip, 120, 220: tape circuit board

130, 230 : 탄성 중합체 140, 240 : 솔더 범프 130,230: elastomer 140, 240: solder bump

150, 170, 250, 270, 370 : 수지 봉합부 150, 170, 250, 270, 370: resin enveloper

160 : 본딩 와이어 180, 280 : 인쇄회로기판 160: bonding wire 180, 280: printed circuit board

190, 290 : 솔더 볼 200, 300, 500, 600 : CSP 190, 290: solder ball 200, 300, 500, 600: CSP

400, 700 : 적층 패키지 400, 700: laminate package

본 발명은 적층 패키지에 관한 것으로, 더욱 상세하게는 테이프 배선기판을 포함한 칩 스케일 패키지를 적층한 적층 패키지에 관한 것이다. The present invention relates to multilayer packages, and more particularly relates to a laminate by laminating a chip-scale package including the tape circuit board package.

오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화 되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. Today, the trend of the electronics industry is to inexpensively manufacture a product having a further light weight, small size, high speed, multi-function, high performance and high reliability. 이와 같은 제품 설계의 목표 설정을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 기술이며, 이에 따라 근래에 개발된 패키지 중의 칩 스케일 패키지(Chip Scale Package; CSP)이다. This is the same product design one of the key technologies that enable the goals of the right packaging technology, so that in recent years the development in chip scale package of the package; the (Chip Scale Package CSP).

CSP는 반도체 칩 크기 수준으로 제조되는 패키지로서, 최근 몇 년 사이에 미 국, 일본, 한국 등의 수십개의 회사로부터 여러 유형들이 소개되어 왔으며, 현재도 개발이 활발히 진행되고 있다. CSP is a package produced by the semiconductor chip size level, has been introduced to various types from dozens of companies in recent years the United States, Japan, South Korea in a few years, currently being developed actively. 대표적인 CSP 중의 하나가 미국 테세라사(Tessera's)에서 개발한 마이크로 볼 그리드 어레이(μ-Ball Grid Array; μ-BGA) 패키지이다. Typical CSP is a US company Tessera (Tessera's) a micro ball grid array (μ-Ball Grid Array; μ-BGA) developed in a package. μ-BGA 패키지에 적용되는 인쇄회로기판은 두께가 얇고 유연성을 갖는 플렉서블 회로기판(flexible circuit board)과 같은 테이프 배선기판이다. A printed circuit board applied to a μ-BGA package is a tape circuit board such as a flexible circuit board (flexible circuit board) having a thickness of a thin flexible. 그리고, μ-BGA 패키지의 특징 중의 하나는 테이프 배선기판에 형성된 윈도우(window)를 통하여 반도체 칩의 전극 패드에 빔 리드(beam lead)가 일괄적으로 본딩(beam lead bonding)된다는 점이다. And, one of the characteristics of μ-BGA packages is that the beam lead (beam lead) are collectively bonded to (beam lead bonding) to the electrode pad of the semiconductor chip through the window (window) formed in the tape wiring board.

도 1은 테이프 배선기판(20)을 포함하는 전형적인 CSP(100)로서, 테세라사의 μ-BGA 패키지의 한 예를 나타내는 단면도이다. 1 is a typical CSP (100) including a tape wiring board 20, a cross-sectional view showing an example of a Tessera's μ-BGA package. 도 1을 참조하면, 폴리이미드 테이프(21; polyimide tape)에 형성된 배선 패턴(23)이 테이프 배선기판(20)을 구성하며, 탄성중합체(30; elastomer)가 테이프 배선기판(20)과 반도체 칩(10) 사이에 개재된다. 1, a polyimide tape (21; polyimide tape), a wiring pattern 23 formed on this constitutes a tape wiring board 20, the elastomer (30; elastomer), the tape wiring board 20 and the semiconductor chip 10 is sandwiched between. 배선 패턴의 내부 접속 단자인 빔 리드(25; beam lead)는 반도체 칩의 전극 패드(12)와 일괄적으로 접합되며, 폴리이미드 테이프(21)에 형성된 접속 구멍(29; connect hole)을 통하여 접속 구멍(29)으로 노출된 배선 패턴의 솔더 범프 패드(124; solder bump pad)에 솔더 범프(70; solder bump)가 접속된다. A beam lead inner connection terminals of the wiring pattern (25; beam lead) is bonded in a batch and the electrode pads 12 of the semiconductor chip, red, polyimide connection holes formed in the tape 21; connected via a (29 connect hole) solder bumps; (solder bump pad 124), a hole (29) a solder bump pads of the wiring pattern exposed; is connected to the (70 solder bump). 전극 패드(12)와 빔 리드(25)의 접합 부분과 반도체 칩(10)의 외곽은 성형수지로 봉합하여 수지 봉합부(50)를 형성한다. Outside of the electrode pad 12 and the beam joint portion and the semiconductor chip 10 of the lead 25 is sealed by a molding resin to form a resin sealing portion (50). 한편, 반도체 칩(10)은 전극 패드(12)가 활성면에 중심선을 따라서 형성된 센터 패드(center pad)형 반도체 칩이며, 테이프 배선기판의 윈도우(27; window)는 전극 패드(12)와 빔 리드(25)가 접속할 수 있도록 전 극 패드(11)가 형성된 부분을 따라서 긴 구멍으로 형성된다. On the other hand, the semiconductor chip 10 has an electrode pad 12 is a center pad (center pad) type semiconductor chip formed along a center line on the active side, the window of the tape circuit board (27; window), the electrode pad 12 and the beam Therefore, the portion where the number of electrode pads 11 to connect leads (25) is formed is formed into a long hole.

전술된 바와 같은 하나의 반도체 칩을 패키징하는 CSP 이외에, 패키지의 크기를 줄이기 위해서 제안되어 온 여러 가지 방안 예를 들면, 반도체 칩 또는 패키지를 입체적으로 복수개 적층한 패키징 기술이 있다. In addition to package a semiconductor chip, CSP as described above, a number of methods, for example, has been proposed to reduce the size of the package, there is a plurality of laminated packaging technology for semiconductor chips or packages in three dimensions. 이와 같은 적층 패키징 기술에 의해 구현된 패키지를 통상적으로 적층 패키지(stack package)라 한다. This typically stacked packages the packages realized by such laminated packaging technique referred to as (stack package).

그런데, 반도체 패키지를 적층한 적층 패키지의 경우, 신뢰성 검사를 거친 반도체 패키지를 활용하기 때문에, 적층 패키지로 구현된 이후에 불량율은 적지만 적층되는 반도체 패키지의 두께에 대응되게 적층 패키지의 두께가 두꺼워지는 문제점을 안고 있다. However, in the case of stacking the semiconductor packages stacked package, subjected to reliability tests because the use of a semiconductor package, since the implementation of the laminated package reject rates are to correspond to the thickness of the semiconductor package that is less only when the thickness of the stacked package thickened It suffers the problem. 반도체 칩을 적층하여 적층 패키지(적층 칩 패키지라고도 함)를 구현하는 경우, 적층 패키지의 박형화를 구현할 수는 있지만, 적층되는 반도체 칩에 대한 신뢰성이 검증되지 않았기 때문에, 적층 패키지로 구현된 이후에 불량율이 발생될 우려가 크다. Therefore, when the laminated semiconductor chip which implements the stacked package (also called a multi-layer chip packages), but to implement the thickness of the stacked package, has not proven reliable for the semiconductor chip to be laminated, the fraction defective after the implementation of the laminated package the great danger of this occurring.

따라서, 전술된 바와 같은 CSP를 적층하여 적층 패키지를 구현할 수 있다면, 반도체 패키지를 적층하는 경우의 장점과 반도체 칩을 적층하는 경우의 장점을 모두 획득할 수 있을 것이다. Thus, if the CSP is laminated as described above to implement the stacked package, it will be able to obtain all of the advantages of depositing a benefit in the case of stacking the semiconductor package and the semiconductor chip. 그러나, 전술된 바와 같은 CSP는 인쇄회로기판에 평면적으로밖에 실장할 수 없기 때문에, 적층 패키지로 구현하기가 용이하지 않다. However, CSP as described above is not easy to implement because it can be mounted outside the flat on the printed circuit board, a stacked package. 즉, CSP의 외부접속단자로서 활용할 수 있는 솔더 범프가 반도체 칩이 실장된 테이프 배선기판의 면에 반대되는 면에 형성되어 있고, 다른 접속 수단을 구비하고 있지 않기 때문에, 기존의 CSP의 구조로는 복수개의 CSP를 입체적으로 적층하는 것이 용이하지 않다. That is, solder bumps that can be used as external connection terminals of the CSP is formed in the surface opposite to the surface of the semiconductor chip is mounted tape wiring board, because it is not provided with other connection means, in the conventional CSP structure a plurality of CSP is not easy to three-dimensionally stacked.

따라서, 본 발명의 목적은 테이프 배선기판을 이용하는 CSP를 적층한 적층 패키지를 제공하는 데 있다. Accordingly, it is an object of the present invention is to provide a stacked package by laminating a CSP using a tape circuit board.

본 발명의 다른 목적은 테이프 배선기판을 이용하는 CSP의 제조 공정을 그대로 활용하면서 구현할 수 있는 적층 패키지를 제공하는 데 있다. Another object of the present invention is to provide a laminated package that can be implemented while still utilizing the process of manufacturing the CSP using a tape circuit board.

상기 목적을 달성하기 위하여, 본 발명은 테이프 배선기판을 이용한 칩 스케일 패키지(CSP)를 적층한 적층 패키지로서, (A) 인쇄회로기판과; In order to achieve the above object, the present invention provides a laminated multilayer package, the chip-scale package (CSP) using a tape circuit board, (A) a printed circuit substrate; (B) 상기 인쇄회로기판의 상부면에 접착된 하부 칩 스케일 패키지로서, (b1) 활성면의 중심 부분을 따라서 전극 패드가 형성된 반도체 칩과, (b2) 상기 반도체 칩의 활성면에 부착되는 폴리이미드 테이프의 하부면에 배선 패턴이 형성된 테이프 배선기판으로, 상기 배선 패턴 중에서 상기 전극 패드와 접속되는 내부 접속 단자와, 상기 내부 접속 단자와 각기 연결된 솔더 범프 패드 및 상기 솔더 범프 패드와 각기 연결되어 외곽에 형성되는 접속 패드가 상기 폴리이미드 테이프 상으로 노출된 테이프 배선기판 및 상기 내부 접속 단자와 접속된 전극 패드 부분을 봉합하는 패드 수지 봉합부;를 포함하는 하부 칩 스케일 패키지와; (B) as the lower chip-scale package, adhered to the upper surface of the printed circuit board, (b1) and the semiconductor chip, thus the electrode pads formed a central portion of the active surface, (b2) polyimide attached to the active surface of the semiconductor chip a tape circuit board formed with a wiring pattern on the lower surface of the mid-tape, the wiring pattern from the respectively connected to the internal connection terminals and a solder bump pads and the solder bump pads, each connected to the internal connecting terminal to be connected with the electrode pads outside a connection pad which the polyimide tape onto the tape wiring board and the pad resin sealing portion for sealing the electrode pad portion connected to the internal connection terminal formed on the exposed; lower chip scale package that includes and; (C) 상기 접속 패드와 상기 인쇄회로기판을 전기적으로 연결하는 본딩 와이어와; (C) and a bonding wire electrically connecting the printed circuit board and the connection pads; (D) 상기 본딩 와이어로 연결된 상기 접속 패드 부분을 포함한 하부 칩 스케일 패키지의 외곽을 성형수지로 봉합하여 형성되는 제 1 외곽 수지 봉합부와; (D) and the first outer resin sealing portion formed by sealing the perimeter of the lower chip-scale package including the connection pad portions connected by the bonding wire in the molding resin; (E) 상기 하부 칩 스케일 패키지 상부면에 솔더 범프 접속되는 상부 칩 스케일 패키지로서 (e1) 활성면의 중심 부분을 따라서 전극 패드가 형성된 반도체 칩과, (e2) 상기 반도체 칩의 활성면에 부착되는 폴리이미드 테이프의 하부면에 배선 패턴이 형성된 테이프 배선기판으로, 상기 배선 패턴 중에서 상기 전극 패드와 접속되는 내부 접속 단자와, 상기 내부 접속 단자와 각기 연결된 솔더 범프 패드 및 상기 솔더 범프 패드와 각기 연결되어 외곽에 형성되는 접속 패드가 상기 폴리이미드 테이프 상으로 노출된 테이프 배선기판 및 상기 내부 접속 단자와 접속된 전극 패드 부분을 봉합하는 패드 수지 봉합부;를 포함하는 상부 칩 스케일 패키지와; (E) the lower chip as an upper chip-scale package that solder bumps connected to the scale package upper surface along a central portion of the (e1) the active side semiconductor chip and the electrode pads are formed and, (e2) which is attached to the active surface of the semiconductor chip a tape circuit board formed with a wiring pattern on the lower surface of the polyimide tape, are respectively connected to the out of the wiring pattern the internal connection terminals and a solder bump pads and the solder bump pads, each connected to the internal connecting terminal to be connected with the electrode pads a connection pad formed on the pad outside the resin sealing portion for sealing the electrode pad portion connected to a tape circuit board and the internal connection terminals exposed on the polyimide tape; and upper chip-scale package that includes; 및 (F) 상기 인쇄회로기판의 하부면에 형성된 복수개의 솔더 볼;을 포함하며, 상기 하부 칩 스케일 패키지와 상부 칩 스케일 패키지가 상시 솔더 범프에 의해 접속될 수 있도록 상기 하부 칩 스케일 패키지의 솔더 범프 패드와 상기 상부 칩 스케일 패키지의 솔더 범프 패드가 서로 대응되는 위치에 형성된 것을 특징으로 하는 칩 스케일 패키지가 적층된 적층 패키지를 제공한다. A solder bump of the lower chip-scale package that includes, wherein the lower chip scale package and the top chip scale package may be connected by permanent solder bump; and (F) a plurality of solder balls formed at the bottom face of the printed circuit board and the the pad and the solder bump pads of said top chip scale package, a chip scale package is formed at a position corresponding to each other provide a laminated multilayer package.

본 발명에 따른 하부 칩 스케일 패키지 및 상부 칩 스케일 패키지의 내부 접속 단자는, 반도체 칩의 전극 패드에 직접 접합되어 전기적 접속을 이루며, 솔더 범프 접속된 부분을 성형수지로 봉합하여 형성되는 제 2 외곽 수지 봉합부;를 더 포함한다. A second outer resin which the internal connection terminals of the lower chip scale package and the top chip scale package according to the invention, is directly bonded to the electrode pad of the semiconductor chip forms an electrical connection, formed by sealing the solder bump connected part with a molding resin further it includes; enveloper.

또는, 본 발명에 따른 하부 칩 스케일 패키지 및 상부 칩 스케일 패키지의 내부 접속 단자와 반도체 칩의 전극 패드가 본딩 와이어에 의해 전기적 접속을 이룰 수 있다. Alternatively, the electrode pads of the internal connection terminal and the semiconductor chip of the lower chip scale package and the top chip scale package according to the present invention can achieve the electrical connection by the bonding wire.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. With reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 테이프 배선기판을 포함하는 CSP(200, 300)를 적층한 적층 패키지(400)를 나타내는 단면도이다. 2 is a cross-sectional view showing a laminated structure of a package 400 is stacked CSP (200, 300) comprising a tape circuit board according to an embodiment of the invention. 도 2를 참조하면, 인쇄회로기판(180)의 상부면에 두 개의 CSP(200, 300)―이하, 인쇄회로기판(180)의 상부면에 접착되는 CSP(200)를 하부 CSP라하고, 하부 CSP(200) 상부에 솔더 범프(140) 접속되는 CSP(300)를 상부 CSP라 하다―가 솔더 범프(140)를 개재하여 적층된다. 2, the printed circuit board 180, two CSP (200, 300) to the upper surface of the-less, a CSP (200) is bonded to the upper surface of the printed circuit board 180, the lower CSP la and the lower it is the solder bump 140, CSP (300) connected to the upper CSP (200) upper CSP la - is laminated on the solder bump 140. 하부 CSP(200)와 인쇄회로기판(180)은 본딩 와이어(160)에 의해 전기적으로 연결된다. Lower CSP (200) and the printed circuit board 180 is electrically connected by a bonding wire 160. The 인쇄회로기판(180) 상부면에 형성된 본딩 와이어(160)로 연결된 하부 CSP(200)의 외곽부분은 액상의 성형수지로 봉합하여 형성된 제 1 외곽 수지 봉합부(170)에 의해 외부 환경으로부터 보호된다. Outer portions of the printed circuit board 180, bonding wires lower CSP (200) connected by 160 formed in the top surface is protected from the environment by the first outer resin sealing portion 170 formed by sealing a molded resin of the liquid . 그리고, 인쇄회로기판(180)의 하부면에는 복수개의 솔더 볼(190)이 형성된 구조를 갖는다. Then, it has a structure formed with a plurality of solder balls 190 the bottom surface of the printed circuit board 180. The

적층 패키지(400)에 사용되는 하부 CSP(200) 및 상부 CSP(400)가 도 3 및 도 4에 도시되어 있다. The lower CSP (200) and the upper CSP 400 used in the stacked package 400 is shown in Figs. 하부 CSP(200)와 상부 CSP(300)는 테이프 배선기판(120, 220)을 이용한 CSP로, 하부 CSP(200) 및 상부 CSP(300)를 서로 접속할 수 있도록 테이프 배선기판(120, 220)은 밀러 타입(mirror type)으로 설계 및 제작된다. Lower CSP (200) and the upper CSP (300) is a tape circuit board (120, 220), the tape wiring board for a CSP, lower CSP (200) and the upper CSP (300) to be connected to each other by 120 and 220 are It is designed and manufactured by Miller-type (mirror type). 즉, 하부 CSP의 솔더 범프 패드(124)와 상부 CSP의 솔더 범프 패드(224)는 동일 위치에 형성되며, 솔더 범프(140)에 의해 서로 전기적 접속을 이룬다. That is, the solder bump pads 124 and the solder bump pads 224 of the upper portion of the lower CSP CSP forms an electrical connection with each other by being formed at the same positions, the solder bump 140. 한편, 하부 CSP(200)의 상부면의 가장자리 부분에서 인쇄회로기판(180)과 본딩 와이어(160)로 연결할 수 있도록 접속 패드(126)가 형성되어 있다. On the other hand, the edge portion of the upper surface of the lower CSP (200) has a connection pad 126 is formed to connect to the printed circuit board 180 and the bonding wires 160. 접속 패드(126)는 배선 패턴(123)의 일부분이다. A connection pad 126 is part of the wiring pattern 123.

하부 CSP(200) 및 상부 CSP(300)에 실장된 반도체 칩(110, 210)이 서로 마주 보는 방향을 향하여 접속을 이루기 때문에, 반도체 칩(110, 210) 또한 밀러 칩(mirror chip)으로 제조하는 것이 바람직하다. Since the semiconductor chip (110, 210) mounted on the lower CSP (200) and the upper CSP (300) is to achieve a connection towards a direction facing each other, the semiconductor chip (110, 210) also for producing a mirror chip (mirror chip) it is desirable. 예를 들어, 하부 CSP(200) 및 상부 CSP(300)에 실장된 반도체 칩(110, 210)이 메모리 소자(memory device)인 경우에, 메모리 용량을 두 배로 증가시킬 수 있다. For example, in the case of lower CSP (200) and a semiconductor chip (110, 210) the memory element (memory device) mounted on the upper CSP (300), it is possible to increase the memory capacity doubles. 한편, 하부 CSP(200)와 상부 CSP(200)가 서로 다른 기능을 갖는 소자, 예를 들면 하나는 메모리 소자이고 다른 하나는 로직 소자(logic device)인 경우에는 전술된 바와 같이 밀러 칩으로 제조할 필요는 없다. On the other hand, the lower CSP (200) and the upper CSP (200) to each other, for the device, for example, having different functions one memory device and the other is to be made of a mirror chip, as described above in the case of a logic device (logic device) it is not necessary.

인쇄회로기판(180)은 기판 몸체(182)의 양면과 내부에 배선 패턴층(184)이 형성된 인쇄회로기판으로서, 잘 알려져 있다시피, 소정의 두께를 가지는 절연판 즉, 기판 몸체(182)에 배선 패턴층(182)이 인쇄된 기판이다. A printed circuit board 180 is a printed circuit board having a wiring pattern layer 184 on both sides and inside of the substrate body (182), As is well known, the wiring on the insulating plate that is, the substrate body 182 having a predetermined thickness, pattern layer 182 is a printed substrate. 배선 패턴층(184)은 기판 몸체(182)의 상부면에 형성되며 하부 CSP(200)와 본딩 와이어(160)로 접속되는 기판 패드(181)를 포함하는 상부 배선층과, 기판 몸체(182)의 하부면에 형성되어 솔더 볼(190)이 접속되는 볼 패드(185)를 포함하는 하부 배선층과, 기판 몸체(182)의 내부에 형성되어 상부 배선층과 하부 배선층을 연결하는 회로 배선층(183)으로 구성된다. Wiring pattern layer 184 includes a substrate body 182 is formed in the upper surface the lower CSP (200) of the bonding upper wiring layer and the substrate body 182 that includes a substrate pad 181 is connected to the wire 160, is formed on the lower surface consists of a circuit interconnection layer 183 connecting the upper wiring and the lower wiring layer is formed in the lower wiring layer and the substrate body (182) including a ball pads 185 are solder balls 190 is connected do. 도면에는 도시되지 않았지만, 기판 몸체를 관통하는 비아 홀(via hole)에 의해 상부 배선층과 하부 배선층을 연결할 수 도 있고, 하부 배선층을 외부접속단자로 활용할 수도 있다. Drawing by a via hole (via hole) which although not shown, it penetrates the substrate body may also be connected to the upper wiring and the lower wiring layer, and may take advantage of the lower wiring layer to an external connection terminal.

이와 같은 구조를 갖는 적층 패키지(400)의 제조 단계를 도 3 내지 도 8을 참조하여 설명하겠다. This will be described with a manufacturing step of the stacked package 400 having the same structure with reference to FIG. 3 to FIG. 한편, 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 가리킨다. On the other hand, the same reference numerals throughout the drawings indicate like elements.

도 3 및 도 4에 도시된 바와 같이 테이프 배선기판(120, 220)을 이용하여 제조된 하부 CSP(200) 및 상부 CSP(300)의 준비 단계로부터 출발한다. And starting from the preparation stage of 3 and a lower CSP (200) and the upper CSP (300) produced by using a tape circuit board (120, 220) as shown in Fig. 한편, 하부 CSP(200)와 상부 CSP(300)의 제조 공정은 동일하기 때문에 하부 CSP(200)만을 예를 들어 설명하겠다. On the other hand, the manufacturing process of the lower CSP (200) and the upper CSP (300) will be described example is only an example, the lower CSP (200) is the same. 그리고, 상부 CSP(300)를 하부 CSP(200)와 같은 구조로 형성하여도 서로 적층하는 데는 아무런 문제가 없다. And, There is also laminated to each other to form the upper CSP (300) to the lower structure such as a CSP (200) there is no problem.

먼저, 폴리이미드 테이프(121)와, 폴리이미드 테이프(121)의 일면에 사진석판술에 의해 형성된 배선 패턴(123)으로 구성된 테이프 배선기판(120)을 준비한다. First, prepare the polyimide tape 121 and the polyimide tapes 121, a tape circuit board 120 is composed of the wiring pattern 123 is formed by photolithography on a surface of. 즉, 폴리이미드 테이프(121)의 일면에 구리박막(Cu foil)을 부착한 상태에서 구리박막을 사진석판술을 이용하여 패터닝하여 빔 리드(125)를 포함한 배선 패턴(123)을 형성한다. That is, by patterning using photolithography in the copper thin film is attached to the copper foil (Cu foil) on one side of the polyimide tape 121 state to form a wiring pattern 123 including the beam leads 125. 폴리이미드 테이프(121)의 중심 부분에 빔 리드(125)가 노출될 수 있도록 윈도우(127)를 형성한다. That forms a window 127 so as to be exposed to the beam lead 125 at the center portion of the polyimide tape 121. 배선 패턴(123)의 일 부분 즉 솔더 범프가 형성될 원판 형상의 솔더 범프 패드(124)가 노출될 수 있도록 폴리이미드 테이프(121)를 관통하여 접속 구멍(129)을 형성한다. A portion of the wiring pattern 123 that is to pass through the polyimide tape 121 so that the solder bump pads 124 of the disc-shaped to be formed with a solder bump can be exposed to form a connection hole (129). 접속 구멍(129)을 형성하는 동일한 방향으로 접속 패드(126) 상의 폴리이미드 테이프(121)를 제거한다. In the same direction to form a connection hole 129 to remove the polyimide tape 121 on the connection pads 126. The 그리고, 노출된 빔 리드(125)에는 금 도금막이 형성되어 있다. And, the gold plated film is formed in the exposed beam leads 125.

테이프 배선기판(120)의 일면에 각기 탄성중합체(130)를 개재한 상태에서 반도체 칩(110)을 부착한다. And in a via the elastic polymer (130), each on one side of the tape wiring board 120 is status attaching the semiconductor chip 110. 반도체 칩(110)은 활성면의 중심선을 따라서 전극 패드(112)들이 형성된 센터 패드형 반도체 칩이며, 테이프 배선기판의 윈도우(127)는 전극 패드(112)와 빔 리드(125)가 접속할 수 있도록 전극 패드(112)들이 형성된 부분을 따라서 긴 구멍으로 형성된다. Semiconductor chip 110 is a center pad type semiconductor chip, therefore the electrode pads 112 are formed in the center line of the active side, the window 127 of the tape circuit board is to be connected and the electrode pad 112 and beam lead 125 the electrode pad part 112 are formed along the long holes are formed.

반도체 칩의 전극 패드(112)와 그에 대응되는 빔 리드(125)들이 일괄적으로 접합되며, 접합된 부분은 액상의 성형 수지에 의해 봉합되어 패드 수지 봉합부(150)를 형성함으로써, 하부 CSP(200)의 준비가 완료된다. By the electrode pads 112 and beam lead 125 corresponding thereto of the semiconductor chips are collectively bonded to the bonded portion is sealed by the molding resin in a liquid form the pad resin sealing portion 150, a lower CSP ( the preparation of 200) is completed. 한편, 본 발명에 따른 실시예에서는 빔 리드(125) 본딩 방법으로 반도체 칩의 전극 패드(112)와 테이프 배선기판의 배선 패턴(123)을 전기적으로 연결하였지만, 와이어 본딩 방법으로 반도체 칩의 전극 패드와 테이프 배선기판의 배선 패턴을 연결하더라도 본 발명의 기술적 사상의 범위를 벗어나는 것은 아니다. On the other hand, in the embodiment according to the present invention has been electrically connected to the beam leads 125, the electrode pad of the semiconductor chip by a bonding method 112 and the wiring pattern 123 of the tape circuit board, the electrode pads of the semiconductor chip by wire-bonding method and not even connected to the wiring pattern of the tape circuit board outside the scope of the technical concept of the present invention.

이와 같은 CSP 제조 공정에 의해 제조된 하부 CSP(200) 및 상부 CSP(300)에 대한 개별적인 전기적 특성 검사를 진행하여 양품으로 판정된 하부 CSP(200) 및 상부 CSP(300)만을 선별하여 사용하기 때문에, 반도체 칩을 3차원적으로 적층하여 하나의 패키지로 제조되는 적층 칩 패키지에 비하여 제품의 신뢰성을 확보할 수 있다. Because use By such CSP manufacturing process proceeds to the individual electrical characteristics tests on the prepared lower CSP (200) and the upper CSP (300) to select only the lower CSP (200) and the upper CSP (300) determined to be non-defective , it is possible to secure the reliability of the product compared with the laminated chip package is manufactured in a single package to three-dimensionally stacked in a semiconductor chip.

다음으로 도 5에 도시된 바와 같이 하부 CSP(200)를 인쇄회로기판(180)에 접착하는 공정을 진행한다. Next, proceeding to the step of bonding the printed circuit board 180, the lower CSP (200) as shown in Fig. 즉, 인쇄회로기판(180)의 상부면에 접착제(132)를 개재한 상태에서, 하부 CSP(200)의 배면 즉 반도체 칩(110)의 배면이 인쇄회로기판(180)의 상부면을 향하도록 하여 접착한다. That is, in a via the adhesive 132 on the top surface of the printed circuit board (180) state, a rear surface that is the back surface of the semiconductor chip 110 of the lower CSP (200) so as to face the top surface of the printed circuit board (180) to be bonded. 따라서, 하부 CSP(200)의 테이프 배선기판(120) 부분이 상부면을 향하게 된다. Thus, the tape wiring board 120 portion of the lower CSP (200) is facing the top surface.

다음으로 도 6에 도시된 바와 같이 와이어 본딩 공정이 진행된다. The wire bonding process proceeds as described in the following illustrated in FIG. 하부 CSP의 접속 패드(126)와 인쇄회로기판(180) 상부면의 기판 패드(181)를 본딩 와이어(160)로 접속하는 공정을 진행한다. The process proceeds to a step of connecting the connecting pad 126 and the printed circuit board 180, a substrate pad 181 of the upper surface of the lower CSP a bonding wire 160. The 이때, 본딩 와이어(160)의 최고점을 높 이를 하부 CSP(200)의 상부면보다는 낮게 형성하는 것이 바람직하며, 이를 구현하기 위해서 먼저 본딩 와이어(160)을 인쇄회로기판의 기판 패드(181)에서 볼 본딩(ball bonding)을 실시한 이후에 하부 CSP의 접속 패드(126)에 스티치 본딩(stitch bonding)을 하는 것이 바람직하다. At this time, the high peaks of the bonding wire 160, it is preferable to form a low it than the upper surface of the lower CSP (200), in order to implement this, first bonding wire 160, a printed circuit viewed from the substrate pad 181 of the substrate to a bonding stitch-bonding (stitch bonding) to a connection pad 126 of the lower CSP after subjected to (ball bonding) are preferred.

다음으로 도 7에 도시된 바와 같이 제 1 외곽 수지 봉합부(170)를 형성하는 공정을 진행한다. Next, proceeding to the step of forming a first outer sealing resin 170 as shown in FIG. 인쇄회로기판(180) 상부면 상의 본딩 와이어(160)로 연결된 부분 즉, 하부 CSP(200)의 외곽 부분을 액상의 성형수지로 봉합하여 제 1 외곽 수지 봉합부(170)를 형성한다. Part connected to the bonding wire 160 on the top surface printed circuit board 180, that is, by suturing the outer portion of the lower CSP (200) with a liquid molding resin to form a first outer resin sealing portion 170. The

다음으로 도 8에 도시된 바와 같이 하부 CSP(200) 상부에 상부 CSP(300)를 솔더 범프(140) 접속하는 단계를 진행한다. Proceeds to the next step of connecting to the solder bump 140, the upper CSP (300) on the upper bottom CSP (200) as shown in Fig. 즉, 하부 CSP(200) 및 상부 CSP(300)의 솔더 볼 패드(124, 224)에 플럭스(flux)를 도포한 후 구형의 솔더 볼을 올린 다음, 하부 CSP(200) 상에 솔더 볼이 형성된 상부 CSP(300)의 면이 아래를 향하도록 정렬한 상태에서 서로 대응되는 솔더 볼을 근접시킨 이후에 리플로우(reflow)시켜 하부 CSP(200)의 상부에 상부 CSP(300)를 솔더 범프(140) 접속시킨다. That is, after applying a lower CSP (200) and flux (flux) to solder ball pads (124, 224) of the upper CSP (300) raise the solder ball of the rectangle, and then the solder balls are formed on the lower CSP (200) upper solder bump the upper CSP (300) on the (140] after close to the solder balls to be associated with each other in a the face of the upper CSP (300) arranged face-down state reflow (reflow) by a lower CSP (200) ) connects.

다음으로 도 2에 도시된 바와 같이 인쇄회로기판(180)의 하부면의 볼 패드(185)에 솔더 볼(190)을 부착함으로써, 적층 패키지(400)의 제조 공정은 완료된다. Next, the manufacturing process of the printed circuit by attaching the solder balls 190 to the ball pad 185 of the lower surface of the substrate 180, the laminated package 400. As shown in Figure 2 is completed. 물론, 인쇄회로기판이 복수개의 적층 패키지를 형성할 수 있도록 스트립 형태를 갖는다면, 개별 적층 패키지로 분리하는 공정을 더 진행할 수도 있으며, 상기한 사항은 본 발명의 기술적 사상의 범위를 벗어나지 않는다. Of course, if having a strip shape so that the printed circuit board to form a plurality of stacked packages, and may further proceed to the step of separation into individual stacked package, the above-described details without departing from the scope of the technical concept of the present invention.

도 9는 본 발명의 다른 실시예에 따른 적층 패키지(700)로서, 하부 CSP(500) 및 상부 CSP(600)를 접속하는 솔더 범프(240) 부분이 액상의 성형 수지로 봉합되어 제 2 외곽 수지 봉합부(370)가 형성된 구조를 제외하면, 도 2에 도시된 적층 패키지(400)와 동일한 구조를 갖는다. Figure 9 is a a laminated package 700 according to another embodiment, the solder bump 240 for connecting the lower CSP (500) and the upper CSP (600) parts of the present invention sealed to a liquid molding resin of the second outer resin except for the sealing structure 370 is formed, has the same structure as the stacked package 400 shown in Fig.

본 발명의 다른 실시예에 따른 적층 패키지(700)의 제조 방법은, 도 3 내지 도 8과 동일한 순서로 공정을 진행한 이후에, 솔더 범프(240)로 접속된 부분을 액상의 성형 수지로 봉합하는 공정만을 추가하기만 하면 된다. A production method of the multilayer package 700 according to another embodiment of the present invention, after the progress of the process in the same order as the Figures 3 to 8, sealing the connection part with the solder bumps 240, as the liquid molding resin only it is only necessary to add the step of. 물론, 제 2 외곽 수지 봉합부(370)를 형성하는 공정이후에 인쇄회로기판(280)의 하부면에 솔더 볼(29)을 형성하는 공정을 진행된다. Of course, the progress is a step of forming a second outer resin enveloper solder balls 29 on the lower surface of the printed circuit board 280 after the step of forming a (370).

본 발명은 본 발명의 기술적 사상으로부터 일탈하는 일없이, 다른 여러 가지 형태로 실시할 수 있다. The invention without departing from the scope of the present invention may be embodied in other specific forms. 그 때문에, 전술한 실시예는 모든 점에서 단순한 예시에 지나지 않으며, 한정적으로 해석해서는 안 된다. Therefore, the above-described embodiment are only to be considered in all respects as illustrative and should not be construed as limiting. 본 발명의 범위는 특허청구범위에 의해서 나타내는 것으로서, 명세서 본문에 의해서는 아무런 구속도 되지 않는다. The scope of the invention as shown by the claims and is not bound by any statement in the body. 다시, 특허청구범위의 균등 범위에 속하는 변형이나 변경은, 모두 본 발명의 범위 내의 것이다. Again, variations and modifications belonging to the equivalent scope of the claims, will all within the scope of the invention.

따라서, 본 발명의 구조를 따르면 테이프 배선기판을 이용한 CSP를 적층한 적층 패키지를 구현할 수 있다. Therefore, according to the structure of the present invention it can be realized a laminated structure of the laminated package CSP with the tape wiring board. 그리고, 테이프 배선기판을 이용하는 CSP의 제조 공정과 더불어 통상적인 반도체 패키지의 제조 공정을 그대로 활용하면서 적층 패키지를 구현할 수 있기 때문에, 추가적인 비용 부담을 줄일 수 있다. And, since the leverage and the manufacturing process of the conventional semiconductor package CSP with the production process of using a tape circuit board to implement a multilayer package, it is possible to reduce the additional cost.

그리고, CSP를 적층하여 적층 패키지를 구현하기 때문에, 통상적인 반도체 패키지를 적층하여 구현되는 적층 패키지에 비하여 박형화를 구현할 수 있다. Then, by stacking the CSP implement thinner than the stacked package to be implemented because the implementation of the stacked package by laminating a conventional semiconductor package.

Claims (3)

  1. 테이프 배선기판을 이용한 칩 스케일 패키지(CSP)를 적층한 적층 패키지로서, A laminated package, a laminated chip-scale package (CSP) using a tape circuit board,
    (A) 인쇄회로기판과; (A) a printed circuit substrate;
    (B) 상기 인쇄회로기판의 상부면에 접착된 하부 칩 스케일 패키지로서, (b1) 활성면의 중심 부분을 따라서 전극 패드가 형성된 반도체 칩과, (b2) 상기 반도체 칩의 활성면에 부착되는 폴리이미드 테이프의 하부면에 배선 패턴이 형성된 테이프 배선기판으로, 상기 배선 패턴 중에서 상기 전극 패드와 접속되는 내부 접속 단자와, 상기 내부 접속 단자와 각기 연결된 솔더 범프 패드 및 상기 솔더 범프 패드와 각기 연결되어 외곽에 형성되는 접속 패드가 상기 폴리이미드 테이프 상으로 노출된 테이프 배선기판 및 상기 내부 접속 단자와 접속된 전극 패드 부분을 봉합하는 패드 수지 봉합부;를 포함하는 하부 칩 스케일 패키지와; (B) as the lower chip-scale package, adhered to the upper surface of the printed circuit board, (b1) and the semiconductor chip, thus the electrode pads formed a central portion of the active surface, (b2) polyimide attached to the active surface of the semiconductor chip a tape circuit board formed with a wiring pattern on the lower surface of the mid-tape, the wiring pattern from the respectively connected to the internal connection terminals and a solder bump pads and the solder bump pads, each connected to the internal connecting terminal to be connected with the electrode pads outside a connection pad which the polyimide tape onto the tape wiring board and the pad resin sealing portion for sealing the electrode pad portion connected to the internal connection terminal formed on the exposed; lower chip scale package that includes and;
    (C) 상기 접속 패드와 상기 인쇄회로기판을 전기적으로 연결하는 본딩 와이어와; (C) and a bonding wire electrically connecting the printed circuit board and the connection pads;
    (D) 상기 본딩 와이어로 연결된 상기 접속 패드 부분을 포함한 하부 칩 스케일 패키지의 외곽을 성형수지로 봉합하여 형성되는 제 1 외곽 수지 봉합부와; (D) and the first outer resin sealing portion formed by sealing the perimeter of the lower chip-scale package including the connection pad portions connected by the bonding wire in the molding resin;
    (E) 상기 하부 칩 스케일 패키지 상부면에 솔더 범프 접속되는 상부 칩 스케일 패키지로서 (e1) 활성면의 중심 부분을 따라서 전극 패드가 형성된 반도체 칩과, (e2) 상기 반도체 칩의 활성면에 부착되는 폴리이미드 테이프의 하부면에 배선 패턴이 형성된 테이프 배선기판으로, 상기 배선 패턴 중에서 상기 전극 패드와 접속되는 내부 접속 단자와, 상기 내부 접속 단자와 각기 연결된 솔더 범프 패드 및 상기 솔더 범프 패드와 각기 연결되어 외곽에 형성되는 접속 패드가 상기 폴리이미드 테이프 상으로 노출된 테이프 배선기판 및 상기 내부 접속 단자와 접속된 전극 패드 부분을 봉합하는 패드 수지 봉합부;를 포함하는 상부 칩 스케일 패키지와; (E) the lower chip as an upper chip-scale package that solder bumps connected to the scale package upper surface along a central portion of the (e1) the active side semiconductor chip and the electrode pads are formed and, (e2) which is attached to the active surface of the semiconductor chip a tape circuit board formed with a wiring pattern on the lower surface of the polyimide tape, are respectively connected to the out of the wiring pattern the internal connection terminals and a solder bump pads and the solder bump pads, each connected to the internal connecting terminal to be connected with the electrode pads a connection pad formed on the pad outside the resin sealing portion for sealing the electrode pad portion connected to a tape circuit board and the internal connection terminals exposed on the polyimide tape; and upper chip-scale package that includes; And
    (F) 상기 인쇄회로기판의 하부면에 형성된 복수개의 솔더 볼;을 포함하며, (F) a plurality of solder balls formed at the bottom face of the printed circuit board; includes,
    상기 하부 칩 스케일 패키지와 상부 칩 스케일 패키지가 상시 솔더 범프에 의해 접속될 수 있도록 상기 하부 칩 스케일 패키지의 솔더 범프 패드와 상기 상부 칩 스케일 패키지의 솔더 범프 패드가 서로 대응되는 위치에 형성된 것을 특징으로 하는 칩 스케일 패키지가 적층된 적층 패키지. Characterized in that so that the lower chip scale package and the top chip scale package may be connected by permanent solder bumps and solder bump pads of said bottom chip scale package, solder bump pads of said top chip scale package formed at a position corresponding to each other, the chip-scale packages are stacked laminate package.
  2. 제 1항에 있어서, 상기 하부 칩 스케일 패키지 및 상부 칩 스케일 패키지의 내부 접속 단자는 상기 반도체 칩의 전극 패드에 직접 접합되어 전기적 접속을 이루며, 상기 솔더 범프 접속된 부분을 성형수지로 봉합하여 형성되는 제 2 외곽 수지 봉합부;를 더 포함하는 것을 특징으로 하는 적층 패키지. The method of claim 1, wherein the internal connection terminals of the lower chip scale package and the top chip scale package forms an electrical connection is directly bonded to the electrode pads of the semiconductor chip, which is formed by sealing the connected portion of the solder bump with a molding resin laminated package according to claim 1, further including, a second outer resin enveloper.
  3. 제 1항에 있어서, 상기 하부 칩 스케일 패키지 및 상부 칩 스케일 패키지의 내부 접속 단자와 상기 반도체 칩의 전극 패드가 본딩 와이어에 의해 전기적 접속을 이루는 것을 특징으로 하는 적층 패키지. The method of claim 1, wherein the stacked package, characterized in that the electrode pads of said bottom chip scale package and the top chip-scale internal connection terminal and the semiconductor chip in the package is forming an electrical connection by a bonding wire.
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