KR20070019361A - Multi chip package using stack printed cercuit board and manufacturing method thereof - Google Patents

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Abstract

본 발명은 적층 인쇄회로기판을 이용한 멀티 칩 패키지 및 그의 제조 방법에 관한 것이다. 본 발명에 따른 멀티 칩 패키지 및 그의 제조 방법은 적어도 두 개 이상의 단위 인쇄회로기판이 적층된 적층 인쇄회로기판을 이용한다. 적층 인쇄회로기판에 적어도 두 개 이상의 반도체 칩을 크기가 작은 것부터 큰 순서로 부착하고, 대응되는 높이의 단위 인쇄회로기판과 본딩 와이어로 전기적으로 연결한다. 이에 따라, 하부에 위치하는 반도체 칩을 대응되는 높이의 단위 인쇄회로기판에 연결시키는 본딩 와이어의 길이와 상부에 위치하는 반도체 칩을 대응되는 높이의 단위 인쇄회로기판에 연결시키는 본딩 와이어의 길이를 유사한 길이로 유지시킴으로써, 액상의 성형 수지가 인쇄회로기판의 상부면으로 유입되는 경우 길이가 긴 본딩 와이어에 발생할 수 있는 본딩 와이어의 스위핑을 방지할 수 있다. 또한, 하부에 위치히는 반도체 칩의 에지 패드보다 상부에 위치하는 반도체 칩의 에지 패드가 외부에 위치하고 반도체 칩들과 연결된 각각의 본딩 와이어가 각각의 단위 인쇄회로기판에 분산되어 연결됨으로써, 본딩 와이어들이 교차되는 것을 방지할 수 있다. 따라서, 본딩 와이어들 사이에 발생할 수 있는 전기적 쇼트를 방지할 수 있다. The present invention relates to a multi-chip package using a laminated printed circuit board and a manufacturing method thereof. The multi-chip package and the manufacturing method thereof according to the present invention uses a laminated printed circuit board in which at least two or more unit printed circuit boards are stacked. At least two or more semiconductor chips are attached to the multilayer printed circuit board in order from the smallest to the largest, and are electrically connected to the unit printed circuit board having a corresponding height by a bonding wire. Accordingly, the length of the bonding wire connecting the lower semiconductor chip to a unit printed circuit board having a corresponding height and the length of the bonding wire connecting the upper semiconductor chip to a unit printed circuit board having a corresponding height are similar. By maintaining the length, it is possible to prevent the sweeping of the bonding wire which may occur in the long bonding wire when the liquid molding resin flows into the upper surface of the printed circuit board. In addition, since the edge pads of the semiconductor chips positioned above the edge pads of the semiconductor chips positioned at the lower side are located outside and each bonding wires connected to the semiconductor chips are distributed and connected to each unit printed circuit board, the bonding wires are connected to each other. It can be prevented from crossing. Thus, electrical shorts that may occur between the bonding wires can be prevented.

관통 홀, 적층 인쇄회로기판, 에지 패드, 멀티 칩 패키지, 본딩 와이어 Through Hole, Multilayer Printed Circuit Board, Edge Pad, Multi-Chip Package, Bonding Wire

Description

적층 인쇄회로기판을 이용한 멀티 칩 패키지 및 그의 제조 방법{MULTI CHIP PACKAGE USING STACK PRINTED CERCUIT BOARD AND MANUFACTURING METHOD THEREOF}Multi chip package using multilayer printed circuit board and manufacturing method thereof {MULTI CHIP PACKAGE USING STACK PRINTED CERCUIT BOARD AND MANUFACTURING METHOD THEREOF}

도 1은 종래 기술에 따른 멀티 칩 패키지를 보여주는 단면도이다.1 is a cross-sectional view showing a multi-chip package according to the prior art.

도 2 내지 도 8은 본 발명의 실시예에 따른 멀티 칩 패키지의 제조 방법에 따른 각 단계를 보여주는 도면들로서,2 to 8 are views showing each step according to the manufacturing method of a multi-chip package according to an embodiment of the present invention,

도 2는 제 1 단위 인쇄회로기판을 보여주는 단면도이고,2 is a cross-sectional view illustrating a first unit printed circuit board;

도 3은 제 1 단위 인쇄회로기판에 제 1 반도체 칩이 부착되는 단계를 보여주는 단면도이고,3 is a cross-sectional view illustrating a process of attaching a first semiconductor chip to a first unit printed circuit board.

도 4는 제 1 본딩 와이어가 형성되는 단계를 보여주는 단면도이고, 4 is a cross-sectional view illustrating a step of forming a first bonding wire;

도 5는 제 1 단위 인쇄회로기판에 제 2 단위 인쇄회로기판을 적층하는 단계를 보여주는 단면도이고,5 is a cross-sectional view illustrating a step of stacking a second unit printed circuit board on a first unit printed circuit board,

도 6은 제 1 반도체 칩 상에 제 2 반도체 칩이 부착되는 단계를 보여주는 단면도이고, 6 is a cross-sectional view illustrating a step of attaching a second semiconductor chip on a first semiconductor chip;

도 7은 제 2 본딩 와이어가 형성되는 단계를 보여주는 단면도이고,7 is a cross-sectional view illustrating a step of forming a second bonding wire;

도 8은 수지 봉합부 및 솔더 볼이 형성되는 단계를 보여주는 단면도이다. 8 is a cross-sectional view illustrating a step in which a resin encapsulation part and a solder ball are formed.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 적층 인쇄회로기판 110 : 단일 인쇄회로기판10: laminated printed circuit board 110: single printed circuit board

10a : 제 1 단위 인쇄회로기판 10b : 제 2 단위 인쇄회로기판10a: first unit printed circuit board 10b: second unit printed circuit board

11, 111 : 기판 몸체 12, 112 : 구리 배선층11, 111: substrate body 12, 112: copper wiring layer

13, 113 : 비아 홀 14, 114 : 절연성 보호층13, 113: via hole 14, 114: insulating protective layer

15, 115 : 기판 패드 16, 116 : 단자 패드15, 115: substrate pad 16, 116: terminal pad

17, 117: 관통 홀 18 : 금 스터드 범프17, 117: through hole 18: gold stud bump

19 : 절연성 페이스트 층 20a, 120a : 제 1 반도체 칩19: insulating paste layer 20a, 120a: first semiconductor chip

20b, 120b : 제 2 반도체 칩 21, 121 : 에지 패드20b, 120b: second semiconductor chip 21, 121: edge pad

23, 123 : 접착층 30a, 130a : 제 1 본딩 와이어23, 123: adhesive layer 30a, 130a: first bonding wire

30b, 130b : 제 2 본딩 와이어 40, 140 : 수지 봉합부30b, 130b: 2nd bonding wire 40, 140: resin sealing part

50, 150 : 솔더 볼 60, 160 : 멀티 칩 패키지50, 150: solder ball 60, 160: multi-chip package

본 발명은 멀티 칩 패키지 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 적어도 두 개 이상의 단위 인쇄회로기판이 적층된 적층 인쇄회로기판에 적어도 두 개 이상의 반도체 칩을 실장하여 형성되는 적층 인쇄회로기판을 이용한 멀티 칩 패키지 및 그의 제조 방법에 관한 것이다.The present invention relates to a multi-chip package and a method of manufacturing the same, and more particularly, to a multilayer printed circuit board formed by mounting at least two semiconductor chips on a multilayer printed circuit board on which at least two unit printed circuit boards are stacked. It relates to a multi-chip package used and a manufacturing method thereof.

최근 전자 휴대기기의 크기가 소형화됨에 따라, 전자 휴대기기 내에 장착되는 반도체 패키지도 점차 소형화, 박형화 및 경량화되고 있다. 한편, 반도체 패키지에 실장되는 반도체 칩의 용량은 증대되고 있다. 이에 따라, 기존에는 하나의 기 능을 담당하는 반도체 칩이 실장된 싱글 칩 패키지가 제조되었으나, 최근에는 두 가지 이상의 다른 기능을 담당하는 복수개의 반도체 칩이 실장된 멀티 칩 패키지가 제조되고 있는 추세이다. Recently, as the size of an electronic portable device has become smaller, the semiconductor package mounted in the electronic portable device has also become smaller, thinner, and lighter. On the other hand, the capacity of the semiconductor chip mounted in the semiconductor package is increasing. Accordingly, in the past, a single chip package in which a semiconductor chip having one function is mounted has been manufactured, but in recent years, a multi-chip package in which a plurality of semiconductor chips having two or more different functions are mounted is being manufactured. .

이와 같은 추세에 따른 종래의 멀티 칩 패키지(160)는, 도 1에 도시된 바와 같이, 단일 인쇄회로기판(110)에 제 1 반도체 칩(120a)을 부착한 이후에, 제 1 반도체 칩(120a)보다 크기가 작은 제 2 반도체 칩(120b)을 제 1 반도체 칩(120a) 상에 적층한다. 물론, 제 2 반도체 칩(120b)을 적층하기 전에 제 1 반도체 칩(120a)과 단일 인쇄회로기판(110)은 제 1 본딩 와이어(130a)에 의해 전기적으로 연결되고, 제 1 반도체 칩(120a) 상에 제 2 반도체 칩(120b)이 적층된 후에 제 2 반도체 칩(120b)과 단일 인쇄회로기판(110)은 제 2 본딩 와이어(130b)에 의해 전기적으로 연결된다. In the conventional multi-chip package 160 according to this trend, as shown in FIG. 1, after attaching the first semiconductor chip 120a to a single printed circuit board 110, the first semiconductor chip 120a is provided. The second semiconductor chip 120b having a smaller size than) is stacked on the first semiconductor chip 120a. Of course, before the second semiconductor chip 120b is stacked, the first semiconductor chip 120a and the single printed circuit board 110 may be electrically connected by the first bonding wire 130a and the first semiconductor chip 120a may be used. After the second semiconductor chip 120b is stacked on the second semiconductor chip 120b and the single printed circuit board 110, the second semiconductor chip 120b is electrically connected by the second bonding wire 130b.

이 때, 제 1 반도체 칩 상에 제 2 반도체 칩이 적층되는 방법과 동일한 방법으로 더 많은 반도체 칩이 적층될 수 있으며, 적층된 반도체 칩들은 본딩 와이어를 통해 단일 인쇄회로기판에 전기적으로 연결될 수 있다. In this case, more semiconductor chips may be stacked in the same manner as the second semiconductor chip is stacked on the first semiconductor chip, and the stacked semiconductor chips may be electrically connected to a single printed circuit board through a bonding wire. .

그러나, 이러한 종래의 멀티 칩 패키지의 경우, 단일 인쇄회로기판과 연결되는 반도체 칩이 상부에 위치할수록 본딩 와이어의 길이는 더욱 길어지게 된다. 이에 따라, 수지 봉합부를 형성하는 과정에서, 액상의 성형 수지가 단일 인쇄회로기판의 상부면으로 유입됨에 따른 가압에 의하여 길이가 긴 본딩 와이어가 스위핑(sweeping)되어 전기적 쇼트(short)가 발생될 수 있다. However, in the conventional multi-chip package, the longer the semiconductor chip connected to the single printed circuit board is located thereon, the longer the length of the bonding wire becomes. Accordingly, in the process of forming the resin encapsulation part, the long bonding wire is swept by the pressurization as the liquid molding resin flows into the upper surface of the single printed circuit board, thereby causing an electrical short. have.

또한, 복수개의 반도체 칩을 단일 인쇄회로기판에 연결하기 때문에, 각각의 반도체 칩과 단일 인쇄회로기판을 연결하는 본딩 와이어들 중 교차되는 본딩 와이어들에 전기적 쇼트가 발생될 수 있다. In addition, since a plurality of semiconductor chips are connected to a single printed circuit board, electrical short may be generated in bonding wires intersecting among bonding wires connecting each semiconductor chip and a single printed circuit board.

따라서, 본 발명의 제 1 목적은 적층되는 반도체 칩 중 상부에 위치하는 반도체 칩과 인쇄회로기판을 연결하는 본딩 와이어의 길이를 축소할 수 있는 멀티 칩 패키지 및 그의 제조 방법을 제공하는 데에 있다. Accordingly, a first object of the present invention is to provide a multi-chip package capable of reducing the length of a bonding wire connecting a semiconductor chip and a printed circuit board positioned above the stacked semiconductor chips and a method of manufacturing the same.

본 발명의 제 2 목적은 적층되는 각각의 반도체 칩과 인쇄회로기판을 연결하는 본딩 와이어들이 교차되는 것을 방지할 수 있는 멀티 칩 패키지 및 그의 제조 방법을 제공하는 데에 있다. A second object of the present invention is to provide a multi-chip package and a method for manufacturing the same, which can prevent the bonding wires connecting the semiconductor chips and the printed circuit board to be stacked.

상기 목적을 달성하기 위하여, 본 발명은 다음과 같은 구성의 멀티 칩 패키지의 제조 방법을 제공한다. In order to achieve the above object, the present invention provides a manufacturing method of a multi-chip package having the following configuration.

본 발명에 따른 멀티 칩 패키지의 제조 방법은, (a) 제 1 단위 인쇄회로기판을 제공하는 단계, (b) 제 1 단위 인쇄회로기판 상부면의 칩 실장 영역에 제 1 반도체 칩을 부착하는 단계, (c) 제 1 반도체 칩의 에지 패드와 제 1 단위 인쇄회로기판의 칩 실장 영역에 근접하게 형성된 기판 패드를 제 1 본딩 와이어로 전기적으로 연결하는 단계, (d) 제 1 단위 인쇄회로기판 상에 제 1 단위 인쇄회로기판의 칩 실장 영역과 칩 실장 영역에 근접하게 형성된 기판 패드가 노출되도록 중앙부에 관통 홀이 형성된 제 2 단위 인쇄회로기판을 적층하여 적층 인쇄회로기판을 형성하는 단계, (e) 제 1 반도체 칩의 에지 패드 사이에 제 1 본딩 와이어의 형성 높이보다 높은 두께의 접착층을 형성하여 제 1 반도체 칩보다 큰 제 2 반도체 칩을 부착하는 단계, (f) 제 2 반도체 칩의 에지 패드와 제 2 단위 인쇄회로기판의 기판 패드를 제 2 본딩 와이어로 전기적으로 연결하는 단계, (g) 적층 인쇄회로기판의 상부면에 형성된 반도체 칩들과 본딩 와이어들이 외부로부터 보호되도록 액상의 성형 수지로 봉합하여 수지 봉합부를 형성하는 단계 및 (h) 적층 인쇄회로기판의 하부면에 솔더 볼을 형성하는 단계를 포함한다. A method of manufacturing a multi-chip package according to the present invention includes the steps of (a) providing a first unit printed circuit board, and (b) attaching a first semiconductor chip to a chip mounting area on an upper surface of the first unit printed circuit board. (c) electrically connecting a substrate pad formed adjacent to an edge pad of the first semiconductor chip and a chip mounting region of the first unit printed circuit board with a first bonding wire, (d) on the first unit printed circuit board Forming a multilayer printed circuit board by laminating a second unit printed circuit board having a through hole at a central portion thereof to expose a chip mounting region of the first unit printed circuit board and a substrate pad formed adjacent to the chip mounting region on the substrate unit; Attaching a second semiconductor chip larger than the first semiconductor chip by forming an adhesive layer having a thickness higher than the formation height of the first bonding wire between the edge pads of the first semiconductor chip, (f) the edge of the second semiconductor chip Electrically connecting the pad and the substrate pad of the second unit printed circuit board with a second bonding wire, (g) using a liquid molding resin to protect the semiconductor chips and the bonding wires formed on the upper surface of the multilayer printed circuit board from the outside. Sealing to form a resin encapsulation, and (h) forming a solder ball on a lower surface of the multilayer printed circuit board.

본 발명에 따른 멀티 칩 패키지의 제조 방법에 있어서, (d) 단계는, (d1) 제 1 단위 인쇄회로기판의 칩 실장 영역과 칩 실장 영역에 근접하게 형성된 기판 패드를 제외한 상부면에 절연성 페이스트(Non Conductive Paste;NCP)층을 형성하고, 제 2 단위 인쇄회로기판의 하부면에 금 스터드 범프(Au stud bump)를 형성하는 단계 및 (d2) 절연성 페이스트층으로 금 스터드 범프를 통과시켜 금 스터드 범프를 통해 제 1 단위 인쇄회로기판 상에 제 2 단위 인쇄회로기판을 적층시키는 단계를 포함한다. In the method of manufacturing a multi-chip package according to the present invention, step (d) may include (d1) an insulating paste on an upper surface of the first unit printed circuit board except for a substrate pad formed adjacent to the chip mounting region and the chip mounting region. Forming a Non Conductive Paste (NCP) layer, forming a gold stud bump on the lower surface of the second unit printed circuit board, and (d2) passing the gold stud bump through the insulating paste layer to pass the gold stud bump. Stacking the second unit printed circuit board on the first unit printed circuit board through;

본 발명은 또한 전술된 제조 방법으로 제조된 멀티 칩 패키지를 제공한다. The present invention also provides a multi-chip package manufactured by the above-described manufacturing method.

본 발명에 따른 멀티 칩 패키지는, 적층 인쇄회로기판, 제 1 반도체 칩, 제 1 본딩 와이어, 제 2 반도체 칩, 제 2 본딩 와이어, 수지 봉합부 및 솔더 볼을 포함한다. 적층 인쇄회로기판은 제 1 단위 인쇄회로기판 상에 제 1 단위 인쇄회로기판의 칩 실장 영역과 칩 실장 영역에 근접하게 형성된 기판 패드가 노출되도록 중앙부에 관통 홀이 형성된 제 2 단위 인쇄회로기판이 적층되어 형성된다. 제 1 반도체 칩은 제 1 단위 인쇄회로기판 상부면의 칩 실장 영역에 부착된다. 이러한 제 1 반도체 칩의 에지 패드와 제 1 단위 인쇄회로기판의 기판 패드는 제 1 본딩 와이어에 의해 전기적으로 연결된다. 제 1 반도체 칩보다 큰 제 2 반도체 칩은 제 1 반도체 칩의 에지 패드 사이에 제 1 본딩 와이어의 형성 높이보다 높은 두께의 접착층을 형성하여 부착된다. 이러한 제 2 반도체 칩의 에지 패드는 제 2 본딩 와이어에 의해 제 2 단위 인쇄회로기판의 기판 패드와 전기적으로 연결된다. 그리고, 수지 봉합부는 적층 인쇄회로기판의 상부면에 형성된 반도체 칩들과 본딩 와이어들을 외부로부터 보호하기 위해서 액상의 성형 수지로 봉합되어 형성된다. 또한, 솔더 볼은 적층 인쇄회로기판의 하부면에 형성된다. The multi-chip package according to the present invention includes a multilayer printed circuit board, a first semiconductor chip, a first bonding wire, a second semiconductor chip, a second bonding wire, a resin encapsulation portion, and a solder ball. The multilayer printed circuit board is formed by stacking a second unit printed circuit board having through-holes formed in a central portion thereof to expose a chip pad region and a substrate pad formed close to the chip mount region of the first unit printed circuit board on the first unit printed circuit board. It is formed. The first semiconductor chip is attached to the chip mounting area of the upper surface of the first unit printed circuit board. The edge pad of the first semiconductor chip and the substrate pad of the first unit printed circuit board are electrically connected by the first bonding wire. The second semiconductor chip larger than the first semiconductor chip is attached by forming an adhesive layer having a thickness higher than the formation height of the first bonding wire between the edge pads of the first semiconductor chip. The edge pad of the second semiconductor chip is electrically connected to the substrate pad of the second unit printed circuit board by the second bonding wire. In addition, the resin encapsulation unit is formed by encapsulating the semiconductor chip and the bonding wires formed on the upper surface of the multilayer printed circuit board with a liquid molding resin. In addition, the solder ball is formed on the bottom surface of the multilayer printed circuit board.

본 발명에 따른 멀티 칩 패키지에 있어서, 적층 인쇄회로기판은, 제 1 단위 인쇄회로기판, 제 2 단위 인쇄회로기판, 절연성 페이스트층 및 금 스터드 범프를 포함한다. 제 2 단위 인쇄회로기판은 제 1 단위 인쇄회로기판 상에 배치되고, 관통 홀이 형성되어 있다. 이러한 제 1 단위 인쇄회로기판과 제 2 단위 인쇄회로기판 사이에는 절연성 페이스트층이 형성된다. 그리고, 금 스터드 범프는 이러한 절연성 페이스트층을 통과하여 제 1 단위 인쇄회로기판 상부면에 제 2 단위 인쇄회로기판 하부면을 접합한다. In the multi-chip package according to the present invention, the multilayer printed circuit board includes a first unit printed circuit board, a second unit printed circuit board, an insulating paste layer, and a gold stud bump. The second unit printed circuit board is disposed on the first unit printed circuit board, and a through hole is formed. An insulating paste layer is formed between the first unit printed circuit board and the second unit printed circuit board. The gold stud bump passes through the insulating paste layer and bonds the lower surface of the second unit printed circuit board to the upper surface of the first unit printed circuit board.

이하 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2 내지 도 8은 본 발명의 실시예에 따른 멀티 칩 패키지의 제조 방법에 따른 각 단계를 보여주는 도면들이다. 2 to 8 are diagrams showing each step according to the manufacturing method of a multi-chip package according to an embodiment of the present invention.

본 실시예에 따른 멀티 칩 패키지의 제조 방법은, 도 2에 도시된 바와 같이, 제 1 단위 인쇄회로기판(10a)을 제공하는 단계로부터 출발한다. The manufacturing method of the multi-chip package according to the present embodiment starts from providing the first unit printed circuit board 10a as shown in FIG. 2.

제 1 단위 인쇄회로기판(10a)은 일정 두께의 기판 몸체(11)의 양면에 구리 배선층(12)이 형성되고, 양면의 구리 배선층(12)이 전기적으로 연결되도록 기판 몸체(11)를 관통하는 비아 홀(13)이 형성되며, 구리 배선층(12)을 보호하는 동시에 구리 배선층(12)의 일부가 개방되도록 기판 몸체(11) 양면에 절연성 보호층(14)이 형성된 구조를 갖는다. The first unit printed circuit board 10a has a copper wiring layer 12 formed on both sides of the substrate body 11 having a predetermined thickness, and penetrates the substrate body 11 so that the copper wiring layers 12 on both sides are electrically connected. The via hole 13 is formed, and the insulating protective layer 14 is formed on both sides of the substrate body 11 so as to protect the copper wiring layer 12 and open a portion of the copper wiring layer 12.

이 때, 절연성 보호층(14)에 의해 개방되는 기판 몸체(11) 상부면의 구리 배선층(12)은 기판 패드(15)들로 사용되고, 기판 몸체(11) 하부면의 구리 배선층(12)은 단자 패드(16)들로 사용된다. At this time, the copper wiring layer 12 of the upper surface of the substrate body 11 opened by the insulating protective layer 14 is used as the substrate pads 15, and the copper wiring layer 12 of the lower surface of the substrate body 11 is Used as terminal pads 16.

다음으로, 도 3에 도시된 바와 같이, 제 1 반도체 칩(20a)을 부착하는 단계가 진행된다. 제 1 반도체 칩(20a) 상에는 에지 패드(edge pad;21)가 형성되어 있으며, 제 1 반도체 칩(20a)의 크기는 적층 인쇄회로기판(10) 상에 실장하고자 하는 반도체 칩 중 가장 작다. 이러한 제 1 반도체 칩(20a)은 제 1 단위 인쇄회로기판(10a) 상부면의 칩 실장 영역에 부착된다. Next, as shown in FIG. 3, the attaching of the first semiconductor chip 20a is performed. An edge pad 21 is formed on the first semiconductor chip 20a, and the size of the first semiconductor chip 20a is the smallest among the semiconductor chips to be mounted on the multilayer printed circuit board 10. The first semiconductor chip 20a is attached to the chip mounting area of the upper surface of the first unit printed circuit board 10a.

이어서, 도 4에 도시된 바와 같이, 제 1 본딩 와이어(30a)를 형성하는 단계가 진행된다. 제 1 본딩 와이어(30a)는 제 1 반도체 칩(20a)의 에지 패드(21)와 제 1 단위 인쇄회로기판(10a)의 기판 패드(15)를 전기적으로 연결한다. Subsequently, as shown in FIG. 4, the step of forming the first bonding wire 30a is performed. The first bonding wire 30a electrically connects the edge pad 21 of the first semiconductor chip 20a and the substrate pad 15 of the first unit printed circuit board 10a.

계속해서, 도 5에 도시된 바와 같이, 적층 인쇄회로기판(10)을 형성하는 단계가 진행된다. 이와 같은 적층 인쇄회로기판(10)을 형성하는 방법은 다음과 같다. Subsequently, as shown in FIG. 5, the forming of the multilayer printed circuit board 10 is performed. The method of forming the multilayer printed circuit board 10 is as follows.

먼저, 제 1 단위 인쇄회로기판(10a) 상에 적층할 제 1 단위 인쇄회로기판 (10a)과 유사한 구조를 갖으나, 칩 실장 영역과 칩 실장 영역에 근접하게 형성된 기판 패드가 제거되어 관통 홀(17)이 형성된 제 2 단위 인쇄회로기판(10b)을 준비한다. First, the substrate pad has a structure similar to that of the first unit printed circuit board 10a to be stacked on the first unit printed circuit board 10a, but the substrate pads formed adjacent to the chip mounting area and the chip mounting area are removed. A second unit printed circuit board 10b having 17) is prepared.

다음으로, 제 1 단위 인쇄회로기판(10a)의 칩 실장 영역과 칩 실장 영역에 근접하게 형성된 기판 패드(15)를 제외한 상부면에는 절연성 페이스트층(19)을 형성한다. 그리고, 제 2 단위 인쇄회로기판(10b)의 단자 패드(16)에는 금 스터드 범프(18)를 형성한다. Next, an insulating paste layer 19 is formed on the upper surface of the first unit printed circuit board 10a except for the chip pad 15 and the substrate pad 15 formed adjacent to the chip mount area. Gold stud bumps 18 are formed on the terminal pads 16 of the second unit printed circuit board 10b.

계속해서, 제 1 단위 인쇄회로기판(10a) 상에 제 2 단위 인쇄회로기판(10b)을 차례로 적층시킨다. 즉, 절연성 페이스트층(19)으로 금 스터드 범프(18)를 통과시킨 다음, 후경화 처리(post cure treatment)하여 절연성 페이스트층(19)을 경화시킨다. 이에 따라, 금 스터드 범프(18)가 제 1 단위 인쇄회로기판(10a)의 기판 패드(15)에 부착되고, 이러한 금 스터드 범프(18)는 절연성 페이스트층(19)에 의해 보호된다. Subsequently, the second unit printed circuit board 10b is sequentially stacked on the first unit printed circuit board 10a. That is, after passing the gold stud bump 18 through the insulating paste layer 19, it is post-cure treatment to cure the insulating paste layer 19. Accordingly, the gold stud bumps 18 are attached to the substrate pads 15 of the first unit printed circuit board 10a, and the gold stud bumps 18 are protected by the insulating paste layer 19. As shown in FIG.

이 때, 제 1 단위 인쇄회로기판(10a)의 칩 실장 영역에 부착된 제 1 반도체 칩(20a)과 칩 실장 영역에 근접하게 형성된 기판 패드(15)와 제 1 반도체 칩(20a)을 연결하는 제 1 본딩 와이어(30a)가 제 2 단위 인쇄회로기판(10b)의 관통 홀(17)을 통해 노출된다. At this time, the first semiconductor chip 20a attached to the chip mounting region of the first unit printed circuit board 10a and the substrate pad 15 formed close to the chip mounting region are connected to the first semiconductor chip 20a. The first bonding wire 30a is exposed through the through hole 17 of the second unit printed circuit board 10b.

이와 같이, 적층 인쇄회로기판(10)이 제조되면, 도 6에 도시된 바와 같이, 제 2 반도체 칩(20b)을 부착하는 단계가 진행된다. 제 2 반도체 칩(20b) 상에도 에지 패드(21)가 형성되어 있으며, 제 2 반도체 칩(20b)의 에지 패드(21)와 제 2 단 위 인쇄회로기판(10b)의 기판 패드(15) 사이의 거리가 제 1 반도체 칩(20a)의 에지 패드(21)와 제 1 단위 인쇄회로기판(10a)의 기판 패드(15) 사이의 거리와 유사하게 형성되도록 제 1 반도체 칩(20a)보다 큰 크기의 제 2 반도체 칩(20b)이 제 1 반도체 칩(20a) 상에 부착된다. As such, when the multilayer printed circuit board 10 is manufactured, attaching the second semiconductor chip 20b is performed as shown in FIG. 6. An edge pad 21 is also formed on the second semiconductor chip 20b, and is formed between the edge pad 21 of the second semiconductor chip 20b and the substrate pad 15 of the second unit printed circuit board 10b. The size of the first semiconductor chip 20a is larger than that of the first semiconductor chip 20a such that the distance between the edge pad 21 of the first semiconductor chip 20a and the substrate pad 15 of the first unit printed circuit board 10a is similar. Of the second semiconductor chip 20b is attached on the first semiconductor chip 20a.

이 때, 제 2 반도체 칩(20b)에 의해 제 1 본딩 와이어(30a)가 가압되지 않도록, 제 1 반도체 칩(20a)과 제 2 반도체 칩(20b) 사이에는 제 1 본딩 와이어(30a)의 형성 높이보다 높은 두께의 접착층(23)이 형성된다. At this time, the first bonding wire 30a is formed between the first semiconductor chip 20a and the second semiconductor chip 20b so that the first bonding wire 30a is not pressed by the second semiconductor chip 20b. An adhesive layer 23 having a thickness higher than the height is formed.

계속해서, 도 7에 도시된 바와 같이, 제 2 본딩 와이어(30b)를 형성하는 단계가 진행된다. 제 2 본딩 와이어(30b)는 제 2 반도체 칩(20b)의 에지 패드(21)와 제 2 단위 인쇄회로기판(10b)의 기판 패드(15)를 전기적으로 연결한다. 이러한 제 2 본딩 와이어(30b)는 제 1 본딩 와이어(30a)의 길이와 유사한 길이로 형성된다. Subsequently, as shown in FIG. 7, the step of forming the second bonding wire 30b is performed. The second bonding wire 30b electrically connects the edge pad 21 of the second semiconductor chip 20b and the substrate pad 15 of the second unit printed circuit board 10b. The second bonding wire 30b is formed to have a length similar to the length of the first bonding wire 30a.

이에 따라, 제 2 반도체 칩(20b)은 제 2 단위 인쇄회로기판(10b) 뿐 아니라 제 2 단위 인쇄회로기판(10b)의 금 스터드 범프(18)에 의해 부착된 제 1 단위 인쇄회로기판(10b)과 전기적 신호를 주고 받을 수 있다. Accordingly, the second semiconductor chip 20b is not only the second unit printed circuit board 10b but also the first unit printed circuit board 10b attached by the gold stud bumps 18 of the second unit printed circuit board 10b. ) Can send and receive electrical signals.

마지막으로, 도 8에 도시된 바와 같이, 수지 봉합부(40)와 솔더 볼(50)을 형성하는 단계가 진행된다. 즉, 적층 인쇄회로기판(10)의 상부면에 형성된 제 1 반도체 칩(20a)과 제 2 반도체 칩(20b) 및 제 1 본딩 와이어(30a)와 제 2 본딩 와이어(30b)가 보호되도록 적층 인쇄회로기판(10)의 상부면을 액상의 성형 수지로 봉합하여 수지 봉합부(40)를 형성한다. 또한, 제 1 단위 인쇄회로기판(10a)의 단자 패드(16)에 구형의 솔더 볼(50)을 위치시키고 리플로우(reflow)시켜 솔더 볼(50)을 부 착한다. 솔더 볼(50) 대신에 솔더 범프가 형성될 수도 있다. Finally, as shown in FIG. 8, the step of forming the resin sealing part 40 and the solder ball 50 is performed. In other words, the multilayer printing such that the first semiconductor chip 20a and the second semiconductor chip 20b and the first bonding wire 30a and the second bonding wire 30b formed on the upper surface of the multilayer printed circuit board 10 are protected. The upper surface of the circuit board 10 is sealed with a liquid molding resin to form a resin sealing portion 40. In addition, a spherical solder ball 50 is placed on the terminal pad 16 of the first unit printed circuit board 10a and reflowed to attach the solder ball 50. Solder bumps may be formed in place of the solder balls 50.

한편, 본 실시예에서는 제 1 반도체 칩(20a)과 제 2 반도체 칩(20b)만이 적층된 예를 개시하였지만, 더 많은 수의 반도체 칩들이 적층될 수 있다. 즉, 적어도 두 개 이상의 적층하고자 하는 반도체 칩들을 크기가 작은 것부터 큰 순서로 적층시킬 수 있다. Meanwhile, in the present embodiment, an example in which only the first semiconductor chip 20a and the second semiconductor chip 20b are stacked is disclosed, but a larger number of semiconductor chips may be stacked. That is, at least two or more semiconductor chips to be stacked may be stacked in order from small to large.

이 때, 본딩 와이어에 의해 각각의 반도체 칩과 전기적으로 연결되는 인쇄회로기판도 적어도 두 개 이상 적층시킬 수 있다. 즉, 제 1 단위 인쇄회로기판(10a) 상에 제 2 단위 인쇄회로기판(10b)을 적층하고, 제 2 단위 인쇄회로기판(10b)의 관통 홀(17)에 근접하게 형성된 기판 패드(15)가 노출되도록 제 2 단위 인쇄회로기판(10b)의 관통 홀(17)보다 크게 형성된 관통 홀을 갖는 인쇄회로기판을 제 2 인쇄회로기판(10b) 상에 적층시킬 수 있다. In this case, at least two printed circuit boards electrically connected to the respective semiconductor chips by the bonding wires may be stacked. That is, the substrate pad 15 formed by stacking the second unit printed circuit board 10b on the first unit printed circuit board 10a and proximate the through hole 17 of the second unit printed circuit board 10b. A printed circuit board having a through hole formed larger than the through hole 17 of the second unit printed circuit board 10b may be stacked on the second printed circuit board 10b such that the second printed circuit board 10b is exposed.

본 발명의 구조를 따르면, 하부에 위치하는 반도체 칩을 대응되는 높이의 단위 인쇄회로기판에 연결시키는 본딩 와이어의 길이와 상부에 위치하는 반도체 칩을 대응되는 높이의 단위 인쇄회로기판에 연결시키는 본딩 와이어의 길이를 유사한 길이로 유지시킴으로써, 액상의 성형 수지가 인쇄회로기판의 상부면으로 유입되는 경우 길이가 긴 본딩 와이어에 발생할 수 있는 본딩 와이어의 스위핑을 방지할 수 있다. According to the structure of the present invention, the bonding wire for connecting the semiconductor chip located in the lower portion to the unit printed circuit board of the corresponding height, and the bonding wire connecting the semiconductor chip located in the upper portion to the unit printed circuit board of the corresponding height By maintaining the length of the resin to a similar length, it is possible to prevent the sweeping of the bonding wire that may occur in the long bonding wire when the liquid molding resin flows into the upper surface of the printed circuit board.

또한, 하부에 위치하는 반도체 칩의 에지 패드보다 상부에 위치하는 반도체 칩의 에지 패드가 외부에 위치하고 반도체 칩들과 연결된 각각의 본딩 와이어가 각 각의 단위 인쇄회로기판에 분산되어 연결됨으로써, 본딩 와이어들이 교차되는 것을 방지할 수 있다. In addition, since the edge pads of the semiconductor chips positioned above the edge pads of the semiconductor chips located below are located outside and each bonding wire connected to the semiconductor chips is distributed and connected to each unit printed circuit board, the bonding wires are connected. It can be prevented from crossing.

따라서, 본딩 와이어들 사이에 발생할 수 있는 전기적 쇼트를 방지할 수 있다. Thus, electrical shorts that may occur between the bonding wires can be prevented.

Claims (4)

인쇄회로기판 상에 크기가 다른 적어도 둘 이상의 에지 패드(edge pad)형 반도체 칩이 실장되는 멀티 칩 패키지를 제조하는 방법에 있어서,A method of manufacturing a multi-chip package in which at least two edge pad type semiconductor chips of different sizes are mounted on a printed circuit board, (a) 제 1 단위 인쇄회로기판을 제공하는 단계;(a) providing a first unit printed circuit board; (b) 상기 제 1 단위 인쇄회로기판 상부면의 칩 실장 영역에 제 1 반도체 칩을 부착하는 단계; (b) attaching a first semiconductor chip to a chip mounting area of an upper surface of the first unit printed circuit board; (c) 상기 제 1 반도체 칩의 에지 패드와 상기 제 1 단위 인쇄회로기판의 칩 실장 영역에 근접하게 형성된 기판 패드를 제 1 본딩 와이어로 전기적으로 연결하는 단계;(c) electrically connecting an edge pad of the first semiconductor chip and a substrate pad formed adjacent to the chip mounting region of the first unit printed circuit board with a first bonding wire; (d) 상기 제 1 단위 인쇄회로기판 상에 상기 제 1 단위 인쇄회로기판의 칩 실장 영역과 칩 실장 영역에 근접하게 형성된 기판 패드가 노출되도록 중앙부에 관통 홀이 형성된 제 2 단위 인쇄회로기판을 적층하여 적층 인쇄회로기판을 형성하는 단계;(d) stacking a second unit printed circuit board having through-holes formed in a central portion thereof so as to expose a substrate pad formed in the chip mounting region and the chip mounting region of the first unit printed circuit board on the first unit printed circuit board. Forming a multilayer printed circuit board; (e) 상기 제 1 반도체 칩의 에지 패드 사이에 상기 제 1 본딩 와이어의 형성 높이보다 높은 두께의 접착층을 형성하여 상기 제 1 반도체 칩보다 큰 제 2 반도체 칩을 부착하는 단계;(e) attaching a second semiconductor chip larger than the first semiconductor chip by forming an adhesive layer having a thickness higher than the formation height of the first bonding wire between edge pads of the first semiconductor chip; (f) 상기 제 2 반도체 칩의 에지 패드와 상기 제 2 단위 인쇄회로기판의 기판 패드를 제 2 본딩 와이어로 전기적으로 연결하는 단계;(f) electrically connecting an edge pad of the second semiconductor chip and a substrate pad of the second unit printed circuit board with a second bonding wire; (g) 상기 적층 인쇄회로기판의 상부면에 형성된 반도체 칩들과 본딩 와이어 들이 외부로부터 보호되도록 액상의 성형 수지로 봉합하여 수지 봉합부를 형성하는 단계; 및(g) sealing the semiconductor chips and bonding wires formed on the upper surface of the multilayer printed circuit board with a molding resin in a liquid state to form a resin encapsulation unit; And (h) 상기 적층 인쇄회로기판의 하부면에 솔더 볼을 형성하는 단계;를 포함하는 것을 특징으로 하는 적층 인쇄회로기판을 이용한 멀티 칩 패키지의 제조 방법.(h) forming a solder ball on the lower surface of the multilayer printed circuit board; manufacturing method of a multi-chip package using a multilayer printed circuit board, comprising: a. 제 1항에 있어서, 상기 (d) 단계는,The method of claim 1, wherein step (d) (d1) 상기 제 1 단위 인쇄회로기판의 칩 실장 영역과 칩 실장 영역에 근접하게 형성된 기판 패드를 제외한 상부면에 절연성 페이스트(Non Conductive Paste;NCP)층을 형성하고, 상기 제 2 단위 인쇄회로기판의 하부면에 금 스터드 범프(Au stud bump)를 형성하는 단계; 및(d1) A non-conductive paste (NCP) layer is formed on an upper surface of the first unit printed circuit board except for a chip pad formed on the chip mounting area and the chip mounting area, and the second unit printed circuit board is formed. Forming a gold stud bump on a bottom surface of the; And (d2) 상기 절연성 페이스트층으로 상기 금 스터드 범프를 통과시켜 상기 금 스터드 범프를 통해 상기 제 1 단위 인쇄회로기판 상에 상기 제 2 단위 인쇄회로기판을 적층시키는 단계;를 포함하는 것을 특징으로 하는 적층 인쇄회로기판을 이용한 멀티 칩 패키지의 제조 방법.(d2) stacking the second unit printed circuit board on the first unit printed circuit board through the gold stud bump by passing the gold stud bump through the insulating paste layer. Method of manufacturing a multi-chip package using a printed circuit board. 인쇄회로기판 상에 크기가 다른 적어도 둘 이상의 에지 패드형 반도체 칩이 실장되는 멀티 칩 패키지에 있어서, In a multi-chip package in which at least two edge pad type semiconductor chips of different sizes are mounted on a printed circuit board, 제 1 단위 인쇄회로기판 상에 상기 제 1 단위 인쇄회로기판의 칩 실장 영역과 칩 실장 영역에 근접하게 형성된 기판 패드가 노출되도록 중앙부에 관통 홀이 형성된 제 2 단위 인쇄회로기판이 적층된 적층 인쇄회로기판;A multilayer printed circuit in which a second unit printed circuit board having a through hole formed in a central portion thereof is stacked on the first unit printed circuit board to expose a chip pad and a pad formed in the chip mounting area of the first unit printed circuit board. Board; 상기 제 1 단위 인쇄회로기판 상부면의 칩 실장 영역에 부착되는 제 1 반도체 칩;A first semiconductor chip attached to a chip mounting area of an upper surface of the first unit printed circuit board; 상기 제 1 반도체 칩의 에지 패드와 상기 제 1 단위 인쇄회로기판의 기판 패드를 전기적으로 연결하는 제 1 본딩 와이어;A first bonding wire electrically connecting the edge pad of the first semiconductor chip and the substrate pad of the first unit printed circuit board; 상기 제 1 반도체 칩보다 크고, 상기 제 1 반도체 칩의 에지 패드 사이에 상기 제 1 본딩 와이어의 형성 높이보다 높은 두께의 접착층을 형성하여 부착되는 제 2 반도체 칩;A second semiconductor chip which is larger than the first semiconductor chip and is formed by forming an adhesive layer having a thickness higher than a formation height of the first bonding wire between edge pads of the first semiconductor chip; 상기 제 2 반도체 칩의 에지 패드와 상기 제 2 단위 인쇄회로기판의 기판 패드를 전기적으로 연결하는 제 2 본딩 와이어;A second bonding wire electrically connecting an edge pad of the second semiconductor chip to a substrate pad of the second unit printed circuit board; 상기 적층 인쇄회로기판의 상부면에 형성된 반도체 칩들과 본딩 와이어들을 외부로부터 보호하기 위해서 액상의 성형 수지로 봉합하여 형성되는 수지 봉합부; 및A resin encapsulation portion formed by sealing the semiconductor chips and the bonding wires formed on the upper surface of the multilayer printed circuit board with a liquid molding resin to protect from the outside; And 상기 적층 인쇄회로기판의 하부면에 형성되는 솔더 볼;을 포함하는 것을 특징으로 하는 적층 인쇄회로기판을 이용한 멀티 칩 패키지.And a solder ball formed on the lower surface of the multilayer printed circuit board. 제 3항에 있어서, 상기 적층 인쇄회로기판은, The method of claim 3, wherein the multilayer printed circuit board, 상기 제 1 단위 인쇄회로기판;The first unit printed circuit board; 상기 제 1 단위 인쇄회로기판 상에 배치되는 상기 관통 홀이 형성된 상기 제 2 단위 인쇄회로기판;The second unit printed circuit board having the through hole formed on the first unit printed circuit board; 상기 제 1 단위 인쇄회로기판과 상기 제 2 단위 인쇄회로기판 사이에 형성되 는 절연성 페이스트층; 및An insulating paste layer formed between the first unit printed circuit board and the second unit printed circuit board; And 상기 절연성 페이스트층을 통과하여 상기 제 1 단위 인쇄회로기판 상부면에 상기 제 2 단위 인쇄회로기판 하부면을 접합시키는 금 스터드 범프;를 포함하는 것을 특징으로 하는 적층 인쇄회로기판을 이용한 멀티 칩 패키지. And a gold stud bump passing through the insulating paste layer to bond the lower surface of the second unit printed circuit board to the upper surface of the first unit printed circuit board. 2.
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WO2022252888A1 (en) * 2021-06-04 2022-12-08 荣耀终端有限公司 Packaging module and manufacturing method therefor, and electronic apparatus

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