JP2004086257A

JP2004086257A - Abnormality detection device

Info

Publication number: JP2004086257A
Application number: JP2002242565A
Authority: JP
Inventors: Masaru Nagao; 長尾　勝
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2002-08-22
Filing date: 2002-08-22
Publication date: 2004-03-18
Anticipated expiration: 2022-08-22
Also published as: JP4300773B2

Abstract

<P>PROBLEM TO BE SOLVED: To detect disconnection of a power source line to a load without changing a driving signal in an abnormality detection device. <P>SOLUTION: An abnormality detection device is provided with a comparator comparing drain voltage of a transistor controlling an operation of the load with reference voltage V1 and an AND circuit to which an output of the comparator and the driving signal are inputted. An output of the AND circuit is connected to a gate of the transistor. When drain voltage is not less than reference voltage in a situation where the driving signal of a high level is inptuted to the AND circuit, gate voltage becomes high, and a part between a source and a drain of the transistor is easily conducted. When drain voltage becomes lower than reference voltage V1, gate voltage becomes low and the part between the source and the drain is difficult to be conducted. When disconnection occurs in the power source line to the load, drain voltage becomes almost zero and thus, a drop of gate voltage is continued. When gate voltage becomes not more than reference voltage, disconnection is judged to occur in the power source line to the load. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、異常検出装置に係り、特に、負荷の異常状態の検出する異常検出装置に関する。
【０００２】
【従来の技術】
例えば、自動車には、モータや抵抗等の負荷が複数搭載されている。負荷への電気配線の断線等の異常が生じた場合には、これを早期に検出し、何らかの対策を講ずる必要がある。
【０００３】
負荷は一端が電源に接続され、他端が接地される。負荷と電源又は接地との間には、負荷の動作を制御するためのＭＯＳ−ＦＥＴ等のスイッチングトランジスタが介挿されている。このトランジスタが、ソース接地されたＭＯＳ−ＦＥＴである構成において、トランジスタのゲートに駆動信号が入力されると、トランジスタのソース・ドレイン間が導通し、負荷に電流が流れ、負荷が動作状態となる。この際、トランジスタのドレイン電圧（出力電圧）は接地電圧に向けて下がる。
【０００４】
一方かかる構成において、配線が断線すると、電源電圧がトランジスタに供給されなくなるため、出力電圧は０Ｖになる。特開平７−２６１８３７号に開示される如き従来の断線検出装置において、配線が断線したときの異常判定は、トランジスタの出力電圧をモニタし、出力電圧が“０”になるか否かに基づいて行われる。しかしながら、トランジスタに駆動信号が供給された時の出力電圧と断線時の出力電圧との差が小さいため、かかる手法では断線判定が困難である。
【０００５】
そこで、従来のものでは、断線を判定するために、一旦駆動信号を反転側にすることが考えられる。つまり、駆動信号が反転すると、断線時には出力電圧が０Ｖである一方、正常時には出力電圧が高くなるので、出力電圧の変化をモニタすることによって断線の判定が可能となる。
【０００６】
【発明が解決しようとする課題】
しかしながら、かかる手法により断線異常を判定するためには、駆動信号をハイレベルからローレベル、又は、ローレベルからハイレベルへ定期的に変化させる必要がある。このため、かかる手法では、駆動信号を変化させることなく断線異常判定ができないこととなる。
【０００７】
本発明は、上述の点に鑑みてなされたものであり、駆動信号を変化させることなく、確実に断線異常を検出する異常検出装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的は、請求項１に記載する如く、スイッチングトランジスタにより電源制御される負荷への電源ラインの断線異常を検出する異常検出装置において、前記スイッチングトランジスタの負荷側端子に生ずる出力電圧を監視する電圧監視手段と、
前記負荷が動作するように前記スイッチングトランジスタへ向けて駆動信号が出力される際に、前記電圧監視手段の監視結果に基づいて当該スイッチングトランジスタの出力電圧を所定条件が満たされるように制御する制御手段と、
前記負荷が動作するように前記スイッチングトランジスタへ向けて駆動信号が出力される際に、前記スイッチングトランジスタの前記出力電圧が前記所定条件を満たさなくなった後の前記電圧監視手段の監視結果に基づいて前記断線異常を検出する異常検出手段と、
を備えることを特徴とする異常検出装置により達成される。
【０００９】
本発明において、負荷が動作するようにスイッチングトランジスタへ向けて駆動信号が出力される際、スイッチングトランジスタの負荷側端子の出力電圧は、所定条件が満たされるように制御される。負荷への電源ラインに断線が生ずると、スイッチングトランジスタの出力電圧は接地電圧又は電源電圧に維持され、上記した制御は行えない。本発明においては、スイッチングトランジスタの出力電圧が所定条件を満たさなくなった後のその監視手段に基づいて断線異常が検出される。従って、本発明によれば、負荷を動作させる駆動信号が出力されている状況下において、確実に負荷への電源ラインの断線異常を検出することができる。
【００１０】
また、上記の目的は、請求項２に記載する如く、前記電圧監視手段は、前記スイッチングトランジスタの前記出力電圧を所定電圧と比較し、該比較結果に応じた信号を出力するコンパレータを有することを特徴とする請求項１記載の異常検出装置により達成される。
【００１１】
本発明において、電圧監視手段のコンパレータは、スイッチングトランジスタの出力電圧を所定電圧と比較する。スイッチングトランジスタの出力電圧は、負荷が動作するように駆動信号が出力される際に所定条件が満たされるように制御される一方、電源ラインの断線が生じた場合は接地電圧又は電源電圧に維持される。従って、所定条件が満たされなくなった後のスイッチングトランジスタの出力電圧を所定電圧と比較すれば、電源ラインの断線異常を検出できる。
【００１２】
また、請求項３に記載する如く、前記スイッチングトランジスタは、前記負荷が動作するように該スイッチングトランジスタへ向けて駆動信号が出力され、かつ、前記コンパレータから所定信号が出力された場合に導通することを特徴とする請求項２記載の異常検出装置により達成される。
【００１３】
本発明において、スイッチングトランジスタは、負荷が動作するように駆動信号が出力されていても、コンパレータから所定信号が出力されない場合は導通されない。電源ラインの断線が生じた場合、スイッチングトランジスタの出力電圧は接地電圧又は電源電圧に維持される。従って、コンパレータの出力を断線時に所定信号とならないように設定すれば、負荷が動作するように駆動信号が出力されている状況下において確実に断線異常を検出できる。
【００１４】
また、請求項４に記載する如く、前記制御手段は、前記コンパレータの出力に接続し、該コンパレータの出力が所定信号から他の信号へ変化した後、所定期間だけ出力を所定の状態に維持する遅延回路を有し、
前記スイッチングトランジスタは、前記負荷が動作するように該スイッチングトランジスタへ向けて駆動信号が出力され、かつ、前記遅延回路の出力が前記所定の状態である場合に導通することを特徴とする請求項２記載の異常検出装置により達成される。
【００１５】
本発明において、コンパレータの出力に接続し、コンパレータの出力が所定信号から他の信号へ変化した後、所定期間だけ出力を所定の状態に維持する遅延回路が設けられている。かかる構成においては、コンパレータ出力が他の信号となっても、遅延回路の出力が所定期間だけ所定の状態に維持されるので、低電位の作用した状態でスイッチングトランジスタの導通が継続され得る。このため、スイッチングトランジスタに生ずる発熱を抑制できる。
【００１６】
また、請求項５に記載する如く、前記電圧監視手段は、反転入力端子に所定電圧が供給され、非反転入力端子に前記出力電圧が供給される演算増幅器を有することを特徴とする請求項１記載の異常検出装置により達成される。
【００１７】
本発明において、演算増幅器は、出力電圧と所定電圧との差圧に応じた信号を出力する。スイッチングトランジスタの出力電圧は、負荷が動作するように駆動信号が出力される際に所定条件が満たされるように制御される一方、電源ラインの断線が生じた場合は接地電圧又は電源電圧に維持される。従って、所定条件が満たされなくなった後のスイッチングトランジスタの出力電圧を所定電圧と比較すれば、電源ラインの断線異常を検出できる。
【００１８】
また、請求項６に記載する如く、前記異常検出手段は、前記スイッチングトランジスタの入力電圧を所定電圧と比較するコンパレータと、前記負荷が動作するように前記スイッチングトランジスタへ向けて駆動信号が出力される際に、該コンパレータの出力に応じて異常出力する異常出力回路と、を有することを特徴とする請求項１記載の異常検出装置により達成される。
【００１９】
本発明において、監視回路のコンパレータはスイッチングトランジスタの入力電圧を所定電圧と比較する。スイッチングトランジスタは、入力電圧に応じて導通遮断する。電源ラインの断線が生じた場合、スイッチングトランジスタの出力電圧は接地電圧又は電源電圧に維持される。この際、スイッチングトランジスタの入力電圧は何れかの状態へ向けて移行する。従って、スイッチングトランジスタの入力電圧を所定電圧と比較すれば、負荷が動作するように駆動信号が出力されている状況下において確実に断線異常を検出できる。
【００２０】
また、請求項７に記載する如く、前記スイッチングトランジスタに並列に、前記駆動信号が供給される分流用トランジスタを設けたことを特徴とする請求項１記載の異常検出装置により達成される。
【００２１】
本発明において、スイッチングトランジスタに並列接続された分流用トランジスタが設けられる。かかる構成においては、配線断線時に微小な電流が流れた場合、その電流はスイッチングトランジスタと分流用トランジスタに分流される。すなわち、スイッチングトランジスタに流れる負荷電流は小さくなり、スイッチングトランジスタのオン電圧は小さくなる。このため、本発明によれば、負荷への電源ラインに断線が生じた際に断線異常が生じていないと誤検出されるのを抑制することができる。
【００２２】
【発明の実施の形態】
図１は、本発明の第１実施例である異常検出装置を備えるシステムの構成図を示す。図１に示すシステムは、電源１０、負荷１２、トランジスタ１４、ドレイン電圧制御回路１６、及び監視回路１８より構成されている。負荷１２は、例えば、車両に搭載されるモータやランプ等の、電源供給により動作する機器である。また、トランジスタ１４はｎチャネル型ＭＯＳ−ＦＥＴであり、負荷１２の動作を制御するために設けられている。負荷１２の一端には電源１０が接続されている。負荷１２の他端には、トランジスタ１４のドレイン端子が接続されている。また、トランジスタ１４のソース端子は、接地されている。
【００２３】
ドレイン電圧制御回路１６は、負荷１２が動作するようにトランジスタ１４のゲートに駆動信号が供給される状況下においてドレイン電圧ＶＤを所定条件が満たされるように制御する回路である。ドレイン電圧制御回路１６は、コンパレータ２２、遅延回路２４、ＡＮＤ回路２６、及び駆動回路２８により構成されている。
【００２４】
コンパレータ２２の非反転入力端子には、トランジスタ１４のドレイン端子２０が接続されている。また、コンパレータ２２の反転入力端子には、接地電圧を超える基準電圧Ｖ１が供給されている。尚、本実施例において、基準電圧Ｖ１は、電源電圧が所定電位を超える状況下においてトランジスタ１４に所定レベルを超えるゲート電圧が供給される際に生ずるドレイン電圧ＶＤと接地電圧との間の所定電位に設定される。コンパレータ２２は、ドレイン電圧ＶＤが基準電圧Ｖ１以上である場合にはハイレベル信号を出力し、基準電圧Ｖ１を下回る場合にローレベル信号を出力する。
【００２５】
コンパレータ２２の出力端子には、遅延回路２４が接続されている。遅延回路２４は、常態でハイレベル信号を出力し、コンパレータ２２からの入力信号がハイレベルからローレベルへ変化した際にハイレベル信号からローレベル信号へ出力を切り替えると共に、コンパレータ２２からの入力信号がローレベルからハイレベルへ変化した際に出力をローレベル信号からハイレベル信号へ切り替え、その後、入力がローレベルに変化しても所定時間τだけ出力をハイレベル信号に維持する。
【００２６】
遅延回路２４の出力端子には、ＡＮＤ回路２６の第１入力端子が接続されている。また、ＡＮＤ回路２６の第２入力端子は、負荷１２の動作を制御する制御信号としての駆動信号が供給される駆動信号入力端子２７に接続されている。すなわち、ＡＮＤ回路２６には、遅延回路２４の出力信号と負荷１２への駆動信号とが入力される。ＡＮＤ回路２６は、遅延回路２４の出力信号および負荷１２への駆動信号の双方がハイレベル状態にある場合にハイレベル信号を出力し、両信号の少なくとも一方がローレベル状態にある場合にローレベル信号を出力する。ＡＮＤ回路２６の出力端子は、駆動回路２８を介して上記したトランジスタ１４のゲート３０に接続されている。
【００２７】
監視回路１８は、負荷１２への電源ライン、具体的には、負荷１２と電源１０との間および負荷１２とトランジスタ１４との間の配線の断線を検出する回路である。監視回路１８は、コンパレータ３２とＡＮＤ回路３４とにより構成されている。コンパレータ３２の非反転入力端子は、ゲート端子３０に接続されている。また、コンパレータ３２の反転入力端子には、基準電圧Ｖ２が供給されている。基準電圧Ｖ２は、ＡＮＤ回路２６の出力がハイレベル信号である状況下において所定の電源電圧低下が生じた際にゲート端子３０に現れ得るゲート電位ＶＧよりも低い値に設定されている。コンパレータ３２は、ゲート電圧ＶＧが基準電圧Ｖ２以下である場合にはハイレベル信号を出力し、基準電圧Ｖ２を上回る場合にはローレベル信号を出力する。
【００２８】
コンパレータ３２の出力端子には、ＡＮＤ回路３４の第１入力端子が接続されている。また、ＡＮＤ回路３４の第２入力端子は、上記した駆動信号入力端子２７に接続されている。すなわち、ＡＮＤ回路３４には、コンパレータ３２の出力信号と負荷１２への駆動信号とが入力される。ＡＮＤ回路３４は、コンパレータ３２の出力信号および負荷１２への駆動信号が共にハイレベル状態にある場合にハイレベル信号を出力し、両信号の少なくとも一方がローレベル状態にある場合にローレベル信号を出力する。ＡＮＤ回路３４の出力端子は、制御ユニットに接続されている。この制御ユニットは、ＡＮＤ回路３４の出力がハイレベル信号である場合に、負荷１２への電源ラインに断線異常が生じたとして、音声ガイドやランプ点灯等の異常処置を行う。
【００２９】
次に、図２を参照して、図１に示すシステムの動作について説明する。
【００３０】
図２は、図１に示すシステムの動作タイムチャートを示している。尚、図２において、同図（ａ）は電源１０の電源電圧を、（ｂ）は駆動信号入力端子２７に供給される駆動信号を、（ｃ）は負荷１２に流れる負荷電流を、（ｄ）はトランジスタ１４のドレイン電圧ＶＤを、（ｅ）は遅延回路２４の出力信号を、（ｆ）はゲート電圧ＶＧを、また、（ｇ）はＡＮＤ回路３４の出力信号を、それぞれ示している。
【００３１】
本実施例のシステムにおいて、負荷１２の動作が停止される際は、駆動信号入力端子２７にローレベルの駆動信号が供給される。駆動信号入力端子２７に供給される駆動信号がローレベルであると、ＡＮＤ回路２６の出力はローレベルであり、ゲート電圧ＶＧは低電位であるので、トランジスタ１４のソース・ドレイン間は遮断される。トランジスタ１４のソース・ドレイン間が導通しない場合は、負荷１２の両端に電圧が作用しないので、負荷１２の動作は停止される。また、この場合は、ＡＮＤ回路３４がハイレベル信号を出力しないので、制御ユニットにおいて異常処置が実行されることはない。
【００３２】
トランジスタ１４のソース・ドレイン間が導通しない場合、ドレイン電圧ＶＤは電源電圧近傍であり、基準電圧Ｖ１よりも高いので、コンパレータ２２の出力はハイレベルであり、遅延回路２４の出力はハイレベルである。かかる状態で負荷１２を動作すべく駆動信号入力端子２７に供給される駆動信号がローレベルからハイレベルへ変化すると、ＡＮＤ回路２６の第１及び第２入力端子の双方にハイレベル信号が入力されるので、ＡＮＤ回路２６の出力がハイレベルとなる。この場合には、ゲート電圧ＶＧが高電位へ向けて移行するので、トランジスタ１４のソース・ドレイン間が導通する。このソース・ドレイン間が導通する場合は、負荷１２の両端に電源電圧が作用するので、負荷１２が動作状態となる。
【００３３】
電源電圧が所定電位以上である状況下においてソース・ドレイン間が導通する場合（時刻Ｔ１）は、トランジスタ１４のドレインに、該トランジスタ１４のオン抵抗に応じた上記した基準電圧Ｖ１以上のドレイン電圧ＶＤが現れる。この場合は、コンパレータ２２の出力がハイレベルに維持され、遅延回路２４の出力もハイレベルに維持される。
【００３４】
一方、トランジスタ１４のソース・ドレイン間が導通する状況下において電源電圧が温度変化等に起因して所定電位よりも低くなる場合（時刻Ｔ２）は、負荷電流が通常時に比して小さくなるので、トランジスタ１４のドレインに、基準電圧Ｖ１よりも低いドレイン電圧ＶＤが現れる。この場合には、コンパレータ２２の出力がローレベルに変化し、遅延回路２４の出力もローレベルに変化する。遅延回路２４の出力がローレベルへと変化すると、駆動信号入力端子２７に供給される駆動信号がハイレベルであっても、ＡＮＤ回路２６の出力がローレベルに変化する。この場合には、ゲート電圧ＶＧが低電位へ向けて移行するので、トランジスタ１４のソース・ドレイン間が導通し難くなる。トランジスタ１４のソース・ドレイン間が導通し難くなると、その直後、ドレイン電圧ＶＤが電源電圧へ向けて昇圧される。
【００３５】
トランジスタ１４のソース・ドレイン間が導通し難くなった後、ドレイン電圧ＶＤが低電圧側から基準電圧Ｖ１に達する（時刻Ｔ３）と、コンパレータ２２の出力がローレベルからハイレベルに変化し、遅延回路２４の出力もローレベルからハイレベルに変化する。遅延回路２４の出力がハイレベルへ変化すると、駆動信号入力端子２７に供給される駆動信号がハイレベルである状況下において、ＡＮＤ回路２６の出力がハイレベルに変化する。この場合には、ゲート電圧ＶＧの低下が停止され、その電圧ＶＧが高電位へ向けて移行するので、トランジスタ１４のソース・ドレイン間が導通し易くなる。トランジスタ１４のソース・ドレイン間が導通し易くなると、ドレイン電圧ＶＤは、その直後、基準電圧Ｖ１よりも低い電位へ向けて降圧され、その電位に達した後に維持される（時刻Ｔ４）。
【００３６】
上記の如く、遅延回路２４は、出力をローレベルからハイレベルへ切り替えた後に入力がローレベルに変化しても、その後所定時間τだけ出力をハイレベルに維持する。このため、ドレイン電圧ＶＤが基準電圧Ｖ１よりも低い状態から基準電圧に達し、その後、その基準電圧から接地電圧へ向けて降圧されることにより、コンパレータ２２の出力がハイレベルからローレベルに変化した場合にも、その後所定時間τだけ、ＡＮＤ回路２６の出力はハイレベルに維持され、ゲート電圧ＶＧは高電位に維持されると共に、ドレイン電圧ＶＤは基準電圧Ｖ１よりも低い状態に維持される。
【００３７】
また、上記した所定時間τが経過する（時刻Ｔ５）と、遅延回路２４の出力がハイレベルからローレベルに変化する。この場合は、駆動信号入力端子２７に供給される駆動信号がハイレベルであっても、ゲート電圧ＶＧが低電位へ向けて移行するので、トランジスタ１４のソース・ドレイン間が導通し難くなり、ドレイン電圧ＶＤが電源電圧へ向けて再び昇圧される。そして、以降は、上記時刻Ｔ３〜Ｔ５までに行われた動作が繰り返し実行される。
【００３８】
このように、本実施例のシステムにおいて、ドレイン電圧制御回路１６は、駆動信号入力端子２７に供給される駆動信号が負荷１２を動作させるためのハイレベル信号である状況下、ドレイン電圧ＶＤが基準電圧Ｖ１以上である場合には、その状態を維持する一方、ドレイン電圧ＶＤが基準電圧Ｖ１を下回る場合には、所定期間τごとに基準電圧Ｖ１が実現されるようにドレイン電圧ＶＤを制御する。
【００３９】
負荷１２への電源ラインに断線異常が生じていない場合は、少なくとも所定期間τごとにドレイン電圧ＶＤが基準電圧Ｖ１に達する。この場合、ゲート電圧ＶＧは、駆動信号入力端子２７に供給される駆動信号がハイレベル信号である状況下において、上記した基準電圧Ｖ２を上回るものとなる。ゲート電圧ＶＧが基準電圧Ｖ２を上回る場合は、監視回路１８のＡＮＤ回路３４がハイレベル信号を出力しないので、制御ユニットにおいて異常処理が実行されることはない。
【００４０】
一方、負荷１２への電源ラインに断線異常が生ずると、トランジスタ１４のソース・ドレイン間に負荷電流が流れないので、ドレイン電圧ＶＤがほぼゼロになる。ドレイン電圧ＶＤが基準電圧Ｖ１以上である状態、すなわち、電源電圧が所定電位以上である状態からドレイン電圧ＶＤがほぼゼロになった場合は、直ちに遅延回路２４の出力がハイレベルからローレベルに変化し、ゲート電圧ＶＧが低電位（接地レベル）へ向けて移行する。また、ドレイン電圧ＶＤが基準電圧Ｖ１を下回る状態、すなわち、電源電圧が所定電位を下回る状態からドレイン電圧ＶＤがほぼゼロになった場合（時刻Ｔ７）も、その後、遅延回路２４による所定時間τが経過する（時刻Ｔ８）と、遅延回路２４の出力がハイレベルからローレベルに変化し、ゲート電圧ＶＧが低電位（接地レベル）へ向けて移行する。
【００４１】
負荷１２への電源ラインに断線異常が生じている状況下においてゲート電圧ＶＧが低電位へ向けて移行する場合には、その後、ドレイン電圧ＶＤは上昇されず、ほぼゼロに維持されるため、コンパレータ２２の出力および遅延回路２４の出力は共にローレベルに維持される。この場合、ＡＮＤ回路２６の出力はローレベルに維持されるので、ゲート電圧ＶＧの低下は継続され、その後、ゲート電圧ＶＧは基準電圧Ｖ２以下となる（時刻Ｔ９）。
【００４２】
ゲート電圧ＶＧが基準電圧Ｖ２以下となると、コンパレータ３２の出力がハイレベル信号となるので、駆動信号入力端子２７に供給される駆動信号がハイレベル信号である状況下においてはＡＮＤ回路３４の出力がハイレベル信号となる。この場合は、負荷１２への電源ラインに断線異常が生じたとして、制御ユニットにおいて異常処置が実行される。
【００４３】
すなわち、本実施例の異常検出装置によれば、駆動信号入力端子２７に負荷１２を動作させるべくハイレベルの駆動信号が供給される状況下において、負荷１２への電源ラインに断線異常が生じていない場合はゲート電圧ＶＧが基準電圧Ｖ２を上回るように維持される一方、負荷１２への電源ラインに断線異常が生じている場合はゲート電圧ＶＧが基準電圧Ｖ２以下となる。このため、本実施例の異常検出装置によれば、駆動信号入力端子２７に供給する駆動信号をハイレベルからローレベルへ変化させることなく確実に、負荷１２への電源ラインに生ずる断線異常を検出することが可能となっている。
【００４４】
また、本実施例においては、ドレイン電圧制御回路１６に、出力をローレベルからハイレベルへ切り替えた後に入力がローレベルへ変化しても、その後所定時間τだけ出力をハイレベルに維持する遅延回路２４が設けられている。かかる構成においては、遅延回路２４が設けられていない構成に比して、ドレイン電圧ＶＤが基準電圧Ｖ１を下回る期間が長くなり得る。このため、本実施例の異常検出装置によれば、ドレイン電圧ＶＤの作用により生ずるスイッチングトランジスタの発熱を抑制することが可能となっている。
【００４５】
尚、上記の第１実施例においては、コンパレータ２２が特許請求の範囲に記載した「電圧監視手段」に、ドレイン電圧制御回路１６が特許請求の範囲に記載した「制御手段」に、監視回路１８が特許請求の範囲に記載した「異常検出手段」に、ＡＮＤ回路３４が特許請求の範囲に記載した「異常出力回路」に、それぞれ相当している。
【００４６】
ところで、上記の第１実施例においては、基準電圧Ｖ１を、電源電圧が所定電位以上である場合にトランジスタ１４のドレインに現れ得るドレイン電圧ＶＤの下限値に設定することとしているが、下限値に限らず、接地電圧を超える値に設定されていればよい。但し、この基準電圧Ｖ１は、ゲート電圧ＶＧの基準電圧Ｖ２との関係を考慮して、許容範囲内の電源電圧変動が生じた場合にも、負荷１２への断線異常が生じていない状況下においてゲート電圧ＶＧが基準電圧Ｖ２を下回らないように設定される。
【００４７】
次に、図３を参照して、本発明の第２実施例について説明する。
【００４８】
図３は、本実施例の異常検出装置を備えるシステムの構成図を示す。尚、図３において、上記図１に示す構成部分と同一の部分については、同一の符号を付してその説明を省略する。
【００４９】
本実施例のシステムは、トランジスタ１４に並列に設けられたｎチャネル型ＭＯＳ−ＦＥＴ（以下、単にトランジスタ４０と称す）を有している。すなわち、トランジスタ４０のドレイン端子は負荷１２に接続されており、両トランジスタ１４及び４０のドレイン端子は互いに接続されている。また、トランジスタ４０のソース端子は接地されている。また、トランジスタ４０は、駆動信号入力端子２７に供給される駆動信号のレベルに応じてソース・ドレイン間を導通させる。トランジスタ４０は、同一条件下において上記したトランジスタ１４のオン抵抗に比べて大きなオン抵抗を有するように構成されている。
【００５０】
本実施例のシステムにおいても、上記第１実施例のシステムの動作と同様の動作が行われる。すなわち、駆動信号入力端子２７に供給される駆動信号が負荷１２を動作させるためのハイレベル信号である状況下、ドレイン電圧ＶＤが基準電圧Ｖ１以上である場合にはその状態が維持される一方、ドレイン電圧ＶＤが基準電圧Ｖ１を下回る場合には所定期間τごとに基準電圧Ｖ１が実現されるようにドレイン電圧ＶＤが制御される。
【００５１】
ところで、負荷１２への電源ラインに断線異常が生じている場合には、トランジスタ１４のソース・ドレイン間に電流が流れないので、ドレイン電圧ＶＤがゼロになる。この場合は、ドレイン電圧ＶＤが昇圧されないので、ゲート電圧ＶＧが基準電圧Ｖ２以下となり、かかる断線異常が検出される。しかしながら、断線異常に起因してゲート電圧ＶＧが低下する過程においてトランジスタ１４のソース・ドレイン間に電流が流れることがある。ゲート電圧ＶＧの低下によりトランジスタ１４のオン抵抗が大きい状況下においてかかる電流が流れると、ドレイン電圧ＶＤが基準電圧Ｖ１以上となる事態が生じ、ゲート電圧ＶＧの低下が停止されるおそれがある。従って、負荷１２への電源ラインに断線異常が生じている場合に確実にその断線異常を検出するためには、断線が生じた後にゲート電圧ＶＧの低下が継続されると共に、ドレイン電圧ＶＤが基準電圧Ｖ１を下回るようにトランジスタ１４のソース・ドレイン間の電流を低減する必要がある。
【００５２】
これに対して、本実施例のシステムにおいては、トランジスタ１４に並列にトランジスタ４０が設けられている。かかる構成においては、負荷１２への電源ラインに断線異常が生じた場合、電流がトランジスタ１４側だけでなくトランジスタ４０側にも流れ、トランジスタ１４側とトランジスタ４０側とに分流される。すなわち、トランジスタ１４に並列にトランジスタ４０が設けられていない構成に比べて、トランジスタ１４のソース・ドレイン間に流れる電流量が低減される。この電流量が小さくなると、ゲート電圧ＶＧの低下によりトランジスタ１４のオン抵抗が大きくてもドレイン電圧ＶＤが基準電圧Ｖ１以上になり難いため、ゲート電圧ＶＧの低下が継続する可能性が高くなる。従って、本実施例の異常検出装置によれば、負荷１２への電源ラインに断線異常が生じているにもかかわらず断線異常が検出されない事態を抑制することができ、かかる断線異常検出の信頼性の向上を図ることが可能となっている。
【００５３】
また、トランジスタ１４のソース・ドレイン間に流れる電流量が小さくなる場合は、ドレイン電圧ＶＤが高くなり難い。このため、本実施例の構成によれば、コンパレータ２２の基準電圧Ｖ１を、トランジスタ１４に並列にトランジスタ４０が設けられていない構成に比して小さく設定することが可能となっている。
【００５４】
尚、上記の第２実施例においては、トランジスタ４０が特許請求の範囲に記載した「分流用トランジスタ」に相当している。
【００５５】
次に、図４及び図５を参照して、本発明の第３実施例について説明する。
【００５６】
図４は、本実施例の異常検出装置を備えるシステムの構成図を示す。尚、図４において、上記図１に示す構成部分と同一の部分については、同一の符号を付してその説明を省略する。
【００５７】
本実施例のシステムは、上記図１に示す構成において、ドレイン電圧制御回路１６に代えてドレイン電圧制御回路５０を用いることにより実現される。ドレイン電圧制御回路５０は、駆動信号入力端子２７にハイレベルの駆動信号が供給される状況下においてトランジスタ１４のドレイン電圧ＶＤを一定に維持する回路である。
【００５８】
ドレイン電圧制御回路５０は、オペアンプ５２及びＡＮＤ回路２６により構成されている。オペアンプ５２の非反転入力端子には、トランジスタ１４のドレイン端子２０が接続されている。また、オペアンプ５２の反転入力端子には、基準電圧Ｖ１が供給されている。オペアンプ５２は、ドレイン電圧ＶＤと基準電圧Ｖ１との差圧に応じた信号を出力する。オペアンプ５２の出力端子には、ＡＮＤ回路２６の第１入力端子が接続されている。ＡＮＤ回路２６は、駆動信号入力端子２７に供給される駆動信号がハイレベル信号であり、かつ、オペアンプ５２の出力が所定レベル以上である場合にハイレベル信号を出力する一方、駆動信号がローレベル信号である、或いは、オペアンプ出力が所定レベルに満たない場合にローレベル信号を出力する。
【００５９】
次に、図５を参照して、図４に示すシステムの動作について説明する。
【００６０】
図５は、図４に示すシステムの動作タイムチャートを示している。尚、図５において、同図（ａ）は電源１０の電源電圧を、（ｂ）は駆動信号入力端子２７に供給される駆動信号を、（ｃ）は負荷１２に流れる負荷電流を、（ｄ）はトランジスタ１４のドレイン電圧ＶＤを、（ｅ）はゲート電圧ＶＧを、また、（ｆ）はＡＮＤ回路３４の出力信号を、それぞれ示している。
【００６１】
本実施例のシステムにおいて、駆動信号入力端子２７にローレベルの駆動信号が供給される場合、ＡＮＤ回路２６の出力はローレベルであり、ゲート電圧ＶＧは低電位であるので、トランジスタ１４のソース・ドレイン間は遮断される。このため、かかる場合は、負荷１２の両端に電圧が作用しないので、負荷１２の動作は停止されると共に、ＡＮＤ回路３４の出力がローレベルになるので、制御ユニットにおいて異常処置が実行されることはない。
【００６２】
トランジスタ１４のソース・ドレイン間が導通しない場合、ドレイン電圧ＶＤは電源電圧近傍であり、基準電圧Ｖ１よりも高いので、オペアンプ５２の出力はレベルの大きな信号である。かかる状態で駆動信号入力端子２７に供給される駆動信号がローレベルからハイレベルへ変化すると、ＡＮＤ回路２６の第１及び第２入力端子の双方にハイレベル信号が入力されるので、ＡＮＤ回路２６の出力がハイレベルとなる。この場合には、ゲート電圧ＶＧが高電位へ向けて移行するので、トランジスタ１４のソース・ドレイン間が導通し、負荷１２が動作状態となる。
【００６３】
電源電圧が所定電位以上である状況下においてソース・ドレイン間が導通する場合（時刻Ｔ１１）は、トランジスタ１４のドレインに、該トランジスタ１４のオン抵抗に応じた上記した基準電圧Ｖ１以上のドレイン電圧ＶＤが現れる。この場合は、オペアンプ５２の出力が所定レベル以上に維持される。
【００６４】
一方、トランジスタ１４のソース・ドレイン間が導通する状況下において電源電圧が温度変化等に起因して所定電位よりも低くなる場合（時刻Ｔ１２）は、負荷電流が通常時に比して小さくなるので、ドレイン電圧ＶＤが基準電圧Ｖ１よりも低い電圧へ向けて低下する。かかる事態が生ずると、その低下が生じた時点でオペアンプ５２の出力が所定レベルを下回る。この場合には、ＡＮＤ回路２６の出力がローレベルに変化することでゲート電圧ＶＧが低電位へ向けて移行し、トランジスタ１４のソース・ドレイン間が導通し難くなる。
【００６５】
トランジスタ１４のソース・ドレイン間が導通し難くなると、ドレイン電圧ＶＤが昇圧傾向となる。ドレイン電圧ＶＤが基準電圧Ｖ１に達すると、オペアンプ出力が所定レベル以上となり、ＡＮＤ回路２６の出力がハイレベルに変化する。この場合は、ゲート電圧ＶＧが高電位へ向けて移行するので、トランジスタ１４のソース・ドレイン間が導通し易くなり、ドレイン電圧ＶＤが基準電圧Ｖ１よりも低い電圧へ向けて降圧される。そして、以後は同様にドレイン電圧ＶＤに応じてトランジスタ１４のソース・ドレイン間の導通が制御される。
【００６６】
このように、本実施例のシステムにおいて、ドレイン電圧制御回路５０は、駆動信号入力端子２７に供給される駆動信号が負荷１２を動作させるためのハイレベル信号である状況下、ドレイン電圧ＶＤが基準電圧Ｖ１以上である場合には、その状態を維持する一方、ドレイン電圧ＶＤが基準電圧Ｖ１を下回るような場合にはドレイン電圧ＶＤが基準電圧Ｖ１に維持されるようにフィードバック制御を実行する。
【００６７】
負荷１２への電源ラインに断線異常が生じていない場合は、ドレイン電圧ＶＤが基準電圧Ｖ１以上に維持される。この場合、ゲート電圧ＶＧは、駆動信号入力端子２７にハイレベルの駆動信号が供給される状況下において、上記した基準電圧Ｖ２を上回るものとなる。従って、かかる場合は、監視回路１８のＡＮＤ回路３４がハイレベル信号を出力しないので、制御ユニットにおいて異常処理が実行されることはない。
【００６８】
一方、負荷１２への電源ラインに断線異常が生ずる（時刻Ｔ１３）と、トランジスタ１４のソース・ドレイン間に負荷電流が流れないので、ドレイン電圧ＶＤがほぼゼロになる。ドレイン電圧ＶＤがゼロになった場合は、その直前におけるドレイン電圧ＶＤの基準電圧Ｖ１に対する大小に関係なく、直ちにオペアンプ５２の出力がハイレベルからローレベルに変化し、ゲート電圧ＶＧが低電位へ向けて移行する。負荷１２への電源ラインに断線異常が生じている状況下においてゲート電圧ＶＧが低電位へ向けて移行する場合には、その後、ドレイン電圧ＶＤは昇圧されず、略ゼロに維持される。この場合、オペアンプ５２の出力およびＡＮＤ回路２６の出力は共にローレベルに維持されるので、ゲート電圧ＶＧの低下は継続され、その後、ゲート電圧ＶＧは基準電圧Ｖ２以下となる（時刻Ｔ１４）。
【００６９】
ゲート電圧ＶＧが基準電圧Ｖ２以下となると、監視回路１８のコンパレータ３２の出力がハイレベル信号となるので、駆動信号入力端子２７に供給される駆動信号がハイレベル信号である状況下においてはＡＮＤ回路３４の出力がハイレベル信号となる。この場合は、負荷１２への電源ラインに断線異常が生じたとして、制御ユニットにおいて異常処置が実行される。
【００７０】
すなわち、本実施例の異常検出装置によれば上記した第１実施例の異常検出装置と同様に、駆動信号入力端子２７に負荷１２を動作させるべくハイレベルの駆動信号が供給される状況下において、負荷１２への電源ラインに断線異常が生じていない場合はゲート電圧ＶＧが基準電圧Ｖ２を上回るように維持される一方、負荷１２への電源ラインに断線異常が生じている場合はゲート電圧ＶＧが基準電圧Ｖ２以下となる。このため、本実施例の異常検出装置によれば、駆動信号入力端子２７に供給する駆動信号をハイレベルからローレベルへ変化させることなく確実に、負荷１２への電源ラインに生ずる断線異常を検出することが可能となっている。
【００７１】
また、本実施例においては、負荷１２への電源ラインに断線異常が生ずると、その直前におけるドレイン電圧ＶＤの基準電圧Ｖ１に対して大きいか小さいかに関係なく、直ちにオペアンプ５２の出力がハイレベルからローレベルに変化し、ゲート電圧ＶＧが低電位へ向けて移行する。このため、本実施例の異常検出装置によれば、上記した第１実施例の異常検出装置と異なり、負荷１２への電源ラインの断線直前におけるドレイン電圧ＶＤの基準電圧Ｖ１に対する大小に関係なく、その断線が生じた後速やかにその断線異常を検出することが可能となっている。
【００７２】
尚、上記の第３実施例においては、オペアンプ５２が特許請求の範囲に記載した「電圧監視手段」に、ドレイン電圧制御回路５０が特許請求の範囲に記載した「制御手段」に、それぞれ相当している。
【００７３】
ところで、上記の第１乃至第３実施例においては、負荷１２の動作を制御するトランジスタとしてｎチャネル型ＭＯＳ−ＦＥＴを用いることとしているが、本発明はこれに限定されるものではなく、ｐチャネル型ＭＯＳ−ＦＥＴ等を用いる構成に適用することも可能である。
【００７４】
【発明の効果】
上述の如く、請求項１乃至３、５、及び６記載の発明によれば、負荷が動作するように、駆動信号が出力される状況下において、確実に負荷への電源ラインの断線異常を検出することができる。
【００７５】
また、請求項４記載の発明によれば、スイッチングトランジスタに生ずる発熱を抑制することができる。
【００７６】
また、請求項７記載の発明によれば、負荷への電源ラインに断線が生じた際に断線異常が生じていないと誤検出されるのを抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例である異常検出装置を備えるシステムの構成図である。
【図２】図１に示すシステムの動作タイムチャートである。
【図３】本発明の第２実施例の異常検出装置を備えるシステムの構成図である。
【図４】本発明の第３実施例の異常検出装置を備えるシステムの構成図である。
【図５】図４に示すシステムの動作タイムチャートである。
【符号の説明】
１０　電源端子
１２　負荷
１４，４０　トランジスタ
１６，５０　ドレイン電圧制御回路
１８　監視回路
２０　ドレイン端子
２２，３２　コンパレータ
２４　遅延回路
２６，３４　ＡＮＤ回路
２８　駆動回路
３０　ゲート端子
５２　オペアンプ
ＶＤ　ドレイン電圧
ＶＧ　ゲート電圧[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an abnormality detection device, and more particularly to an abnormality detection device that detects an abnormal state of a load.
[0002]
[Prior art]
For example, an automobile is equipped with a plurality of loads such as motors and resistors. When an abnormality such as disconnection of the electric wiring to the load occurs, it is necessary to detect the abnormality at an early stage and take some measures.
[0003]
The load has one end connected to the power supply and the other end grounded. A switching transistor such as a MOS-FET for controlling the operation of the load is interposed between the load and the power supply or the ground. In a configuration in which this transistor is a source-grounded MOS-FET, when a drive signal is input to the gate of the transistor, conduction between the source and the drain of the transistor is conducted, current flows to the load, and the load is activated. . At this time, the drain voltage (output voltage) of the transistor decreases toward the ground voltage.
[0004]
On the other hand, in such a configuration, when the wiring is disconnected, the power supply voltage is not supplied to the transistor, so that the output voltage becomes 0V. In the conventional disconnection detecting device as disclosed in Japanese Patent Application Laid-Open No. 7-261837, the abnormality determination when the wiring is disconnected is performed by monitoring the output voltage of the transistor and determining whether the output voltage becomes “0”. Done. However, since the difference between the output voltage when the drive signal is supplied to the transistor and the output voltage at the time of disconnection is small, it is difficult to determine the disconnection by such a method.
[0005]
Therefore, in the related art, it is conceivable to temporarily change the drive signal to the inversion side in order to determine the disconnection. In other words, when the drive signal is inverted, the output voltage is 0 V at the time of disconnection, while the output voltage is increased at the time of normality. Therefore, it is possible to determine the disconnection by monitoring a change in the output voltage.
[0006]
[Problems to be solved by the invention]
However, in order to determine a disconnection abnormality by such a method, it is necessary to periodically change the drive signal from a high level to a low level or from a low level to a high level. For this reason, in such a method, the disconnection abnormality determination cannot be performed without changing the drive signal.
[0007]
The present invention has been made in view of the above points, and has as its object to provide an abnormality detection device that reliably detects a disconnection abnormality without changing a drive signal.
[0008]
[Means for Solving the Problems]
An object of the present invention is to provide an abnormality detecting device for detecting a disconnection abnormality of a power supply line to a load controlled by a switching transistor, the output voltage occurring at a load-side terminal of the switching transistor. Voltage monitoring means;
Control means for controlling an output voltage of the switching transistor based on a monitoring result of the voltage monitoring means such that a predetermined condition is satisfied, when a drive signal is output to the switching transistor so that the load operates. When,
When a drive signal is output toward the switching transistor so that the load operates, the output voltage of the switching transistor does not satisfy the predetermined condition, and the voltage is monitored based on a monitoring result of the voltage monitoring unit. Abnormality detecting means for detecting a disconnection abnormality;
This is achieved by an abnormality detection device characterized by comprising:
[0009]
In the present invention, when a drive signal is output to the switching transistor so that the load operates, the output voltage of the load-side terminal of the switching transistor is controlled so as to satisfy a predetermined condition. When a disconnection occurs in the power supply line to the load, the output voltage of the switching transistor is maintained at the ground voltage or the power supply voltage, and the above control cannot be performed. In the present invention, the disconnection abnormality is detected based on the monitoring means after the output voltage of the switching transistor does not satisfy the predetermined condition. Therefore, according to the present invention, it is possible to reliably detect the disconnection abnormality of the power supply line to the load under the situation where the drive signal for operating the load is being output.
[0010]
Further, the above object is as described in claim 2, wherein the voltage monitoring means has a comparator that compares the output voltage of the switching transistor with a predetermined voltage and outputs a signal according to the comparison result. This is achieved by the abnormality detection device according to claim 1.
[0011]
In the present invention, the comparator of the voltage monitoring means compares the output voltage of the switching transistor with a predetermined voltage. The output voltage of the switching transistor is controlled so that a predetermined condition is satisfied when a drive signal is output so that the load operates, and is maintained at the ground voltage or the power supply voltage when the power supply line is disconnected. You. Therefore, by comparing the output voltage of the switching transistor after the predetermined condition is no longer satisfied with the predetermined voltage, a disconnection abnormality of the power supply line can be detected.
[0012]
Further, as set forth in claim 3, the switching transistor conducts when a drive signal is output to the switching transistor so that the load operates, and when a predetermined signal is output from the comparator. This is achieved by the abnormality detection device according to claim 2.
[0013]
In the present invention, the switching transistor is not turned on when a predetermined signal is not output from the comparator, even if the drive signal is output so that the load operates. When the power supply line is disconnected, the output voltage of the switching transistor is maintained at the ground voltage or the power supply voltage. Therefore, if the output of the comparator is set so as not to become a predetermined signal at the time of disconnection, the disconnection abnormality can be reliably detected under the condition that the drive signal is output so that the load operates.
[0014]
Further, as set forth in claim 4, the control means is connected to the output of the comparator, and maintains the output in a predetermined state for a predetermined period after the output of the comparator changes from a predetermined signal to another signal. Having a delay circuit,
3. The switching transistor according to claim 2, wherein a driving signal is output to the switching transistor so that the load operates, and the output of the delay circuit is in the predetermined state. This is achieved by the described abnormality detection device.
[0015]
In the present invention, there is provided a delay circuit connected to the output of the comparator and maintaining the output in a predetermined state for a predetermined period after the output of the comparator changes from a predetermined signal to another signal. In such a configuration, even if the comparator output becomes another signal, the output of the delay circuit is maintained in a predetermined state for a predetermined period, so that the conduction of the switching transistor can be continued in a state where a low potential is applied. Therefore, heat generated in the switching transistor can be suppressed.
[0016]
According to a fifth aspect of the present invention, the voltage monitoring means has an operational amplifier having a predetermined voltage supplied to an inverting input terminal and the output voltage supplied to a non-inverting input terminal. This is achieved by the described abnormality detection device.
[0017]
In the present invention, the operational amplifier outputs a signal corresponding to a differential pressure between an output voltage and a predetermined voltage. The output voltage of the switching transistor is controlled so that a predetermined condition is satisfied when a drive signal is output so that the load operates, and is maintained at the ground voltage or the power supply voltage when the power supply line is disconnected. You. Therefore, by comparing the output voltage of the switching transistor after the predetermined condition is no longer satisfied with the predetermined voltage, a disconnection abnormality of the power supply line can be detected.
[0018]
In addition, as described in claim 6, the abnormality detecting means outputs a drive signal to the switching transistor so that the load operates, and a comparator that compares an input voltage of the switching transistor with a predetermined voltage. In this case, an abnormality output circuit that outputs an abnormality according to the output of the comparator is provided.
[0019]
In the present invention, the comparator of the monitoring circuit compares the input voltage of the switching transistor with a predetermined voltage. The switching transistor cuts off conduction according to the input voltage. When the power supply line is disconnected, the output voltage of the switching transistor is maintained at the ground voltage or the power supply voltage. At this time, the input voltage of the switching transistor shifts to one of the states. Therefore, if the input voltage of the switching transistor is compared with the predetermined voltage, the disconnection abnormality can be reliably detected under the condition that the drive signal is output so that the load operates.
[0020]
According to a seventh aspect of the present invention, there is provided the abnormality detecting device according to the first aspect, wherein a shunt transistor to which the drive signal is supplied is provided in parallel with the switching transistor.
[0021]
In the present invention, a shunt transistor connected in parallel to the switching transistor is provided. In such a configuration, when a small current flows when the wiring is disconnected, the current is divided into the switching transistor and the shunt transistor. That is, the load current flowing through the switching transistor decreases, and the on-voltage of the switching transistor decreases. Therefore, according to the present invention, it is possible to suppress erroneous detection that no disconnection abnormality has occurred when a power supply line to a load is disconnected.
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a configuration diagram of a system including an abnormality detection device according to a first embodiment of the present invention. The system shown in FIG. 1 includes a power supply 10, a load 12, a transistor 14, a drain voltage control circuit 16, and a monitoring circuit 18. The load 12 is a device that operates by power supply, such as a motor or a lamp mounted on a vehicle. The transistor 14 is an n-channel MOS-FET, and is provided for controlling the operation of the load 12. The power supply 10 is connected to one end of the load 12. The other end of the load 12 is connected to a drain terminal of the transistor 14. The source terminal of the transistor 14 is grounded.
[0023]
The drain voltage control circuit 16 is a circuit that controls the drain voltage VD so that a predetermined condition is satisfied under a situation where a drive signal is supplied to the gate of the transistor 14 so that the load 12 operates. The drain voltage control circuit 16 includes a comparator 22, a delay circuit 24, an AND circuit 26, and a drive circuit 28.
[0024]
The drain terminal 20 of the transistor 14 is connected to the non-inverting input terminal of the comparator 22. The reference voltage V1 exceeding the ground voltage is supplied to the inverting input terminal of the comparator 22. In the present embodiment, the reference voltage V1 is a predetermined potential between the drain voltage VD and the ground voltage generated when the gate voltage exceeding the predetermined level is supplied to the transistor 14 under the situation where the power supply voltage exceeds the predetermined potential. Is set to The comparator 22 outputs a high-level signal when the drain voltage VD is equal to or higher than the reference voltage V1, and outputs a low-level signal when the drain voltage VD is lower than the reference voltage V1.
[0025]
A delay circuit 24 is connected to an output terminal of the comparator 22. The delay circuit 24 outputs a high-level signal in a normal state, switches the output from the high-level signal to the low-level signal when the input signal from the comparator 22 changes from the high level to the low level, and outputs the input signal from the comparator 22. When the signal changes from a low level to a high level, the output is switched from a low level signal to a high level signal. Thereafter, even if the input changes to a low level, the output is maintained at the high level signal for a predetermined time τ.
[0026]
The output terminal of the delay circuit 24 is connected to the first input terminal of the AND circuit 26. A second input terminal of the AND circuit 26 is connected to a drive signal input terminal 27 to which a drive signal as a control signal for controlling the operation of the load 12 is supplied. That is, the output signal of the delay circuit 24 and the drive signal to the load 12 are input to the AND circuit 26. The AND circuit 26 outputs a high-level signal when both the output signal of the delay circuit 24 and the drive signal to the load 12 are at a high level, and outputs a low level when at least one of both signals is at a low level. Output a signal. The output terminal of the AND circuit 26 is connected to the gate 30 of the transistor 14 via the drive circuit 28.
[0027]
The monitoring circuit 18 is a circuit that detects a power supply line to the load 12, specifically, a disconnection of a wiring between the load 12 and the power supply 10 and a wiring between the load 12 and the transistor 14. The monitoring circuit 18 includes a comparator 32 and an AND circuit 34. The non-inverting input terminal of the comparator 32 is connected to the gate terminal 30. The inverting input terminal of the comparator 32 is supplied with the reference voltage V2. The reference voltage V2 is set to a value lower than the gate potential VG that can appear at the gate terminal 30 when a predetermined power supply voltage drop occurs in a situation where the output of the AND circuit 26 is a high level signal. The comparator 32 outputs a high-level signal when the gate voltage VG is equal to or lower than the reference voltage V2, and outputs a low-level signal when the gate voltage VG is higher than the reference voltage V2.
[0028]
The first input terminal of the AND circuit 34 is connected to the output terminal of the comparator 32. The second input terminal of the AND circuit 34 is connected to the drive signal input terminal 27 described above. That is, the output signal of the comparator 32 and the drive signal to the load 12 are input to the AND circuit 34. The AND circuit 34 outputs a high-level signal when both the output signal of the comparator 32 and the drive signal to the load 12 are at a high level, and outputs a low-level signal when at least one of the two signals is at a low level. Output. The output terminal of the AND circuit 34 is connected to the control unit. When the output of the AND circuit 34 is a high-level signal, the control unit determines that a disconnection abnormality has occurred in the power supply line to the load 12 and performs an abnormal treatment such as a voice guide or lamp lighting.
[0029]
Next, the operation of the system shown in FIG. 1 will be described with reference to FIG.
[0030]
FIG. 2 shows an operation time chart of the system shown in FIG. 2A shows the power supply voltage of the power supply 10, FIG. 2B shows the drive signal supplied to the drive signal input terminal 27, FIG. 2C shows the load current flowing through the load 12, and FIG. ) Shows the drain voltage VD of the transistor 14, (e) shows the output signal of the delay circuit 24, (f) shows the gate voltage VG, and (g) shows the output signal of the AND circuit 34.
[0031]
In the system of the present embodiment, when the operation of the load 12 is stopped, a low-level drive signal is supplied to the drive signal input terminal 27. When the drive signal supplied to the drive signal input terminal 27 is at a low level, the output of the AND circuit 26 is at a low level, and the gate voltage VG is at a low potential. . When the source and the drain of the transistor 14 do not conduct, no voltage acts on both ends of the load 12, and the operation of the load 12 is stopped. Further, in this case, since the AND circuit 34 does not output a high-level signal, the control unit does not execute the abnormality treatment.
[0032]
When the source-drain of the transistor 14 does not conduct, the drain voltage VD is near the power supply voltage and higher than the reference voltage V1, so that the output of the comparator 22 is at a high level and the output of the delay circuit 24 is at a high level. . When the drive signal supplied to the drive signal input terminal 27 changes from low level to high level to operate the load 12 in such a state, a high level signal is input to both the first and second input terminals of the AND circuit 26. Therefore, the output of the AND circuit 26 goes high. In this case, the gate voltage VG shifts to a higher potential, so that the source and the drain of the transistor 14 conduct. When the source-drain conduction occurs, the power supply voltage acts on both ends of the load 12, so that the load 12 is activated.
[0033]
When the source-drain conduction occurs under the condition that the power supply voltage is equal to or higher than the predetermined potential (time T1), the drain voltage VD equal to or higher than the above-described reference voltage V1 corresponding to the on-resistance of the transistor 14 is applied to the drain of the transistor 14. Appears. In this case, the output of the comparator 22 is maintained at a high level, and the output of the delay circuit 24 is also maintained at a high level.
[0034]
On the other hand, when the power supply voltage becomes lower than the predetermined potential due to a change in temperature or the like (time T2) in a state where the source and the drain of the transistor 14 conduct, the load current becomes smaller than usual, A drain voltage VD lower than the reference voltage V1 appears at the drain of the transistor 14. In this case, the output of the comparator 22 changes to low level, and the output of the delay circuit 24 also changes to low level. When the output of the delay circuit 24 changes to low level, the output of the AND circuit 26 changes to low level even if the drive signal supplied to the drive signal input terminal 27 is at high level. In this case, since the gate voltage VG shifts to a lower potential, conduction between the source and the drain of the transistor 14 becomes difficult. Immediately after the source-drain conduction of the transistor 14 becomes difficult, the drain voltage VD is boosted toward the power supply voltage.
[0035]
When the drain voltage VD reaches the reference voltage V1 from the low voltage side after the source-drain of the transistor 14 has become difficult to conduct (time T3), the output of the comparator 22 changes from low level to high level, and the delay circuit 24 also changes from low level to high level. When the output of the delay circuit 24 changes to the high level, the output of the AND circuit 26 changes to the high level under the condition that the drive signal supplied to the drive signal input terminal 27 is at the high level. In this case, the reduction of the gate voltage VG is stopped, and the voltage VG shifts to a higher potential, so that the source-drain of the transistor 14 is easily conducted. When the conduction between the source and the drain of the transistor 14 becomes easy, the drain voltage VD is immediately lowered to a potential lower than the reference voltage V1, and is maintained after reaching the potential (time T4).
[0036]
As described above, even if the input changes to the low level after switching the output from the low level to the high level, the delay circuit 24 maintains the output at the high level for a predetermined time τ thereafter. For this reason, the drain voltage VD reaches the reference voltage from a state lower than the reference voltage V1, and then is lowered from the reference voltage to the ground voltage, so that the output of the comparator 22 changes from the high level to the low level. Also in this case, the output of the AND circuit 26 is maintained at a high level for a predetermined time τ, the gate voltage VG is maintained at a high potential, and the drain voltage VD is maintained at a state lower than the reference voltage V1.
[0037]
When the predetermined time τ elapses (time T5), the output of the delay circuit 24 changes from the high level to the low level. In this case, even if the drive signal supplied to the drive signal input terminal 27 is at a high level, the gate voltage VG shifts to a low potential, so that conduction between the source and the drain of the transistor 14 becomes difficult, and Voltage VD is boosted again toward the power supply voltage. Thereafter, the operation performed from the time T3 to T5 is repeatedly performed.
[0038]
As described above, in the system according to the present embodiment, the drain voltage control circuit 16 uses the drain voltage VD as a reference when the drive signal supplied to the drive signal input terminal 27 is a high-level signal for operating the load 12. When the voltage is equal to or higher than the voltage V1, the state is maintained, and when the drain voltage VD is lower than the reference voltage V1, the drain voltage VD is controlled so that the reference voltage V1 is realized every predetermined period τ.
[0039]
When no disconnection abnormality has occurred in the power supply line to the load 12, the drain voltage VD reaches the reference voltage V1 at least every predetermined period τ. In this case, the gate voltage VG exceeds the above-described reference voltage V2 in a situation where the drive signal supplied to the drive signal input terminal 27 is a high-level signal. When the gate voltage VG is higher than the reference voltage V2, the AND circuit 34 of the monitoring circuit 18 does not output a high-level signal, so that the control unit does not execute any abnormality processing.
[0040]
On the other hand, if a disconnection abnormality occurs in the power supply line to the load 12, no load current flows between the source and the drain of the transistor 14, so that the drain voltage VD becomes substantially zero. When the drain voltage VD is equal to or higher than the reference voltage V1, that is, when the power supply voltage is equal to or higher than the predetermined potential and the drain voltage VD becomes substantially zero, the output of the delay circuit 24 immediately changes from the high level to the low level. Then, the gate voltage VG shifts to a lower potential (ground level). Also, when the drain voltage VD becomes lower than the reference voltage V1, that is, when the power supply voltage becomes lower than the predetermined potential, and the drain voltage VD becomes substantially zero (time T7), then the predetermined time τ by the delay circuit 24 becomes longer. After elapse (time T8), the output of the delay circuit 24 changes from the high level to the low level, and the gate voltage VG shifts to a low potential (ground level).
[0041]
When the gate voltage VG shifts to a lower potential under a situation in which the power supply line to the load 12 has a disconnection abnormality, the drain voltage VD is not increased thereafter and is maintained at almost zero. Both the output of 22 and the output of delay circuit 24 are maintained at low level. In this case, since the output of the AND circuit 26 is maintained at the low level, the reduction of the gate voltage VG is continued, and thereafter, the gate voltage VG becomes equal to or lower than the reference voltage V2 (time T9).
[0042]
When the gate voltage VG becomes equal to or lower than the reference voltage V2, the output of the comparator 32 becomes a high-level signal. Therefore, when the drive signal supplied to the drive signal input terminal 27 is a high-level signal, the output of the AND circuit 34 becomes high. It becomes a high level signal. In this case, it is determined that a disconnection abnormality has occurred in the power supply line to the load 12, and the control unit performs an abnormality treatment.
[0043]
That is, according to the abnormality detection device of the present embodiment, a disconnection abnormality has occurred in the power supply line to the load 12 under a situation where a high-level drive signal is supplied to the drive signal input terminal 27 to operate the load 12. If not, the gate voltage VG is maintained so as to exceed the reference voltage V2. On the other hand, if there is a disconnection abnormality in the power supply line to the load 12, the gate voltage VG becomes equal to or lower than the reference voltage V2. Therefore, according to the abnormality detecting device of the present embodiment, the disconnection abnormality occurring in the power supply line to the load 12 can be detected without changing the drive signal supplied to the drive signal input terminal 27 from high level to low level. It is possible to do.
[0044]
Further, in this embodiment, even if the input changes to the low level after the output is switched from the low level to the high level, the delay circuit for maintaining the output at the high level for a predetermined time τ is added to the drain voltage control circuit 16. 24 are provided. In such a configuration, a period during which the drain voltage VD is lower than the reference voltage V1 may be longer than in a configuration in which the delay circuit 24 is not provided. Therefore, according to the abnormality detection device of the present embodiment, it is possible to suppress heat generation of the switching transistor caused by the action of the drain voltage VD.
[0045]
In the first embodiment, the comparator 22 corresponds to the "voltage monitoring means" described in the claims, and the drain voltage control circuit 16 corresponds to the "control means" described in the claims. Corresponds to the “abnormality detecting means” described in the claims, and the AND circuit 34 corresponds to the “abnormality output circuit” described in the claims.
[0046]
In the first embodiment, the reference voltage V1 is set to the lower limit of the drain voltage VD that can appear at the drain of the transistor 14 when the power supply voltage is equal to or higher than the predetermined potential. The present invention is not limited to this, and may be set to a value exceeding the ground voltage. However, in consideration of the relationship between the gate voltage VG and the reference voltage V2, the reference voltage V1 is not affected by the disconnection of the load 12 even when the power supply voltage fluctuates within an allowable range. The gate voltage VG is set so as not to fall below the reference voltage V2.
[0047]
Next, a second embodiment of the present invention will be described with reference to FIG.
[0048]
FIG. 3 is a configuration diagram of a system including the abnormality detection device according to the present embodiment. In FIG. 3, the same components as those shown in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
[0049]
The system of this embodiment has an n-channel MOS-FET (hereinafter simply referred to as a transistor 40) provided in parallel with the transistor 14. That is, the drain terminal of the transistor 40 is connected to the load 12, and the drain terminals of both transistors 14 and 40 are connected to each other. The source terminal of the transistor 40 is grounded. The transistor 40 conducts between the source and the drain according to the level of the drive signal supplied to the drive signal input terminal 27. The transistor 40 is configured to have an on-resistance larger than the above-described on-resistance of the transistor 14 under the same conditions.
[0050]
In the system of this embodiment, the same operation as that of the system of the first embodiment is performed. That is, when the drive signal supplied to the drive signal input terminal 27 is a high-level signal for operating the load 12, when the drain voltage VD is equal to or higher than the reference voltage V1, the state is maintained. When the drain voltage VD is lower than the reference voltage V1, the drain voltage VD is controlled such that the reference voltage V1 is realized every predetermined period τ.
[0051]
By the way, when a disconnection abnormality occurs in the power supply line to the load 12, no current flows between the source and the drain of the transistor 14, so that the drain voltage VD becomes zero. In this case, since the drain voltage VD is not boosted, the gate voltage VG becomes equal to or lower than the reference voltage V2, and such a disconnection abnormality is detected. However, current may flow between the source and the drain of the transistor 14 in the process of lowering the gate voltage VG due to the disconnection abnormality. If such a current flows in a situation where the on-resistance of the transistor 14 is large due to a decrease in the gate voltage VG, a situation may occur in which the drain voltage VD becomes equal to or higher than the reference voltage V1, and the decrease in the gate voltage VG may be stopped. Therefore, in order to reliably detect the disconnection abnormality in the power supply line to the load 12 when the disconnection abnormality occurs, the gate voltage VG is continuously reduced after the disconnection occurs, and the drain voltage VD is set to the reference value. It is necessary to reduce the current between the source and the drain of the transistor 14 so as to be lower than the voltage V1.
[0052]
On the other hand, in the system of the present embodiment, the transistor 40 is provided in parallel with the transistor 14. In such a configuration, when a disconnection abnormality occurs in the power supply line to the load 12, the current flows not only to the transistor 14 but also to the transistor 40, and is split between the transistor 14 and the transistor 40. That is, the amount of current flowing between the source and the drain of the transistor 14 is reduced as compared with a configuration in which the transistor 40 is not provided in parallel with the transistor 14. When the amount of current is reduced, the drain voltage VD is unlikely to be equal to or higher than the reference voltage V1 even if the on-resistance of the transistor 14 is large due to the decrease in the gate voltage VG. Therefore, according to the abnormality detection device of the present embodiment, it is possible to suppress a situation in which the disconnection abnormality is not detected even though the disconnection abnormality has occurred in the power supply line to the load 12, and the reliability of the disconnection abnormality detection is improved. Can be improved.
[0053]
In addition, when the amount of current flowing between the source and the drain of the transistor 14 is small, the drain voltage VD is unlikely to increase. For this reason, according to the configuration of the present embodiment, it is possible to set the reference voltage V1 of the comparator 22 to be smaller than the configuration in which the transistor 40 is not provided in parallel with the transistor 14.
[0054]
In the second embodiment, the transistor 40 corresponds to a "shunt transistor" described in the claims.
[0055]
Next, a third embodiment of the present invention will be described with reference to FIGS.
[0056]
FIG. 4 is a configuration diagram of a system including the abnormality detection device of the present embodiment. In FIG. 4, the same components as those shown in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
[0057]
The system of this embodiment is realized by using a drain voltage control circuit 50 instead of the drain voltage control circuit 16 in the configuration shown in FIG. The drain voltage control circuit 50 is a circuit that maintains the drain voltage VD of the transistor 14 constant under a situation where a high-level drive signal is supplied to the drive signal input terminal 27.
[0058]
The drain voltage control circuit 50 includes an operational amplifier 52 and an AND circuit 26. The drain terminal 20 of the transistor 14 is connected to the non-inverting input terminal of the operational amplifier 52. The reference voltage V1 is supplied to the inverting input terminal of the operational amplifier 52. The operational amplifier 52 outputs a signal corresponding to a differential pressure between the drain voltage VD and the reference voltage V1. The output terminal of the operational amplifier 52 is connected to the first input terminal of the AND circuit 26. The AND circuit 26 outputs a high-level signal when the drive signal supplied to the drive signal input terminal 27 is a high-level signal and the output of the operational amplifier 52 is equal to or higher than a predetermined level. A low-level signal is output when the signal is a signal or when the output of the operational amplifier is less than a predetermined level.
[0059]
Next, the operation of the system shown in FIG. 4 will be described with reference to FIG.
[0060]
FIG. 5 shows an operation time chart of the system shown in FIG. 5A shows the power supply voltage of the power supply 10, FIG. 5B shows the drive signal supplied to the drive signal input terminal 27, FIG. 5C shows the load current flowing through the load 12, and FIG. () Shows the drain voltage VD of the transistor 14, (e) shows the gate voltage VG, and (f) shows the output signal of the AND circuit 34.
[0061]
In the system of this embodiment, when a low-level drive signal is supplied to the drive signal input terminal 27, the output of the AND circuit 26 is at a low level, and the gate voltage VG is at a low potential. The drain is cut off. Therefore, in such a case, since no voltage acts on both ends of the load 12, the operation of the load 12 is stopped, and the output of the AND circuit 34 becomes low level. There is no.
[0062]
When the transistor 14 does not conduct between the source and the drain, the output of the operational amplifier 52 is a high level signal because the drain voltage VD is near the power supply voltage and higher than the reference voltage V1. When the drive signal supplied to the drive signal input terminal 27 changes from the low level to the high level in such a state, the high level signal is input to both the first and second input terminals of the AND circuit 26. Becomes high level. In this case, since the gate voltage VG shifts to a higher potential, conduction between the source and the drain of the transistor 14 is established, and the load 12 is activated.
[0063]
In a case where the source and the drain are conductive under the condition that the power supply voltage is equal to or higher than the predetermined potential (time T11), the drain voltage VD equal to or higher than the above-described reference voltage V1 corresponding to the on-resistance of the transistor 14 is applied to the drain of the transistor 14. Appears. In this case, the output of the operational amplifier 52 is maintained at a predetermined level or higher.
[0064]
On the other hand, when the power supply voltage becomes lower than the predetermined potential due to a change in temperature or the like (time T12) under a situation where the source and the drain of the transistor 14 conduct, the load current becomes smaller than usual, The drain voltage VD decreases toward a voltage lower than the reference voltage V1. When such a situation occurs, the output of the operational amplifier 52 falls below a predetermined level when the decrease occurs. In this case, when the output of the AND circuit 26 changes to a low level, the gate voltage VG shifts to a low potential, and conduction between the source and the drain of the transistor 14 becomes difficult.
[0065]
When it becomes difficult to conduct between the source and the drain of the transistor 14, the drain voltage VD tends to increase. When the drain voltage VD reaches the reference voltage V1, the output of the operational amplifier becomes equal to or higher than a predetermined level, and the output of the AND circuit 26 changes to a high level. In this case, since the gate voltage VG shifts toward a higher potential, conduction between the source and the drain of the transistor 14 becomes easier, and the drain voltage VD is reduced to a voltage lower than the reference voltage V1. Thereafter, the conduction between the source and the drain of the transistor 14 is similarly controlled according to the drain voltage VD.
[0066]
As described above, in the system of the present embodiment, the drain voltage control circuit 50 uses the drain voltage VD as a reference when the drive signal supplied to the drive signal input terminal 27 is a high level signal for operating the load 12. When the voltage is equal to or higher than the voltage V1, the state is maintained, and when the drain voltage VD falls below the reference voltage V1, feedback control is performed so that the drain voltage VD is maintained at the reference voltage V1.
[0067]
When no disconnection abnormality has occurred in the power supply line to the load 12, the drain voltage VD is maintained at the reference voltage V1 or higher. In this case, the gate voltage VG exceeds the above-described reference voltage V2 in a situation where a high-level drive signal is supplied to the drive signal input terminal 27. Accordingly, in such a case, since the AND circuit 34 of the monitoring circuit 18 does not output a high-level signal, the control unit does not execute the abnormality processing.
[0068]
On the other hand, when a disconnection abnormality occurs in the power supply line to the load 12 (time T13), no load current flows between the source and the drain of the transistor 14, so that the drain voltage VD becomes substantially zero. When the drain voltage VD becomes zero, the output of the operational amplifier 52 immediately changes from the high level to the low level, regardless of the magnitude of the drain voltage VD with respect to the reference voltage V1 immediately before, and the gate voltage VG shifts to the low potential. Migrate. When the gate voltage VG shifts to a low potential under a situation where the power supply line to the load 12 has a disconnection abnormality, the drain voltage VD is not boosted thereafter and is maintained at substantially zero. In this case, since the output of the operational amplifier 52 and the output of the AND circuit 26 are both kept at low level, the reduction of the gate voltage VG continues, and thereafter, the gate voltage VG becomes equal to or lower than the reference voltage V2 (time T14).
[0069]
When the gate voltage VG becomes equal to or lower than the reference voltage V2, the output of the comparator 32 of the monitoring circuit 18 becomes a high level signal. Therefore, in a situation where the drive signal supplied to the drive signal input terminal 27 is a high level signal, the AND circuit The output of 34 becomes a high level signal. In this case, it is determined that a disconnection abnormality has occurred in the power supply line to the load 12, and the control unit performs an abnormality treatment.
[0070]
That is, according to the abnormality detection device of the present embodiment, similarly to the abnormality detection device of the above-described first embodiment, in a situation where a high-level drive signal is supplied to the drive signal input terminal 27 to operate the load 12. When the power supply line to the load 12 has no disconnection abnormality, the gate voltage VG is maintained so as to be higher than the reference voltage V2, while when the power supply line to the load 12 has the disconnection abnormality, the gate voltage VG is maintained. Becomes equal to or lower than the reference voltage V2. Therefore, according to the abnormality detecting device of the present embodiment, the disconnection abnormality occurring in the power supply line to the load 12 can be detected without changing the drive signal supplied to the drive signal input terminal 27 from high level to low level. It is possible to do.
[0071]
Further, in this embodiment, when a disconnection abnormality occurs in the power supply line to the load 12, the output of the operational amplifier 52 is immediately set to the high level regardless of whether the drain voltage VD is larger or smaller than the reference voltage V1 immediately before. To a low level, and the gate voltage VG shifts to a low potential. Therefore, according to the abnormality detection device of the present embodiment, unlike the abnormality detection device of the first embodiment, regardless of the magnitude of the drain voltage VD with respect to the reference voltage V1 immediately before the disconnection of the power supply line to the load 12, The disconnection abnormality can be detected immediately after the disconnection occurs.
[0072]
In the third embodiment, the operational amplifier 52 corresponds to "voltage monitoring means" described in the claims, and the drain voltage control circuit 50 corresponds to "control means" described in the claims. ing.
[0073]
By the way, in the first to third embodiments, an n-channel MOS-FET is used as a transistor for controlling the operation of the load 12, but the present invention is not limited to this. It is also possible to apply to a configuration using a type MOS-FET or the like.
[0074]
【The invention's effect】
As described above, according to the first to third, fifth, and sixth aspects of the present invention, the disconnection of the power supply line to the load is reliably detected under the condition that the drive signal is output so that the load operates. can do.
[0075]
Further, according to the fourth aspect of the invention, it is possible to suppress the heat generated in the switching transistor.
[0076]
According to the invention described in claim 7, it is possible to suppress erroneous detection that a disconnection abnormality has not occurred when a disconnection has occurred in a power supply line to a load.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a system including an abnormality detection device according to a first embodiment of the present invention.
FIG. 2 is an operation time chart of the system shown in FIG. 1;
FIG. 3 is a configuration diagram of a system including an abnormality detection device according to a second embodiment of the present invention.
FIG. 4 is a configuration diagram of a system including an abnormality detection device according to a third embodiment of the present invention.
FIG. 5 is an operation time chart of the system shown in FIG. 4;
[Explanation of symbols]
10. Power supply terminal
12 Load
14,40 transistors
16,50 Drain voltage control circuit
18 Monitoring circuit
20 Drain terminal
22, 32 comparator
24 Delay circuit
26,34 AND circuit
28 Drive circuit
30 Gate terminal
52 operational amplifier
VD drain voltage
VG gate voltage

Claims

In an abnormality detection device that detects a disconnection abnormality of a power supply line to a load that is controlled by a switching transistor,
Voltage monitoring means for monitoring an output voltage generated at a load-side terminal of the switching transistor;
Control means for controlling an output voltage of the switching transistor based on a monitoring result of the voltage monitoring means such that a predetermined condition is satisfied, when a drive signal is output to the switching transistor so that the load operates. When,
When a drive signal is output toward the switching transistor so that the load operates, the output voltage of the switching transistor does not satisfy the predetermined condition, and the voltage is monitored based on a monitoring result of the voltage monitoring unit. Abnormality detecting means for detecting a disconnection abnormality;
An abnormality detection device comprising:

2. The abnormality detection device according to claim 1, wherein the voltage monitoring unit includes a comparator that compares the output voltage of the switching transistor with a predetermined voltage and outputs a signal corresponding to the comparison result.

3. The abnormality according to claim 2, wherein the switching transistor is turned on when a drive signal is output to the switching transistor so that the load operates and a predetermined signal is output from the comparator. Detection device.

The control means has a delay circuit connected to the output of the comparator, the output of the comparator changing from a predetermined signal to another signal, and thereafter maintaining the output in a predetermined state for a predetermined period,
3. The switching transistor according to claim 2, wherein a driving signal is output to the switching transistor so that the load operates, and the output of the delay circuit is in the predetermined state. Abnormality detection device as described.

2. The abnormality detecting device according to claim 1, wherein said voltage monitoring means includes an operational amplifier having a predetermined voltage supplied to an inverting input terminal and said output voltage supplied to a non-inverting input terminal.

The abnormality detecting means includes a comparator that compares an input voltage of the switching transistor with a predetermined voltage, and a drive signal that is output to the switching transistor so that the load operates, according to an output of the comparator. The abnormality detection device according to claim 1, further comprising: an abnormality output circuit that outputs an abnormality.

The abnormality detection device according to claim 1, wherein a shunt transistor to which the drive signal is supplied is provided in parallel with the switching transistor.