JP6753348B2

JP6753348B2 - Switching element drive circuit

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Publication number: JP6753348B2
Application number: JP2017065232A
Authority: JP
Inventors: 卓司山田
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2017-03-29
Filing date: 2017-03-29
Publication date: 2020-09-09
Anticipated expiration: 2037-03-29
Also published as: JP2018170586A

Description

本明細書で開示する技術は、スイッチング素子の駆動回路に関する。 The techniques disclosed herein relate to drive circuits of switching elements.

インバータやＤＣ−ＤＣコンバータといった電力変換回路が知られている。この種の電力変換回路は、少なくとも一組の上アーム及び下アーム（レグとも称される）を備えており、上下の各アームに設けられたスイッチング素子が選択的にスイッチングされることによって、各種の電力変換（単なる昇圧、降圧も含む）が行われる。通常、上下の各アームに設けられたスイッチング素子は、それらが同時にターンオンされないように制御され、それによって、上下のアームを通じた回路の短絡が防止される。しかしながら、一方のアームに設けられたスイッチング素子がターンオンされたときに、他方のアームに設けられたスイッチング素子で短絡故障（ターンオフできない故障）が生じていると、上下のアームを通じた回路の短絡が意図せず発生してしまう。このような回路の短絡は早期に検出されることが好ましく、それにより、正常なスイッチング素子を速やかにターンオフさせて、スイッチング素子や回路の損傷等を避けることができる。 Power conversion circuits such as inverters and DC-DC converters are known. This type of power conversion circuit includes at least one set of upper arm and lower arm (also called a leg), and various types are obtained by selectively switching the switching elements provided in the upper and lower arms. Power conversion (including simple step-up and step-down) is performed. Normally, the switching elements provided on the upper and lower arms are controlled so that they are not turned on at the same time, thereby preventing a short circuit of the circuit through the upper and lower arms. However, when the switching element provided in one arm is turned on, if a short-circuit failure (failure that cannot be turned off) occurs in the switching element provided in the other arm, the circuit is short-circuited through the upper and lower arms. It happens unintentionally. It is preferable that such a short circuit of the circuit is detected at an early stage, whereby the normal switching element can be quickly turned off and damage to the switching element or the circuit can be avoided.

上記の点に関して、特許文献１には、スイッチング素子のゲート電圧を監視することによって、当該スイッチング素子が設けられた回路の短絡を検出する技術が記載されている。この技術では、スイッチング素子のゲート電圧が、所定の短絡検知レベルを超えて上昇したときに、回路に短絡が生じていると判定して、スイッチング素子をターンオフさせている。 Regarding the above points, Patent Document 1 describes a technique for detecting a short circuit in a circuit provided with a switching element by monitoring the gate voltage of the switching element. In this technique, when the gate voltage of the switching element rises beyond a predetermined short circuit detection level, it is determined that a short circuit has occurred in the circuit, and the switching element is turned off.

特開２０１１−２９８１８号公報Japanese Unexamined Patent Publication No. 2011-29818

特許文献１に記載の技術のように、スイッチング素子のゲート電圧に基づいて回路の短絡を検出する手法によると、短絡の態様によっては、回路に流れる短絡電流を監視する場合よりも、短絡を早期に検出することができる。その一方で、スイッチング素子は、そのゲート電圧が上昇するほど、より大きな電流を流しやすくなる。従って、ゲート電圧が上昇することを許容していると、回路に過大な短絡電流が生じることによって、例えばスイッチング素子が損傷するおそれがある。過大な短絡電流の発生を避けるためには、例えばクランプ回路を設けることによって、ゲート電圧の上昇を抑制することが考えられる。ここでいうクランプ回路とは、スイッチング素子のゲートに接続され、ゲート電圧が所定の制限電圧を上回るときに、ゲートを放電させることによって、ゲート電圧の上昇を抑制する回路を広く意味する。しかしながら、クランプ回路によってゲート電圧の上昇を抑制してしまうと、ゲート電圧の上昇に基づいて回路の短絡を検出することができなくなり、回路に流れる短絡電流を直接監視するだけでは、短絡を早期に検出し得ないおそれがある。 According to the method of detecting a short circuit of a circuit based on the gate voltage of a switching element as in the technique described in Patent Document 1, depending on the mode of the short circuit, the short circuit is performed earlier than the case of monitoring the short circuit current flowing through the circuit. Can be detected. On the other hand, the higher the gate voltage of the switching element, the easier it is for a larger current to flow. Therefore, if the gate voltage is allowed to rise, an excessive short-circuit current may be generated in the circuit, which may damage the switching element, for example. In order to avoid the generation of an excessive short-circuit current, it is conceivable to suppress an increase in the gate voltage by, for example, providing a clamp circuit. The term "clamp circuit" as used herein broadly means a circuit that is connected to the gate of a switching element and that suppresses an increase in the gate voltage by discharging the gate when the gate voltage exceeds a predetermined limit voltage. However, if the increase in the gate voltage is suppressed by the clamp circuit, it becomes impossible to detect a short circuit in the circuit based on the increase in the gate voltage, and simply monitoring the short circuit current flowing in the circuit directly causes the short circuit to occur early. It may not be detected.

従って、本明細書では、クランプ回路によってゲート電圧の上昇を抑制しながらも、短絡電流を監視するだけの場合と比較して、短絡を早期に検出し得る技術を提供する。 Therefore, the present specification provides a technique capable of detecting a short circuit at an early stage as compared with the case where only the short circuit current is monitored while suppressing the increase in the gate voltage by the clamp circuit.

本明細書は、電力変換回路の上アーム又は下アームに設けられたスイッチング素子の駆動回路を開示する。この駆動回路は、外部から入力されるオン指令及びオフ指令に応じてスイッチング素子のゲート電圧をオン電圧とオフ電圧との間で制御するゲート制御回路と、スイッチング素子に流れる電流が所定の制限電流を上回るときに、第１短絡検出信号を出力する第１短絡検出回路と、スイッチング素子のゲートに接続されており、スイッチング素子のゲート電圧がオン電圧以上である所定の制限電圧を上回るときにゲートを放電させるクランプ回路と、クランプ回路によるゲートの放電を検出するクランプ監視回路と、外部からオン指令が入力されており、かつ、その入力が開始されてから所定時間が経過した以降においてクランプ監視回路がゲートの放電を検出したときに、第１短絡検出信号を出力する第１短絡検出回路とを備える。そして、ゲート制御回路は、第１短絡検出信号と第２短絡検出信号の少なくとも一方が出力され、かつ、オン指令が入力されているときに、スイッチング素子のゲート電圧をオフ電圧に調整する。なお、ここでいうオン電圧とは、スイッチング素子をターンオンさせ得るゲート電圧の値を意味し、オフ電圧とは、スイッチング素子をターンオフさせ得るゲート電圧の値を意味する。 The present specification discloses a drive circuit of a switching element provided on an upper arm or a lower arm of a power conversion circuit. This drive circuit includes a gate control circuit that controls the gate voltage of the switching element between the on voltage and the off voltage in response to an on command and an off command input from the outside, and a predetermined limiting current for the current flowing through the switching element. Is connected to the first short circuit detection circuit that outputs the first short circuit detection signal when the voltage exceeds the above, and the gate when the gate voltage of the switching element exceeds a predetermined limit voltage which is equal to or higher than the on voltage. A clamp circuit that discharges the current, a clamp monitoring circuit that detects the discharge of the gate by the clamp circuit, and a clamp monitoring circuit after an on-command has been input from the outside and a predetermined time has elapsed since the input was started. Includes a first short circuit detection circuit that outputs a first short circuit detection signal when the gate is detected to discharge. Then, the gate control circuit adjusts the gate voltage of the switching element to the off voltage when at least one of the first short circuit detection signal and the second short circuit detection signal is output and the on command is input. The on-voltage referred to here means the value of the gate voltage capable of turning on the switching element, and the off voltage means the value of the gate voltage capable of turning off the switching element.

インバータやＤＣ−ＤＣコンバータといった電力変換回路において、上下のアームが短絡する事象は様々なタイミングで生じ得るが、概して二つの態様に大別することができる。一つの態様は、一方のアームのスイッチング素子がターンオンされる前に、他方のアームのスイッチング素子で既に短絡故障が生じていた結果、前記一方のアームのスイッチング素子がターンオンされたタイミングで上下のアームが短絡するという態様である。本明細書では、これをタイプ１の短絡と称する。他の一つの態様は、一方のアームのスイッチング素子がターンオンされている間に、他方のアームのスイッチング素子で短絡故障が生じた結果、当該短絡故障が生じたタイミングで上下のアームが短絡するという態様である。本明細書では、これをタイプ２の短絡と称する。 In a power conversion circuit such as an inverter or a DC-DC converter, an event in which the upper and lower arms are short-circuited can occur at various timings, but can be roughly classified into two modes. In one embodiment, as a result of a short-circuit failure already occurring in the switching element of the other arm before the switching element of one arm is turned on, the upper and lower arms are turned on at the timing when the switching element of the one arm is turned on. Is short-circuited. This is referred to herein as a type 1 short circuit. In another aspect, while the switching element of one arm is turned on, a short-circuit failure occurs in the switching element of the other arm, and as a result, the upper and lower arms are short-circuited at the timing when the short-circuit failure occurs. It is an aspect. In the present specification, this is referred to as a type 2 short circuit.

上述した駆動回路によると、タイプ１の短絡は、主に第１短絡検出回路によって検出され、タイプ２の短絡は、主に第２短絡検出回路によって検出される。タイプ１の短絡は、スイッチング素子がターンオンされるときに発生し、ゲート電圧が上昇していくにつれて、スイッチング素子に流れる短絡電流も上昇していく。このようなタイプ１の短絡では、短絡に起因するゲート電圧の急激な上昇もなく、クランプ回路によるゲートの放電も生じない。従って、タイプ１の短絡は、スイッチング素子に流れる電流を監視することによって、即ち、第１短絡検出回路によって検出される。一方、タイプ２の短絡は、スイッチング素子がターンオンされている間に発生し、オン電圧に調節されていたゲート電圧が急激に上昇し始める。このとき、クランプ回路が動作し、ゲートを放電させることによって、ゲート電圧の上昇が抑制される。従って、タイプ２の短絡は、クランプ回路によるゲートの放電を監視することによって、即ち、第２短絡検出回路によって検出される。ここで、第２短絡検出回路は、オン指令の入力が開始されてから所定時間が経過するまでは、クランプ回路の動作を看過するように構成されており、これによって、ターンオン時のリンギングに起因する誤検出を避けることができる。 According to the drive circuit described above, the type 1 short circuit is mainly detected by the first short circuit detection circuit, and the type 2 short circuit is mainly detected by the second short circuit detection circuit. A type 1 short circuit occurs when the switching element is turned on, and as the gate voltage increases, the short circuit current flowing through the switching element also increases. In such a type 1 short circuit, the gate voltage does not rise sharply due to the short circuit, and the gate is not discharged by the clamp circuit. Therefore, a type 1 short circuit is detected by monitoring the current flowing through the switching element, i.e., by the first short circuit detection circuit. On the other hand, a type 2 short circuit occurs while the switching element is turned on, and the gate voltage adjusted to the on voltage begins to rise sharply. At this time, the clamp circuit operates to discharge the gate, thereby suppressing an increase in the gate voltage. Therefore, a Type 2 short circuit is detected by monitoring the gate discharge by the clamp circuit, i.e., by the second short circuit detection circuit. Here, the second short-circuit detection circuit is configured to overlook the operation of the clamp circuit from the start of the input of the on command until a predetermined time elapses, which causes ringing at the time of turn-on. False positives can be avoided.

実施例１の駆動回路１０の構成を示す図。The figure which shows the structure of the drive circuit 10 of Example 1. FIG. タイプ１の短絡発生時における各電圧及び電流の挙動を示すタイムチャート。A time chart showing the behavior of each voltage and current when a type 1 short circuit occurs. タイプ２の短絡発生時における各電圧及び電流の挙動を示すタイムチャート。A time chart showing the behavior of each voltage and current when a type 2 short circuit occurs. 実施例２の駆動回路１１０の構成を示す図。The figure which shows the structure of the drive circuit 110 of Example 2. FIG. 実施例３の駆動回路１２０の構成を示す図。The figure which shows the structure of the drive circuit 120 of Example 3. FIG. 実施例４の駆動回路１３０の構成を示す図。The figure which shows the structure of the drive circuit 130 of Example 4. FIG. 実施例５の駆動回路１４０の構成を示す図。The figure which shows the structure of the drive circuit 140 of Example 5.

（実施例１）
図面を参照して、実施例１の駆動回路１０について説明する。駆動回路１０は、例えばインバータやＤＣ−ＤＣコンバータといった電力変換回路において、上アーム又は下アームに設けられたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）２の動作を制御する。本実施例で説明する駆動回路１０は、例えばハイブリッド車、電気自動車、燃料電池車といった、車輪を駆動するモータを有する自動車において、当該モータへ電力を供給する電力変換回路に用いることができる。但し、本実施例の駆動回路１０は、自動車に限られず、各種の装置や設備における電力変換回路にも採用することができる。なお、図１は、一つのＭＯＳＦＥＴ２とその駆動回路１０のみが図示されているが、電力変換回路に含まれる全ての上下のアームに設けられたそれぞれのＭＯＳＦＥＴ２にも、同様の駆動回路１０を採用することができる。 (Example 1)
The drive circuit 10 of the first embodiment will be described with reference to the drawings. The drive circuit 10 controls the operation of a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) 2 provided on the upper arm or the lower arm in a power conversion circuit such as an inverter or a DC-DC converter. The drive circuit 10 described in this embodiment can be used in a power conversion circuit that supplies power to a motor that drives a wheel, such as a hybrid vehicle, an electric vehicle, or a fuel cell vehicle. However, the drive circuit 10 of this embodiment is not limited to automobiles, and can be used in power conversion circuits in various devices and equipment. Although only one MOSFET 2 and its drive circuit 10 are shown in FIG. 1, the same drive circuit 10 is also adopted for each of the MOSFETs 2 provided on all the upper and lower arms included in the power conversion circuit. can do.

ＭＯＳＦＥＴ２は、上アーム又は下アームに設けられたスイッチング素子の一例であり、本実施例の駆動回路１０は、ＭＯＳＦＥＴ２に限られず、各種のスイッチング素子にも採用することができる。この場合、スイッチング素子は、絶縁ゲートを有するスイッチング素子であって、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。いずれの形態のスイッチング素子においても、その具体的な構成は特に限定されない。本実施例におけるＭＯＳＦＥＴ２は、メイン素子Ｍ１とセンス素子Ｍ２とを有する。メイン素子Ｍ１とセンス素子Ｍ２は、同一の半導体基板に設けられており、それぞれ同一の単位構造（ＭＯＳＦＥＴ構造）を有するが、メイン素子Ｍ１と比較してセンス素子Ｍ２は極めて小さい。センス素子Ｍ２には、メイン素子Ｍ１に流れる電流Ｉ１に比例する微小電流が流れることから、その微小電流を検出することによって、メイン素子Ｍ１に流れる電流Ｉ１を把握することができる。なお、ＭＯＳＦＥＴ２（又はその他のスイッチング素子）は、必ずしもセンス素子Ｍ２を有する必要はなく、メイン素子Ｍ１に流れる電流Ｉ１が直接的に検出されてもよい。 The MOSFET 2 is an example of a switching element provided on the upper arm or the lower arm, and the drive circuit 10 of this embodiment is not limited to the MOSFET 2, and can be adopted for various switching elements. In this case, the switching element may be a switching element having an insulated gate, for example, an IGBT (Insulated Gate Bipolar Transistor). The specific configuration of any form of switching element is not particularly limited. The MOSFET 2 in this embodiment has a main element M1 and a sense element M2. The main element M1 and the sense element M2 are provided on the same semiconductor substrate and have the same unit structure (MOSFET structure), but the sense element M2 is extremely small as compared with the main element M1. Since a minute current proportional to the current I1 flowing through the main element M1 flows through the sense element M2, the current I1 flowing through the main element M1 can be grasped by detecting the minute current. The MOSFET 2 (or other switching element) does not necessarily have to have the sense element M2, and the current I1 flowing through the main element M1 may be directly detected.

図１に示すように、駆動回路１０は、ゲート制御回路１２、第１短絡検出回路１４、クランプ回路１６、クランプ監視回路１８及び第２短絡検出回路２０を備える。 As shown in FIG. 1, the drive circuit 10 includes a gate control circuit 12, a first short circuit detection circuit 14, a clamp circuit 16, a clamp monitoring circuit 18, and a second short circuit detection circuit 20.

ゲート制御回路１２は、外部から入力されるオン指令及びオフ指令に応じて、ＭＯＳＦＥＴ２のゲート電圧Ｖｇをオン電圧とオフ電圧との間で制御する。ここでいうオン電圧とは、ＭＯＳＦＥＴ２をターンオンさせ得るゲート電圧Ｖｇの値を意味し、オフ電圧とは、ＭＯＳＦＥＴ２をターンオフさせ得るゲート電圧Ｖｇの値を意味する。ゲート制御回路１２の具体的な構成は特に限定されない。一例ではあるが、本実施例のゲート制御回路１２は、プロセッサＰ、第１トランジスタＳ１、第２トランジスタＳ２、第３トランジスタＳ３、コンパレータＵ１及び複数の抵抗器Ｒ１−Ｒ４を備える。ＭＯＳＦＥＴ２のゲートは、第１トランジスタＳ１を介してゲート電源電圧に接続されており、第２トランジスタＳ２を介して基準電圧（例えばゼロボルト）に接続されている。第１トランジスタＳ１はｐチャネル型のトランジスタであり、第２トランジスタＳ２はｎチャネル型のトランジスタである。ＭＯＳＦＥＴ２のゲートと第１トランジスタＳ１との間には、ゲート抵抗として抵抗器Ｒ３が設けられており、ＭＯＳＦＥＴ２のゲートと第２トランジスタＳ２との間には、ゲート抵抗として抵抗器Ｒ４が設けられている。 The gate control circuit 12 controls the gate voltage Vg of the MOSFET 2 between the on voltage and the off voltage in response to the on command and the off command input from the outside. The on-voltage here means the value of the gate voltage Vg that can turn on the MOSFET 2, and the off voltage means the value of the gate voltage Vg that can turn off the MOSFET 2. The specific configuration of the gate control circuit 12 is not particularly limited. As an example, the gate control circuit 12 of this embodiment includes a processor P, a first transistor S1, a second transistor S2, a third transistor S3, a comparator U1, and a plurality of resistors R1-R4. The gate of the MOSFET 2 is connected to the gate power supply voltage via the first transistor S1 and is connected to the reference voltage (for example, zero volt) via the second transistor S2. The first transistor S1 is a p-channel type transistor, and the second transistor S2 is an n-channel type transistor. A resistor R3 is provided as a gate resistor between the gate of the MOSFET 2 and the first transistor S1, and a resistor R4 is provided as a gate resistor between the gate of the MOSFET 2 and the second transistor S2. There is.

第２トランジスタＳ２のゲートには、プロセッサＰが接続されており、第２トランジスタＳ２の動作は、プロセッサＰによって直接的に制御される。一方、第１トランジスタＳ１のゲートには、コンパレータＵ１の出力端子が接続されている。コンパレータＵ１の反転入力端子には、抵抗器Ｒ１、Ｒ３を介してＭＯＳＦＥＴ２のゲート電圧Ｖｇが入力され、非反転入力端子には、第１参照電圧ｖｒｅｆ１が印加されている。この第１参照電圧ｖｒｅｆ１は、前述したオン電圧の一例である。第１トランジスタＳ１のソース・ゲート間には、第３トランジスタＳ３が設けられており、第３トランジスタＳ３の動作が、プロセッサＰによって制御されるように構成されている。 A processor P is connected to the gate of the second transistor S2, and the operation of the second transistor S2 is directly controlled by the processor P. On the other hand, the output terminal of the comparator U1 is connected to the gate of the first transistor S1. The gate voltage Vg of the MOSFET 2 is input to the inverting input terminal of the comparator U1 via resistors R1 and R3, and the first reference voltage vref1 is applied to the non-inverting input terminal. The first reference voltage vref1 is an example of the above-mentioned on-voltage. A third transistor S3 is provided between the source and gate of the first transistor S1, and the operation of the third transistor S3 is controlled by the processor P.

プロセッサＰには、外部（例えば自動車の電子制御ユニット）から、オン指令及びオフ指令が入力される。プロセッサＰは、オン指令が入力されたときは、第３トランジスタＳ３をオンするとともに、第２トランジスタＳ２をオフする。この場合、ＭＯＳＦＥＴ２のゲートが、第１トランジスタＳ１を介してゲート電源電圧に接続されるとともに、第１トランジスタＳ１の動作がコンパレータＵ１によって制御される。その結果、ＭＯＳＦＥＴ２のゲート電圧Ｖｇが第１参照電圧ｖｒｅｆ１に調節され、ＭＯＳＦＥＴ２がターンオンされる。一方、プロセッサＰは、オフ指令が入力されると、第３トランジスタＳ３をオフするとともに、第２トランジスタＳ２をオンする。この場合、ＭＯＳＦＥＴ２のゲートが、第２トランジスタＳ２を介して基準電圧に接続され、ＭＯＳＦＥＴ２がターンオフされる。 An on command and an off command are input to the processor P from the outside (for example, an electronic control unit of an automobile). When the on command is input, the processor P turns on the third transistor S3 and turns off the second transistor S2. In this case, the gate of the MOSFET 2 is connected to the gate power supply voltage via the first transistor S1, and the operation of the first transistor S1 is controlled by the comparator U1. As a result, the gate voltage Vg of the MOSFET 2 is adjusted to the first reference voltage vref 1, and the MOSFET 2 is turned on. On the other hand, when the off command is input, the processor P turns off the third transistor S3 and turns on the second transistor S2. In this case, the gate of the MOSFET 2 is connected to the reference voltage via the second transistor S2, and the MOSFET 2 is turned off.

第１短絡検出回路１４は、ＭＯＳＦＥＴ２に流れる電流Ｉ１が所定の制限電流を上回るときに、第１短絡検出信号Ｅ１を出力する。出力された第１短絡検出信号Ｅ１は、論理和回路ＯＲ１に入力される。第１短絡検出回路１４の具体的な構成は特に限定されない。一例ではあるが、本実施例の第１短絡検出回路１４は、抵抗器Ｒ８、Ｒ９、キャパシタＣ２及びコンパレータＵ４を備える。抵抗器Ｒ８は、ＭＯＳＦＥＴ２のセンス素子Ｍ２と直列に接続されており、ＭＯＳＦＥＴ２に流れる電流Ｉ１に対応するセンス電圧Ｖｓｓを出力する。出力されたセンス電圧Ｖｓｓは、抵抗器Ｒ８及びキャパシタＣ２によるローパスフィルタによってノイズが除去され、ノイズ除去後のセンス電圧ＶｓがコンパレータＵ４の非反転入力端子に入力される。コンパレータＵ４の反転入力端子には、前述した制限電流に対応する電圧ｖｔｓｃが入力されている。これにより、ＭＯＳＦＥＴ２に流れる電流Ｉ１が制限電流を上回ると、コンパレータＵ４から第１短絡検出信号Ｅ１が出力されるように構成されている。 The first short-circuit detection circuit 14 outputs the first short-circuit detection signal E1 when the current I1 flowing through the MOSFET 2 exceeds a predetermined limit current. The output first short circuit detection signal E1 is input to the OR circuit OR1. The specific configuration of the first short circuit detection circuit 14 is not particularly limited. As an example, the first short-circuit detection circuit 14 of this embodiment includes resistors R8 and R9, a capacitor C2, and a comparator U4. The resistor R8 is connected in series with the sense element M2 of the MOSFET 2 and outputs a sense voltage Vss corresponding to the current I1 flowing through the MOSFET 2. Noise is removed from the output sense voltage Vss by a low-pass filter by the resistor R8 and the capacitor C2, and the sense voltage Vs after noise removal is input to the non-inverting input terminal of the comparator U4. A voltage dtsc corresponding to the above-mentioned current limit is input to the inverting input terminal of the comparator U4. As a result, when the current I1 flowing through the MOSFET 2 exceeds the limit current, the comparator U4 is configured to output the first short-circuit detection signal E1.

クランプ回路１６は、ＭＯＳＦＥＴ２のゲートに接続されており、ＭＯＳＦＥＴ２のゲート電圧Ｖｇが、前述したオン電圧以上である所定の制限電圧を上回るときに、ＭＯＳＦＥＴ２のゲートを放電させる。クランプ回路１６の具体的な構成は特に限定されない。一例ではあるが、本実施例のクランプ回路１６は、ダイオードＤ１、抵抗器Ｒ５−Ｒ７、キャパシタＣ１及びコンパレータＵ２を備える。ダイオードＤ１のアノードは、ＭＯＳＦＥＴ２のゲートに接続されており、ダイオードＤ１のカソードは、抵抗器Ｒ５及びキャパシタＣ１を介して基準電圧に接続されている。抵抗器Ｒ５とキャパシタＣ１との間には、コンパレータＵ２の出力端子が接続されている。コンパレータＵ２の出力端子は、抵抗器Ｒ６を介してコンパレータＵ２の反転入力端子に接続されている。そして、コンパレータＵ２の非反転入力端子には、第２参照電圧ｖｒｅｆ２が印加されている。第２参照電圧ｖｒｅｆ２は、前述した制限電圧の一例であり、第１参照電圧ｖｒｅｆ１（オン電圧の一例）よりも僅かに大きい。なお、第２参照電圧ｖｒｅｆ２は、第１参照電圧ｖｒｅｆ１以上であればよく、例えば第１参照電圧ｖｒｅｆ１と同じであってもよい。 The clamp circuit 16 is connected to the gate of the MOSFET 2, and discharges the gate of the MOSFET 2 when the gate voltage Vg of the MOSFET 2 exceeds a predetermined limit voltage which is equal to or higher than the on voltage described above. The specific configuration of the clamp circuit 16 is not particularly limited. As an example, the clamp circuit 16 of this embodiment includes a diode D1, a resistor R5-R7, a capacitor C1 and a comparator U2. The anode of the diode D1 is connected to the gate of the MOSFET2, and the cathode of the diode D1 is connected to the reference voltage via the resistor R5 and the capacitor C1. The output terminal of the comparator U2 is connected between the resistor R5 and the capacitor C1. The output terminal of the comparator U2 is connected to the inverting input terminal of the comparator U2 via a resistor R6. A second reference voltage, vref2, is applied to the non-inverting input terminal of the comparator U2. The second reference voltage vref2 is an example of the above-mentioned limiting voltage, and is slightly larger than the first reference voltage vref1 (an example of the on-voltage). The second reference voltage vref2 may be equal to or higher than the first reference voltage vref1 and may be the same as, for example, the first reference voltage vref1.

上記した構成により、ダイオードＤ１のカソードは、第２参照電圧ｖｒｅｆ２に維持されている。通常、ＭＯＳＦＥＴ２のゲート電圧Ｖｇは、オン電圧（ここでは第１参照電圧ｖｒｅｆ１）とオフ電圧（ここではゼロボルト）との間で制御されるので、ダイオードＤ１が導通することはない。それに対して、例えば後述するタイプ２の短絡により、ＭＯＳＦＥＴ２のゲート電圧Ｖｇが、第２参照電圧ｖｒｅｆ２を上回ると、ダイオードＤ１が導通して、ＭＯＳＦＥＴ２のゲートからクランプ回路１６へ電流が流れる。即ち、ＭＯＳＦＥＴ２のゲートが、クランプ回路１６を介して放電される。これにより、ＭＯＳＦＥＴ２のゲート電圧Ｖｇは、第２参照電圧ｖｒｅｆ２を超えて上昇していくことが抑制される。 With the above configuration, the cathode of the diode D1 is maintained at the second reference voltage vref2. Normally, the gate voltage Vg of the MOSFET 2 is controlled between the on voltage (here, the first reference voltage vref1) and the off voltage (here, zero volt), so that the diode D1 does not conduct. On the other hand, when the gate voltage Vg of the MOSFET 2 exceeds the second reference voltage vref2 due to, for example, a type 2 short circuit described later, the diode D1 conducts and a current flows from the gate of the MOSFET 2 to the clamp circuit 16. That is, the gate of the MOSFET 2 is discharged via the clamp circuit 16. As a result, the gate voltage Vg of the MOSFET 2 is suppressed from rising beyond the second reference voltage vref2.

クランプ監視回路１８は、クランプ回路１６によるＭＯＳＦＥＴ２のゲートの放電を検出する。クランプ監視回路１８の具体的な構成は特に限定されない。一例ではあるが、本実施例のクランプ監視回路１８は、コンパレータＵ３を有しており、抵抗器Ｒ５に生じる電圧降下の有無を検出することによって、クランプ回路１６に流れる電流の有無を検出する。クランプ回路１６に電流が流れていれば、クランプ回路１６によってＭＯＳＦＥＴ２のゲートが放電されていると判断できる。コンパレータＵ３の非反転入力端子は抵抗器Ｒ５の一端（ダイオードＤ１側）に接続されており、反転入力端子は抵抗器Ｒ５の他端（キャパシタＣ１側）に接続されている。これにより、クランプ回路１６に電流が流れ、抵抗器Ｒ５において電圧降下が生じたときに、コンパレータＵ３は所定の検出信号（例えばハイレベルの信号）を出力する。コンパレータＵ３の出力信号は、第２短絡検出回路２０へ入力される。 The clamp monitoring circuit 18 detects the discharge of the gate of the MOSFET 2 by the clamp circuit 16. The specific configuration of the clamp monitoring circuit 18 is not particularly limited. As an example, the clamp monitoring circuit 18 of this embodiment has a comparator U3, and detects the presence or absence of a current flowing through the clamp circuit 16 by detecting the presence or absence of a voltage drop occurring in the resistor R5. If a current is flowing through the clamp circuit 16, it can be determined that the gate of the MOSFET 2 is discharged by the clamp circuit 16. The non-inverting input terminal of the comparator U3 is connected to one end (diode D1 side) of the resistor R5, and the inverting input terminal is connected to the other end (capacitor C1 side) of the resistor R5. As a result, when a current flows through the clamp circuit 16 and a voltage drop occurs in the resistor R5, the comparator U3 outputs a predetermined detection signal (for example, a high level signal). The output signal of the comparator U3 is input to the second short circuit detection circuit 20.

第２短絡検出回路２０は、外部からオン指令が入力されており、かつ、その入力が開始されてから所定時間が経過した以降において、クランプ監視回路１８から前述の検出信号を受信したとき（即ち、クランプ監視回路１８がゲートの放電を検出したとき）に、第２短絡検出信号Ｅ２を出力する。オン指令が入力され、ＭＯＳＦＥＴ２がターンオフされた直後の期間は、ＭＯＳＦＥＴ２のゲート電圧Ｖｇにリンギングが生じることがある。このようなリンギングが生じると、クランプ回路１６によるゲートの放電が行われ、クランプ監視回路１８から検出信号が出力されることがある。第２短絡検出回路２０は、リンギングに起因するクランプ回路１６の動作を無視し、オン指令の入力が開始されてから所定時間が経過した以降に限って第２短絡検出信号Ｅ２を出力することで、リンギングに起因する誤検出を回避する。第２短絡検出回路２０の具体的な構成は特に限定されない。本実施例の第２短絡検出回路２０は、ＣＰＵ等を含む処理回路Ｕ５を用いて構成されている。また、図示省略するが、外部からのオン指令は、処理回路Ｕ５にも入力されるように構成されている。 The second short-circuit detection circuit 20 receives the above-mentioned detection signal from the clamp monitoring circuit 18 after an on command has been input from the outside and a predetermined time has elapsed since the input was started (that is, the second short-circuit detection circuit 20). , When the clamp monitoring circuit 18 detects the discharge of the gate), the second short circuit detection signal E2 is output. Ringing may occur in the gate voltage Vg of the MOSFET 2 during the period immediately after the ON command is input and the MOSFET 2 is turned off. When such ringing occurs, the gate is discharged by the clamp circuit 16, and a detection signal may be output from the clamp monitoring circuit 18. The second short-circuit detection circuit 20 ignores the operation of the clamp circuit 16 due to ringing, and outputs the second short-circuit detection signal E2 only after a predetermined time has elapsed since the input of the on command was started. , Avoid false positives due to ringing. The specific configuration of the second short circuit detection circuit 20 is not particularly limited. The second short-circuit detection circuit 20 of this embodiment is configured by using a processing circuit U5 including a CPU and the like. Further, although not shown, the on command from the outside is configured to be input to the processing circuit U5 as well.

第１短絡検出回路１４が出力する第１短絡検出信号Ｅ１と、第２短絡検出回路２０が出力する第２短絡検出信号Ｅ２は、論理和回路ＯＲ１に入力される。論理和回路ＯＲ１の出力信号は、論理積回路ＡＮＤ１を介して、ゲート制御回路１２のプロセッサＰに入力される。論理積回路ＡＮＤ１には、論理和回路ＯＲ１の出力信号に加えて、オン指令が入力される。このような構成により、第１短絡検出信号Ｅ１と第２短絡検出信号Ｅ２の少なくとも一方が出力され、かつ、オン指令が入力されているときに、ＭＯＳＦＥＴ２を含む上下のアームに短絡が生じているとして、論理積回路ＡＮＤ１からプロセッサＰへ所定の遮断信号が出力される。プロセッサＰは、論理積回路ＡＮＤ１から遮断信号を受け取ると、第３トランジスタＳ３をターンオフするとともに第２トランジスタＳ２をターンオンする。これにより、ＭＯＳＦＥＴ２のゲート電圧Ｖｇがオフ電圧（例えばゼロボルト）に調整され、ＭＯＳＦＥＴ２がターンオフされる。 The first short-circuit detection signal E1 output by the first short-circuit detection circuit 14 and the second short-circuit detection signal E2 output by the second short-circuit detection circuit 20 are input to the OR circuit OR1. The output signal of the OR circuit OR1 is input to the processor P of the gate control circuit 12 via the AND circuit AND1. An ON command is input to the AND1 circuit AND1 in addition to the output signal of the OR1. With such a configuration, when at least one of the first short-circuit detection signal E1 and the second short-circuit detection signal E2 is output and an on command is input, a short circuit occurs in the upper and lower arms including the MOSFET 2. As a result, a predetermined cutoff signal is output from the AND circuit AND1 to the processor P. When the processor P receives the interrupt signal from the AND1 circuit AND1, the processor P turns off the third transistor S3 and turns on the second transistor S2. As a result, the gate voltage Vg of the MOSFET 2 is adjusted to an off voltage (for example, zero volt), and the MOSFET 2 is turned off.

以上、駆動回路１０の構成について説明した。次に、駆動回路１０の動作について説明する。前述したように、駆動回路１０は、インバータやＤＣ−ＤＣコンバータといった電力変換回路において、上下の各アームに設けられたＭＯＳＦＥＴ２の動作を制御する。通常、上下の各アームに設けられたＭＯＳＦＥＴ２は、それらが同時にターンオンされないように制御され、それによって、上下のアームを通じた回路の短絡が防止される。しかしながら、一方のアームに設けられたＭＯＳＦＥＴ２をターンオフしたときに、他方のアームに設けられたＭＯＳＦＥＴ（図示省略）で短絡故障（ターンオフできない故障）が生じていると、上下のアームを通じた回路の短絡が意図せず発生してしまう。このような短絡は早期に検出されることが好ましく、それにより、正常なＭＯＳＦＥＴ２を速やかにターンオフさせて、当該ＭＯＳＦＥＴ２を含む回路の損傷等を避ける必要がある。 The configuration of the drive circuit 10 has been described above. Next, the operation of the drive circuit 10 will be described. As described above, the drive circuit 10 controls the operation of the MOSFETs 2 provided on the upper and lower arms in a power conversion circuit such as an inverter or a DC-DC converter. Normally, the MOSFETs 2 provided in the upper and lower arms are controlled so that they are not turned on at the same time, thereby preventing a short circuit of the circuit through the upper and lower arms. However, when the MOSFET 2 provided in one arm is turned off, if a short-circuit failure (failure that cannot be turned off) occurs in the MOSFET (not shown) provided in the other arm, a short circuit of the circuit through the upper and lower arms occurs. Occurs unintentionally. It is preferable that such a short circuit is detected at an early stage, so that it is necessary to quickly turn off the normal MOSFET 2 to avoid damage to the circuit including the MOSFET 2.

上記に関して、本実施例の駆動回路１０によると、他方のアームに設けられたＭＯＳＦＥＴ（図示省略）で短絡故障が発生し、上下のアームを通じた短絡が生じたときは、それを早期に検出することによって、ＭＯＳＦＥＴ２を速やかにターンオフすることができる。この点について、図２、図３を参照しながら詳細に説明する。本実施例においても、上下のアームが短絡する事象は、概して二つの態様に大別することができる。一つの態様は、タイプ１の短絡であって、ＭＯＳＦＥＴ２がターンオンされる前に、他方のアームのＭＯＳＦＥＴ（図示省略）で既に短絡故障が生じていた結果、ＭＯＳＦＥＴ２がターンオンされたときに、上下のアームが短絡するという態様である。図２は、タイプ１の短絡が発生したときに各電圧及び電流に現れる挙動の一典型例を示す。他の一つの態様は、タイプ２の短絡であって、ＭＯＳＦＥＴ２がターンオンされている間に、他方のアームのＭＯＳＦＥＴ（図示省略）で短絡故障が生じた結果、当該短絡故障が生じたタイミングで上下のアームが短絡するという態様である。図３は、タイプ２の短絡が発生したときに各電圧及び電流に現れる挙動の一典型例を示す。 Regarding the above, according to the drive circuit 10 of the present embodiment, when a short circuit failure occurs in the MOSFET (not shown) provided in the other arm and a short circuit occurs through the upper and lower arms, it is detected at an early stage. As a result, the MOSFET 2 can be quickly turned off. This point will be described in detail with reference to FIGS. 2 and 3. Also in this embodiment, the phenomenon that the upper and lower arms are short-circuited can be roughly classified into two modes. One embodiment is a type 1 short circuit, in which the MOSFET 2 is up and down when the MOSFET 2 is turned on as a result of a short circuit failure already occurring in the MOSFET (not shown) of the other arm before the MOSFET 2 is turned on. The mode is that the arm is short-circuited. FIG. 2 shows a typical example of the behavior that appears at each voltage and current when a type 1 short circuit occurs. Another aspect is a type 2 short circuit, in which a short circuit failure occurs in a MOSFET (not shown) of the other arm while the MOSFET 2 is turned on, and as a result, the vertical circuit occurs at the timing when the short circuit failure occurs. The arm is short-circuited. FIG. 3 shows a typical example of the behavior that appears at each voltage and current when a type 2 short circuit occurs.

本実施例の駆動回路１０によると、タイプ１の短絡は、主に第１短絡検出回路１４によって検出され、タイプ２の短絡は、主に第２短絡検出回路２０によって検出される。タイプ１の短絡は、ＭＯＳＦＥＴ２がターンオンされるときに発生し、ゲート電圧Ｖｇが上昇していくにつれて、ＭＯＳＦＥＴ２に流れる電流Ｉ１（即ち、Ｖｓｓ）も上昇していく。このとき、ＭＯＳＦＥＴ２のドレイン電圧Ｖｄは高い値に維持されるが、比較的に安定している。このようなタイプ１の短絡では、短絡に起因するゲート電圧Ｖｇの急激な上昇もなく、クランプ回路１６によるゲートの放電も生じない。即ち、クランプ回路１６の抵抗器Ｒ５に流れる電流ＩＲ５もゼロである。従って、タイプ１の短絡は、第２短絡検出回路２０では検出することができず、ＭＯＳＦＥＴ２に流れる電流Ｉ１を監視することによって、即ち、第１短絡検出回路１４によって検出される。前述したように、第１短絡検出回路１４は、ノイズ除去後のセンス電圧Ｖｓが、制限電流に対応する電圧ｖｔｓｃを上回るときに、第１短絡検出信号Ｅ１を出力する。 According to the drive circuit 10 of this embodiment, the type 1 short circuit is mainly detected by the first short circuit detection circuit 14, and the type 2 short circuit is mainly detected by the second short circuit detection circuit 20. A type 1 short circuit occurs when the MOSFET 2 is turned on, and as the gate voltage Vg increases, the current I1 (that is, Vss) flowing through the MOSFET 2 also increases. At this time, the drain voltage Vd of the MOSFET 2 is maintained at a high value, but is relatively stable. In such a type 1 short circuit, the gate voltage Vg does not rise sharply due to the short circuit, and the gate discharge by the clamp circuit 16 does not occur. That is, the current IR5 flowing through the resistor R5 of the clamp circuit 16 is also zero. Therefore, the type 1 short circuit cannot be detected by the second short circuit detection circuit 20, but is detected by monitoring the current I1 flowing through the MOSFET 2, that is, by the first short circuit detection circuit 14. As described above, the first short-circuit detection circuit 14 outputs the first short-circuit detection signal E1 when the sense voltage Vs after noise removal exceeds the voltage dtsc corresponding to the limiting current.

一方、タイプ２の短絡は、ＭＯＳＦＥＴ２がターンオンされている間に発生する。図３に示すように、タイプ２の短絡が発生すると、ＭＯＳＦＥＴ２に流れる電流Ｉ１が上昇し、それに伴って、ＭＯＳＦＥＴ２のドレイン電圧Ｖｄも上昇する。ＭＯＳＦＥＴ２では、ゲートとドレインとが帰還容量（即ち、ゲート・ドレイン間の寄生容量）を介して電気的に接続されている。従って、ドレイン電圧Ｖｄが上昇することで、オン電圧に調節されていたゲート電圧Ｖｇも、帰還容量を介して上昇し始める。ゲート電圧Ｖｇが上昇し始めると、クランプ回路１６が動作し、ゲートを放電させることによって、ゲート電圧Ｖｇの上昇が抑制される。クランプ回路１６によるゲートの放電（抵抗器Ｒ５を流れる電流ＩＲ５）は、クランプ監視回路１８によって検出され、その結果、第２短絡検出回路２０から第２短絡検出信号Ｅ２が出力される。この段階では、ＭＯＳＦＥＴ２に流れる電流Ｉ１が制限電流に達しておらず（即ち、ノイズ除去後のセンス電圧Ｖｓが、制限電流に対応する電圧ｖｔｓｃに達しておらず）、第１短絡検出回路１４では短絡を検出することができない。換言すると、第２短絡検出回路２０は、ＭＯＳＦＥＴ２に過大な短絡電流が流れる前に、上下のアームに生じた短絡を検出することができる。但し、場合によっては、ＭＯＳＦＥＴ２のゲート電圧Ｖｇが上昇する前に、ＭＯＳＦＥＴ２に流れる電流Ｉ１が制限電流に達することも起こり得る、このような場合は、タイプ２の短絡についても、第１短絡検出回路１４によって検出される。 On the other hand, a type 2 short circuit occurs while the MOSFET 2 is turned on. As shown in FIG. 3, when a type 2 short circuit occurs, the current I1 flowing through the MOSFET 2 rises, and the drain voltage Vd of the MOSFET 2 also rises accordingly. In MOSFET2, the gate and drain are electrically connected via a feedback capacitance (that is, a parasitic capacitance between the gate and drain). Therefore, as the drain voltage Vd rises, the gate voltage Vg adjusted to the on-voltage also begins to rise via the feedback capacitance. When the gate voltage Vg begins to rise, the clamp circuit 16 operates to discharge the gate, thereby suppressing the rise in the gate voltage Vg. The discharge of the gate by the clamp circuit 16 (current IR5 flowing through the resistor R5) is detected by the clamp monitoring circuit 18, and as a result, the second short-circuit detection signal E2 is output from the second short-circuit detection circuit 20. At this stage, the current I1 flowing through the MOSFET 2 has not reached the limit current (that is, the sense voltage Vs after noise removal has not reached the voltage dtsc corresponding to the limit current), and the first short circuit detection circuit 14 Unable to detect short circuit. In other words, the second short circuit detection circuit 20 can detect a short circuit that has occurred in the upper and lower arms before an excessive short circuit current flows through the MOSFET 2. However, in some cases, the current I1 flowing through the MOSFET 2 may reach the limiting current before the gate voltage Vg of the MOSFET 2 rises. In such a case, the first short circuit detection circuit also for a type 2 short circuit. Detected by 14.

以上のように、本実施例の駆動回路１０によると、クランプ回路１６によってゲート電圧Ｖｇの上昇を抑制することができるとともに、ＭＯＳＦＥＴ２に流れる電流Ｉ１を監視するだけの場合よりも、上下のアームに生じた短絡を早期に検出することができる。なお、本実施例の駆動回路１０は、他方のアームで短絡故障が生じた場合だけでなく、例えばモータ等で短絡故障が生じた場合でも、それに起因する回路の短絡を同様に検出することができる。 As described above, according to the drive circuit 10 of the present embodiment, the clamp circuit 16 can suppress an increase in the gate voltage Vg, and the upper and lower arms can be used as compared with the case where the current I1 flowing through the MOSFET 2 is only monitored. The short circuit that has occurred can be detected at an early stage. The drive circuit 10 of this embodiment can similarly detect a short circuit caused by a short circuit not only when a short circuit failure occurs in the other arm but also when a short circuit failure occurs in, for example, a motor or the like. it can.

（実施例２）
図４を参照して、実施例２の駆動回路１１０について説明する。本実施例の駆動回路１１０は、実施例１の駆動回路１０と比較して、クランプ監視回路１８の構成が変更されている。本実施例におけるクランプ監視回路１８は、電流センサＬ１を有しており、抵抗器Ｒ５の電圧降下を検出することに代えて（図１参照）、クランプ監視回路１８に流れる電流を直接的に検出する。その他の構成については、実施例１の駆動回路１０と同一であることから、同一の符号を付すことによって重複する説明は省略する。 (Example 2)
The drive circuit 110 of the second embodiment will be described with reference to FIG. In the drive circuit 110 of this embodiment, the configuration of the clamp monitoring circuit 18 is changed as compared with the drive circuit 10 of the first embodiment. The clamp monitoring circuit 18 in this embodiment has a current sensor L1 and directly detects the current flowing through the clamp monitoring circuit 18 instead of detecting the voltage drop of the resistor R5 (see FIG. 1). To do. Since the other configurations are the same as those of the drive circuit 10 of the first embodiment, duplicate description will be omitted by adding the same reference numerals.

本実施例の構成によっても、クランプ回路１６によるゲートの放電がクランプ監視回路１８によって検出され、実施例１の駆動回路１０と同様に、第２短絡検出回路２０から第２短絡検出信号Ｅ２が出力される。従って、本実施例の駆動回路１１０によれば、クランプ回路１６によってゲート電圧Ｖｇの上昇を抑制することができるとともに、ＭＯＳＦＥＴ２に流れる電流Ｉ１を監視するだけの場合よりも、上下のアームに生じた短絡を早期に検出することができる。 Also in the configuration of this embodiment, the discharge of the gate by the clamp circuit 16 is detected by the clamp monitoring circuit 18, and the second short circuit detection signal E2 is output from the second short circuit detection circuit 20 as in the drive circuit 10 of the first embodiment. Will be done. Therefore, according to the drive circuit 110 of this embodiment, the increase in the gate voltage Vg can be suppressed by the clamp circuit 16, and the current I1 flowing through the MOSFET 2 is generated in the upper and lower arms as compared with the case of only monitoring. Short circuits can be detected early.

（実施例３）
図５を参照して、実施例３の駆動回路１２０について説明する。本実施例の駆動回路１２０は、実施例１、２の駆動回路１０、１１０と比較して、クランプ監視回路１８の構成が変更されている。本実施例におけるクランプ監視回路１８は、コンパレータＵ３を有しており、この点では実施例１の駆動回路１０と共通する。しかしながら、本実施例では、コンパレータＵ３の二つの入力端子が、クランプ回路１６のダイオードＤ１の両端にそれぞれ接続されており、ダイオードＤ１に生じる順電圧が検出されるように構成されている。その他の構成については、実施例１の駆動回路１０と同一であることから、同一の符号を付すことによって重複する説明は省略する。なお、図５において図示省略されているように、本実施例のクランプ回路１６は、抵抗器Ｒ５（図１参照）を必ずしも備える必要はない。 (Example 3)
The drive circuit 120 of the third embodiment will be described with reference to FIG. In the drive circuit 120 of this embodiment, the configuration of the clamp monitoring circuit 18 is changed as compared with the drive circuits 10 and 110 of Examples 1 and 2. The clamp monitoring circuit 18 in this embodiment has a comparator U3, which is common to the drive circuit 10 in the first embodiment. However, in this embodiment, the two input terminals of the comparator U3 are connected to both ends of the diode D1 of the clamp circuit 16 so that the forward voltage generated in the diode D1 is detected. Since the other configurations are the same as those of the drive circuit 10 of the first embodiment, duplicate description will be omitted by adding the same reference numerals. As shown in FIG. 5, the clamp circuit 16 of this embodiment does not necessarily have to include a resistor R5 (see FIG. 1).

本実施例の構成によっても、クランプ回路１６によるゲートの放電がクランプ監視回路１８によって検出され、実施例１の駆動回路１０と同様に、第２短絡検出回路２０から第２短絡検出信号Ｅ２が出力される。従って、本実施例の駆動回路１２０においても、クランプ回路１６によってゲート電圧Ｖｇの上昇を抑制することができるとともに、ＭＯＳＦＥＴ２に流れる電流Ｉ１を監視するだけの場合よりも、上下のアームに生じた短絡を早期に検出することができる。 Also in the configuration of this embodiment, the discharge of the gate by the clamp circuit 16 is detected by the clamp monitoring circuit 18, and the second short circuit detection signal E2 is output from the second short circuit detection circuit 20 as in the drive circuit 10 of the first embodiment. Will be done. Therefore, also in the drive circuit 120 of the present embodiment, the increase in the gate voltage Vg can be suppressed by the clamp circuit 16, and a short circuit occurs in the upper and lower arms as compared with the case where only the current I1 flowing through the MOSFET 2 is monitored. Can be detected early.

（実施例４）
図６を参照して、実施例４の駆動回路１３０について説明する。本実施例の駆動回路１３０は、実施例１の駆動回路１０と比較して、ゲート制御回路１２の構成が変更されている。また、ゲート制御回路１２の変更に伴って、クランプ回路１６の構成も変更されている。本実施例におけるゲート制御回路１２は、ＭＯＳＦＥＴ２をターンオンさせるオン電圧として、ゲート電源電圧をＭＯＳＦＥＴ２のゲートへそのまま印加するように構成されている。それに伴い、クランプ回路１６は、ダイオードＤ１及び抵抗器Ｒ５を介して、ＭＯＳＦＥＴ２のゲートをゲート電源電圧へ接続するように構成されている。このような構成によっても、クランプ回路１６は、ゲート電圧Ｖｇの上昇を抑制することができるとともに、クランプ監視回路１８は、抵抗器Ｒ５における電圧降下を監視することによって、クランプ回路１６によるゲートの放電を検出することができる。その他の構成については、実施例１の駆動回路１０と同一であることから、同一の符号を付すことによって重複する説明は省略する。 (Example 4)
The drive circuit 130 of the fourth embodiment will be described with reference to FIG. In the drive circuit 130 of this embodiment, the configuration of the gate control circuit 12 is changed as compared with the drive circuit 10 of the first embodiment. Further, the configuration of the clamp circuit 16 is also changed with the change of the gate control circuit 12. The gate control circuit 12 in this embodiment is configured to apply the gate power supply voltage to the gate of the MOSFET 2 as it is as the on voltage for turning on the MOSFET 2. Along with this, the clamp circuit 16 is configured to connect the gate of the MOSFET 2 to the gate power supply voltage via the diode D1 and the resistor R5. Even with such a configuration, the clamp circuit 16 can suppress an increase in the gate voltage Vg, and the clamp monitoring circuit 18 monitors the voltage drop in the resistor R5 to discharge the gate by the clamp circuit 16. Can be detected. Since the other configurations are the same as those of the drive circuit 10 of the first embodiment, duplicate description will be omitted by adding the same reference numerals.

本実施例の構成によっても、タイプ２の短絡が発生したときに、クランプ回路１６によるゲートの放電がクランプ監視回路１８によって検出され、実施例１の駆動回路１０と同様に、第２短絡検出回路２０から第２短絡検出信号Ｅ２が出力される。従って、本実施例の駆動回路１３０においても、クランプ回路１６によってゲート電圧Ｖｇの上昇を抑制することができるとともに、ＭＯＳＦＥＴ２に流れる電流Ｉ１を監視するだけの場合よりも、上下のアームに生じた短絡を早期に検出することができる。 Also in the configuration of this embodiment, when a type 2 short circuit occurs, the discharge of the gate by the clamp circuit 16 is detected by the clamp monitoring circuit 18, and the second short circuit detection circuit is similar to the drive circuit 10 of the first embodiment. The second short circuit detection signal E2 is output from 20. Therefore, also in the drive circuit 130 of this embodiment, the increase in the gate voltage Vg can be suppressed by the clamp circuit 16, and a short circuit occurs in the upper and lower arms as compared with the case where only the current I1 flowing through the MOSFET 2 is monitored. Can be detected early.

（実施例５）
図７を参照して、実施例５の駆動回路１４０について説明する。本実施例の駆動回路１４０は、実施例４の駆動回路１３０と比較して、クランプ監視回路１８の構成が変更されている。本実施例におけるクランプ監視回路１８では、コンパレータＵ３の二つの入力端子が、クランプ回路１６のダイオードＤ１の両端にそれぞれ接続されており、ダイオードＤ１に生じる順電圧が検出されるように構成されている。その他の構成については、実施例６の駆動回路１３０と同一であることから、同一の符号を付すことによって重複する説明は省略する。なお、図７において図示省略されているように、本実施例のクランプ回路１６は、抵抗器Ｒ５（図６参照）を必ずしも備える必要はない。 (Example 5)
The drive circuit 140 of the fifth embodiment will be described with reference to FIG. 7. In the drive circuit 140 of this embodiment, the configuration of the clamp monitoring circuit 18 is changed as compared with the drive circuit 130 of the fourth embodiment. In the clamp monitoring circuit 18 of the present embodiment, the two input terminals of the comparator U3 are connected to both ends of the diode D1 of the clamp circuit 16 so that the forward voltage generated in the diode D1 is detected. .. Since the other configurations are the same as those of the drive circuit 130 of the sixth embodiment, the same reference numerals are given and duplicated description will be omitted. As shown in FIG. 7, the clamp circuit 16 of this embodiment does not necessarily have to include a resistor R5 (see FIG. 6).

以上、本技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。本明細書又は図面に記載された技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載された組合せに限定されるものではない。また、本明細書又は図面に例示された技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Although specific examples of the present technology have been described in detail above, these are merely examples and do not limit the scope of claims. The technical elements described in the present specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques exemplified in the present specification or the drawings can achieve a plurality of objectives at the same time, and achieving one of the objectives itself has technical usefulness.

２：ＭＯＳＦＥＴ
１０、１１０、１２０、１３０、１４０：ＭＯＳＦＥＴ２の駆動回路
１２：ゲート制御回路
１４：第１短絡検出回路
１６：クランプ回路
１８：クランプ監視回路
２０：第２短絡検出回路
ＡＮＤ１：論理積回路
Ｃ１、Ｃ２：キャパシタ
Ｄ１：ダイオード
Ｅ１：第１短絡検出信号
Ｅ２：第２短絡検出信号
Ｉ１：ＭＯＳＦＥＴ２に流れる電流
ＩＲ５：抵抗器Ｒ５に流れる電流
Ｌ１：電流センサ
Ｍ１：メイン素子
Ｍ２：センス素子
ＯＲ１：論理和回路
Ｐ：プロセッサ
Ｒ１−Ｒ９：抵抗器
Ｓ１−Ｓ３：トランジスタ
Ｕ１−Ｕ４：コンパレータ
Ｕ５：処理回路
Ｖｄ：ドレイン電圧
Ｖｇ：ゲート電圧
Ｖｓ：ノイズが除去されたセンス電圧
Ｖｓｓ：センス電圧
ｖｒｅｆ１：第１参照電圧
ｖｒｅｆ２：第２参照電圧
ｖｔｓｃ：制限電流に対応する電圧 2: MOSFET
10, 110, 120, 130, 140: Drive circuit of MOSFET2 12: Gate control circuit 14: First short circuit detection circuit 16: Clamp circuit 18: Clamp monitoring circuit 20: Second short circuit detection circuit AND1: Logical product circuits C1, C2 : Capsule D1: Diode E1: First short circuit detection signal E2: Second short circuit detection signal I1: Current flowing through MOSFET 2 IR5: Current flowing through resistor R5 L1: Current sensor M1: Main element M2: Sense element OR1: Logic sum circuit P: Processor R1-R9: Resistor S1-S3: Transistor U1-U4: Comparator U5: Processing circuit Vd: Drain voltage Vg: Gate voltage Vs: Noise-removed sense voltage Vss: Sense voltage vref1: First reference voltage vref2: Second reference voltage vtsc: Voltage corresponding to the current limit

Claims

A drive circuit for a switching element provided on the upper arm or lower arm of a power conversion circuit.
A gate control circuit that controls the gate voltage of the switching element between the on voltage and the off voltage in response to an on command and an off command input from the outside.
A first short-circuit detection circuit that outputs a first short-circuit detection signal when the current flowing through the switching element exceeds a predetermined limit current, and
A clamp circuit connected to the gate of the switching element and discharging the gate when the gate voltage of the switching element exceeds a predetermined limit voltage which is equal to or higher than the on voltage.
A clamp monitoring circuit that detects the discharge of the gate by the clamp circuit, and
A second short-circuit detection signal is output when the clamp monitoring circuit detects a discharge at the gate after a predetermined time has elapsed since the input was input from the outside and the input was started. Second short circuit detection circuit
With
The gate control circuit sets the gate voltage of the switching element to the off voltage when at least one of the first short circuit detection signal and the second short circuit detection signal is output and the on command is input. Drive circuit to adjust to.