JP2004280452A - Current control circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a current control circuit that can reliably prevent a flow of excessive current at load activation. <P>SOLUTION: A voltage detector 4 detects the voltage across a capacitive load 1 and inputs the detected voltage Vi2 into a control circuit 5 comprising a differential amplification circuit. A voltage command Vi1 from a control signal source 6 is also input into the control circuit 5. The difference between the two inputs to the control circuit 5 is output to the gate of a MOSFET 3. The impedance of the MOSFET 3 is thus controlled to bring the detected voltage Vi2 across the capacitive load 1 nearer to the command Vi1 specified by the control signal source 6. The control where the state of drive flowing into the capacitive load at activation is monitored can provide control of preventing a flow of excessive current into the load. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【0001】
【発明の属する技術分野】
本発明は、容量性負荷の起動時に負荷に流れる電流を制御するための電流制御回路に関する。
【0002】
【従来の技術】
従来より、負荷起動時における過渡的状態を監視し、回路全体への影響を回避するための方策が種々提案されている。例えば、容量性の負荷を起動する場合や、負荷にデカップリングコンデンサを並列接続したような構成の場合には、電源投入時に容量性負荷あるいはデカップリングコンデンサに瞬間的に大電流が流れる。
【0003】
この大電流、即ち突入電流を押さえるために、直流電源及び負荷と直列に可変インピーダンス素子を配置し、可変インピーダンス素子のインピーダンスを徐々に下げるという方法が提案されている(例えば、特許文献1参照)。具体的には、可変インピーダンス素子としMOSFETを使用し、そのゲート電圧を徐々に大きくすることで出力電流を徐々に大きくしていた。かかる方法によりデカップリングコンデンサへの突入電流の発生を抑制することができる。
【0004】
【特許文献1】
特開2002―290223号公報
【0005】
【発明が解決しようとする課題】
しかしながら、上記従来技術の回路構成において、MOSFETにおける電力損失を低減し、負荷電流に対応した出力電流路を確保する目的で、単一のMOSFETの代わりに複数のMOSFETの並列回路を接続して使用する場合があるが、複数あるMOSFETのゲートスレショールド電圧のばらつきにより一つのMOSFETに過大な電流が流れる可能性がある。このように一つのMOSFETに過大な電流が流れれば、デカップリングコンデンサあるいは容量性負荷に突入電流が流れてしまい、突入電流を抑制するという本来の目的を達成することができないこととなる。
【0006】
そこで、本発明は、負荷起動時に過大な電流が流れることを確実に防止できるようにした電流制御回路を提供することを目的とする。
【0007】
【課題を解決するための手段】
上記目的を達成するために、請求項1記載の発明は、容量性負荷と、直流電源と、可変インピーダンス素子とを直列に接続してなり、可変インピーダンス素子のインピーダンスを制御して負荷起動時に容量性負荷に流れる電流を制御するようにした電流制御回路において、容量性負荷の駆動状態を表す負荷駆動情報を検出するための負荷駆動情報検出手段と、容量性負荷の駆動状態の目標値を設定する負荷駆動指示手段と、負荷駆動情報をフィードバックし、負荷駆動情報が負荷駆動指示手段により設定された目標値に近づくよう可変インピーダンス素子のインピーダンスを制御するフィードバック手段とを有することを特徴としている。
【0008】
このように構成された電流制御回路では、負荷駆動情報検出手段が容量性負荷の駆動状態を表す負荷駆動情報を検出して、これをフィードバック手段にフィードバックする。フィードバック手段は、検出された負荷駆動情報が負荷駆動指示手段により設定された目標値に近づくよう可変インピーダンス素子のインピーダンスを制御する。このように、容量性負荷の起動時における負荷駆動情報を監視しながら、容量性負荷の駆動状態が目標の状態に近づくようフィードバック制御するので、起動時に流れる容量性負荷への電流を監視しながらの制御が可能となり、負荷起動時に過大な電流が流れるような事態を確実に防止することができる。
【0009】
請求項2記載の発明は、請求項1記載の電流制御回路において、容量性負荷に流れる電流がほぼ一定となるように目標値が設定されていることを特徴としている。
【0010】
容量性負荷に流れる電流の目標値をこのように設定したので、起動時に流れる容量性負荷への電流を監視しながら、その電流値がほぼ一定となるようにフィードバック制御が行われる。従って、回路の電源投入時のおける容量性負荷への突入電流などは抑制することができる。
【0011】
請求項3記載の発明は、請求項1記載の電流制御回路において、容量性負荷に流れる電流が漸増するように目標値が設定されていることを特徴としている。
【0012】
容量性負荷に流れる電流の目標値をこのように設定したので、起動時に流れる容量性負荷への電流を監視しながら、その電流値が漸増するようにフィードバック制御が行われる。従って、容量性負荷をスロースタートさせることができる。
【0013】
請求項4記載の発明は、請求項1乃至3のいずれか1項記載の電流制御回路 において、容量性負荷の電圧値を負荷駆動情報検出手段が検出することを特徴としている。
【0014】
負荷駆動情報検出手段は、容量性負荷の端子間電圧値を直接検出してもよいし、可変インピーダンス素子間の電圧を検出することで間接的に容量性負荷の端子間電圧を検出するようにしてもよい。容量性負荷の端子間電圧と可変インピーダンス素子間の電圧の和が直流電源の電源電圧に等しいので、可変インピーダンス素子間の電圧も容量性負荷の端子間電圧に対応しているからである。
【0015】
上記いずれかの方法で、負荷駆動情報検出手段は容量性負荷両端の電圧値を検出する。一方、負荷駆動指示手段は容量性負荷の目標電圧値を設定する。フィードバック手段は、容量性負荷の検出電圧値と目標電圧値との差分を制御情報として可変インピーダンス素子へ出力する。可変インピーダンス素子として、例えば、MOSFETを用いた場合には、検出電圧値と目標電圧値の差分に相当する電圧をMOSFETのゲート電圧とする。容量性負荷は徐々に充電されて電圧レベルが増加するので、例えば、容量性負荷に流れる電流をほぼ一定に維持するよう制御する場合には、負荷駆動指示手段が設定する容量性負荷の目標電圧値は、容量性負荷の充電に伴う電圧レベルの増加に対応して増加するように設定する。このようにすることでMOSFETのゲート電圧はゲートスレショールドレベルを超えた一定値に維持され、容量性負荷に流れる電流をほぼ一定に維持することができ、回路の電源投入時のおける電流制御を実現することができる。
【0016】
請求項5記載の発明は、請求項1乃至3のいずれか1項に記載の電流制御回路において、容量性負荷に流れる電流値を負荷駆動情報検出手段が検出するようにしたことを特徴としている。
【0017】
このように構成された電流制御回路では、負荷駆動情報検出手段は容量性負荷に流れる電流値を検出してフィードバック制御する。容量性負荷に電流が流れ始めると、負荷駆動情報検出手段はこの電流を直接検出し、検出した電流に相当する信号を負荷駆動情報としてフィードバック手段に入力する。フィードバック手段は、入力された信号が目標値に近づくよう可変インピーダンス素子のインピーダンスを制御する。
【0018】
請求項6記載の発明は、請求項1乃至5のいずれか1項に記載の電流制御回路において、可変インピーダンス素子を複数並列に接続してなる可変インピーダンス素子並列回路を負荷と直流電源の間に接続し、フィードバック手段が複数の可変インピーダンス素子それぞれのインピーダンスを制御するようにしたことを特徴としている。
【0019】
このように構成された電流制御回路では、可変インピーダンス素子を複数並列に接続してなる可変インピーダンス素子並列回路を負荷と直流電源の間に接続した構成とし、可変インピーダンス素子における電力損失を低減し、負荷電流に対応した出力電流路を確保している。複数の可変インピーダンス素子それぞれのインピーダンスを個別的に独自の制御をすることはできないが、包括的に複数ある可変インピーダンス素子のインピーダンスを制御することで、容量性負荷に流れる電流を制御することができる。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。最初に、図1を参照しながら、電圧制御方式により本発明を実現する場合の実施の形態について説明する。図1(a)は、本発明の実施の形態に係わる電流制御回路10の回路図、図1(b)は、図1(a)に示した回路図の動作を説明するためのタイミングチャートである。
【0021】
図1(a)に示すように、電流制御回路10は、容量性負荷1(以下、単に「負荷1」という)と、電源電圧Vinの直流電源2と、可変インピーダンス素子としてのMOSFET3(以下、単に「FET3」という)が直列に接続された回路に、電圧検出器4、制御回路5及び制御信号源6で構成されるフィードバックループが付加された構成となっている。
【0022】
減衰度αの電圧検出器4は非反転入力端子が負荷1の高電位側に、反転入力端子が負荷1の低電位側に接続されており、負荷1の両端電圧を検出する。電圧検出器4の出力端子は、制御回路5の反転入力端子に、また制御信号源6の出力端子は制御回路5の非反転入力端子に接続されている。制御回路5は、増幅度Avのオペアンプで構成されており、制御信号源6の出力電圧Vi1と電圧検出器4の出力電圧Vi2の差分が出力される。制御回路5の出力端子は、FET3のゲートに接続されている。
【0023】
図5は、制御信号源6の回路例である。図に示すように、制御信号源6は、直流電源51、定電流源52及びNPNトランジスタ54(以下、単に「トランジスタ54」という)の直列回路と、トランジスタ54のコレクタ・エミッタ間に接続されたコンデンサ53とから構成されている。トランジスタ54のベースには、制御信号源6の入力信号としてのON/OFF信号が印加されている。また、コンデンサ53の電圧が制御信号源6の信号源出力として取り出される。
【0024】
トランジスタ54のベースに印加されるON/OFF信号がOFFのときには、トランジスタ54は非導通であり、制御信号源6からの出力はない。ON/OFF信号がONになるとトランジスタ54は導通して定電流源52に電流が流れる。これに伴いコンデンサ53は徐々に充電され、コンデンサ53の電圧は時間の経過と共に所定レベルに至るまで直線的に増加していく。このコンデンサ53の電圧が信号源出力として取り出される。
【0025】
次に、図1(a)に示した電流制御回路10の動作を図1(b)に示したタイミングチャートを参照しながら説明する。タイミングチャートの横軸は時間軸であり、便宜的にT0〜T3のタイミングに区分けして説明する。
【0026】
T0−T1の期間、電流制御回路10は非動作状態にある。制御信号源6に印加されるON/OFF信号はOFFであり、制御信号源6からの出力電圧Vi1はゼロレベルにある。このとき、負荷1には電圧はかかっておらず、FET3のソース・ドレイン間電圧Vds(以下、単に「ドレイン電圧Vds」という)が直流電源2の電源電圧Vinに等しくなっている。
【0027】
T1のタイミングで制御信号源6のON/OFF信号がONに切り替わると、制御信号源6の出力電圧Vi1は直線的に増大していく。それに伴って、制御回路5からの出力電圧は増加するが、出力電圧がFET3のゲートスレショールド電圧に達するまでは、FET3は導通せず負荷1には電流が流れないので、電圧検出器4からの出力電圧Vi2はゼロレベルのままである。
【0028】
T2のタイミングでFET3のソース・ゲート間電圧Vgs(以下、単に「ゲート電圧Vgs」という)がゲートスレショールド電圧に達すると、FET3が導通し、出力電流Idsが流れ始める。すると、容量性の負荷1が充電を開始し、負荷1の両端電圧が徐々に増加し始める。電圧検出器4からは負荷1の両端電圧のα倍の電圧が出力される。図1(b)に示されているように、電圧検出器4からの出力電圧Vi2は、T2―T3の期間で直線的に増加する。これは前述のように容量性の負荷1の充電の進行に対応したものである。
【0029】
制御信号源6からの出力電圧Vi1の増加の割合dV/dtは、電圧検出器4の出力電圧Vi2の増加割合と略同一になるように、また制御信号源6の出力電圧Vi1の方が電圧検出器4の出力電圧Vi2よりわずかに大きくなるよう、即ち、Vi1−Vi2=ΔVの関係となるよう予め設定されている。従って、制御回路5の出力電圧、即ち、FET3のゲート電圧VgsはΔVに制御回路5の増幅度Avを掛けた値に等しくなっている(Vgs=ΔV×Av)。
【0030】
T2−T3の期間で、負荷1の両端電圧が増加すると、これに伴ってドレイン電圧Vdsが徐々に低下する。即ち、−Vds/dt=(dV/dt)×(1/α)の関係が成立している。タイミングT3で負荷1が満充電になると、負荷1の両端電圧は直流電源2の電源電圧Vinと等しくなる。従って、負荷1にはもはや電流は流れない。
【0031】
タイミングT3以降も制御信号源6からの出力電圧Vi1は増加し続けるので、ゲート電圧Vgsも増加に転じ、制御信号源6の出力電圧Vi1が最大レベルの一定値になったところでゲート電圧Vgsも増加をやめ一定値となる。このときのゲート電圧Vgsの最大値は制御回路5の電源電圧に依存した値となる。
【0032】
以上のように、負荷2の起動時であるT2−T3の期間で、ドレイン電圧Vdsが直線的に減少するよう、制御信号源6の出力電圧特性を負荷1の充電特性に合わせた形で設定してある。
【0033】
負荷1に流れる電流Idsは、Ids=C×dVds/dt(C:負荷1の静電容量)で表すことができる。上述のように、ドレイン電圧が直線的に減少するよう設定されているため、dVds/dtが一定となり、よって負荷1に流れる電流Idsが一定となる。言い換えれば、負荷1に流れる電流Idsが一定となるように制御することで、容量性負荷1の起動時に流れる可能性のある突入電流を防止している。なお、以上の説明は、起動時無負荷状態であることを前提としたものである。
【0034】
以上、電圧制御方式により本発明の電流制御回路を実現した場合について説明したが、電流制御方式により本発明を実現することも可能である。この場合、電流検出器7で負荷1に流れる電流Idsを直接検出し、電流検出器7から検出電流Idsに対応した出力電圧を制御回路5に入力するようにすればよい。電流検出器7としては、抵抗やホール素子を用いることができるが、それらの接続箇所は負荷1とFET3のドレインの間である必要はなく、FET3のソース側に接続するようにしてもよい。
【0035】
次に、本発明の実施例について説明する。図2(a)は、第1の実施例に係わる電流制御回路を示した回路図、図2(b)は図2(a)に示した電流制御回路の動作を説明するためのタイミングチャートである。図2(a)において、図1(a)に示した回路構成要素と同一若しくは対応する要素には同一の参照番号を付し、その説明を省略する。
【0036】
図2(a)に示した電流制御回路20は、基本的に図1(a)に示した回路構成と同じであって、負荷1と、直流電源2と、FET3とが直列接続されており、負荷1とFET3の間には電圧検出器4、制御信号源6及び制御回路5を含むフィードバックループが形成されている。電圧検出器4の非反転入力端子は負荷1の高電位側に、反転入力端子は負荷1の低電位側に接続され、負荷1の両端電圧を検出している。また、制御信号源6としては図5に示した構成のものを適用することができる。
【0037】
電圧検出器4の出力端は、制御回路5の一方の入力端子に、また制御信号源6の出力は制御回路5の他方の入力端子に接続されている。制御回路5の出力端はFET3のゲートに接続されている。
【0038】
制御回路5は差動増幅回路で構成されている。差動増幅回路はオペアンプ51を有し、オペアンプ51の反転入力端子と電圧検出器4の間には抵抗52が、非反転端子と制御信号源6の間には抵抗53が、また非反転端子とアース間には抵抗54が接続されている。オペアンプ51の出力端子と反転入力端子の間の帰還路にはコンデンサ55と抵抗56の並列回路が接続されている。
【0039】
次に、図2(b)に示したタイミングチャートを参照しながら、図2(a)に示した電流制御回路20の動作を説明する。
【0040】
T1以前では、電流制御回路20は非動作状態にある。制御信号源6に印加されるON/OFF信号はOFFであり、制御信号源6からの出力電圧Aはゼロレベルである。このとき、負荷1には電圧はかかっておらず、FET3のドレイン電圧Dが直流電源2の電源電圧に等しくなっている。
【0041】
T1のタイミングで制御信号源6のON/OFF信号がONに切り替わると、制御信号源6の出力電圧Aは徐々に増加していく。それに伴い、FET3のゲートに印加される制御回路5からの出力電圧Cが増加し始める。ゲート電圧Cがゲートスレショールド電圧に達するまでは、負荷1に電圧がかかっていないので電圧検出器4からの出力電圧Bもゼロレベルの状態を維持している。
【0042】
T2のタイミングでゲート電圧Cがゲートスレショールド電圧に達すると、FET3が導通し、出力電流Eが流れ始める。すると、容量性の負荷1が充電を開始し、負荷1の両端電圧が直線的に増加し始める。負荷1の充電の進行に対応して、電圧検出器4からの出力電圧Bも直線的に増加する。
【0043】
制御信号源6からの出力電圧Aの増加の割合は、電圧検出器4の出力電圧Bの増加割合と略同一になるように、また制御信号源6の出力電圧Aの方が電圧検出器4の出力電圧Bよりわずかに大きくなるように予め設定されている。
【0044】
T2−T3の期間で、負荷1の両端電圧が増加すると、これに伴ってドレイン電圧Dが徐々に低下する。タイミングT3で負荷1が満充電となると、負荷1にはもはや電流Eは流れない。
【0045】
タイミングT3以降も制御信号源6からの出力電圧Aは増加し続けるので、ゲート電圧Cはゲートスレショールド電圧のレベルから増加に転じ、制御信号源6の出力電圧Aが最大レベルの一定値になったところでゲート電圧Cも増加をやめ一定値を維持する。ただし、ゲート電圧Cはオペアンプ51の電源電圧を超えることはない。
【0046】
以上のように、負荷2の起動時であるT2−T3の期間で、負荷1に流れる電流がほぼ一定となるように、制御信号源6の出力電圧Aの特性を負荷1の充電特性に合わせた形で設定してある。このため、容量性の負荷1の起動時に流れる可能性のある突入電流を防止することができる。
【0047】
次に、本発明の第2の実施例について説明する。図3(a)は、第2の実施例に係わる電流制御回路を示した回路図、図3(b)は図3(a)に示した電流制御回路の動作を説明するためのタイミングチャートである。図3(a)において、図1(a)若しくは図2(a)に示した回路構成要素と同一若しくは対応する要素には同一の参照番号を付し、その説明を省略する。
【0048】
図3(a)に示した電流制御回路30は、図2(a)に示した第1実施例に係わる電流制御回路20と近似した回路構成となっている。図2(a)に示した電流制御回路20では、電圧検出回路4が負荷1の両端電圧を直接検出しているのに対して、図3(a)に示した電流制御装置30では、電圧検出回路4はFET3のソース・ドレイン間の電圧を検出している。電圧検出の箇所は異なるものの、FET3のソース・ドレイン間の電圧は、負荷1の両端電圧に対応して変化するので、FET3のソース・ドレイン間電圧を検出することは、実質的に負荷1の両端電圧を検出していることと等価である。
【0049】
電流制御装置30に組み込まれている制御信号源6’は、図2(a)に示した電流制御装置20に組み込まれている制御信号源6とは、その具体的回路構成が異なっている。図6は、制御信号源6’の回路例を示したもので、直流電源51、PNPトランジスタ54’(以下、単に「トランジスタ54’」という)及び定電流源52の直列回路と、定電流源52に並列に接続されたコンデンサ53とから構成されている。トランジスタ54’のベースには、制御信号源6’の入力信号としてのON/OFF信号が印加されている。また、コンデンサ53の電圧が制御信号源6’の信号源出力として取り出される。
【0050】
トランジスタ54’のベースに印加されるON/OFF信号がOFFのときには、トランジスタ54’は導通状態となっている。このとき、直流電源51の電源電圧がコンデンサ53に印加されているので、コンデンサ53は満充電状態となっている。従って、ON/OFF信号がOFFのときには、制御信号源6’からは信号源出力は最大レベルとなっている。
【0051】
ON/OFF信号がONに切り替わりと、トランジスタ54’は非導通状態となる。その結果、コンデンサ53と定電流源52が閉回路を構成し、コンデンサ53の放電電流が定電流源52に流れる。これに伴いコンデンサ53の電圧は時間の経過と共にほぼ直線的に減少し、所定時間経過したところでゼロレベルとなる。このコンデンサ53の直線的に減少する電圧が信号源出力として出力される。
【0052】
次に、図3(b)に示したタイミングチャートを参照しながら、図3(a)に示した電流制御回路の動作を説明する。
【0053】
T1以前では、電流制御回路30は非動作状態にある。制御信号源6’に印加されるON/OFF信号はOFFであり、制御信号源6’からの出力電圧Aは最大レベルとなっている。このとき、負荷1には電圧はかかっておらず、FET3のドレイン電圧Dは直流電源2の電源電圧に等しくなっている。従って、FET3のソース・ドレイン間電圧を検出している電圧検出器4の出力電圧Bも最大レベルとなっており、制御回路5から出力されるゲート電圧Cはゼロレベルとなっている。
【0054】
T1のタイミングで制御信号源6’のON/OFF信号がONに切り替わると、制御信号源6’の出力電圧Aは直線的に減少していく。このとき電圧検出器4の出力電圧Bは最大レベルを維持した状態にあるので、出力電圧AとBの差分が直線的に増大し、FET3のゲートに印加される制御回路5からの出力電圧Cが増加し始める。
【0055】
T2のタイミングでゲート電圧Cがゲートスレショールド電圧に達すると、FET3が導通し、出力電流Eが流れ始める。即ち、容量性の負荷1が充電を開始し、負荷1の両端電圧が直線的に増加し始める。負荷1の充電の進行に対応して、FET3のソース・ドレイン間電圧が減少するので、FET3のソース・ドレイン間電圧を検出している電圧検出器4からの出力電圧Bは直線的に減少する。
【0056】
制御信号源6’からの出力電圧Aの減少の割合は、電圧検出器4からの出力電圧Bの減少の割合と略同一になるように、また制御信号源6’の出力電圧Aの方が電圧検出器4の出力電圧Bよりわずかに大きくなるように予め設定されている。
【0057】
T2−T3の期間で、負荷1の両端電圧が増加すると、これに伴ってドレイン電圧Dが直線的に低下する。タイミングT3で負荷1が満充電状態になると、負荷1の両端電圧は直流電源2の電圧と等しくなり、FET3のドレイン電圧Dはゼロとなる。従って、負荷1にはもはや電流は流れない。
【0058】
タイミングT3以降も制御信号源6’からの出力電圧Aは減少し続けるので、ゲート電圧Cはゲートスレショールド電圧を超えて更に増加し続け、制御信号源6’の出力電圧Aがゼロレベルとなったところでゲート電圧Cも増加をやめ一定値となる。
【0059】
以上のように、負荷2の起動時に相当するT2−T3の期間で、負荷1に流れる電流がほぼ一定となるように、制御信号源6’の出力電圧Aの特性を負荷1の充電特性に合わせた形で設定してある。このため、容量性の負荷1の起動時に流れる可能性のある突入電流を防止することができる。
【0060】
次に、本発明の第3の実施例について説明する。図4(a)は、第3の実施例に係わる電流制御回路を示した回路図、図4(b)は図4(a)に示した電流制御回路の動作を説明するためのタイミングチャートである。図4(a)において、図1(a)、図2(a)若しくは図3(a)に示した回路構成要素と同一若しくは対応する要素には同一の参照番号を付し、その説明を省略する。
【0061】
図4(a)に示した電流制御回路40は、直流電源2と、負荷1と、電流検出器7と、FET3が直列に接続された回路に、制御回路5及び制御信号源6で構成されるフィードバックループが付加された構成となっている。電流検出器7は、負荷1に流れる電流を検出して、検出した電流に対応する電圧を出力するもので、前述のように、抵抗やホール素子が使われる。電流検出器7の出力端子は、制御回路5を構成するオペアンプ51の反転入力端子に抵抗52を介して接続されている。一方、制御信号源6の出力端子は、抵抗53を介してオペアンプ51の非反転入力端子に接続されている。制御回路5の構成は、図2(a)、図3(a)に示した制御回路の構成と同一であり、また制御回路5の出力端子がFET3のゲートに接続されている点も同一である。制御信号源6としては図5に示した構成のものを適用することができる。
【0062】
次に、図4(b)に示したタイミングチャートを参照しながら、図4(a)に示した電流制御回路40の動作を説明する。
【0063】
T1以前では、電流制御回路40は非動作状態にある。制御信号源6に印加されるON/OFF信号はOFFであり、制御信号源6からの出力電圧Aはゼロレベルである。このとき、負荷1には電流Eは流れず、電流検出器7からの出力電圧Bはゼロレベルである。
【0064】
T1のタイミングで制御信号源6のON/OFF信号がONに切り替わると、制御信号源6の出力電圧Aは徐々に大きくなっていく。それに伴い、FET3のゲートに印加される制御回路5からの出力電圧Cが増加し始める。ゲート電圧Cがゲートスレショールド電圧に達するまでは、負荷1に電流Eは流れないので、電流検出器7からの出力電圧Bもゼロレベルのままである。
【0065】
T2のタイミングで制御信号源6の出力電圧Aが所定レベルに達すると、ゲート電圧Cがゲートスレショールド電圧となり、FET3が導通する。すると、出力電流Eが流れ始める。電流検出器7はこの出力電流Eを検出して、検出した出力電流Eに比例した出力電圧Bを制御回路5に印加する。制御回路5は、出力電圧Bが目標値である制御信号源6からの出力電圧Aに近づくようFET3のインピーダンスを制御するよう動作する。
【0066】
本実施例では、制御信号源6からの出力電圧AはT2−T3の期間で一定の割合での増加するよう設定されているので、負荷1に流れる電流Eもゼロレベルからスタートして一定の割合で増加するように制御されている。このように、負荷1に流れる電流を直接検出してこれをフィードバックし、負荷電流が目標値に近づくよう制御しているので、制御信号源6の出力電圧がT2−T3間で所定レベルのフラットな特性となるようにすれば、起動時に負荷1を定電流制御することもできる。
【0067】
タイミングT3で負荷1が満充電状態となると、負荷1の両端電圧は直流電源2の電圧と等しくなり、負荷1にはもはや電流は流れず、電流検出器7の出力電圧Bはゼロレベルとなる。
【0068】
タイミングT3以降も制御信号源6からの出力電圧Aは増加し続けるので、ゲート電圧Cはゲートスレショールド電圧を超えて更に増加し続け、制御信号源6の出力電圧Aがハイレベルの一定値になったところでゲート電圧Cも増加をやめ一定値となる。なお、T2―T3の期間において、ゲート電圧Cは時間の経過とともにわずかずつ上昇している。
【0069】
以上のように、本実施例では、負荷2の起動時であるT2−T3の期間では、負荷1に流れる電流が徐々に増加するよう制御される。このため、容量性の負荷1をスロースタートで起動することができる。
【0070】
本発明は、上記した実施の形態若しくは実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることができる。例えば、上記実施の形態及び各種実施例では、容量性負荷の起動時における制御について説明したが、負荷にデカップリングコンデンサを並列に接続した構成のものであっても本発明を適用することができる。この場合は、負荷へ通電する際にデカップリングコンデンサに流れる突入電流を防止することができる。特に、通常の駆動電圧よりも高い電圧で負荷を起動しようとする場合には、起動時にデカップリングコンデンサに過大な電流が流れるので、このような場合に特に有効である。
【0071】
例えば、バッテリとロボット内部回路の間にインピーダンス素子を挿入し、このインピーダンス素子を制御することで、ロボット内部回路に突入電流を流さずに、徐々にロボット内部回路に印加される電圧を上昇させることができる。ロボット内部回路の負荷はロボットの下肢、上肢等を移動させるためのモータとその駆動回路であるので、このモータに並列接続されたデカップリングコンデンサに突入電流を流さないことで、駆動回路に過大電圧が印加されたり、バッテリが過大電流を供給することがなくなるため、信頼性を高めることができる。
【0072】
また、上記実施例では、可変インピーダンス素子としてのFETを1つだけ負荷と直列に接続する構成を示したが、可変インピーダンス素子を複数並列に接続してなる可変インピーダンス素子並列回路を負荷と直列に接続するようにしてもよい。かかる構成とすることにより、可変インピーダンス素子における電力損失を低減することができ、また、単一の可変インピーダンス素子に流すことのできる許容電流以上の負荷電流を流すことができる。
【0073】
また、直流電源としては、バッテリの他、DC−DCコンバータの出力を利用しても良く、可変インピーダンス素子としてはMOSFETを用いた例を示したが、MOSFETの代わりにバイポーラトランジスタを使用してもよい。
【0074】
【発明の効果】
請求項1記載の発明によれば、負荷の駆動状態を監視しながら、負荷駆動を制御する可変インピーダンス素子のインピーダンスを制御するようにしたので、負荷の駆動状態に連動した制御が行われ、負荷起動時に過大な電流が流れるような事態は確実に防止することができる。
【0075】
請求項2記載の発明によれば、負荷駆動指示手段は、容量性負荷に流れる電流がほぼ一定となるように目標値を設定するので、起動時における突入電流あるいは過大電流が流れないよう制御することができる。
【0076】
請求項3記載の発明によれば、負荷駆動指示手段は、容量性負荷に流れる電流が漸増するように目標値を設定するので、負荷のスロースタートが実現できる。
【0077】
請求項4記載の発明によれば、検出した容量性負荷の電圧値に基づき容量性負荷に流れている電流値を類推しているが、負荷に流れている電流値を知る上では、容量性負荷の電圧値を検出する方が、回路損失が少なく有利である。
【0078】
請求項5記載の発明によれば、容量性負荷に流れる電流値を直接検出し、検出した電流値に対応する値をフィードバックしているので、負荷の駆動状況を正確に知ることができる。
【0079】
請求項6記載の発明によれば、複数ある可変インピーダンス素子のゲートスレショールド電圧のばらつきがあっても、負荷駆動情報検出手段が検出した負荷駆動情報に基づいてフィードバック制御が行われるので、負荷に予期しない過大電流が流れるのを防止することができる。
【図面の簡単な説明】
【図1】(a)は、電圧制御方式により本発明を実現する場合の回路図であり、(b)は、図1(a)に示した回路図の動作を説明するためのタイミングチャートである。
【図2】(a)は、本発明の第1の実施例に係わる電流制御回路の回路図であり、(b)は図2(a)に示した回路図の動作を説明するためのタイミングチャートである。
【図3】(a)は、本発明の第2の実施例に係わる電流制御回路の回路図であり、(b)は図3(a)に示した回路図の動作を説明するためのタイミングチャートである。
【図4】(a)は、本発明の第3の実施例に係わる電流制御回路の回路図であり、(b)は図4(a)に示した回路図の動作を説明するためのタイミングチャートである。
【図5】第1及び第3の実施例に係わる電流制御回路に用いられる制御信号源の具体的回路構成を示したものである。
【図6】第2の実施例に係わる電流制御回路に用いられる制御信号源の具体的回路構成を示したものである。
【符号の説明】
1…容量性負荷、2…直流電源、3…MOSFET、4…電圧検出器、
5…制御回路(差動増幅器)、6、6’…制御信号源、7…電流検出器、
10,20,30,40…電流制御回路
[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a current control circuit for controlling a current flowing through a load when a capacitive load is started.
[0002]
[Prior art]
Conventionally, various measures have been proposed for monitoring a transient state at the time of starting a load and avoiding an influence on the entire circuit. For example, when a capacitive load is activated, or in a configuration in which a decoupling capacitor is connected in parallel to the load, a large current instantaneously flows through the capacitive load or the decoupling capacitor when the power is turned on.
[0003]
In order to suppress this large current, that is, inrush current, a method has been proposed in which a variable impedance element is arranged in series with a DC power supply and a load, and the impedance of the variable impedance element is gradually lowered (for example, see Patent Document 1). . Specifically, a MOSFET is used as the variable impedance element, and the output current is gradually increased by gradually increasing the gate voltage. With this method, it is possible to suppress the generation of the rush current to the decoupling capacitor.
[0004]
[Patent Document 1]
JP 2002-290223 A
[0005]
[Problems to be solved by the invention]
However, in the above-described conventional circuit configuration, a parallel circuit of a plurality of MOSFETs is used instead of a single MOSFET in order to reduce power loss in the MOSFET and secure an output current path corresponding to a load current. However, excessive current may flow through one MOSFET due to variations in gate threshold voltages of a plurality of MOSFETs. If an excessive current flows through one MOSFET as described above, an inrush current flows through the decoupling capacitor or the capacitive load, and the original purpose of suppressing the inrush current cannot be achieved.
[0006]
Therefore, an object of the present invention is to provide a current control circuit capable of reliably preventing an excessive current from flowing when a load is started.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, the invention according to claim 1 comprises connecting a capacitive load, a DC power supply, and a variable impedance element in series, controlling the impedance of the variable impedance element, In a current control circuit configured to control a current flowing through a capacitive load, a load drive information detecting unit for detecting load drive information indicating a drive state of the capacitive load and a target value of a drive state of the capacitive load are set. And a feedback unit that feeds back the load drive information and controls the impedance of the variable impedance element so that the load drive information approaches a target value set by the load drive instruction unit.
[0008]
In the current control circuit configured as described above, the load drive information detecting means detects the load drive information indicating the drive state of the capacitive load, and feeds it back to the feedback means. The feedback means controls the impedance of the variable impedance element such that the detected load drive information approaches the target value set by the load drive instruction means. In this way, feedback control is performed so that the driving state of the capacitive load approaches the target state while monitoring the load driving information at the time of starting the capacitive load. Can be controlled, and a situation in which an excessive current flows at the time of starting the load can be reliably prevented.
[0009]
According to a second aspect of the present invention, in the current control circuit of the first aspect, the target value is set such that the current flowing through the capacitive load is substantially constant.
[0010]
Since the target value of the current flowing through the capacitive load is set as described above, the feedback control is performed so that the current value becomes substantially constant while monitoring the current flowing through the capacitive load at the time of starting. Therefore, inrush current to the capacitive load when the power of the circuit is turned on can be suppressed.
[0011]
According to a third aspect of the present invention, in the current control circuit of the first aspect, the target value is set so that the current flowing through the capacitive load gradually increases.
[0012]
Since the target value of the current flowing through the capacitive load is set in this manner, feedback control is performed so that the current value gradually increases while monitoring the current flowing to the capacitive load at the time of starting. Therefore, the capacitive load can be slowly started.
[0013]
According to a fourth aspect of the present invention, in the current control circuit according to any one of the first to third aspects, the load drive information detecting means detects a voltage value of the capacitive load.
[0014]
The load drive information detecting means may directly detect the voltage value between the terminals of the capacitive load, or indirectly detect the voltage between the terminals of the capacitive load by detecting the voltage between the variable impedance elements. You may. Because the sum of the voltage between the terminals of the capacitive load and the voltage between the variable impedance elements is equal to the power supply voltage of the DC power supply, the voltage between the variable impedance elements also corresponds to the voltage between the terminals of the capacitive load.
[0015]
In any one of the above methods, the load drive information detecting means detects a voltage value across the capacitive load. On the other hand, the load drive instruction means sets a target voltage value of the capacitive load. The feedback means outputs the difference between the detected voltage value of the capacitive load and the target voltage value to the variable impedance element as control information. For example, when a MOSFET is used as the variable impedance element, a voltage corresponding to the difference between the detected voltage value and the target voltage value is set as the gate voltage of the MOSFET. Since the capacitive load is gradually charged and the voltage level increases, for example, when controlling to keep the current flowing through the capacitive load substantially constant, the target voltage of the capacitive load set by the load driving instruction means is set. The value is set to increase in response to an increase in the voltage level associated with charging the capacitive load. By doing so, the gate voltage of the MOSFET is maintained at a constant value exceeding the gate threshold level, the current flowing through the capacitive load can be maintained almost constant, and the current control at the time of turning on the power of the circuit is controlled. Can be realized.
[0016]
According to a fifth aspect of the present invention, in the current control circuit according to any one of the first to third aspects, the load drive information detecting means detects a value of a current flowing through the capacitive load. .
[0017]
In the current control circuit configured as described above, the load drive information detecting unit detects the value of the current flowing through the capacitive load and performs feedback control. When a current starts to flow through the capacitive load, the load drive information detecting means directly detects the current and inputs a signal corresponding to the detected current to the feedback means as load drive information. The feedback means controls the impedance of the variable impedance element so that the input signal approaches a target value.
[0018]
According to a sixth aspect of the present invention, in the current control circuit according to any one of the first to fifth aspects, a variable impedance element parallel circuit formed by connecting a plurality of variable impedance elements in parallel is provided between the load and the DC power supply. And the feedback means controls the impedance of each of the plurality of variable impedance elements.
[0019]
In the current control circuit configured as described above, a variable impedance element parallel circuit formed by connecting a plurality of variable impedance elements in parallel is connected between a load and a DC power supply, and power loss in the variable impedance element is reduced. An output current path corresponding to the load current is secured. Although the impedance of each of the plurality of variable impedance elements cannot be individually controlled independently, the current flowing through the capacitive load can be controlled by comprehensively controlling the impedance of the plurality of variable impedance elements. .
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described. First, an embodiment in which the present invention is realized by a voltage control method will be described with reference to FIG. FIG. 1A is a circuit diagram of a current control circuit 10 according to the embodiment of the present invention, and FIG. 1B is a timing chart for explaining the operation of the circuit diagram shown in FIG. is there.
[0021]
As shown in FIG. 1A, a current control circuit 10 includes a capacitive load 1 (hereinafter, simply referred to as “load 1”), a DC power supply 2 having a power supply voltage Vin, and a MOSFET 3 (hereinafter, referred to as a variable impedance element). A configuration in which a feedback loop including a voltage detector 4, a control circuit 5, and a control signal source 6 is added to a circuit in which “FET3” is simply connected in series.
[0022]
The voltage detector 4 having the attenuation degree α has a non-inverting input terminal connected to the high potential side of the load 1 and an inverting input terminal connected to the low potential side of the load 1, and detects a voltage across the load 1. The output terminal of the voltage detector 4 is connected to the inverting input terminal of the control circuit 5, and the output terminal of the control signal source 6 is connected to the non-inverting input terminal of the control circuit 5. The control circuit 5 includes an operational amplifier having an amplification degree Av, and outputs a difference between the output voltage Vi1 of the control signal source 6 and the output voltage Vi2 of the voltage detector 4. The output terminal of the control circuit 5 is connected to the gate of the FET3.
[0023]
FIG. 5 is a circuit example of the control signal source 6. As shown in the figure, the control signal source 6 is connected between a series circuit of a DC power supply 51, a constant current source 52, and an NPN transistor 54 (hereinafter simply referred to as "transistor 54"), and a collector and an emitter of the transistor 54. And a capacitor 53. An ON / OFF signal as an input signal of the control signal source 6 is applied to a base of the transistor 54. Further, the voltage of the capacitor 53 is taken out as a signal source output of the control signal source 6.
[0024]
When the ON / OFF signal applied to the base of the transistor 54 is OFF, the transistor 54 is off and there is no output from the control signal source 6. When the ON / OFF signal is turned ON, the transistor 54 conducts, and a current flows to the constant current source 52. Accordingly, the capacitor 53 is gradually charged, and the voltage of the capacitor 53 increases linearly with time to a predetermined level. The voltage of the capacitor 53 is taken out as a signal source output.
[0025]
Next, the operation of the current control circuit 10 shown in FIG. 1A will be described with reference to the timing chart shown in FIG. The horizontal axis of the timing chart is a time axis, and the timing will be described by dividing the timing into T0 to T3 for convenience.
[0026]
During the period T0-T1, the current control circuit 10 is in a non-operation state. The ON / OFF signal applied to the control signal source 6 is OFF, and the output voltage Vi1 from the control signal source 6 is at the zero level. At this time, no voltage is applied to the load 1 and the source-drain voltage Vds of the FET 3 (hereinafter simply referred to as “drain voltage Vds”) is equal to the power supply voltage Vin of the DC power supply 2.
[0027]
When the ON / OFF signal of the control signal source 6 switches to ON at the timing of T1, the output voltage Vi1 of the control signal source 6 increases linearly. Accordingly, the output voltage from the control circuit 5 increases, but until the output voltage reaches the gate threshold voltage of the FET 3, the FET 3 does not conduct and no current flows through the load 1, so that the voltage detector 4 Output voltage Vi2 remains at zero level.
[0028]
When the source-gate voltage Vgs of the FET 3 (hereinafter, simply referred to as “gate voltage Vgs”) reaches the gate threshold voltage at the timing of T2, the FET 3 conducts and the output current Ids starts flowing. Then, the capacitive load 1 starts charging, and the voltage across the load 1 starts to gradually increase. The voltage detector 4 outputs a voltage that is α times the voltage across the load 1. As shown in FIG. 1B, the output voltage Vi2 from the voltage detector 4 increases linearly during the period T2-T3. This corresponds to the progress of charging of the capacitive load 1 as described above.
[0029]
The rate of increase dV / dt of the output voltage Vi1 from the control signal source 6 is substantially the same as the rate of increase of the output voltage Vi2 of the voltage detector 4, and the output voltage Vi1 of the control signal source 6 is It is set in advance so as to be slightly higher than the output voltage Vi2 of the detector 4, that is, to have a relationship of Vi1−Vi2 = ΔV. Therefore, the output voltage of the control circuit 5, that is, the gate voltage Vgs of the FET 3 is equal to a value obtained by multiplying ΔV by the amplification Av of the control circuit 5 (Vgs = ΔV × Av).
[0030]
As the voltage across the load 1 increases during the period T2-T3, the drain voltage Vds gradually decreases accordingly. That is, a relationship of −Vds / dt = (dV / dt) × (1 / α) is established. When the load 1 is fully charged at the timing T3, the voltage across the load 1 becomes equal to the power supply voltage Vin of the DC power supply 2. Therefore, no more current flows through the load 1.
[0031]
Since the output voltage Vi1 from the control signal source 6 continues to increase even after the timing T3, the gate voltage Vgs also starts to increase, and when the output voltage Vi1 of the control signal source 6 reaches a constant value of the maximum level, the gate voltage Vgs also increases. Stops and becomes a constant value. At this time, the maximum value of the gate voltage Vgs depends on the power supply voltage of the control circuit 5.
[0032]
As described above, the output voltage characteristic of the control signal source 6 is set in accordance with the charging characteristic of the load 1 so that the drain voltage Vds decreases linearly during the period T2-T3 when the load 2 is started. I have.
[0033]
The current Ids flowing through the load 1 can be represented by Ids = C × dVds / dt (C: capacitance of the load 1). As described above, since the drain voltage is set to decrease linearly, dVds / dt is constant, and the current Ids flowing to the load 1 is constant. In other words, by controlling the current Ids flowing through the load 1 to be constant, an inrush current that may flow when the capacitive load 1 is started is prevented. The above description is based on the premise that there is no load at startup.
[0034]
Although the case where the current control circuit of the present invention is realized by the voltage control method has been described above, the present invention can be realized by the current control method. In this case, the current Ids flowing through the load 1 may be directly detected by the current detector 7 and an output voltage corresponding to the detected current Ids may be input from the current detector 7 to the control circuit 5. As the current detector 7, a resistor or a Hall element can be used. However, the connection point does not need to be between the load 1 and the drain of the FET3, and may be connected to the source side of the FET3.
[0035]
Next, examples of the present invention will be described. FIG. 2A is a circuit diagram showing a current control circuit according to the first embodiment, and FIG. 2B is a timing chart for explaining the operation of the current control circuit shown in FIG. 2A. is there. In FIG. 2A, the same or corresponding elements as the circuit components shown in FIG. 1A are denoted by the same reference numerals, and description thereof will be omitted.
[0036]
The current control circuit 20 shown in FIG. 2A has basically the same circuit configuration as that shown in FIG. 1A, except that a load 1, a DC power supply 2, and an FET 3 are connected in series. A feedback loop including a voltage detector 4, a control signal source 6, and a control circuit 5 is formed between the load 1 and the FET 3. The non-inverting input terminal of the voltage detector 4 is connected to the high potential side of the load 1, and the inverting input terminal is connected to the low potential side of the load 1, and detects the voltage across the load 1. Further, the control signal source 6 having the configuration shown in FIG. 5 can be applied.
[0037]
The output terminal of the voltage detector 4 is connected to one input terminal of the control circuit 5, and the output of the control signal source 6 is connected to the other input terminal of the control circuit 5. The output terminal of the control circuit 5 is connected to the gate of the FET3.
[0038]
The control circuit 5 is constituted by a differential amplifier circuit. The differential amplifier circuit has an operational amplifier 51, a resistor 52 between the inverting input terminal of the operational amplifier 51 and the voltage detector 4, a resistor 53 between the non-inverting terminal and the control signal source 6, and a non-inverting terminal. A resistor 54 is connected between the ground and the ground. A parallel circuit of a capacitor 55 and a resistor 56 is connected to a feedback path between the output terminal and the inverting input terminal of the operational amplifier 51.
[0039]
Next, the operation of the current control circuit 20 shown in FIG. 2A will be described with reference to the timing chart shown in FIG.
[0040]
Before T1, the current control circuit 20 is in an inactive state. The ON / OFF signal applied to the control signal source 6 is OFF, and the output voltage A from the control signal source 6 is at a zero level. At this time, no voltage is applied to the load 1, and the drain voltage D of the FET 3 is equal to the power supply voltage of the DC power supply 2.
[0041]
When the ON / OFF signal of the control signal source 6 switches to ON at the timing of T1, the output voltage A of the control signal source 6 gradually increases. Accordingly, the output voltage C from the control circuit 5 applied to the gate of the FET 3 starts to increase. Until the gate voltage C reaches the gate threshold voltage, since no voltage is applied to the load 1, the output voltage B from the voltage detector 4 also maintains the state of zero level.
[0042]
When the gate voltage C reaches the gate threshold voltage at the timing of T2, the FET 3 conducts and the output current E starts flowing. Then, the capacitive load 1 starts charging, and the voltage across the load 1 starts to increase linearly. As the charging of the load 1 progresses, the output voltage B from the voltage detector 4 also increases linearly.
[0043]
The rate of increase of the output voltage A from the control signal source 6 is substantially the same as the rate of increase of the output voltage B of the voltage detector 4, and the output voltage A of the control signal source 6 is Is set in advance so as to be slightly higher than the output voltage B.
[0044]
As the voltage across the load 1 increases during the period T2-T3, the drain voltage D gradually decreases accordingly. When the load 1 is fully charged at the timing T3, the current E no longer flows through the load 1.
[0045]
Since the output voltage A from the control signal source 6 continues to increase after the timing T3, the gate voltage C starts to increase from the level of the gate threshold voltage, and the output voltage A of the control signal source 6 becomes a constant value of the maximum level. When this happens, the gate voltage C also stops increasing and maintains a constant value. However, the gate voltage C does not exceed the power supply voltage of the operational amplifier 51.
[0046]
As described above, the characteristic of the output voltage A of the control signal source 6 is adjusted to the charging characteristic of the load 1 so that the current flowing through the load 1 becomes substantially constant during the period T2-T3 when the load 2 is started. It is set in the form. Therefore, it is possible to prevent an inrush current that may flow when the capacitive load 1 is started.
[0047]
Next, a second embodiment of the present invention will be described. FIG. 3A is a circuit diagram showing a current control circuit according to the second embodiment, and FIG. 3B is a timing chart for explaining the operation of the current control circuit shown in FIG. is there. In FIG. 3A, elements that are the same as or correspond to the circuit components shown in FIG. 1A or FIG. 2A are assigned the same reference numerals, and descriptions thereof will be omitted.
[0048]
The current control circuit 30 shown in FIG. 3A has a circuit configuration similar to the current control circuit 20 according to the first embodiment shown in FIG. In the current control circuit 20 shown in FIG. 2A, the voltage detection circuit 4 directly detects the voltage between both ends of the load 1, whereas in the current control device 30 shown in FIG. The detection circuit 4 detects the voltage between the source and the drain of the FET 3. Although the location of voltage detection is different, the voltage between the source and the drain of the FET 3 changes in accordance with the voltage between both ends of the load 1. This is equivalent to detecting the voltage between both ends.
[0049]
The control signal source 6 'incorporated in the current control device 30 is different from the control signal source 6 incorporated in the current control device 20 shown in FIG. FIG. 6 shows an example of a circuit of the control signal source 6 '. A series circuit of a DC power supply 51, a PNP transistor 54' (hereinafter simply referred to as "transistor 54 '") and a constant current source 52, and a constant current source 52 and a capacitor 53 connected in parallel. An ON / OFF signal as an input signal of the control signal source 6 'is applied to the base of the transistor 54'. Further, the voltage of the capacitor 53 is taken out as the signal source output of the control signal source 6 '.
[0050]
When the ON / OFF signal applied to the base of the transistor 54 'is OFF, the transistor 54' is conductive. At this time, since the power supply voltage of the DC power supply 51 is applied to the capacitor 53, the capacitor 53 is fully charged. Therefore, when the ON / OFF signal is OFF, the signal source output from the control signal source 6 'is at the maximum level.
[0051]
When the ON / OFF signal switches to ON, the transistor 54 'is turned off. As a result, the capacitor 53 and the constant current source 52 form a closed circuit, and the discharge current of the capacitor 53 flows to the constant current source 52. Accordingly, the voltage of the capacitor 53 decreases almost linearly with the passage of time, and becomes zero level after a lapse of a predetermined time. The linearly decreasing voltage of the capacitor 53 is output as a signal source output.
[0052]
Next, the operation of the current control circuit shown in FIG. 3A will be described with reference to the timing chart shown in FIG.
[0053]
Before T1, the current control circuit 30 is in an inactive state. The ON / OFF signal applied to the control signal source 6 'is OFF, and the output voltage A from the control signal source 6' is at the maximum level. At this time, no voltage is applied to the load 1, and the drain voltage D of the FET 3 is equal to the power supply voltage of the DC power supply 2. Therefore, the output voltage B of the voltage detector 4 that detects the source-drain voltage of the FET 3 is also at the maximum level, and the gate voltage C output from the control circuit 5 is at the zero level.
[0054]
When the ON / OFF signal of the control signal source 6 'switches to ON at the timing of T1, the output voltage A of the control signal source 6' decreases linearly. At this time, since the output voltage B of the voltage detector 4 is in the state of maintaining the maximum level, the difference between the output voltages A and B increases linearly, and the output voltage C from the control circuit 5 applied to the gate of the FET 3 Begins to increase.
[0055]
When the gate voltage C reaches the gate threshold voltage at the timing of T2, the FET 3 conducts and the output current E starts flowing. That is, the capacitive load 1 starts charging, and the voltage across the load 1 starts to increase linearly. Since the voltage between the source and the drain of the FET 3 decreases as the charging of the load 1 progresses, the output voltage B from the voltage detector 4 that detects the voltage between the source and the drain of the FET 3 decreases linearly. .
[0056]
The rate of decrease of the output voltage A from the control signal source 6 ′ is substantially the same as the rate of decrease of the output voltage B from the voltage detector 4, and the output voltage A of the control signal source 6 ′ is smaller. It is set in advance to be slightly higher than the output voltage B of the voltage detector 4.
[0057]
When the voltage between both ends of the load 1 increases during the period from T2 to T3, the drain voltage D linearly decreases accordingly. When the load 1 is fully charged at the timing T3, the voltage across the load 1 becomes equal to the voltage of the DC power supply 2, and the drain voltage D of the FET 3 becomes zero. Therefore, no more current flows through the load 1.
[0058]
Since the output voltage A from the control signal source 6 'continues to decrease after the timing T3, the gate voltage C continues to increase beyond the gate threshold voltage, and the output voltage A of the control signal source 6' becomes zero level. At this point, the gate voltage C also stops increasing and becomes a constant value.
[0059]
As described above, the characteristic of the output voltage A of the control signal source 6 ′ is changed to the charging characteristic of the load 1 so that the current flowing through the load 1 becomes substantially constant during the period T2-T3 corresponding to the start of the load 2. It is set according to the form. Therefore, it is possible to prevent an inrush current that may flow when the capacitive load 1 is started.
[0060]
Next, a third embodiment of the present invention will be described. FIG. 4A is a circuit diagram showing a current control circuit according to the third embodiment, and FIG. 4B is a timing chart for explaining the operation of the current control circuit shown in FIG. is there. In FIG. 4A, elements that are the same as or correspond to the circuit components shown in FIG. 1A, FIG. 2A, or FIG. I do.
[0061]
The current control circuit 40 shown in FIG. 4A includes a DC power supply 2, a load 1, a current detector 7, and an FET 3 connected in series with a control circuit 5 and a control signal source 6. A feedback loop is added. The current detector 7 detects a current flowing through the load 1 and outputs a voltage corresponding to the detected current. As described above, a resistor or a Hall element is used. An output terminal of the current detector 7 is connected to an inverting input terminal of an operational amplifier 51 included in the control circuit 5 via a resistor 52. On the other hand, the output terminal of the control signal source 6 is connected to the non-inverting input terminal of the operational amplifier 51 via the resistor 53. The configuration of the control circuit 5 is the same as the configuration of the control circuit shown in FIGS. 2A and 3A, and the point that the output terminal of the control circuit 5 is connected to the gate of the FET 3 is also the same. is there. As the control signal source 6, the configuration shown in FIG. 5 can be applied.
[0062]
Next, the operation of the current control circuit 40 shown in FIG. 4A will be described with reference to the timing chart shown in FIG.
[0063]
Before T1, the current control circuit 40 is in a non-operation state. The ON / OFF signal applied to the control signal source 6 is OFF, and the output voltage A from the control signal source 6 is at a zero level. At this time, no current E flows through the load 1, and the output voltage B from the current detector 7 is at the zero level.
[0064]
When the ON / OFF signal of the control signal source 6 switches to ON at the timing of T1, the output voltage A of the control signal source 6 gradually increases. Accordingly, the output voltage C from the control circuit 5 applied to the gate of the FET 3 starts to increase. Until the gate voltage C reaches the gate threshold voltage, the current E does not flow through the load 1, so that the output voltage B from the current detector 7 also remains at zero level.
[0065]
When the output voltage A of the control signal source 6 reaches a predetermined level at the timing of T2, the gate voltage C becomes the gate threshold voltage, and the FET 3 conducts. Then, the output current E starts to flow. The current detector 7 detects the output current E and applies an output voltage B proportional to the detected output current E to the control circuit 5. The control circuit 5 operates to control the impedance of the FET 3 so that the output voltage B approaches the output voltage A from the control signal source 6 which is the target value.
[0066]
In the present embodiment, since the output voltage A from the control signal source 6 is set to increase at a constant rate during the period T2-T3, the current E flowing through the load 1 also starts from the zero level and is constant. It is controlled to increase at a rate. As described above, the current flowing through the load 1 is directly detected and fed back, and the load current is controlled so as to approach the target value. Therefore, the output voltage of the control signal source 6 becomes a predetermined level between T2 and T3. With such characteristics, the load 1 can be controlled with a constant current at the time of startup.
[0067]
When the load 1 is fully charged at the timing T3, the voltage across the load 1 becomes equal to the voltage of the DC power supply 2, the current no longer flows through the load 1, and the output voltage B of the current detector 7 becomes zero level. .
[0068]
Since the output voltage A from the control signal source 6 continues to increase even after the timing T3, the gate voltage C continues to increase beyond the gate threshold voltage, and the output voltage A of the control signal source 6 becomes a constant high level value. At this point, the gate voltage C also stops increasing and becomes a constant value. Note that, during the period from T2 to T3, the gate voltage C slightly increases with time.
[0069]
As described above, in the present embodiment, the control is performed such that the current flowing through the load 1 gradually increases during the period T2-T3 when the load 2 is activated. For this reason, the capacitive load 1 can be started at a slow start.
[0070]
The present invention is not limited to the above embodiments or examples, and various changes can be made without departing from the spirit of the present invention. For example, in the above-described embodiment and various examples, control at the time of starting a capacitive load has been described. However, the present invention can be applied to a configuration in which a decoupling capacitor is connected in parallel to a load. . In this case, it is possible to prevent an inrush current flowing through the decoupling capacitor when energizing the load. In particular, when the load is to be started at a voltage higher than the normal driving voltage, an excessive current flows through the decoupling capacitor at the time of starting, which is particularly effective in such a case.
[0071]
For example, by inserting an impedance element between the battery and the robot's internal circuit and controlling this impedance element, the voltage applied to the robot's internal circuit can be gradually increased without inrush current flowing through the robot's internal circuit. Can be. The load on the internal circuit of the robot is a motor for moving the lower limb and upper limb of the robot and its drive circuit.By preventing inrush current from flowing through the decoupling capacitor connected in parallel to this motor, an Is not applied and the battery does not supply an excessive current, so that the reliability can be improved.
[0072]
Further, in the above embodiment, the configuration in which only one FET as a variable impedance element is connected in series with the load is shown. However, a variable impedance element parallel circuit in which a plurality of variable impedance elements are connected in parallel is connected in series with the load. You may make it connect. With this configuration, power loss in the variable impedance element can be reduced, and a load current larger than the allowable current that can flow in the single variable impedance element can be passed.
[0073]
In addition, as the DC power supply, in addition to the battery, the output of the DC-DC converter may be used, and the example in which the MOSFET is used as the variable impedance element has been described. However, a bipolar transistor may be used instead of the MOSFET. Good.
[0074]
【The invention's effect】
According to the first aspect of the invention, since the impedance of the variable impedance element for controlling the load driving is controlled while monitoring the driving state of the load, control linked to the driving state of the load is performed. A situation in which an excessive current flows at the time of startup can be reliably prevented.
[0075]
According to the second aspect of the present invention, the load drive instructing means sets the target value so that the current flowing through the capacitive load becomes substantially constant, so that the inrush current or the excessive current at the time of startup is controlled so as not to flow. be able to.
[0076]
According to the third aspect of the present invention, the load drive instruction means sets the target value so that the current flowing through the capacitive load gradually increases, so that the load can be slowly started.
[0077]
According to the fourth aspect of the invention, the value of the current flowing through the capacitive load is estimated based on the detected voltage value of the capacitive load. Detecting the voltage value of the load is advantageous because the circuit loss is small.
[0078]
According to the fifth aspect of the present invention, the value of the current flowing through the capacitive load is directly detected, and the value corresponding to the detected current value is fed back, so that the driving state of the load can be accurately known.
[0079]
According to the sixth aspect of the present invention, the feedback control is performed based on the load drive information detected by the load drive information detecting means, even if the gate threshold voltages of the plurality of variable impedance elements are varied. It is possible to prevent an unexpectedly large current from flowing in this case.
[Brief description of the drawings]
1A is a circuit diagram when the present invention is realized by a voltage control method, and FIG. 1B is a timing chart for explaining the operation of the circuit diagram shown in FIG. 1A. is there.
FIG. 2A is a circuit diagram of a current control circuit according to a first embodiment of the present invention, and FIG. 2B is a timing chart for explaining the operation of the circuit diagram shown in FIG. It is a chart.
FIG. 3A is a circuit diagram of a current control circuit according to a second embodiment of the present invention, and FIG. 3B is a timing chart for explaining the operation of the circuit diagram shown in FIG. It is a chart.
FIG. 4A is a circuit diagram of a current control circuit according to a third embodiment of the present invention, and FIG. 4B is a timing chart for explaining the operation of the circuit diagram shown in FIG. It is a chart.
FIG. 5 shows a specific circuit configuration of a control signal source used in the current control circuits according to the first and third embodiments.
FIG. 6 shows a specific circuit configuration of a control signal source used in the current control circuit according to the second embodiment.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Capacitive load, 2 ... DC power supply, 3 ... MOSFET, 4 ... Voltage detector,
5: control circuit (differential amplifier), 6, 6 ': control signal source, 7: current detector,
10, 20, 30, 40 ... current control circuit

Claims (6)

  1. 容量性負荷と、直流電源と、可変インピーダンス素子とを直列に接続してなり、前記可変インピーダンス素子のインピーダンスを制御して負荷起動時に前記容量性負荷に流れる電流を制御するようにした電流制御回路において、
    前記容量性負荷の駆動状態を表す負荷駆動情報を検出するための負荷駆動情報検出手段と、
    前記容量性負荷の駆動状態の目標値を設定する負荷駆動指示手段と、
    前記負荷駆動情報をフィードバックし、前記負荷駆動情報が前記負荷駆動指示手段により設定された前記目標値に近づくよう前記可変インピーダンス素子のインピーダンスを制御するフィードバック手段と、
    を有することを特徴とする電流制御回路。
    A current control circuit in which a capacitive load, a DC power supply, and a variable impedance element are connected in series, and the current of the variable load element is controlled by controlling the impedance of the variable impedance element to control the current flowing through the capacitive load at the time of starting the load. At
    Load drive information detection means for detecting load drive information indicating a drive state of the capacitive load,
    Load drive instructing means for setting a target value of the drive state of the capacitive load,
    Feedback means for feeding back the load drive information, controlling the impedance of the variable impedance element so that the load drive information approaches the target value set by the load drive instruction means,
    A current control circuit comprising:
  2. 前記目標値は、前記容量性負荷に流れる電流がほぼ一定となるように設定されていることを特徴とする請求項1記載の電流制限回路。2. The current limiting circuit according to claim 1, wherein the target value is set such that a current flowing through the capacitive load is substantially constant.
  3. 前記目標値は、前記容量性負荷に流れる電流が漸増するように設定されていることを特徴とする請求項1記載の電流制限回路。The current limiting circuit according to claim 1, wherein the target value is set so that a current flowing through the capacitive load gradually increases.
  4. 前記負荷駆動情報検出手段は、前記容量性負荷の電圧値を検出することを特徴とする請求項1乃至3のいずれか1項記載の電流制御回路。4. The current control circuit according to claim 1, wherein said load drive information detecting means detects a voltage value of said capacitive load.
  5. 前記負荷駆動情報検出手段は、前記容量性負荷に流れる電流値を検出することを特徴とする請求項1乃至3のいずれか1項記載の電流制御回路。4. The current control circuit according to claim 1, wherein the load drive information detection unit detects a value of a current flowing through the capacitive load.
  6. 前記可変インピーダンス素子を複数並列に接続してなる可変インピーダンス素子並列回路を前記負荷と前記直流電源の間に接続し、前記フィードバック手段が前記複数の可変インピーダンス素子それぞれのインピーダンスを制御するようにしたことを特徴とする請求項1乃至5のいずれか1項に記載の電流制御回路。A variable impedance element parallel circuit formed by connecting the plurality of variable impedance elements in parallel is connected between the load and the DC power supply, and the feedback unit controls the impedance of each of the plurality of variable impedance elements. The current control circuit according to claim 1, wherein:
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