JPH10293617A - Constant voltage power supply device and rush current preventing circuit - Google Patents

Constant voltage power supply device and rush current preventing circuit

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Publication number
JPH10293617A
JPH10293617A JP10325197A JP10325197A JPH10293617A JP H10293617 A JPH10293617 A JP H10293617A JP 10325197 A JP10325197 A JP 10325197A JP 10325197 A JP10325197 A JP 10325197A JP H10293617 A JPH10293617 A JP H10293617A
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JP
Japan
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voltage
capacitor
output
circuit
constant
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Application number
JP10325197A
Other languages
Japanese (ja)
Inventor
Hideshi Noji
英志 野地
Original Assignee
Fukushima Nippon Denki Kk
福島日本電気株式会社
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Publication date
Application filed by Fukushima Nippon Denki Kk, 福島日本電気株式会社 filed Critical Fukushima Nippon Denki Kk
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Abstract

PROBLEM TO BE SOLVED: To control rush current just after power supply input under a fixed value without depending on input voltage, to remove an adverse effect on an output transistor and to improve operational stability by making setting output voltage lower than input voltage. SOLUTION: A comparator circuit 6 compares reference voltage VREF that is applied to an inverted input terminal with voltage VR1 that is applied to non-inverted input terminal, gives an output corresponding to the difference voltage (VREF-VR1 ) to a gate of Q1 which is a main controlling FET and performs negative feedback control of the Q1 that is the FET. When an operational switch 8 is closed, an inverted input terminal of the circuit 6 drops to a ground line GL, simultaneously, both ends of a capacitor C0 are short-circuited and the reference voltage VREF, i.e., the level of the inverted input terminal of the circuit 6 becomes 0 V. Because of this operation, even when the Q1 that is the FET is made inactive, power supply E1 is inputted in this state and input voltage VIN is applied between input terminals 2 and 3, output voltage VOUT is not led through between output terminals 4 and 5.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【発明の属する技術分野】本発明は、定電圧電源装置及
び、起動時のコンデンサへの突入電流を制限した突入電
流防止回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a constant voltage power supply and a rush current prevention circuit which limits a rush current to a capacitor at the time of starting.
【0002】[0002]
【従来の技術】図5に示す従来技術による定電圧電源装
置では、電源投入直後に図7(a)に示すように出力ト
ランジスタQを通って出力側に接続されたリップル吸収
用のコンデンサCに過大な充電電流ICが流入し、この
ため出力トランジスタQが発熱したり、定電圧電源装置
の入力につながっている電源E11の安定性が良くない
と、これに悪影響を及ぼすという不具合が発生してい
た。
2. Description of the Related Art In a constant voltage power supply according to the prior art shown in FIG. 5, immediately after power is turned on, a capacitor C for ripple absorption connected to an output side through an output transistor Q as shown in FIG. Excessive charging current I C flows in, causing the output transistor Q to generate heat. If the stability of the power supply E 11 connected to the input of the constant-voltage power supply is not good, this will adversely affect the operation. Was.
【0003】コンデンサCはリップルの吸収と出力電圧
OUT の安定化のために大容量のものが使用される。よ
く知られているようにコンデンサの充電電荷QC は、コ
ンデンサの容量をCとし、印加される電圧をVとすれば
C =C・Vで電圧と容量に比例する。一方で充電電流
C はIC(t)=dQC /dtで表され、印加される電圧
とコンデンサの容量が大きい程、大電流がコンデンサC
に流入する。
A large capacity capacitor C is used to absorb ripples and stabilize the output voltage V OUT . Well charges Q C of the capacitor, as is known, the capacitance of the capacitor is C, the applied voltage is proportional to the voltage and capacity Q C = C · V if V. On the other hand, the charging current I C is represented by I C (t) = dQ C / dt, and the larger the applied voltage and the capacity of the capacitor, the larger the current
Flows into.
【0004】以上のような問題点を解決した回路として
特開平6−4157号に記載の発明がある。この回路動
作を図6、図8を用いて説明する。特開平6−4157
号に記載の発明では、図7(a)に示すような電源投入
時のラッシュ電流を抑えるために出力電圧VOUT を図7
(b)に示すような急峻なものとせずに緩やかなものと
することにより対策を施している。そのために比較回路
24に与える基準電圧VCを抵抗R20、コンデンサC21
から構成される積分回路によって作成する。電源投入時
の基準電圧VCの立ち上がり時において、コンデンサC
21は、抵抗R20を通して充電されるため、コンデンサC
21の電圧VCは、ツェナー電圧に達するまでは、
As a circuit which has solved the above problems, there is an invention described in Japanese Patent Laid-Open No. 6-4157. This circuit operation will be described with reference to FIGS. JP-A-6-4157
In the invention described in JP, FIG output voltage V OUT in order to suppress the power-on rush current as shown in FIG. 7 (a) 7
Countermeasures are taken by making it gentle rather than steep as shown in (b). Reference voltage V C the resistance R 20 given to the comparator circuit 24 to the capacitor C 21
It is created by an integrating circuit composed of During the rise of the reference voltage V C at the time of power-on, the capacitor C
Because 21 is charged through the resistor R 20, a capacitor C
21 voltage V C of until it reaches the Zener voltage,
【0005】[0005]
【数1】 ・・・(1) で表わされ、図8(a)で示すように緩やかなものとな
るため、出力電圧VOUTは、コンデンサC21の電圧がツ
ェナー電圧に達するまでは、
(Equation 1) ... represented by (1), since the gradual ones, as shown in FIG. 8 (a), the output voltage V OUT, until the voltage of the capacitor C 21 reaches a Zener voltage,
【0006】[0006]
【数2】 ・・・(2) で表わされ、図8(b)に示すように緩やかに上昇して
いくため、電源投入時に出力トランジスタQに流れる突
入電流Itは、コンデンサC21の電圧がツェナー電圧に
達するまでは、
(Equation 2) Represented by (2), since we gently rises as shown in FIG. 8 (b), the rush current I t flowing through the output transistor Q on power-up, the zener voltage is the voltage of the capacitor C 21 Until you reach
【0007】[0007]
【数3】 ・・・(3) で表わされ、図8(c)のように突入電流のピーク値は
時定数C2120を選ぶことにより抑えられる。コンデン
サCに充電後は、基準電圧は、定電圧素子VZ1で決定さ
れる電圧VZ で安定化されるため、出力電圧VOUTは、
(Equation 3) (3), and the peak value of the rush current can be suppressed by selecting the time constant C 21 R 20 as shown in FIG. After charging the capacitor C, the reference voltage is stabilized at the voltage V Z determined by the constant voltage element V Z1 , so that the output voltage V OUT becomes
【0008】[0008]
【数4】 で安定化される。(Equation 4) Is stabilized.
【0009】[0009]
【発明が解決しようとする課題】第1の問題点は、図9
の(a)に示すように入力電圧が高くなった場合、電源
投入時に出力コンデンサCへ流れる突入電流が増加する
ことである。
The first problem is that FIG.
(A), when the input voltage is increased, the rush current flowing to the output capacitor C when the power is turned on increases.
【0010】その理由は、(3)式において、Vinの値
を大きくすると、突入電流の値はV inの値に比例して大
きくなるからである。
The reason is that in the equation (3), VinThe value of the
Is increased, the value of the inrush current becomes V inLarge in proportion to the value of
It is because it becomes easy.
【0011】第2の問題点は、図9の(b)に示すよう
に入力電圧が高い時の突入電流の値を低減するために積
分回路の時定数C2120の値を大きくすると、出力電圧
が定常値に達するまでの時間も長くなることである。
A second problem is that, as shown in FIG. 9B, when the value of the time constant C 21 R 20 of the integrating circuit is increased in order to reduce the value of the rush current when the input voltage is high, This means that the time required for the output voltage to reach the steady value also increases.
【0012】その理由は、(2)式において時定数C21
20の値を大きくすると
The reason is that the time constant C 21 in the equation (2)
Increasing the value of R 20
【0013】[0013]
【数5】 の部分の時定数が長くなるからである。(Equation 5) This is because the time constant of the portion is longer.
【0014】第3の問題点は、入力電圧によって出力電
圧の立ち上がり速度が変化することである。従って、機
器が世界の電源電圧が異なった地域で使用され、これを
主電源として使用する場合には、出力電圧の立ち上がり
速度が使用地域により変化して、機器内の他の種類の電
源との間で立ち上がり順序が変化して、複数電源を利用
する回路が誤動作するなどの問題となる場合がある。
A third problem is that the rising speed of the output voltage changes depending on the input voltage. Therefore, if the equipment is used in a region where the world power supply voltage is different and this is used as the main power supply, the rising speed of the output voltage varies depending on the use region, and it may be different from other types of power supply in the equipment. There is a case where a rise order changes between the power supplies and a circuit using a plurality of power supplies malfunctions.
【0015】この理由は次の様に説明できる。すなわ
ち、出力電圧が規定値になるのは、コンデンサC21の電
圧がツェナーダイオードの電圧VZ1に等しくなったとき
である。この時の時間をtZ1とすると、
The reason can be explained as follows. That is, the output voltage becomes a specified value, is when the voltage of the capacitor C 21 is equal to the voltage V Z1 of the Zener diode. If the time at this time is t Z1 ,
【0016】[0016]
【数6】 となる。これを時間tZ1についてまとめると、(Equation 6) Becomes Summarizing this for time t Z1 ,
【0017】[0017]
【数7】 となる。右辺をみると、VINが大きいほどtZ1が小さい
ことがわかる。 [発明の目的]本発明の目的は、上述のような問題点を
解決し、電源投入直後におけるラッシュ電流を入力電圧
によらずに一定の値以下に抑制し、出力トランジスタへ
の悪影響を排除して動作安定性を向上すると共に入力電
圧によらずに一定の出力電圧立ち上がり速度を有する定
電圧電源装置を提供することである。
(Equation 7) Becomes Looking at the right-hand side, it can be seen that t Z1 is smaller as V IN is larger. [Object of the Invention] An object of the present invention is to solve the above-mentioned problems, to suppress a rush current immediately after power-on to a certain value or less irrespective of an input voltage, and to eliminate an adverse effect on an output transistor. To provide a constant voltage power supply device having improved output stability and a constant output voltage rising speed regardless of an input voltage.
【0018】[0018]
【課題を解決するための手段】本発明による定電圧電源
装置は、入力電源と負荷との間にソースとドレインとが
接続された主制御用FETと、コンデンサと該コンデン
サの最大電圧を規定する定電圧素子と該コンデンサに定
電流を供給する定電流素子とからなり、出力点を該コン
デンサと該定電流素子との接続点とする基準電圧回路
と、出力電圧を分圧する分圧回路と、負荷と並列に接続
される第2のコンデンサと、前記基準電圧回路の出力電
圧と前記分圧回路の出力電圧とを比較して比較出力を前
記主制御用FETのゲートに帰還することにより前記主
制御用FETのソース電流を負帰還制御する比較回路と
により構成され、設定出力電圧を入力電圧よりも低くす
ることを特徴とする。
A constant voltage power supply according to the present invention defines a main control FET having a source and a drain connected between an input power supply and a load, a capacitor, and a maximum voltage of the capacitor. A reference voltage circuit comprising a constant voltage element and a constant current element for supplying a constant current to the capacitor, having an output point as a connection point between the capacitor and the constant current element, a voltage dividing circuit for dividing an output voltage, A second capacitor connected in parallel with a load, an output voltage of the reference voltage circuit and an output voltage of the voltage divider circuit are compared, and a comparison output is fed back to the gate of the main control FET to thereby provide the main control. And a comparator circuit for performing negative feedback control on the source current of the control FET, wherein the set output voltage is lower than the input voltage.
【0019】本発明による突入電流防止回路は、入力電
源と負荷との間にソースとドレインとが接続された主制
御用FETと、コンデンサと該コンデンサの最大電圧を
規定する定電圧素子と該コンデンサに定電流を供給する
定電流素子とからなり、出力点を該コンデンサと該定電
流素子との接続点とする基準電圧回路と、出力電圧を分
圧する分圧回路と、負荷と並列に接続される第2のコン
デンサと、前記基準電圧回路の出力電圧と前記分圧回路
の出力電圧とを比較して比較出力を前記主制御用FET
のゲートに帰還することにより前記主制御用FETのソ
ース電流を負帰還制御する比較回路とにより構成され、
設定出力電圧を入力電圧よりも高くすることを特徴とす
る。
An inrush current prevention circuit according to the present invention comprises: a main control FET having a source and a drain connected between an input power supply and a load; a capacitor; a constant voltage element for defining a maximum voltage of the capacitor; A reference voltage circuit having an output point as a connection point between the capacitor and the constant current element, a voltage dividing circuit for dividing the output voltage, and a parallel connection with the load. A second capacitor, and an output voltage of the reference voltage circuit and an output voltage of the voltage divider circuit, and outputs a comparison output to the main control FET.
A comparison circuit that performs negative feedback control on the source current of the main control FET by feeding back to the gate of
It is characterized in that the set output voltage is made higher than the input voltage.
【0020】本発明による定電圧電源装置は、入力電源
と負荷との間にエミッタとコレクタとが接続された主制
御用トランジスタと、コンデンサと該コンデンサの最大
電圧を規定する定電圧素子と該コンデンサに定電流を供
給する定電流素子とからなり、出力点を該コンデンサと
該定電流素子との接続点とする基準電圧回路と、出力電
圧を分圧する分圧回路と、負荷と並列に接続される第2
のコンデンサと、前記基準電圧回路の出力電圧と前記分
圧回路の出力電圧とを比較して比較出力を前記主制御用
トランジスタのベースに帰還することにより前記主制御
用トランジスタのエミッタ電流を負帰還制御する比較回
路とにより構成され、設定出力電圧を入力電圧よりも低
くすることを特徴とする。
A constant voltage power supply according to the present invention comprises a main control transistor having an emitter and a collector connected between an input power supply and a load, a capacitor, a constant voltage element for defining a maximum voltage of the capacitor, and the capacitor. A reference voltage circuit having an output point as a connection point between the capacitor and the constant current element, a voltage dividing circuit for dividing the output voltage, and a parallel connection with the load. Second
, And compares the output voltage of the reference voltage circuit with the output voltage of the voltage divider circuit and feeds back a comparison output to the base of the main control transistor, thereby negatively feeding back the emitter current of the main control transistor. And a control circuit for controlling the set output voltage to be lower than the input voltage.
【0021】本発明による突入電流防止回路は、入力電
源と負荷との間にエミッタとコレクタとが接続された主
制御用トランジスタと、コンデンサと該コンデンサの最
大電圧を規定する定電圧素子と該コンデンサに定電流を
供給する定電流素子とからなり、出力点を該コンデンサ
と該定電流素子との接続点とする基準電圧回路と、出力
電圧を分圧する分圧回路と、負荷と並列に接続される第
2のコンデンサと、前記基準電圧回路の出力電圧と前記
分圧回路の出力電圧とを比較して比較出力を前記主制御
用トランジスタのベースに帰還することにより前記主制
御用トランジスタのエミッタ電流を負帰還制御する比較
回路とにより構成され、設定出力電圧を入力電圧よりも
高くすることを特徴とする。
An inrush current prevention circuit according to the present invention comprises: a main control transistor having an emitter and a collector connected between an input power supply and a load; a capacitor; a constant voltage element for defining a maximum voltage of the capacitor; A reference voltage circuit having an output point as a connection point between the capacitor and the constant current element, a voltage dividing circuit for dividing the output voltage, and a parallel connection with the load. A second capacitor that compares the output voltage of the reference voltage circuit with the output voltage of the voltage divider circuit and feeds back a comparison output to the base of the main control transistor, thereby obtaining an emitter current of the main control transistor. And a comparison circuit that performs negative feedback control on the input voltage, and sets the set output voltage higher than the input voltage.
【0022】[作用]本発明による定電圧電源装置にお
いては、第2のコンデンサが充電された後は、主制御用
FET又はトランジスタは能動領域で動作し、本発明に
よる定電圧電源装置は入力電源電圧よりも低い安定した
電圧を出力する。
[Operation] In the constant voltage power supply device according to the present invention, after the second capacitor is charged, the main control FET or transistor operates in the active region, and the constant voltage power supply device according to the present invention operates with the input power supply. Outputs a stable voltage lower than the voltage.
【0023】また、本発明による定電圧電源装置におい
ては、入力電源投入時又は動作用スイッチ解放時に、主
制御用FET又はトランジスタには、一定値の電流が流
れ、一定割合で出力電圧が上昇する。この一定値の電流
と出力電圧上昇の一定割合は、定電流素子の規定電流と
基準電圧回路のコンデンサの容量のみより決まり、入力
電圧には依存しない。
In the constant voltage power supply according to the present invention, when the input power is turned on or the operation switch is released, a constant current flows through the main control FET or transistor, and the output voltage increases at a constant rate. . The constant ratio between the constant current and the output voltage rise is determined only by the specified current of the constant current element and the capacitance of the capacitor of the reference voltage circuit, and does not depend on the input voltage.
【0024】本発明による突入電流防止回路において
は、第2のコンデンサが充電された後は、主制御用FE
T又はトランジスタは飽和領域で動作し、本発明による
突入電流防止回路は、入力電源電圧と同一の電圧を出力
する。
In the inrush current prevention circuit according to the present invention, after the second capacitor is charged, the main control FE
T or the transistor operates in the saturation region, and the inrush current prevention circuit according to the present invention outputs the same voltage as the input power supply voltage.
【0025】また、本発明による突入電流防止回路にお
いては、入力電源投入時又は動作用スイッチ解放時に、
主制御用FET又はトランジスタには、一定値の電流が
流れ、一定割合で出力電圧が上昇する。これは、定電流
素子の規定電流と基準電圧回路のコンデンサの容量と第
2のコンデンサの容量のみより決まり、入力電圧には依
存しない。
In the rush current prevention circuit according to the present invention, when the input power is turned on or when the operation switch is released,
A constant current flows through the main control FET or transistor, and the output voltage increases at a constant rate. This is determined only by the specified current of the constant current element, the capacity of the capacitor of the reference voltage circuit, and the capacity of the second capacitor, and does not depend on the input voltage.
【0026】[0026]
【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION
[実施形態1]図1は、実施形態1における定電圧電源
装置の電気的構成を示す回路図である。符号E1で示さ
れるのは、たとえば交流電圧を全波整流器などで整流し
て得られる直流電源であって、その電圧は入力電圧VIN
として入力端子2、3間に印加される。一方、出力端子
4,5には負荷ZLが接続される。入力端子3と出力端
子5は、接地ラインGLに共通に接続されている。
[First Embodiment] FIG. 1 is a circuit diagram showing an electrical configuration of a constant voltage power supply device according to a first embodiment. The reference numeral E1 denotes, for example, a DC power supply obtained by rectifying an AC voltage by a full-wave rectifier or the like, and the voltage is the input voltage V IN.
Is applied between the input terminals 2 and 3. On the other hand, the load Z L is connected to the output terminals 4 and 5. The input terminal 3 and the output terminal 5 are commonly connected to a ground line GL.
【0027】端子2−4間には主制御用Pチャンネル型
FETであるQ1のソース、ドレインが直流電源E1と
負荷電荷ZLとの間に直列に接続されている。
The source of between terminal 2-4 is a main control P-channel FET Q1, the drain is connected in series between the DC power supply E1 and the load charge Z L.
【0028】リップル吸収用のコンデンサC1と抵抗R
1,R2の直列接続による分圧回路とが出力端子4−5
間に並列に接続されている。
A capacitor C 1 for absorbing ripple and a resistor R
And a voltage divider circuit connected in series with R2 and an output terminal 4-5.
Connected in parallel.
【0029】オペアンプなどによって実現される比較回
路6が前記FETであるQ1のゲートと接地ラインGL
間に介在し、その非反転入力端子は、前記分圧回路を構
成する抵抗R1,R2の接続点に接続される。反転入力
端子には二点鎖線で囲んで示す基準電圧回路E2から導
出される基準電圧VREFが印加される。
A comparison circuit 6 realized by an operational amplifier or the like includes a gate of the FET Q1 and a ground line GL.
The non-inverting input terminal is interposed therebetween, and is connected to a connection point between the resistors R1 and R2 constituting the voltage dividing circuit. A reference voltage V REF derived from a reference voltage circuit E2 surrounded by a two-dot chain line is applied to the inverting input terminal.
【0030】非反転入力端子に印加される電圧VR1は、 VR1=VOUT ・R1/(R1+R2) ・・・(4) である。ここにVOUT は主制御用FETであるQ1を通
して得られる出力電圧である。比較回路6は、入力され
た基準電圧VREFと電圧VR1とを比較し、その差電圧
(VR1−VREF)に対応する出力を主制御用FETであ
るQ1のゲートに与え、主制御用FETであるQ1を負
帰還制御する。すなわち主制御用FETであるQ1と、
比較回路6と、基準電圧回路E2とによってシリーズレ
ギュレータが形成される。いまなんらかの原因で出力電
圧VOUT が低下すれば比較回路6の非反転入力端子のレ
ベルが低下し、一方で反転入力端子のレベルは基準電圧
REFで一定のため、比較回路6の出力、したがって主
制御用FETであるQ1のゲート電位が低下する。この
ため、主制御用FETであるQ1に流入する入力電流I
1 が増加し、したがって出力電流I2 が増加し、出力電
圧の低下を補償し、そのレベルを常に一定に保つよう
に、比較回路6を介してフィードバック制御が行われ
る。
Voltage V applied to non-inverting input terminalR1Is VR1= VOUT R1 / (R1 + R2) (4) Here VOUT Through the main control FET Q1
This is the output voltage obtained by The comparison circuit 6
Reference voltage VREFAnd voltage VR1And the difference voltage
(VR1-VREFThe output corresponding to) is the main control FET.
The main control FET Q1
Perform feedback control. That is, Q1 which is a main control FET,
The series circuit is composed of the comparison circuit 6 and the reference voltage circuit E2.
A regulator is formed. For some reason the output power
Pressure VOUT Is lower, the level of the non-inverting input terminal of the comparator 6 is reduced.
The level of the inverting input terminal is
VREF, The output of the comparison circuit 6 and thus the main
The gate potential of the control FET Q1 drops. this
Therefore, the input current I flowing into the main control FET Q1
1 Increase, and therefore the output current ITwo Output power
Compensate for the pressure drop and keep the level constant
Then, feedback control is performed via the comparison circuit 6.
You.
【0031】ここで、従来技術の項で述べた電圧投入時
のラッシュ電流を入力電圧に影響されずに一定の値以下
に抑えるためには、出力電圧の立ち上がりを図9(b)
のように入力電圧によって変化するのではなく、入力電
圧によらずに一定の傾きの立ち上がり速度で緩やかに立
ち上がるようにすればよい。そのためには、比較回路6
に与える基準電圧VREFの立ち上がりを、入力電圧によ
らずに一定の傾きの立ち上がり速度で緩やかに立ち上が
るものとすればよい。
Here, in order to suppress the rush current at the time of voltage application described in the section of the prior art to a certain value or less without being affected by the input voltage, the rising of the output voltage is shown in FIG.
Instead of changing according to the input voltage as described above, it is only necessary to make the voltage rise gradually at a constant rising speed regardless of the input voltage. For this purpose, the comparison circuit 6
, The reference voltage V REF may be set to gradually rise at a constant rising rate regardless of the input voltage.
【0032】本発明の特徴は、二点鎖線で囲んだ基準電
圧回路E2の構成とその動作にあり、以下これについて
詳しく説明する。
The feature of the present invention resides in the configuration and operation of the reference voltage circuit E2 surrounded by a two-dot chain line, which will be described in detail below.
【0033】基準電圧回路E2は、図からも明らかなよ
うに、定電圧素子であるツェナーダイオードZD1と、
定電流素子(例えば定電流ダイオード)X1およびコン
デンサC0による積分回路7と、動作スイッチ8とから
構成されている。積分回路7のコンデンサC0と定電流
素子X1との接続点には、前記ツェナーダイオードZD
1がコンデンサC0と並列になるように接続され、さら
に比較回路6の反転入力端子が抵抗R3を介して接続さ
れている。したがってコンデンサC0の両端電圧VC
ツェナーダイオードZD1のツェナー電圧VZD1よりも
小さくなければ、ツェナー電圧VZDが基準電圧VREF
して比較回路6の反転入力端子に抵抗R3を介して印加
されることになる。
As is clear from the figure, the reference voltage circuit E2 includes a Zener diode ZD1 which is a constant voltage element,
A constant current element (e.g. a constant current diode) X1 and the integration circuit 7 by a capacitor C 0, and a operation switch 8. The connection point between the capacitor C 0 of the integration circuit 7 and the constant current element X 1 is connected to the Zener diode ZD.
1 is connected in parallel with the capacitor C 0, it is further connected the inverting input terminal of the comparison circuit 6 via a resistor R3. Therefore if there is no voltage across V C of the capacitor C 0 is smaller than the Zener voltage V ZD1 of Zener diode ZD1, is applied through a resistor R3 to the inverting input terminal of the comparator circuit 6 Zener voltage V ZD as a reference voltage V REF Will be.
【0034】動作スイッチ8を閉じると、比較回路6の
反転入力端子が接地ラインGLに落ち、同時にコンデン
サC0の両端が短絡され、基準電圧VREFすなわち、比較
回路6の反転入力端子のレベルは0Vとなる。このため
主制御用FETであるQ1は不能動化され、この状態で
電源E1が投入され、入力端子2−3間に入力電圧V IN
が印加されても出力端子4−5間には出力電圧VOUT
導出されない。動作スイッチ8はたとえばアナログスイ
ッチで形成され、そのON/OFFによって比較回路6
を介して主制御用FETであるQ1の導通/遮断が制御
される。
When the operation switch 8 is closed, the comparison circuit 6
The inverting input terminal falls to the ground line GL,
Sa C0Is short-circuited at both ends, and the reference voltage VREFIe comparison
The level of the inverting input terminal of the circuit 6 becomes 0V. For this reason
The main control FET Q1 is deactivated, and in this state,
The power supply E1 is turned on, and the input voltage V is applied between the input terminals 2-3. IN
Is applied, the output voltage V is applied between the output terminals 4-5.OUT Is
Not derived. The operation switch 8 is, for example, an analog switch.
The comparison circuit 6 is formed by ON / OFF.
ON / OFF of main control FET Q1 is controlled via
Is done.
【0035】動作スイッチ8を開き、電源E1を投入す
れば定電流素子X1とコンデンサC 0の直列回路が入力
端子2−3間に接続されているのでコンデンサC0は充
電され始め、その両端の電圧VCは定電流素子X1の定
電流値をI0とすると、 VC(t)=I0 ・t/C0 ・・・(5) で表わされる変化によって0Vから直線的に上昇する。
Open the operation switch 8 and turn on the power supply E1.
And the constant current element X1 and the capacitor C 0Series circuit
The capacitor C is connected between the terminals 2-3.0Is
And the voltage V across itCIs the constant of the constant current element X1.
The current value is I0Then, VC(T) = I0 ・ T / C0 (5) The voltage rises linearly from 0 V due to the change represented by the following expression.
【0036】図3は、本実施形態による定電圧電源装置
の各部の電圧と電流の波形である。図1をあわせて参照
しつつ説明する。
FIG. 3 shows voltage and current waveforms at various parts of the constant voltage power supply according to the present embodiment. This will be described with reference to FIG.
【0037】図3(a)は、縦軸に電圧レベル、横軸に
時間tをとり、基準電圧VREFと、出力電圧VOUT の変
化を表したグラフである。時刻t0で入力電圧VINが印
加されると(5)式で示されるようにコンデンサC0
両端の電圧VC は入力電圧に影響されずに0Vから直線
的に上昇していく。出力電圧VOUT
FIG. 3A is a graph showing changes in the reference voltage V REF and the output voltage V OUT with the voltage level on the vertical axis and time t on the horizontal axis. When the input voltage V IN is applied at the time t 0 , the voltage V C across the capacitor C 0 linearly increases from 0 V without being affected by the input voltage, as shown in Expression (5). The output voltage V OUT is
【0038】[0038]
【数8】 ・・・(6) で表わされ、0Vから直線的に上昇する。したがって、
出力コンデンサC1への充電電流IC
(Equation 8) (6) and rises linearly from 0V. Therefore,
The charging current I C to the output capacitor C 1 is
【0039】[0039]
【数9】 ・・・(7) となり図3の(b)で示すように入力電圧に影響されず
に一定の値に抑制され、主制御用FETであるQ1の破
壊を防止することができる。
(Equation 9) (7) As shown in FIG. 3 (b), the input voltage is suppressed to a constant value without being affected by the input voltage, and the destruction of the main control FET Q1 can be prevented.
【0040】時刻taでコンデンサC0の両端の電圧VC
がツェナー電圧VZD1のレベルと等しくなると、以後コ
ンデンサC0の両端の電圧VCの上昇は止まり、ツェナー
電圧V ZD1の一定レベルが基準電圧VREFとして比較回路
6の反転入力端子に与えられることになる。これによっ
て出力電圧VOUT も一定レベルV2になり負荷電流I2
負荷ZLに流れる。
Time taAnd capacitor C0Voltage V acrossC
Is the Zener voltage VZD1When the level becomes equal to
Capacitor C0Voltage V acrossCRise stopped, Zener
Voltage V ZD1Is a reference level VREFAs comparison circuit
6 inverting input terminals. By this
Output voltage VOUT Also constant level VTwoAnd the load current ITwoBut
Load ZLFlows to
【0041】時刻toffで動作スイッチ8を閉じると、
コンデンサC0は短絡され、基準電圧VREFのレベルは0
Vとなり主制御用FETであるQ1は遮断され、出力電
圧VO UTも0Vとなる。
When the operation switch 8 is closed at the time t off ,
The capacitor C 0 is short-circuited, and the level of the reference voltage V REF is 0.
A V next to the main control FET Q1 is cut off, it becomes 0V output voltage V O UT.
【0042】なお、抵抗R1、R2或いはツェナーダイ
オードの値は
The value of the resistors R1, R2 or the Zener diode is
【0043】[0043]
【数10】 ・・・(8) を満足するように設定されている。従って、主制御用F
ETは能動領域において動作して、安定した出力電圧を
出力する。例えば、ツェナーダイオードと抵抗R1と抵
抗R2により出力電圧が9Vに設定されているとする
と、入力電圧が10Vから20Vに変化しても、出力電
圧は常に9Vである。
(Equation 10) (8) is set to satisfy. Therefore, the main control F
The ET operates in the active region and outputs a stable output voltage. For example, if the output voltage is set to 9 V by the Zener diode, the resistors R1, and R2, the output voltage is always 9V even if the input voltage changes from 10V to 20V.
【0044】[実施形態2]図1の回路において、抵抗
R1,R2或いはツェナーダイオードの値を
[Embodiment 2] In the circuit of FIG. 1, the values of the resistors R1 and R2 or the Zener diode are changed.
【0045】[0045]
【数11】 ・・・(9) を満足するように設定すると、コンデンサC0 の両端の
電圧が基準電圧VZD1 に達する前に、VOUT=VINとな
った時点で、主制御用FETは飽和状態となり(回路的
にFETのソース・ドレイン間のON抵抗のみが接続さ
れた状態となる)、これ以上出力電圧は上昇しなくな
る。VOUT=VINとなるまでは、主制御用FETには定
電流が流れ、電圧は一定の割合で上昇する。
[Equation 11] .. (9), the main control FET becomes saturated when V OUT = V IN before the voltage across the capacitor C 0 reaches the reference voltage V ZD1. (Only the ON resistance between the source and the drain of the FET is connected in a circuit), and the output voltage does not increase any more. Until V OUT = V IN , a constant current flows through the main control FET, and the voltage increases at a constant rate.
【0046】この形態においては、例えばツェナーダイ
オードと抵抗R1と抵抗R2により出力電圧が25Vに
設定されているとすると、入力電圧が10Vから20V
に変化すると、出力電圧も入力電圧と同じで10Vから
20Vに変化する。
In this embodiment, assuming that the output voltage is set to 25 V by a Zener diode, resistors R1 and R2, for example, the input voltage becomes 10V to 20V.
, The output voltage also changes from 10 V to 20 V, which is the same as the input voltage.
【0047】よって、動作スイッチS8をON/OFF
することで、定電圧電源回路を、転じて突入電流を防止
できるという特徴を持ったアナログスイッチとして機能
させることができる。
Therefore, the operation switch S8 is turned ON / OFF.
By doing so, the constant-voltage power supply circuit can function as an analog switch having the characteristic of preventing inrush current by turning over.
【0048】[実施形態3]なお、実施形態1において
使用している主制御用Pチャンネル型FETの代わりに
PNP型トランジスタを用いる形態もある。この形態の
動作は実施形態1と同一であるので説明を省略する。こ
の形態での回路構成を図2に示す。抵抗R1、R2或い
はツェナーダイオードの値を式(8)を満足するように
設定することにより、これを定電圧電源回路として使用
する。
[Third Embodiment] There is also a mode in which a PNP transistor is used instead of the main control P-channel FET used in the first embodiment. The operation of this embodiment is the same as that of the first embodiment, and a description thereof will be omitted. FIG. 2 shows a circuit configuration in this mode. By setting the values of the resistors R1 and R2 or the Zener diode so as to satisfy the expression (8), this is used as a constant voltage power supply circuit.
【0049】[実施形態4]なお、実施形態2において
使用している主制御用Pチャンネル型FETの代わりに
PNP型トランジスタを用いる形態もある。この形態の
動作は実施形態1と同一であるので説明を省略する。こ
の形態での回路構成を図2に示す。回路構成は実施形態
3と同一である。抵抗R1、R2或いはツェナーダイオ
ードの値を式(9)を満足するように設定することによ
り、これを突入電流を防止できるという特徴を持ったア
ナログスイッチとして機能させる。
[Fourth Embodiment] There is also a mode in which a PNP transistor is used in place of the main control P-channel FET used in the second embodiment. The operation of this embodiment is the same as that of the first embodiment, and a description thereof will be omitted. FIG. 2 shows a circuit configuration in this mode. The circuit configuration is the same as that of the third embodiment. By setting the values of the resistors R1 and R2 or the Zener diode so as to satisfy the equation (9), this functions as an analog switch having a feature that an inrush current can be prevented.
【0050】なお、実施形態1と2にはおいては、主制
御用FETとしては、Pチャンネル型FETを使用し
て、このソースを入力電源側に、このドレインを負荷側
に接続しているが、主制御用FETとしてNチャンネル
型FETを使用して、このドレインを入力電源側に、こ
のソースを負荷側に接続する形態もある。なお、この形
態の場合には、比較回路6の電源電圧を電圧VOUTより
も高めに設定して、主制御用のNチャンネル型FETを
導通状態とさせなければならない。また、比較回路6の
入力の極性は実施形態1と2の逆にしなければならな
い。
In the first and second embodiments, a P-channel FET is used as the main control FET, and its source is connected to the input power supply and its drain is connected to the load. There is also a form in which an N-channel FET is used as a main control FET, and its drain is connected to the input power supply side and its source is connected to the load side. In this case, the power supply voltage of the comparison circuit 6 must be set higher than the voltage V OUT to make the N-channel FET for main control conductive. Further, the polarity of the input of the comparison circuit 6 must be opposite to that of the first and second embodiments.
【0051】また、実施形態3と4においては、主制御
用トランジスタとしては、PNP型トランジスタを使用
して、このエミッタを入力電源側に、このコレクタを負
荷側に接続しているが、主制御用トランジスタとしてN
PN型トランジスタを使用して、このコレクタを入力電
源側に、このエミッタを負荷側に接続する形態もある。
なお、この形態の場合には、比較回路6の電源電圧を電
圧VOUTよりも高めに設定して、主制御用のNPN型ト
ランジスタを導通状態とさせなければならない。また、
比較回路6の入力の極性は実施形態1と2の逆にしなけ
ればならない。
In the third and fourth embodiments, a PNP transistor is used as a main control transistor, with its emitter connected to the input power supply and its collector connected to the load. N as transistor for
There is also a form in which the collector is connected to the input power supply side and the emitter is connected to the load side using a PN transistor.
In this case, the power supply voltage of the comparison circuit 6 must be set higher than the voltage V OUT to make the NPN transistor for main control conductive. Also,
The polarity of the input of the comparison circuit 6 must be opposite to that of the first and second embodiments.
【0052】[0052]
【発明の効果】図4の(a)に示すように、電源投入時
の突入電流が入力電圧に影響されず一定の値に制限さ
れ、主制御用FET又はトランジスタへの悪影響が防止
され、動作の安定性が向上する。
As shown in FIG. 4 (a), the inrush current at the time of turning on the power is limited to a constant value without being affected by the input voltage, and the adverse effect on the main control FET or transistor is prevented, and the operation is prevented. Stability is improved.
【0053】その理由は、基準電圧を発生させる積分回
路のコンデンサC0を定電流素子X1を用いて充電して
いるため、充電電流の傾きが入力電圧によらずに一定と
なるからである。
[0053] The reason is, since the capacitor C 0 of the integrating circuit for generating the reference voltage is charged using a constant current element X1, because the slope of the charging current is constant irrespective of the input voltage.
【0054】また、図4の(c)に示すように、出力電
圧の立ち上がり速度が入力電圧に影響されずに一定の傾
きとなる。
Further, as shown in FIG. 4C, the rising speed of the output voltage has a constant slope without being affected by the input voltage.
【0055】その理由は、第1の理由と同じで、基準電
圧を発生させる積分回路のコンデンサC0を定電流素子
X1を用いて充電しているため、充電電流の傾きが入力
電圧によらずに一定となるからである。
The reason is the same as the first reason. Since the capacitor C 0 of the integrating circuit for generating the reference voltage is charged by using the constant current element X1, the gradient of the charging current does not depend on the input voltage. It is because it becomes constant.
【0056】更に、特開平6−4157号に記載の回路
と比較した場合、一定電圧へ達するまでの時間が同じで
ある場合、本発明の回路の方が突入電流のピーク値が小
さい。また、図4の(b)に示すように、突入電流のピ
ーク値を一定とした場合、一定電圧へ達するまでの時間
が短い。
Further, when compared with the circuit described in Japanese Patent Application Laid-Open No. 6-4157, the peak value of the rush current is smaller in the circuit of the present invention when the time until the voltage reaches the constant voltage is the same. Further, as shown in FIG. 4B, when the peak value of the rush current is constant, the time required to reach a constant voltage is short.
【0057】その理由は、コンデンサC0の充電初期か
ら充電完了直前までの間ずっと電圧の上昇の傾きがその
平均傾きと等しいからである。
[0057] The reason is that the tilt of long rise in voltage between the initial charging of the capacitor C 0 until just before completion of charging is equal to the average slope.
【0058】更に、第2の実施形態では、入出力間電圧
差を小さくでき、主制御用FETにおける電力損失を小
さくできる。
Further, in the second embodiment, the voltage difference between input and output can be reduced, and the power loss in the main control FET can be reduced.
【0059】その理由は、FETのソース・ドレイン間
のON抵抗が小さく、更に、FETのソース・ドレイン
間の電圧降下が少ないからである。
The reason is that the ON resistance between the source and the drain of the FET is small and the voltage drop between the source and the drain of the FET is small.
【0060】動作スイッチS8をON/OFFすること
で、定電圧電源回路を、転じて突入電流を防止できると
いう特徴を持ったアナログスイッチとして機能させるこ
とができる。
By turning ON / OFF the operation switch S8, the constant voltage power supply circuit can be made to function as an analog switch having a feature that the rush current can be prevented.
【図面の簡単な説明】[Brief description of the drawings]
【図1】本発明の実施形態1及び実施形態第2における
定電圧電源装置の電気的構成を示す回路図である。
FIG. 1 is a circuit diagram showing an electrical configuration of a constant voltage power supply according to Embodiments 1 and 2 of the present invention.
【図2】本発明の実施形態3及び実施形態第4における
定電圧電源装置の電気的構成を示す回路図である。
FIG. 2 is a circuit diagram illustrating an electrical configuration of a constant voltage power supply according to Embodiments 3 and 4 of the present invention.
【図3】本発明における図1又は図2に示す定電圧電源
装置の各部の電圧、電流波形を示す図である。
FIG. 3 is a diagram showing voltage and current waveforms of respective parts of the constant voltage power supply device shown in FIG. 1 or 2 in the present invention.
【図4】本発明における図1又は図2に示す定電圧電源
装置の効果を示す波形を示す図である。
FIG. 4 is a diagram showing waveforms showing effects of the constant voltage power supply device shown in FIG. 1 or 2 in the present invention.
【図5】1つめの従来例における定電圧電源装置の電気
的構成を示す回路図である。
FIG. 5 is a circuit diagram showing an electrical configuration of a constant voltage power supply device according to a first conventional example.
【図6】2つめの従来例における定電圧電源装置の電気
的構成を示す回路図である。
FIG. 6 is a circuit diagram showing an electrical configuration of a constant voltage power supply device according to a second conventional example.
【図7】図5に示す従来例における定電圧電源装置の各
部の電圧、電流波形を示す図である。
FIG. 7 is a diagram showing voltage and current waveforms at various parts of the constant voltage power supply in the conventional example shown in FIG.
【図8】図6に示す従来例における定電圧電源装置の各
部電圧、電流波形を示す図である。
8 is a diagram showing voltage and current waveforms of respective parts of the constant voltage power supply device in the conventional example shown in FIG.
【図9】図6に示す従来例における定電圧電源装置の入
力電圧が異なる場合の各部電圧、電流波形の比較図であ
る。
9 is a comparison diagram of the voltage and current waveform of each part when the input voltage of the constant voltage power supply device in the conventional example shown in FIG. 6 is different.
【符号の説明】[Explanation of symbols]
1 定電圧電源装置 2,3 入力端子 4,5 出力端子 6 比較回路 7 積分回路 S8 動作スイッチ C0 積分コンデンサ C1 出力コンデンサ E1 電源 E2 基準電圧回路 Q1 主制御用FET又は主制御用トランジスタ R1 ,R2 ,R3 ,R4 ,R5 ,R6 抵抗 ZL 負荷抵抗 X1 定電流素子 ZD1 ツェナーダイオード1 constant voltage power supply unit 2, 3 input terminals 4 and 5 output terminals 6 comparator circuit 7 integration circuit S8 operation switch C 0 integrating capacitor C 1 output capacitor E1 supply E2 reference voltage circuit Q1 main control FET or the main control transistor R 1 , R 2 , R 3 , R 4 , R 5 , R 6 resistance Z L load resistance X1 constant current element ZD1 Zener diode

Claims (4)

    【特許請求の範囲】[Claims]
  1. 【請求項1】 入力電源と負荷との間にソースとドレイ
    ンとが接続された主制御用FETと、 コンデンサと該コンデンサの最大電圧を規定する定電圧
    素子と該コンデンサに定電流を供給する定電流素子とか
    らなり、出力点を該コンデンサと該定電流素子との接続
    点とする基準電圧回路と、 出力電圧を分圧する分圧回路と、 負荷と並列に接続される第2のコンデンサと、 前記基準電圧回路の出力電圧と前記分圧回路の出力電圧
    とを比較して比較出力を前記主制御用FETのゲートに
    帰還することにより前記主制御用FETのソース電流を
    負帰還制御する比較回路とにより構成され、設定出力電
    圧を入力電圧よりも低くすることを特徴とする定電圧電
    源装置。
    1. A main control FET having a source and a drain connected between an input power supply and a load, a capacitor, a constant voltage element defining a maximum voltage of the capacitor, and a constant voltage supplying a constant current to the capacitor. A reference voltage circuit comprising a current element and having an output point as a connection point between the capacitor and the constant current element; a voltage divider circuit for dividing an output voltage; a second capacitor connected in parallel with the load; A comparison circuit that compares the output voltage of the reference voltage circuit and the output voltage of the voltage divider circuit and feeds back a comparison output to the gate of the main control FET, thereby performing negative feedback control on the source current of the main control FET. Wherein the set output voltage is lower than the input voltage.
  2. 【請求項2】 入力電源と負荷との間にソースとドレイ
    ンとが接続された主制御用FETと、 コンデンサと該コンデンサの最大電圧を規定する定電圧
    素子と該コンデンサに定電流を供給する定電流素子とか
    らなり、出力点を該コンデンサと該定電流素子との接続
    点とする基準電圧回路と、 出力電圧を分圧する分圧回路と、 負荷と並列に接続される第2のコンデンサと、 前記基準電圧回路の出力電圧と前記分圧回路の出力電圧
    とを比較して比較出力を前記主制御用FETのゲートに
    帰還することにより前記主制御用FETのソース電流を
    負帰還制御する比較回路とにより構成され、設定出力電
    圧を入力電圧よりも高くすることを特徴とする突入電流
    防止回路。
    2. A main control FET having a source and a drain connected between an input power supply and a load, a capacitor, a constant voltage element for defining a maximum voltage of the capacitor, and a constant voltage for supplying a constant current to the capacitor. A reference voltage circuit comprising a current element and having an output point as a connection point between the capacitor and the constant current element; a voltage divider circuit for dividing an output voltage; a second capacitor connected in parallel with the load; A comparison circuit that compares the output voltage of the reference voltage circuit and the output voltage of the voltage divider circuit and feeds back a comparison output to the gate of the main control FET, thereby performing negative feedback control on the source current of the main control FET. Wherein the set output voltage is made higher than the input voltage.
  3. 【請求項3】 入力電源と負荷との間にエミッタとコレ
    クタとが接続された主制御用トランジスタと、 コンデンサと該コンデンサの最大電圧を規定する定電圧
    素子と該コンデンサに定電流を供給する定電流素子とか
    らなり、出力点を該コンデンサと該定電流素子との接続
    点とする基準電圧回路と、 出力電圧を分圧する分圧回路と、 負荷と並列に接続される第2のコンデンサと、 前記基準電圧回路の出力電圧と前記分圧回路の出力電圧
    とを比較して比較出力を前記主制御用トランジスタのベ
    ースに帰還することにより前記主制御用トランジスタの
    エミッタ電流を負帰還制御する比較回路とにより構成さ
    れ、設定出力電圧を入力電圧よりも低くすることを特徴
    とする定電圧電源装置。
    3. A main control transistor having an emitter and a collector connected between an input power supply and a load, a capacitor, a constant voltage element for defining a maximum voltage of the capacitor, and a constant voltage for supplying a constant current to the capacitor. A reference voltage circuit comprising a current element and having an output point as a connection point between the capacitor and the constant current element; a voltage divider circuit for dividing an output voltage; a second capacitor connected in parallel with the load; A comparison circuit that compares the output voltage of the reference voltage circuit with the output voltage of the voltage divider circuit and feeds back a comparison output to the base of the main control transistor, thereby performing negative feedback control on the emitter current of the main control transistor. Wherein the set output voltage is lower than the input voltage.
  4. 【請求項4】 入力電源と負荷との間にエミッタとコレ
    クタとが接続された主制御用トランジスタと、 コンデンサと該コンデンサの最大電圧を規定する定電圧
    素子と該コンデンサに定電流を供給する定電流素子とか
    らなり、出力点を該コンデンサと該定電流素子との接続
    点とする基準電圧回路と、 出力電圧を分圧する分圧回路と、 負荷と並列に接続される第2のコンデンサと、 前記基準電圧回路の出力電圧と前記分圧回路の出力電圧
    とを比較して比較出力を前記主制御用トランジスタのベ
    ースに帰還することにより前記主制御用トランジスタの
    エミッタ電流を負帰還制御する比較回路とにより構成さ
    れ、設定出力電圧を入力電圧よりも高くすることを特徴
    とする突入電流防止回路。
    4. A main control transistor having an emitter and a collector connected between an input power supply and a load, a capacitor, a constant voltage element defining a maximum voltage of the capacitor, and a constant voltage supplying a constant current to the capacitor. A reference voltage circuit comprising a current element and having an output point as a connection point between the capacitor and the constant current element; a voltage divider circuit for dividing an output voltage; a second capacitor connected in parallel with the load; A comparison circuit that compares the output voltage of the reference voltage circuit with the output voltage of the voltage divider circuit and feeds back a comparison output to the base of the main control transistor, thereby performing negative feedback control on the emitter current of the main control transistor. Wherein the set output voltage is made higher than the input voltage.
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