JP2004080721A - 信号受信回路 - Google Patents
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Abstract
【課題】チャタリング及び／又はリンギングを除去するための、簡易な構成の信号受信回路を提供する。
【解決手段】ＸＯＲ回路１と、このＸＯＲ回路１の出力信号の立ち上がりに同期して立ち上がり、チャタリングの継続時間よりも長い時間の経過後に自律的に立ち下がるパルス信号を生成するＯＭＶ（単安定マルチバイブレータ回路）２と、ＸＯＲ回路１の一方の入力端子に入力される受信信号をデータ入力としＯＭＶ２から出力されるパルス信号をクロック入力とするＤ−ＦＦ（Ｄ型フリップフロップ回路）３とを備え、このＤ−ＦＦ３の出力信号を後段回路に出力すべき出力信号とするとともに、この出力信号をＸＯＲ回路１の他方の入力端子１０に帰還させるようにして、信号受信回路を構成する。
【選択図】 図１
【解決手段】ＸＯＲ回路１と、このＸＯＲ回路１の出力信号の立ち上がりに同期して立ち上がり、チャタリングの継続時間よりも長い時間の経過後に自律的に立ち下がるパルス信号を生成するＯＭＶ（単安定マルチバイブレータ回路）２と、ＸＯＲ回路１の一方の入力端子に入力される受信信号をデータ入力としＯＭＶ２から出力されるパルス信号をクロック入力とするＤ−ＦＦ（Ｄ型フリップフロップ回路）３とを備え、このＤ−ＦＦ３の出力信号を後段回路に出力すべき出力信号とするとともに、この出力信号をＸＯＲ回路１の他方の入力端子１０に帰還させるようにして、信号受信回路を構成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、継続期間の長いチャタリング及び／又はリンギングを含む可能性があるデジタル信号を、安定的に受信するために用いられる信号受信回路に関する。
ここで、チャタリング（ｃｈａｔｔｅｒｉｎｇ）とは、デジタル信号の値が論理Ｈｉｇｈレベル（以下、「論理１」）から論理Ｌｏｗレベル（以下、「論理０」）、あるいは論理０から論理１に遷移した直後に一定時間、値の変動を繰り返す現象をいい、リンギング（ｒｉｎｇｉｎｇ）とは、方形波であるべきデジタル信号が一定時間波打ったような波形に変形する現象をいう。
【０００２】
【従来の技術】
外部から受信したデジタル信号（受信信号）の処理を行う電子回路、例えば論理素子ＩＣにおいて、受信信号にチャタリングやリンギングが含まれている場合、これに起因して、その電子回路が誤動作する場合がある。そのため、チャタリング等を除去するための信号受信回路が、当該電子回路の前段回路として設けられている場合がある。
【０００３】
このような信号受信回路としては、従来、特開平５−８３０９３号公報に記載されているような信号受信回路が知られている。この信号受信回路は、受信信号に継続時間の短いチャタリング等が含まれている場合だけでなく、継続時間の長いチャタリング等が含まれている場合にもそれを除去するように構成される。
図１１は上記の信号受信回路の構成図、図１２はその動作タイミング図である。これらの図を参照すると、従来の信号受信回路では、一対の入力端子を有する排他的論理和回路（ＸＯＲ回路）１０１の一入力端子に入力された受信信号Ｆ１の立ち上がりに同期して、単安定マルチバイブレータ（ＯＭＶ）１０２にセットされた一定時定数のパルス信号Ｆ４が立ち上がる。
【０００４】
パルス信号Ｆ４のパルス幅Ｔ７は、受信信号Ｆ１に含まれるチャタリングやリンギングの継続時間ｔ７よりも長く設定されている。パルス信号Ｆ４は、Ｔ型フリップフロップ（Ｔ−ＦＦ）１０３で１／２分周された遅延信号Ｆ２となり、ＸＯＲ回路１０１の他の入力端子に戻される。遅延信号Ｆ２はＤ型フリップフロップ（Ｄ−ＦＦ）１０４によってラッチされ、論理値が反転されて、受信信号Ｆ１と同相の出力信号Ｆ５となって出力端子１１１に導かれる。受信信号Ｆ１の立ち下がりについても、立ち上がりの場合と同様に動作する。
【０００５】
このように、従来の信号受信回路では、出力信号Ｆ５の立ち上がり及び立ち下がりのタイミングが受信信号Ｆ１の立ち上がりのタイミングとほぼ一致し、かつ受信信号Ｆ１に含まれるチャタリング等の影響が除去されるようになる。
【０００６】
【発明が解決しようとする課題】
上述したように、図１１に例示される従来の信号受信回路では、チャタリング等の影響が各回路素子の協働によって排除される利点がある。
しかしながら、上記の信号受信回路では、図１２の動作タイミングで動作するＸＯＲ回路１０１、ＯＭＶ１０２、Ｔ−ＦＦ１０３、Ｄ−ＦＦ１０４のように、複数種類の電子部品を必須の構成としており、それ故に、回路構成の簡略化には限界がある。このような電子部品を少なくして同一機能を実現することができれば、コスト上も、信号受信回路の信頼性を高める上からも好都合となる。
【０００７】
本発明は、このような背景に鑑み、継続時間が比較的長いチャタリング等をより簡易な構成で除去することができる、改良された信号受信回路を提供することを、その課題とするものである。
【０００８】
【課題を解決するための手段】
本発明が提供する信号受信回路は、一対の入力デジタル信号の排他的論理和条件（ＸＯＲ）を判定する第１回路と、自己が復旧状態のときに前記第１回路から出力される信号が最初に有為になった時点で起動して一定時間経過後に再復旧することで当該一定時間だけ有為な論理値となるパルス信号を出力する第２回路と、このパルス信号が有為な論理値に遷移するたびに当該遷移時点の前記パルス信号の論理値とその反転値とが交互に繰り返されるデジタル信号を後段回路に向けて出力する第３回路とを有し、前記一対の入力デジタル信号のうち一方の信号が前記後段回路に入力されるべき受信信号であり、他方の信号が前記第３回路から出力されるデジタル信号を分岐して得られた帰還信号である信号受信回路である。
【０００９】
「信号が有為になる」とは、デジタル信号の論理値が、無意味な値から意味をもつ値になることをいい、「有為な論理値」とは意味をもつ論理値の意である。例えば、論理０では無意味であるという回路設計のときに、それが論理１に変化することをここでは「信号が有為になる」という。ＮＯＴ回路をバッファとして用いるときは、有為な論理値が上記の値と逆になる。
【００１０】
この発明において、前記受信信号が、有為な論理値を所定時間維持する第１状態（例えば論理１が継続する状態）と、非有為な論理値を所定時間維持する第２状態（例えば論理０が継続する状態）とを交互に繰り返すデジタル信号である場合、前記第１回路には、前記受信信号が、第２状態から第１状態に最初に遷移する時点および第１状態から第２状態に最初に遷移する時点に、前記第１回路から常に有為な論理値が出力されるタイミングで前記帰還信号が入力されるようにする。これは、回路素子を増やすことなく、信号が第１回路〜第３回路を通過する際の遅延時間を効果的に活用することによって実現が可能である。
このようにすることで、第１状態から第２状態に遷移するとき、および、第２状態から第１状態に遷移するときに、常に第１回路の出力信号が有為な論理値になるので、回路素子を増やすことなく、チャタリング等の影響を確実に阻止できるようになる。
【００１１】
好ましくは、前記第２回路が、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間だけ前記パルス信号の有為な論理値を継続するように構成する。
【００１２】
本発明が提供する他の信号受信回路は、受信信号をその一方の信号とする、一対の入力デジタル信号の排他的論理和条件（ＸＯＲ）を判定するＸＯＲ回路と、このＸＯＲ回路の出力信号に基づいて有為な論理値が一定時間だけ継続するパルス信号を生成するＯＭＶと、前記受信信号をデータ入力とし前記ＯＭＶから出力されるパルス信号をクロック入力とするＤ−ＦＦとを有する。
この信号受信回路において、前記一対の入力デジタル信号の他方の信号は、前記Ｄ−ＦＦから出力される信号を分岐して得られた帰還信号であり、前記ＯＭＶは、自己が復旧している状態のときに前記ＸＯＲ回路の出力信号が最初に有為になった時点で起動し、一定の時定数により定まる時間の経過後に自律的に復旧することによって前記パルス信号を生成するものであり、当該パルス信号の有為な論理値が継続する時間は、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間である。
【００１３】
このような信号受信回路によれば、より少ない回路素子によりチャタリング等の影響を確実に阻止することができる。
なお、「信号が有為になる」及び「有為な論理値」の意義は上述したとおりである。このような信号受信回路においても、ＯＭＶを、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間だけ前記パルス信号の有為な論理値を継続するように構成することが望ましい。
【００１４】
より少ない回路素子によりチャタリング等を防止するという観点からは、セットリセット回路を用いた以下のような構成の信号受信回路の実施も可能である。セットリセット回路は、Ｄ型、Ｊ−Ｋ型その他の各種フリップフロップにより構成することができる。フリップフロップも、一対の論理和回路（ＯＲ回路）、論理積回路（ＡＮＤ回路）、否定論理和回路（ＮＯＲ回路）、否定論理積回路（ＮＡＮＤ回路）又はこれらの組合せにより構成することができる。
（１）受信信号をその一方の信号とする、一対の入力デジタル信号のＸＯＲ条件を判定するＸＯＲ回路と、このＸＯＲ回路の出力信号に基づいて有為な論理値が一定時間だけ継続するパルス信号を生成するＯＭＶと、前記ＸＯＲ回路の出力信号と前記ＯＭＶから出力されるパルス信号との論理積（ＡＮＤ）条件を判定するＡＮＤ回路と、このＡＮＤ回路の出力信号と前記受信信号との否定論理積（ＮＡＮＤ）条件を判定する第１ＮＡＮＤ回路と、前記ＡＮＤ回路の出力信号と前記受信信号の論理値が反転した信号とのＮＡＮＤ条件を判定する第２ＮＡＮＤ回路と、前記第１ＮＡＮＤ回路と前記第２ＮＡＮＤ回路の一方の回路から出力される信号をセット入力、他方の回路からの出力信号をリセット入力とするセットリセット回路とを有する信号受信回路。
この信号受信回路において、前記一対の入力デジタル信号の他方の信号は、前記セットリセット回路の出力信号を分岐して得られた帰還信号であり、前記ＯＭＶは、自己が復旧している状態のときに前記ＸＯＲ回路の出力信号が最初に有為になった時点で起動し、一定の時定数により定まる時間の経過後に自律的に復旧することによって前記パルス信号を生成するものであり、当該パルス信号の有為な論理値が継続する時間は、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間である。
【００１５】
（２）受信信号をその一方の信号とする、一対の入力デジタル信号のＮＡＮＤ条件を判定する第１ＮＡＮＤ回路と、前記受信信号をその一方の信号とする、一対の入力デジタル信号のＮＯＲ条件を判定するＮＯＲ回路と、前記第１ＮＡＮＤ回路の出力信号または前記ＮＯＲ回路の出力信号に基づいて、有為な論理値が一定時間だけ継続するパルス信号を生成するＯＭＶと、前記第１ＮＡＮＤ回路の出力信号と前記ＯＭＶから出力される前記パルス信号との論理和（ＯＲ）条件を判定するＯＲ回路と、前記ＮＯＲ回路の出力信号と前記ＯＭＶから出力されるパルス信号の論理値が反転した信号とのＮＡＮＤ条件を判定する第２ＮＡＮＤ回路と、前記ＯＲ回路と前記第２ＮＡＮＤ回路の一方の回路から出力される信号をセット入力、他方の回路から出力される信号をリセット入力とするセットリセット回路とを有する信号受信回路。
この信号受信回路において、前記第１ＮＡＮＤ回路及び前記ＮＯＲ回路における一対の入力デジタル信号の他方の信号は、前記セットリセット回路の出力信号を分岐し且つその論理値を反転させて得られた帰還信号であり、前記ＯＭＶは、自己が復旧している状態のときに前記第１ＮＡＮＤ回路の出力信号または前記ＮＯＲ回路の出力信号が最初に有為になった時点で起動し、一定の時定数により定まる時間の経過後に自律的に復旧することによって前記パルス信号を生成するものであり、当該パルス信号の有為な論理値が継続する時間は、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間である。
【００１６】
（３）受信信号をその一つの信号とする、三つの入力デジタル信号のＮＡＮＤ条件を判定するＮＡＮＤ回路と、前記受信信号をその一つの信号とする、三つの入力デジタル信号のＮＯＲ条件を判定するＮＯＲ回路と、前記ＮＡＮＤ回路の出力信号または前記ＮＯＲ回路の出力信号に基づいて、有為な論理値が一定時間だけ継続するパルス信号を生成するＯＭＶと、前記ＮＡＮＤ回路と前記ＮＯＲ回路の一方の回路から出力される信号をセット入力、他方の回路から出力される信号をリセット入力とするセットリセット回路とを有する信号受信回路。
この信号受信回路において、前記ＮＡＮＤ回路における三つの入力デジタル信号の他の信号は、前記ＯＭＶから出力されるパルス信号の論理値が反転した信号と、前記セットリセット回路の出力信号を分岐して得られた帰還信号であり、前記ＮＯＲ回路における三つの入力デジタル信号の他の信号は、前記ＯＭＶから出力されるパルス信号と、前記セットリセット回路の出力信号を分岐して得られた帰還信号であり、前記ＯＭＶは、自己が復旧している状態のときに前記ＮＡＮＤ回路の出力信号または前記ＮＯＲ回路の出力信号が最初に有為になった時点で起動し、一定の時定数により定まる時間の経過後に自律的に復旧することによって前記パルス信号を生成するものであり、当該パルス信号の有為な論理値が継続する時間は、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間である。
【００１７】
（４）受信信号をその一つの信号とする、三つの入力デジタル信号のＮＡＮＤ条件を判定するＮＡＮＤ回路と、前記受信信号をその一つの信号とする、三つの入力デジタル信号のＮＯＲ条件を判定するＮＯＲ回路と、前記ＮＡＮＤ回路の出力信号に基づいて、有為な論理値が一定時間だけ継続するパルス信号を生成する第１ＯＭＶと、前記ＮＯＲ回路の出力信号に基づいて、有為な論理値が一定時間だけ継続するパルス信号を生成する第２ＯＭＶと、前記第１ＯＭＶから出力されるパルス信号と前記第２ＯＭＶから出力されるパルス信号の論理値が反転した信号の一方の信号をセット入力とし、他方の信号をリセット入力とするセットリセット回路とを有する信号受信回路。
この信号受信回路において、前記ＮＡＮＤ回路における三つの入力デジタル信号の他の信号は、前記第２ＯＭＶから出力されるパルス信号の論理値が反転した信号から得られた帰還信号と、前記セットリセット回路の出力信号の論理値が反転した信号から得られた帰還信号であり、前記ＮＯＲ回路における三つの入力デジタル信号の他の信号は、前記第１ＯＭＶから出力されるパルス信号と、前記セットリセット回路の出力信号の論理値が反転した信号から得られた帰還信号であり、前記第１ＯＭＶ及び第２ＯＭＶは、自己が復旧している状態のときに前記ＮＡＮＤ回路の出力信号または前記ＮＯＲ回路の出力信号が最初に有為になった時点で起動し、一定の時定数により定まる時間の経過後に自律的に復旧することによって前記パルス信号を生成するものであり、当該パルス信号の有為な論理値が継続する時間は、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間である。
【００１８】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態を説明する。
＜第一実施形態＞
本実施形態では、請求項１の第１回路の例としてＸＯＲ回路、第２回路の例としてＯＭＶ、第３回路の例としてＤ−ＦＦを用いた信号受信回路の例を示す。つまり、接続の仕方を代えることにより、図１１に示した従来の信号受信回路のＴ−ＦＦ１０３を不要としている。
この実施形態では、また、一例として、有為な論理値が論理１、非有為な論理値が論理０であり、論理０から論理１への立ち上がりエッジ時に有為な意味をもつものとして説明する。
【００１９】
図１は、第一実施形態による信号受信回路の構成例を示す図であり、図２は、その動作タイミング図である。Ａ１〜Ａ４は、図１の各部の信号波形である。
この実施形態の信号受信回路は、図示しない外部回路で受信した受信信号を入力するための入力端子１０と、受信信号に関わる処理を行う論理素子ＩＣ等である後段回路へデジタル信号を出力するための出力端子１１とを有している。
入力端子１０に入力された受信信号Ａ１は、ＸＯＲ回路１の一方の入力端に入力される。このＸＯＲ回路１の出力端にはＯＭＶ２が接続され、さらにＯＭＶ２の出力側には、ＸＯＲ回路１に入力された受信信号Ａ１から分岐した信号をデータ入力とし、ＯＭＶ２から出力されるパルス信号Ａ３をクロック入力とするＤ−ＦＦ３が配置される。このＤ−ＦＦ３から出力される信号Ａ４は、上記の出力端子１１に導かれるが、その信号Ａ４の分岐信号は、帰還信号としてＸＯＲ回路１の他方の入力端に帰還されるようになっている。
【００２０】
ＯＭＶ２は、ＸＯＲ回路１から出力される信号Ａ２に基づいてパルス信号Ａ３を生成する。すなわち、自己が復旧している論理０の状態のときにＸＯＲ回路１の出力信号Ａ２が最初に論理１になった時点で起動し、一定の時定数により定まる時間Ｔの経過後に自律的に復旧することによって、ＸＯＲ回路１の出力信号Ａ２の立ち上がりに同期して立ち上がり、一定の時定数により定まる時間Ｔの経過後に自律的に立ち下がるパルス信号Ａ３を生成する。このパルス信号Ａ３の論理１が継続する時間Ｔ１は、チャタリング等がないと仮定したときの受信信号Ａ１の論理１が継続する時間よりも短く、且つ予定されるチャタリング等が継続する時間ｔ１よりも長い時間である（図２参照）。
【００２１】
次に、この実施形態の信号受信回路によって、チャタリング等が除去される原理を具体的に説明する。
ＸＯＲ回路１に入力される受信信号Ａ１に対して、Ｄ−ＦＦ３の出力信号Ａ４から分岐された帰還信号は、ＸＯＲ回路１、ＯＭＶ２およびＤ−ＦＦ３を経る分だけタイミングが僅かに遅延してＸＯＲ回路１の他方の入力端に入力される。そのため、ＸＯＲ回路１の出力信号Ａ２は、図２に示されるように、受信信号Ａ１が論理０の状態から最初に論理１に立ち上がる僅かの時間および受信信号Ａ１が論理１の状態から最初に論理０に立ち下がる僅かの時間に常に論理１になり、この出力信号Ａ２が論理１の時点でＯＭＶ２が起動してパルス信号Ａ３が論理１となる。このパルス信号Ａ３の立ち上がりに同期してＤ−ＦＦ３の出力信号Ａ４も立ち上がり、論理１となる。
【００２２】
このとき、受信信号Ａ１にチャタリング等が含まれていたとしても、ＯＭＶ２は、時間Ｔ１が経過するまでは論理１を維持しているので、チャタリング等による影響は確実に吸収される。
【００２３】
その後、パルス信号Ａ３は時間Ｔ１の経過後に自律的に復旧して論理０に戻るが、Ｄ−ＦＦ３の出力信号Ａ４は、論理１を維持している。
パルス信号Ａ３がその後に論理１になると、それに同期してＤ−ＦＦ３の出力信号Ａ４が論理１から論理０に遷移するが、このときも、論理０から論理１に遷移したときと同様、ＯＭＶ２から出力されるパルス信号Ａ３が時間Ｔ１だけ論理１を維持しているので、受信信号Ａ１の立ち下がり時のチャタリング等の影響が確実に吸収される。
【００２４】
その結果、論理１と論理０が交互に繰り返される受信信号Ａ１の最初の立ち上がり及びチャタリング等が除去された後の最初の立ち下がりのタイミングに同期し、且つ立ち下がった直後のチャタリング等も除去された出力信号Ａ４が出力端子１１から出力される。
図１から明らかなように、この信号受信回路は、図１１に示した従来の信号受信回路のＴ−ＦＦ１０３を用いていないので、コストの観点から有利であるだけでなく、ＭＴＢＦ（平均故障間隔）を図１１に示した回路よりも長くする観点からも有利となる。
【００２５】
なお、本発明は、信号受信回路を図２のようなタイミングで動作させる点に主眼があるので、必ずしも図１に示した回路素子に限定されるものではない。すなわち、ＸＯＲ回路１と同様の機能を有する他の回路を第１回路、ＯＭＶ２と同様の機能を有する他の回路を第２回路、Ｄ−ＦＦ３と同様の機能を有する他の回路を第３回路として用いた場合にも上記の実施形態と同様の効果が得られるものである。
また、図１の信号受信回路を後段回路である論理素子ＩＣのパッケージに同梱してもよく、あるいは図１の信号受信回路のみを単独でパッケージ化することも本発明によれば可能である。
【００２６】
＜第二実施形態＞
この実施形態では、第１回路としてＸＯＲ回路、第２回路としてＯＭＶ、第３回路として、ＡＮＤ回路、ＮＡＮＤ回路、ＮＯＴ回路、及びセットリセット型のフリップフロップ（ＳＲ−ＦＦ）を用いた信号受信回路の例を示す。
【００２７】
図３は、この実施形態による信号受信回路の構成例を示す図であり、図４は、その動作タイミング図である。Ｂ１〜Ｂ７は、図３の各部の信号波形である。 この実施形態の信号受信回路は、図示しない外部回路で受信した受信信号Ｂ１を入力するための入力端子３０と、例えば受信信号Ｂ１に関わる処理を行う論理素子ＩＣ等である後段回路へデジタル信号を出力するための出力端子３１とを有している。
入力端子３０に入力された受信信号Ｂ１は、ＸＯＲ回路２１の一方の入力端に入力される。このＸＯＲ回路２１から出力される出力信号Ｂ２は、ＯＭＶ２２の反転入力に入力される。ＯＭＶ２２の出力端には一対の入力端を有するＡＮＤ回路２３が接続されており、一方の入力端にはＯＭＶ２２から出力されるパルス信号Ｂ４の論理値が反転した信号が入力され、他方の入力端にはＸＯＲ回路２１の出力信号Ｂ２の分岐信号が入力される。
ＡＮＤ回路２３から出力される出力信号Ｂ３は、それぞれ一対の入力端を有するＮＡＮＤ回路２４，２６の一方の入力端に入力される。また、ＮＡＮＤ回路２４の他方の入力端には受信信号Ｂ１が入力され、ＮＡＮＤ回路２６の他方の入力端にはＮＯＴ回路２５により受信信号Ｂ１の論理値が反転した信号が入力される。
ＮＡＮＤ回路２４及びＮＡＮＤ回路２６の出力端には、ＮＡＮＤ回路２４から出力される出力信号Ｂ５をセット入力、ＮＡＮＤ回路２６から出力される出力信号Ｂ６をリセット入力とするＳＲ−ＦＦ２７が接続されている。ＳＲ−ＦＦ２７から出力される出力信号Ｂ７は、出力端子３１に導かれるが、その分岐信号は、ＸＯＲ回路２１の他方の入力端に帰還されるようになっている。
【００２８】
ＯＭＶ２２は、出力信号Ｂ２に基づいてパルス信号Ｂ４を生成する。すなわち、自己が復旧している論理１の状態のときに出力信号Ｂ２が最初に論理０になった時点で起動し、一定の時定数により定まる時間Ｔ２の経過後に自律的に復旧することによって、出力信号Ｂ２の立ち下がりに同期して立ち下がり、一定の時定数により定まる時間Ｔ２の経過後に自律的に立ち上がるパルス信号Ｂ４を生成する。このパルス信号Ｂ４の論理０が継続する時間Ｔ２は、チャタリング等がないと仮定したときの受信信号Ｂ１の論理１が継続する時間よりも短く、且つ予定されるチャタリング等が継続する時間ｔ２よりも長い時間である（図４参照）。
【００２９】
ＳＲ−ＦＦ２７の出力信号Ｂ７が論理０のとき、受信信号Ｂ１が論理１になると、ＸＯＲ回路２１の出力信号Ｂ２も論理１、ＡＮＤ回路２３の出力信号Ｂ３も論理１となり、ＮＡＮＤ回路２４の出力信号Ｂ５が論理０になるので、ＦＦ２７の出力信号Ｂ７の論理値は反転する。よって、出力信号Ｂ７が論理１となるので、出力信号Ｂ２は論理０に戻り、ＯＭＶ２２が起動され、パルス信号Ｂ４が論理０となる。パルス信号Ｂ４が論理０の間は、出力信号Ｂ３は論理０となるので、受信信号Ｂ１の論理値に関係なく、ＮＡＮＤ回路２４の出力信号Ｂ５とＮＡＮＤ回路２６の出力信号Ｂ６は共に論理１のままであり、ＦＦ２７の出力信号Ｂ７は論理１のまま維持される。
その後、パルス信号Ｂ４が論理１に戻った時点では、受信信号Ｂ１に含まれるチャタリングは収束しているので、出力信号Ｂ５，Ｂ６が共に論理１で、ＦＦ２７の出力信号Ｂ７は論理１のまま維持される。
そして、出力信号Ｂ７が論理１のとき、受信信号Ｂ１が論理０になると、出力信号Ｂ２も論理１、出力信号Ｂ３も論理１となり、出力信号Ｂ６が論理０になるので、ＦＦ２７の出力信号Ｂ７は反転する。よって、出力信号Ｂ７は論理０になるので、出力信号Ｂ２は論理０に戻り、ＯＭＶ２２が起動され、パルス信号Ｂ４が論理０となる。パルス信号Ｂ４が論理０の間は、出力信号Ｂ３は論理０となるので、受信信号Ｂ１の論理値に関係なく、ＮＡＮＤ回路２４の出力信号Ｂ５とＮＡＮＤ回路２６の出力信号Ｂ６は共に論理１のままであり、ＦＦ２７の出力信号Ｂ７は論理０のまま維持される。
その後、パルス信号Ｂ４が論理１に戻った時点では、上述のように、受信信号Ｂ１に含まれるチャタリングは収束しているので、出力信号Ｂ５，Ｂ６が共に論理１で、ＦＦ２７の出力信号Ｂ７は論理０のまま維持される。
【００３０】
次に、この実施形態の信号受信回路によって、チャタリング等が除去される原理を具体的に説明する。
ＸＯＲ回路２１に入力される受信信号Ｂ１に対して、ＳＲ−ＦＦ２７の出力信号Ｂ７から分岐された信号Ｂ７は、ＯＭＶ２２、ＡＮＤ回路２３、ＮＡＮＤ回路２４又は２６、ＳＲ−ＦＦ２７を経る分だけタイミングが僅かに遅延してＸＯＲ回路２１の他方の入力端に入力される。
そのため、ＸＯＲ回路２１の出力信号Ｂ２は、図４に示されるように、受信信号Ｂ１が論理０の状態から最初に論理１に立ち上がる僅かの時間および受信信号Ｂ１が論理１の状態から最初に論理０に立ち下がる僅かの時間に常に論理１になる。
【００３１】
図４に示すように、ＯＭＶ２２のパルス信号Ｂ４は、この立ち下がりに同期して立ち下がるため、ＡＮＤ回路２３の出力信号Ｂ３の波形は、受信信号Ｂ１の最初の立ち上がり及び最初の立ち下がりに同期して、僅かな時間に常に立ち上がる波形となる。また、受信信号Ｂ１にチャタリング等が含まれていたとしてもＯＭＶ２２は時間Ｔ２が経過するまでは論理０を維持しているので、チャタリング等による影響は確実に吸収されている。つまり、出力信号Ｂ３では、ＯＭＶ２２の出力期間だけ受信信号Ｂ１がゲートオフされることとなる。そして、ＮＡＮＤ回路２４の出力信号Ｂ５の波形は、受信信号Ｂ１の最初の立ち上がりに同期して、僅かな時間に常に立ち下がる波形となる。また、ＮＡＮＤ回路２６の出力信号Ｂ６の波形は、受信信号の最初の立ち下がりに同期して、僅かな時間に常に立ち下がる波形となる。
【００３２】
ＳＲ−ＦＦ２７は、この出力信号Ｂ５をＳＲ−ＦＦ２７のセット信号とし、出力信号Ｂ６をＳＲ−ＦＦ２７のリセット信号としているので、出力信号Ｂ７は論理１と論理０が交互に繰り返される受信信号Ｂ１の立ち上がり及びチャタリング等が除去された後の最初の立ち下がりのタイミングに同期し、且つ立ち下がった直後のチャタリング等の影響が確実に吸収された波形の信号となり、出力端子３１から出力されることとなる。
【００３３】
このように、図３に示した構成の信号受信回路によっても、チャタリング等の影響が除去される。この実施形態の信号受信回路では、第一実施形態の信号受信回路と異なり、Ｄ−ＦＦ３は用いておらず、それ故に回路部品（ＦＥＴ等）数が第一実施形態の信号受信回路よりも少ないので、コストの観点からさらに有利であるだけでなく、ＭＴＢＦを長くする観点からも有利となる。
【００３４】
なお、本実施形態では、ＯＭＶ２２を受信信号Ｂ１の立ち下がりで起動するものとして説明したが、受信信号Ｂ１の立ち上がりで起動し、その他のゲートの論極性を反転させた構成にしてもよい。
【００３５】
本発明は、信号受信回路を図４のようなタイミングで動作させる点に主眼があるので、必ずしも図３に示した回路素子に限定されるものではないことは、第一実施形態と同様である。また、図３の信号受信回路を後段回路である論理素子ＩＣのパッケージに同梱してもよく、あるいは図３の信号受信回路のみを単独でパッケージ化してもよい。
【００３６】
＜第三実施形態＞
この実施形態では、ＸＯＲ回路に代えて、ＮＡＮＤ回路、ＮＯＲ回路及びＯＲ回路を用い、また、ＯＭＶと、二つのＮＡＮＤ回路からなるＳＲ−ＦＦとを有する信号受信回路の例を示す。
図５は、この実施形態による信号受信回路の構成例を示す図であり、図６は、その動作タイミング図である。Ｃ１〜Ｃ８は、図５の各部の信号波形である。
この実施形態の信号受信回路は、図示しない外部回路で受信した受信信号Ｃ１を入力するための入力端子５０と、受信信号Ｃ１に関わる処理を行う論理素子ＩＣ等である後段回路へデジタル信号を出力するための出力端子５１とを有している。
【００３７】
入力端子５０に入力された受信信号Ｃ１は、一対の入力端を有するＮＡＮＤ回路４１の一方の入力端に入力される。また、受信信号Ｃ１は、一対の入力端を有するＮＯＲ回路４２の一方の入力端に入力される。ＮＡＮＤ回路４１から出力される出力信号Ｃ２はＯＭＶ４３に入力され、ＮＯＲ回路４２から出力される出力信号Ｃ３はＯＭＶ４３の反転入力に入力される。
【００３８】
ＯＭＶ４３の出力端には一対の入力端を有するＯＲ回路４４と、一対の入力端を有するＮＡＮＤ回路４５が接続されている。ＯＲ回路４４の一方の入力端にはＯＭＶ４３から出力されるパルス信号Ｃ４が入力され、他方の入力端には分岐されたＮＡＮＤ回路４１の出力信号Ｃ２が入力される。
ＮＡＮＤ回路４５の一方の入力端にはパルス信号Ｃ４の反転信号Ｃ５が入力され、他方の入力端には分岐されたＮＯＲ４２の出力信号Ｃ３が入力される。ＯＲ回路４４及びＮＡＮＤ回路４５の出力端には、ＯＲ回路４４から出力される出力信号Ｃ６をセット入力、ＮＡＮＤ回路４５から出力される出力信号Ｃ７をリセット入力とするＳＲ−ＦＦ４６が配置される。ＳＲ−ＦＦ４６から出力される出力信号Ｃ８は、出力端子５１に導かれるが、その論理値が反転した信号は、それぞれＮＡＮＤ回路４１及びＮＯＲ回路４２の他方の入力端に帰還されるようになっている。
【００３９】
ＯＭＶ４３は、ＮＡＮＤ回路４１の出力信号Ｃ２と、ＮＯＲ回路４２の出力信号Ｃ３の信号に基づいてパルス信号Ｃ４を生成する。
すなわち、自己が復旧している論理０の状態のときに出力信号Ｃ２が最初に論理１になった時点又は出力信号Ｃ３が最初に論理０になった時点で起動し、一定の時定数により定まる時間Ｔ３の経過後に自律的に復旧することによって、出力信号Ｃ２の立ち上がり又は出力信号Ｃ３の立ち下がりに同期して立ち上がり、一定の時定数により定まる時間Ｔ３の経過後に自律的に立ち下がるパルス信号Ｃ４を生成する。
このパルス信号Ｃ４の論理１が継続する時間Ｔ３は、チャタリング等がないと仮定したときの受信信号Ｃ１の論理１が継続する時間よりも短く、且つ予定されるチャタリング等が継続する時間ｔ３よりも長い時間である（図６参照）。
【００４０】
ＦＦ４６の出力信号Ｃ８が論理０のとき、受信信号Ｃ１が論理０から論理１になると、ＮＡＮＤ回路４１の出力信号Ｃ２が論理０となるため、ＯＲ回路４４の出力信号Ｃ６が論理０となり、ＳＲ−ＦＦ４６の出力信号Ｃ８が反転し、論理１になる。これにより、出力信号Ｃ２は論理１に戻り、これに同期してＯＭＶ４３が起動され、ＯＭＶ４３から出力され、論理反転した信号Ｃ５は論理０となるので、受信信号Ｃ１に含まれるチャタリングによりＮＯＲ回路４２の出力信号Ｃ３が論理１になっても、ＮＡＮＤ回路４５の出力信号Ｃ７は論理１のままであり、ＳＲ−ＦＦ４６の出力信号Ｃ８は、論理１のまま維持される。
その後、信号Ｃ５が論理１に戻った時点では受信信号Ｃ１のチャタリングは収束し、ＮＯＲ回路４２の出力信号Ｃ３が論理０なので、ＮＡＮＤ回路４５の出力信号Ｃ７は論理１となり、ＳＲ−ＦＦ４６の出力信号Ｃ８は、論理１のまま維持される。
そして、出力信号Ｃ８が論理１のとき、受信信号Ｃ１が論理１から論理０になると、出力信号Ｃ３が論理１、出力信号Ｃ７が論理０となるため、ＳＲ−ＦＦ４６の出力信号Ｃ８の論理値が反転して論理０になる。これにより、出力信号Ｃ３は論理０に戻り、これに同期してＯＭＶ４３が起動してパルス信号Ｃ４が論理１となるので、受信信号Ｃ１に含まれるチャタリングによりＮＡＮＤ回路４１の出力信号Ｃ２が論理０になっても、出力信号Ｃ６は論理１のままとなり、ＳＲ−ＦＦ４６の出力信号Ｃ８は、論理０のまま維持される。その後、パルス信号Ｃ４が論理０に戻った時点では受信信号Ｃ１のチャタリングは収束し、出力信号Ｃ２が論理１なので、ＯＲ回路４４の出力信号Ｃ６は論理１となり、ＳＲ−ＦＦ４６の出力信号Ｃ８は、論理０のまま維持される。
【００４１】
次に、この実施形態の信号受信回路によって、チャタリング等が除去される原理を具体的に説明する。
ＮＡＮＤ回路４１又はＮＯＲ回路４２に入力される受信信号Ｃ１に対して、入力されるＳＲ−ＦＦ４６の出力信号Ｃ８又はその論理値が反転した信号は、ＮＡＮＤ回路４１又はＮＯＲ回路４２、ＯＭＶ４３、ＯＲ回路４４又はＮＡＮＤ回路４５、ＳＲ−ＦＦ４６を経る分だけタイミングが僅かに遅延して、ＮＡＮＤ回路４１及びＮＯＲ回路４２の他方の入力端に入力される。
そのため、ＮＡＮＤ回路４１の出力信号Ｃ２は、図６に示されるように、受信信号Ｃ１が論理０の状態から最初に論理１に立ち上がる僅かの時間に常に論理０になる。また、ＮＯＲ回路４２の出力信号Ｃ３は、受信信号Ｃ１が論理１の状態から最初に論理０に立ち下がる僅かの時間に論理１になる。
【００４２】
図６に示すように、出力信号Ｃ２は、受信信号Ｃ１の立ち上がりに同期して立ち下がり、出力信号Ｃ３は、受信信号Ｃ１の立ち下がりに同期して立ち上がる。ＯＭＶ４３は、出力信号Ｃ２の立ち上がりに同期して立ち上がり、また、出力信号Ｃ３の立ち下がりに同期して立ち上がる。
このため、ＯＲ回路４４の出力信号Ｃ６の波形は、受信信号Ｃ１の最初の立ち上がりに同期して、僅かな時間に立ち下がる波形となる。また、ＮＡＮＤ回路４５の出力信号Ｃ７の波形は、受信信号Ｃ１の最初の立ち下がりに同期して、僅かな時間に立ち下がる波形となる。
なお、受信信号Ｃ１にチャタリング等が含まれていたとしても、ＯＭＶ４３は時間Ｔ３が経過するまでは論理１を維持しているため、チャタリング等による影響は確実に吸収される。つまり、出力信号Ｃ６及び出力信号Ｃ７では、ＯＭＶ４３の出力期間だけ受信信号Ｃ１がゲートオフされることとなり、チャタリング等による影響はない。
【００４３】
ＳＲ−ＦＦ４６は、この出力信号Ｃ６をセット信号とし、出力信号Ｃ７をリセット信号としているので、出力信号Ｃ８は、論理１と論理０が交互に繰り返される受信信号Ｃ１の立ち上がり及びチャタリング等が除去された後の最初の立ち下がりのタイミングに同期し、且つ立ち上がった直後のチャタリング等の影響が確実に吸収された波形の信号となり、出力端子５１から出力されることとなる。
図５に示した構成の信号受信回路は、Ｄ−ＦＦ３を用いていないので、回路部品（ＦＥＴ等）数が第一実施形態の回路よりも少なく、コスト及びＭＴＢＦを長くする観点から有利となる。
【００４４】
なお、本実施形態では、ＯＭＶを出力信号Ｃ２の立ち上がりで起動するものとして説明したが、出力信号Ｃ２の立ち下がりで起動し、その他のゲートの極性等を反転させて回路を構成してもよい。
【００４５】
＜第四実施形態＞
この実施形態では、ＮＡＮＤ回路、ＮＯＲ回路、ＯＭＶ、及び、ＡＮＤ回路とＯＲ回路とからなるＳＲ−ＦＦ６４を有する信号受信回路の例を示す。
図７は、この実施形態による信号受信回路の構成例を示す図であり、図８は、その動作タイミング図である。Ｄ１〜Ｄ６は、図８の各部の信号波形である。
この実施形態の信号受信回路は、図示しない外部回路で受信した受信信号Ｄ１を入力するための入力端子７０と、受信信号Ｄ１に関わる処理を行う論理素子ＩＣ等である後段回路へデジタル信号を出力するための出力端子７１とを有している。
【００４６】
入力端子７０に入力された受信信号Ｄ１は、三つの入力端を有するＮＡＮＤ回路６１の入力端の一つに入力される。また、受信信号Ｄ１は、三つの入力端を有するＮＯＲ回路６２の入力端の一つに入力される。
ＮＡＮＤ回路６１から出力される出力信号Ｄ２はＯＭＶ６３に入力され、ＮＯＲ回路６２から出力される出力信号Ｄ３はＯＭＶ６３の反転入力に入力される。
【００４７】
ＯＭＶ６３から出力されるパルス信号Ｄ４は、帰還されてＮＯＲ回路６２の入力端の一つに入力される。また、パルス信号Ｄ４の論理値を反転させた信号Ｄ５は、帰還されてＮＡＮＤ回路６１の入力端の一つに入力される。
ＮＡＮＤ回路６１の出力信号Ｄ２は、分岐されてＳＲ−ＦＦ６４のＡＮＤ回路６４Ａに入力され、ＮＯＲ回路６２の出力信号Ｄ３は、分岐されてＳＲ−ＦＦ６４のＯＲ６４Ｂに入力される。
ＳＲ−ＦＦ６４から出力される出力信号Ｄ６は、出力端子７１に導かれるが、この信号は、ＮＡＮＤ回路６１の入力端の一つに入力されると共に、ＮＯＲ回路６２の入力端の一つに入力される。
【００４８】
ＯＭＶ６３は、ＮＡＮＤ回路６１の出力信号Ｄ２と、ＮＯＲ回路６２の出力信号Ｄ３の信号に基づいてパルス信号Ｄ４を生成する。すなわち、自己が復旧している論理０の状態のときに出力信号Ｄ２が最初に論理１になった時点又は出力信号Ｄ３が最初に論理０になった時点で起動し、一定の時定数により定まる時間Ｔ４の経過後に自律的に復旧することによって、出力信号Ｄ２の立ち上がり又は出力信号Ｄ３の立ち下がりに同期して立ち上がり、一定の時定数により定まる時間Ｔ４の経過後に自律的に立ち下がるパルス信号Ｄ４を生成する。
このパルス信号Ｄ４の論理１が継続する時間Ｔ４は、チャタリング等がないと仮定したときの受信信号Ｄ１の論理１が継続する時間よりも短く、且つ予定されるチャタリング等が継続する時間ｔ４よりも長い時間である（図８参照）。
なお、ＳＲ−ＦＦ６４は、ＡＮＤ回路６４Ａの一方の入力端に入力される信号Ｄ２が論理１であり、ＯＲ６４Ｂの一方の入力端に入力される信号Ｄ３が論理０である場合、出力信号Ｄ６は論理０または１で安定し、出力信号Ｄ２を論理０とすることで出力信号Ｄ６を論理０に、出力信号Ｄ３を論理１とすることで出力信号Ｄ６を論理１とすることができる。
【００４９】
ＳＲ−ＦＦ６４の出力信号Ｄ６が論理１のとき、受信信号Ｄ１が論理０から論理１に変わると、ＮＡＮＤ回路６１の出力信号Ｄ２が論理０となり、ＳＲ−ＦＦ６４の出力信号Ｄ６の論理値が反転して論理０となる。出力信号Ｄ６が論理０となると、出力信号Ｄ２は論理１に戻る。
これに同期してＯＭＶ６３が起動し、パルス信号Ｄ４が論理１となるため、ＮＯＲ回路６２の出力信号Ｄ３は受信信号Ｄ１の論理値に関係なく、論理０となり、ＳＲ−ＦＦ６４の出力信号Ｄ６は反転されない。
その後、ＯＭＶ６３のパルス信号Ｄ４が論理０に戻った時点では、受信信号Ｄ１に含まれるチャタリングは収束して論理１となっており、出力信号Ｄ３は論理０なので、ＳＲ−ＦＦ６４の出力信号Ｄ６は、論理０のまま維持される。
そして、出力信号Ｄ６が論理０のとき、受信信号Ｄ１が論理１から論理０に変わると、ＮＯＲ回路６２の出力信号Ｄ３が論理１となり、ＳＲ−ＦＦ６４の出力信号Ｄ６の論理値が反転して論理１となる。出力信号Ｄ６が論理１となると、出力信号Ｄ３は、論理０に戻る。
これに同期して、ＯＭＶ６３が起動し、反転信号Ｄ５が論理０になるため、出力信号Ｄ２は、受信信号Ｄ１の論理値に関係なく論理１であり、ＳＲ−ＦＦ６４の出力信号Ｄ６の論理値は反転されない。
その後、ＯＭＶ６３の反転信号Ｄ５が論理１に戻った時点では、受信信号Ｄ１に含まれるチャタリングは収束して論理０となっており、出力信号Ｄ２は論理１なので、ＳＲ−ＦＦ６４の出力信号Ｄ６は、論理１のまま維持される。
【００５０】
次に、この実施形態の信号受信回路によって、チャタリング等が除去される原理を具体的に説明する。
ＮＡＮＤ回路６１又はＮＯＲ回路６２に入力される受信信号Ｄ１に対して、帰還されて入力されるＯＭＶ６３のパルス信号Ｄ４又はその反転信号Ｄ５、及びＳＲ−ＦＦ６４の論理値が反転した信号は、ＮＡＮＤ回路６１又はＮＯＲ回路６２、ＳＲ−ＦＦ６４を経る分だけタイミングが僅かに遅延してＮＡＮＤ回路６１及びＮＯＲ回路６２の入力端に入力される。
【００５１】
そのため、ＮＡＮＤ回路６１の出力信号Ｄ２は、図８に示されるように、受信信号Ｄ１が論理０の状態から最初に論理１に立ち上がる僅かの時間に論理０になる。同様に、ＮＯＲ回路６２の出力信号Ｄ３は、受信信号Ｄ１が論理１の状態から最初に論理０に立ち下がる僅かの時間に論理１になる。
つまり、ＮＡＮＤ回路６１の出力信号Ｄ２の波形は、受信信号Ｄ１の最初の立ち上がりに同期して、僅かな時間に立ち下がる波形となる。また、ＮＯＲ回路６２の出力信号Ｄ３の波形は、受信信号Ｄ１の最初の立ち下がりに同期して、僅かな時間に常に立ち下がる波形となる。
なお、受信信号Ｄ１にチャタリング等が含まれていたとしても、ＯＭＶ６３は時間Ｔ４が経過するまでは論理１を維持しているので、チャタリング等による影響は確実に吸収される。つまり、出力信号Ｄ２及び出力信号Ｄ３では、ＯＭＶ６３の出力期間だけ受信信号Ｄ１がゲートオフされるため、チャタリング等の影響はない。
ＳＲ−ＦＦ６４の出力信号Ｄ６は、上述のように、出力信号Ｄ２が論理０となったタイミングで論理０になり、出力信号Ｄ３が論理１となったタイミングで論理１になるため、受信信号Ｄ１に含まれるチャタリングを除いた、反転波形となる。つまり、論理１と論理０が交互に繰り返される受信信号Ｄ１の立ち上がり及びチャタリング等が除去された後の最初の立ち下がりのタイミングに同期し、且つ立ち上がった直後のチャタリング等の影響が確実に吸収された波形の信号となり、出力端子７１から出力されることとなる。
この実施形態の信号受信回路も、Ｄ−ＦＦ３を用いておらず、それ故に、回路部品（ＦＥＴ等）数が第一実施形態の回路よりも少なくなり、コスト及びＭＴＢＦを長くする観点から有利となる。
【００５２】
＜第五実施形態＞
この実施形態では、ＮＡＮＤ回路、ＮＯＲ回路、二つのＯＭＶ、及び、ＮＡＮＤ回路とＮＡＮＤ回路からなるＳＲ−ＦＦとを有する信号受信回路の例を示す。
【００５３】
図９は、この実施形態による信号受信回路の構成例を示す図であり、図１０は、その動作タイミング図である。Ｅ１〜Ｅ６は、図９の各部の信号波形である。この実施形態の信号受信回路は、図示しない外部回路で受信した受信信号Ｅ１を入力するための入力端子９０と、受信信号Ｅ１に関わる処理を行う論理素子ＩＣ等である後段回路へデジタル信号を出力するための出力端子９１とを有している。
入力端子９０に入力された受信信号Ｅ１は、三つの入力端を有するＮＡＮＤ回路８１の入力端の一つに入力される。また、受信信号Ｅ１は、三つの入力端を有するＮＯＲ回路８２の入力端の一つに入力される。このＮＡＮＤ回路８１の出力端子にはＯＭＶ８３が接続されている。また、ＮＯＲ回路８２の出力端子にはＯＭＶ８４が接続されている。
【００５４】
ＯＭＶ８３から出力されるパルス信号Ｅ４は、帰還されてＮＯＲ回路８２の入力端の一つに入力される。また、パルス信号Ｅ４の論理値が反転した信号は、ＮＡＮＤ回路８５Ａに入力される。ＯＭＶ８４から出力されるパルス信号の論理値が反転した信号Ｅ５は、ＮＡＮＤ回路８５Ｂに入力されると共に、帰還されてＮＡＮＤ回路８１の入力端の一つに入力される。
【００５５】
ＯＭＶ８３は、ＮＡＮＤ回路８１の出力信号Ｅ２の論理値が反転した信号に基づいてパルス信号Ｅ４を生成する。すなわち、自己が復旧している論理０の状態のときに出力信号Ｅ２が最初に論理０になった時点で起動し、一定の時定数により定まる時間Ｔ５の経過後に自律的に復旧することによって、出力信号Ｅ２の立ち下がりに同期して立ち上がり、一定の時定数により定まる時間Ｔ５の経過後に自律的に立ち下がるパルス信号Ｅ４を生成する。
このパルス信号Ｅ４の論理１が継続する時間Ｔ５は、チャタリング等がないと仮定したときの受信信号Ｅ１の論理１が継続する時間よりも短く、且つ予定されるチャタリング等が継続する時間ｔ５よりも長い時間である（図１０参照）。
【００５６】
ＯＭＶ８４は、ＮＯＲ回路８２の出力信号Ｅ３に基づいてパルス信号Ｅ５を生成する。すなわち、自己が復旧している論理１の状態のときに出力信号Ｅ３が最初に論理１になった時点で起動し、一定の時定数により定まる時間Ｔ６の経過後に自律的に復旧することによって、出力信号Ｅ３の立ち上がりに同期して立ち下がり、一定の時定数により定まる時間Ｔ６の経過後に自律的に立ち上がるパルス信号Ｅ５を生成する。
このパルス信号Ｅ５の論理０が継続する時間Ｔ６は、チャタリング等がないと仮定したときの受信信号Ｅ１の論理０が継続する時間よりも短く、且つ予定されるチャタリング等が継続する時間ｔ５よりも長い時間である。
【００５７】
ＳＲ−ＦＦ８５の出力信号Ｅ６が論理０であるとき、受信信号Ｅ１が論理０から論理１になると、ＮＡＮＤ回路８１の出力信号Ｅ２が論理０となり、これに同期してＯＭＶ８３が起動する。
ＯＭＶ８３の反転信号は論理０となり、ＳＲ−ＦＦ８５の出力信号Ｅ６の論理値が反転して論理１となる。この時点で、ＯＭＶ８３のパルス信号Ｅ４は論理１なので、チャタリングにより受信信号Ｅ１が論理０になっても、ＮＯＲ回路８２の出力信号Ｅ３は論理０のままであり、ＯＭＶ８４は起動せず、ＳＲ−ＦＦ８５の出力信号Ｅ６は論理１のまま維持される。
その後、パルス信号Ｅ４が論理０に戻った時点では、受信信号Ｅ１に含まれるチャタリングは収束して論理１となっており、出力信号Ｅ３は論理０のままなので、出力信号Ｅ６は論理１のまま維持される。
【００５８】
そして、出力信号Ｅ６が論理１のとき、受信信号Ｅ１が論理１から論理０になると、ＮＯＲ回路８２の出力信号Ｅ３が論理１となり、これに同期してＯＭＶ８４が起動する。ＯＭＶ８４から出力されその論理値が反転した信号Ｅ５は論理０となり、ＳＲ−ＦＦ８５の出力信号Ｅ６は反転し、論理０となる。この時点で、ＯＭＶ８４の反転信号Ｅ５が論理０なので、チャタリングにより受信信号Ｅ１が論理１になっても、ＮＡＮＤ回路８１の出力信号Ｅ２は論理１のままであり、ＯＭＶ８３は起動せず、ＳＲ−ＦＦ８５の出力信号Ｅ６は論理０のまま維持される。その後、パルス信号Ｅ４の論理値が反転した信号が論理１に戻った時点では、受信信号Ｅ１に含まれるチャタリングは収束し、出力信号Ｅ２は論理１のままなので、出力信号Ｅ６は論理０のまま維持される。
【００５９】
次に、この実施形態の信号受信回路によって、チャタリング等が除去される原理を説明する。
ＮＡＮＤ回路８１又はＮＯＲ回路８２に入力される受信信号Ｅ１に対して、ＯＭＶ８３のパルス信号Ｅ４又はＯＭＶ８４の論理値が反転した信号Ｅ５、及びＳＲ−ＦＦ８５の論理値が反転した信号は、ＮＡＮＤ回路８１又はＮＯＲ回路８２、ＯＭＶ８３又はＯＭＶ８４、ＳＲ−ＦＦ８５を経る分だけタイミングが僅かに遅延してＮＡＮＤ回路８１及びＮＯＲ回路８２の入力端に入力される。
【００６０】
そのため、ＮＡＮＤ回路８１の出力信号Ｅ２は、図１０に示されるように、受信信号Ｅ１が論理０の状態から最初に論理１に立ち上がる僅かの時間に論理０になる。また、ＮＯＲ回路の出力信号Ｅ３は、受信信号Ｅ１が論理１の状態から最初に論理０に立ち下がる僅かの時間に論理１になる。
ＯＭＶ８３のパルス信号Ｅ４は、図１０に示すように、受信信号Ｅ１の立ち上がりに同期して立ち上がり、立ち上がった直後のチャタリング等の影響が確実に吸収された波形の信号となる。また、ＯＭＶ８４のパルス信号Ｅ５は、受信信号Ｅ１の立ち下がりに同期して立ち下がり、立ち下がった直後のチャタリング等の影響が確実に吸収された波形の信号となる。つまり、ＯＭＶ８３，８４の出力期間だけ受信信号Ｅ１がゲートオフされることとなる。
ＳＲ−ＦＦ８５の出力信号Ｅ６は、この出力信号Ｅ４の立ち上がりに同期して立ち上がり、出力信号Ｅ５の立ち下がりに同期して立ち下がるため、論理１と論理０が交互に繰り返される受信信号Ｅ１の立ち上がり及びチャタリング等が除去された後の最初の立ち下がりのタイミングに同期し、且つ立ち上がった直後のチャタリング等の影響が確実に吸収された波形の信号となり、出力端子９１から出力されることとなる。
【００６１】
この実施形態の信号受信回路においても、Ｄ−ＦＦを用いられておらず、それ故に、回路部品（ＦＥＴ等）数が第一実施形態の回路よりも少ないので、コスト及びＭＴＢＦを長くする観点からも有利となる。
また、本実施形態では、他の実施形態と異なりＯＭＶを二つ使用しているが、第四実施形態と比較して、ＯＭＶを起動するための必要なパルス幅が広くても確実に動作させることができる利点がある。また、出力信号の極性を選択できる利点がある。
【００６２】
【発明の効果】
以上の説明から明らかなように、本発明によれば、継続時間の長いチャタリング等を、簡易な構成で除去することができる、高信頼性の信号受信回路を提供することができる。
【図面の簡単な説明】
【図１】本発明を適用した信号受信回路の構成例を示す図。
【図２】図１に例示した信号受信回路の動作タイミング図。
【図３】本発明を適用した信号受信回路の構成例を示す図。
【図４】図３に例示した信号受信回路の動作タイミング図。
【図５】本発明を適用した信号受信回路の構成例を示す図。
【図６】図５に例示した信号受信回路の動作タイミング図。
【図７】本発明を適用した信号受信回路の構成例を示す図。
【図８】図７に例示した信号受信回路の動作タイミング図。
【図９】本発明を適用した信号受信回路の構成例を示す図。
【図１０】図９に例示した信号受信回路の動作タイミング図。
【図１１】従来の信号受信回路の構成例を示す図。
【図１２】従来の信号受信回路の動作タイミング図。
【符号の説明】
１，２１，１０１ 排他的論理和回路（ＸＯＲ回路）
２，２２，４３，６３，８３，８４，１０２ 単安定マルチバイブレータ（ＯＭＶ）
３，１０４ Ｄ型フリップフロップ回路（Ｄ−ＦＦ）
２３，６４Ａ 論理積回路（ＡＮＤ回路）
２４，２６，４１，４５，６１，８１，８５Ａ，８５Ｂ 否定論理積回路（ＮＡＮＤ回路）
２５ 否定回路（ＮＯＴ回路）
２７，４６，６４，８５ セットリセット型のフリップフロップ回路（ＳＲ−ＦＦ）
１０，３０，５０，７０，９０，１１０ 入力端子
１１，３１，５１，７１，９１，１１１ 出力端子
４２，６２，８２ 否定論理和回路（ＮＯＲ回路）
４４，６４Ｂ 論理和回路（ＯＲ回路）
１０３ Ｔ型フリップフロップ回路（Ｔ−ＦＦ）
【発明の属する技術分野】
本発明は、継続期間の長いチャタリング及び／又はリンギングを含む可能性があるデジタル信号を、安定的に受信するために用いられる信号受信回路に関する。
ここで、チャタリング（ｃｈａｔｔｅｒｉｎｇ）とは、デジタル信号の値が論理Ｈｉｇｈレベル（以下、「論理１」）から論理Ｌｏｗレベル（以下、「論理０」）、あるいは論理０から論理１に遷移した直後に一定時間、値の変動を繰り返す現象をいい、リンギング（ｒｉｎｇｉｎｇ）とは、方形波であるべきデジタル信号が一定時間波打ったような波形に変形する現象をいう。
【０００２】
【従来の技術】
外部から受信したデジタル信号（受信信号）の処理を行う電子回路、例えば論理素子ＩＣにおいて、受信信号にチャタリングやリンギングが含まれている場合、これに起因して、その電子回路が誤動作する場合がある。そのため、チャタリング等を除去するための信号受信回路が、当該電子回路の前段回路として設けられている場合がある。
【０００３】
このような信号受信回路としては、従来、特開平５−８３０９３号公報に記載されているような信号受信回路が知られている。この信号受信回路は、受信信号に継続時間の短いチャタリング等が含まれている場合だけでなく、継続時間の長いチャタリング等が含まれている場合にもそれを除去するように構成される。
図１１は上記の信号受信回路の構成図、図１２はその動作タイミング図である。これらの図を参照すると、従来の信号受信回路では、一対の入力端子を有する排他的論理和回路（ＸＯＲ回路）１０１の一入力端子に入力された受信信号Ｆ１の立ち上がりに同期して、単安定マルチバイブレータ（ＯＭＶ）１０２にセットされた一定時定数のパルス信号Ｆ４が立ち上がる。
【０００４】
パルス信号Ｆ４のパルス幅Ｔ７は、受信信号Ｆ１に含まれるチャタリングやリンギングの継続時間ｔ７よりも長く設定されている。パルス信号Ｆ４は、Ｔ型フリップフロップ（Ｔ−ＦＦ）１０３で１／２分周された遅延信号Ｆ２となり、ＸＯＲ回路１０１の他の入力端子に戻される。遅延信号Ｆ２はＤ型フリップフロップ（Ｄ−ＦＦ）１０４によってラッチされ、論理値が反転されて、受信信号Ｆ１と同相の出力信号Ｆ５となって出力端子１１１に導かれる。受信信号Ｆ１の立ち下がりについても、立ち上がりの場合と同様に動作する。
【０００５】
このように、従来の信号受信回路では、出力信号Ｆ５の立ち上がり及び立ち下がりのタイミングが受信信号Ｆ１の立ち上がりのタイミングとほぼ一致し、かつ受信信号Ｆ１に含まれるチャタリング等の影響が除去されるようになる。
【０００６】
【発明が解決しようとする課題】
上述したように、図１１に例示される従来の信号受信回路では、チャタリング等の影響が各回路素子の協働によって排除される利点がある。
しかしながら、上記の信号受信回路では、図１２の動作タイミングで動作するＸＯＲ回路１０１、ＯＭＶ１０２、Ｔ−ＦＦ１０３、Ｄ−ＦＦ１０４のように、複数種類の電子部品を必須の構成としており、それ故に、回路構成の簡略化には限界がある。このような電子部品を少なくして同一機能を実現することができれば、コスト上も、信号受信回路の信頼性を高める上からも好都合となる。
【０００７】
本発明は、このような背景に鑑み、継続時間が比較的長いチャタリング等をより簡易な構成で除去することができる、改良された信号受信回路を提供することを、その課題とするものである。
【０００８】
【課題を解決するための手段】
本発明が提供する信号受信回路は、一対の入力デジタル信号の排他的論理和条件（ＸＯＲ）を判定する第１回路と、自己が復旧状態のときに前記第１回路から出力される信号が最初に有為になった時点で起動して一定時間経過後に再復旧することで当該一定時間だけ有為な論理値となるパルス信号を出力する第２回路と、このパルス信号が有為な論理値に遷移するたびに当該遷移時点の前記パルス信号の論理値とその反転値とが交互に繰り返されるデジタル信号を後段回路に向けて出力する第３回路とを有し、前記一対の入力デジタル信号のうち一方の信号が前記後段回路に入力されるべき受信信号であり、他方の信号が前記第３回路から出力されるデジタル信号を分岐して得られた帰還信号である信号受信回路である。
【０００９】
「信号が有為になる」とは、デジタル信号の論理値が、無意味な値から意味をもつ値になることをいい、「有為な論理値」とは意味をもつ論理値の意である。例えば、論理０では無意味であるという回路設計のときに、それが論理１に変化することをここでは「信号が有為になる」という。ＮＯＴ回路をバッファとして用いるときは、有為な論理値が上記の値と逆になる。
【００１０】
この発明において、前記受信信号が、有為な論理値を所定時間維持する第１状態（例えば論理１が継続する状態）と、非有為な論理値を所定時間維持する第２状態（例えば論理０が継続する状態）とを交互に繰り返すデジタル信号である場合、前記第１回路には、前記受信信号が、第２状態から第１状態に最初に遷移する時点および第１状態から第２状態に最初に遷移する時点に、前記第１回路から常に有為な論理値が出力されるタイミングで前記帰還信号が入力されるようにする。これは、回路素子を増やすことなく、信号が第１回路〜第３回路を通過する際の遅延時間を効果的に活用することによって実現が可能である。
このようにすることで、第１状態から第２状態に遷移するとき、および、第２状態から第１状態に遷移するときに、常に第１回路の出力信号が有為な論理値になるので、回路素子を増やすことなく、チャタリング等の影響を確実に阻止できるようになる。
【００１１】
好ましくは、前記第２回路が、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間だけ前記パルス信号の有為な論理値を継続するように構成する。
【００１２】
本発明が提供する他の信号受信回路は、受信信号をその一方の信号とする、一対の入力デジタル信号の排他的論理和条件（ＸＯＲ）を判定するＸＯＲ回路と、このＸＯＲ回路の出力信号に基づいて有為な論理値が一定時間だけ継続するパルス信号を生成するＯＭＶと、前記受信信号をデータ入力とし前記ＯＭＶから出力されるパルス信号をクロック入力とするＤ−ＦＦとを有する。
この信号受信回路において、前記一対の入力デジタル信号の他方の信号は、前記Ｄ−ＦＦから出力される信号を分岐して得られた帰還信号であり、前記ＯＭＶは、自己が復旧している状態のときに前記ＸＯＲ回路の出力信号が最初に有為になった時点で起動し、一定の時定数により定まる時間の経過後に自律的に復旧することによって前記パルス信号を生成するものであり、当該パルス信号の有為な論理値が継続する時間は、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間である。
【００１３】
このような信号受信回路によれば、より少ない回路素子によりチャタリング等の影響を確実に阻止することができる。
なお、「信号が有為になる」及び「有為な論理値」の意義は上述したとおりである。このような信号受信回路においても、ＯＭＶを、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間だけ前記パルス信号の有為な論理値を継続するように構成することが望ましい。
【００１４】
より少ない回路素子によりチャタリング等を防止するという観点からは、セットリセット回路を用いた以下のような構成の信号受信回路の実施も可能である。セットリセット回路は、Ｄ型、Ｊ−Ｋ型その他の各種フリップフロップにより構成することができる。フリップフロップも、一対の論理和回路（ＯＲ回路）、論理積回路（ＡＮＤ回路）、否定論理和回路（ＮＯＲ回路）、否定論理積回路（ＮＡＮＤ回路）又はこれらの組合せにより構成することができる。
（１）受信信号をその一方の信号とする、一対の入力デジタル信号のＸＯＲ条件を判定するＸＯＲ回路と、このＸＯＲ回路の出力信号に基づいて有為な論理値が一定時間だけ継続するパルス信号を生成するＯＭＶと、前記ＸＯＲ回路の出力信号と前記ＯＭＶから出力されるパルス信号との論理積（ＡＮＤ）条件を判定するＡＮＤ回路と、このＡＮＤ回路の出力信号と前記受信信号との否定論理積（ＮＡＮＤ）条件を判定する第１ＮＡＮＤ回路と、前記ＡＮＤ回路の出力信号と前記受信信号の論理値が反転した信号とのＮＡＮＤ条件を判定する第２ＮＡＮＤ回路と、前記第１ＮＡＮＤ回路と前記第２ＮＡＮＤ回路の一方の回路から出力される信号をセット入力、他方の回路からの出力信号をリセット入力とするセットリセット回路とを有する信号受信回路。
この信号受信回路において、前記一対の入力デジタル信号の他方の信号は、前記セットリセット回路の出力信号を分岐して得られた帰還信号であり、前記ＯＭＶは、自己が復旧している状態のときに前記ＸＯＲ回路の出力信号が最初に有為になった時点で起動し、一定の時定数により定まる時間の経過後に自律的に復旧することによって前記パルス信号を生成するものであり、当該パルス信号の有為な論理値が継続する時間は、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間である。
【００１５】
（２）受信信号をその一方の信号とする、一対の入力デジタル信号のＮＡＮＤ条件を判定する第１ＮＡＮＤ回路と、前記受信信号をその一方の信号とする、一対の入力デジタル信号のＮＯＲ条件を判定するＮＯＲ回路と、前記第１ＮＡＮＤ回路の出力信号または前記ＮＯＲ回路の出力信号に基づいて、有為な論理値が一定時間だけ継続するパルス信号を生成するＯＭＶと、前記第１ＮＡＮＤ回路の出力信号と前記ＯＭＶから出力される前記パルス信号との論理和（ＯＲ）条件を判定するＯＲ回路と、前記ＮＯＲ回路の出力信号と前記ＯＭＶから出力されるパルス信号の論理値が反転した信号とのＮＡＮＤ条件を判定する第２ＮＡＮＤ回路と、前記ＯＲ回路と前記第２ＮＡＮＤ回路の一方の回路から出力される信号をセット入力、他方の回路から出力される信号をリセット入力とするセットリセット回路とを有する信号受信回路。
この信号受信回路において、前記第１ＮＡＮＤ回路及び前記ＮＯＲ回路における一対の入力デジタル信号の他方の信号は、前記セットリセット回路の出力信号を分岐し且つその論理値を反転させて得られた帰還信号であり、前記ＯＭＶは、自己が復旧している状態のときに前記第１ＮＡＮＤ回路の出力信号または前記ＮＯＲ回路の出力信号が最初に有為になった時点で起動し、一定の時定数により定まる時間の経過後に自律的に復旧することによって前記パルス信号を生成するものであり、当該パルス信号の有為な論理値が継続する時間は、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間である。
【００１６】
（３）受信信号をその一つの信号とする、三つの入力デジタル信号のＮＡＮＤ条件を判定するＮＡＮＤ回路と、前記受信信号をその一つの信号とする、三つの入力デジタル信号のＮＯＲ条件を判定するＮＯＲ回路と、前記ＮＡＮＤ回路の出力信号または前記ＮＯＲ回路の出力信号に基づいて、有為な論理値が一定時間だけ継続するパルス信号を生成するＯＭＶと、前記ＮＡＮＤ回路と前記ＮＯＲ回路の一方の回路から出力される信号をセット入力、他方の回路から出力される信号をリセット入力とするセットリセット回路とを有する信号受信回路。
この信号受信回路において、前記ＮＡＮＤ回路における三つの入力デジタル信号の他の信号は、前記ＯＭＶから出力されるパルス信号の論理値が反転した信号と、前記セットリセット回路の出力信号を分岐して得られた帰還信号であり、前記ＮＯＲ回路における三つの入力デジタル信号の他の信号は、前記ＯＭＶから出力されるパルス信号と、前記セットリセット回路の出力信号を分岐して得られた帰還信号であり、前記ＯＭＶは、自己が復旧している状態のときに前記ＮＡＮＤ回路の出力信号または前記ＮＯＲ回路の出力信号が最初に有為になった時点で起動し、一定の時定数により定まる時間の経過後に自律的に復旧することによって前記パルス信号を生成するものであり、当該パルス信号の有為な論理値が継続する時間は、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間である。
【００１７】
（４）受信信号をその一つの信号とする、三つの入力デジタル信号のＮＡＮＤ条件を判定するＮＡＮＤ回路と、前記受信信号をその一つの信号とする、三つの入力デジタル信号のＮＯＲ条件を判定するＮＯＲ回路と、前記ＮＡＮＤ回路の出力信号に基づいて、有為な論理値が一定時間だけ継続するパルス信号を生成する第１ＯＭＶと、前記ＮＯＲ回路の出力信号に基づいて、有為な論理値が一定時間だけ継続するパルス信号を生成する第２ＯＭＶと、前記第１ＯＭＶから出力されるパルス信号と前記第２ＯＭＶから出力されるパルス信号の論理値が反転した信号の一方の信号をセット入力とし、他方の信号をリセット入力とするセットリセット回路とを有する信号受信回路。
この信号受信回路において、前記ＮＡＮＤ回路における三つの入力デジタル信号の他の信号は、前記第２ＯＭＶから出力されるパルス信号の論理値が反転した信号から得られた帰還信号と、前記セットリセット回路の出力信号の論理値が反転した信号から得られた帰還信号であり、前記ＮＯＲ回路における三つの入力デジタル信号の他の信号は、前記第１ＯＭＶから出力されるパルス信号と、前記セットリセット回路の出力信号の論理値が反転した信号から得られた帰還信号であり、前記第１ＯＭＶ及び第２ＯＭＶは、自己が復旧している状態のときに前記ＮＡＮＤ回路の出力信号または前記ＮＯＲ回路の出力信号が最初に有為になった時点で起動し、一定の時定数により定まる時間の経過後に自律的に復旧することによって前記パルス信号を生成するものであり、当該パルス信号の有為な論理値が継続する時間は、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間である。
【００１８】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態を説明する。
＜第一実施形態＞
本実施形態では、請求項１の第１回路の例としてＸＯＲ回路、第２回路の例としてＯＭＶ、第３回路の例としてＤ−ＦＦを用いた信号受信回路の例を示す。つまり、接続の仕方を代えることにより、図１１に示した従来の信号受信回路のＴ−ＦＦ１０３を不要としている。
この実施形態では、また、一例として、有為な論理値が論理１、非有為な論理値が論理０であり、論理０から論理１への立ち上がりエッジ時に有為な意味をもつものとして説明する。
【００１９】
図１は、第一実施形態による信号受信回路の構成例を示す図であり、図２は、その動作タイミング図である。Ａ１〜Ａ４は、図１の各部の信号波形である。
この実施形態の信号受信回路は、図示しない外部回路で受信した受信信号を入力するための入力端子１０と、受信信号に関わる処理を行う論理素子ＩＣ等である後段回路へデジタル信号を出力するための出力端子１１とを有している。
入力端子１０に入力された受信信号Ａ１は、ＸＯＲ回路１の一方の入力端に入力される。このＸＯＲ回路１の出力端にはＯＭＶ２が接続され、さらにＯＭＶ２の出力側には、ＸＯＲ回路１に入力された受信信号Ａ１から分岐した信号をデータ入力とし、ＯＭＶ２から出力されるパルス信号Ａ３をクロック入力とするＤ−ＦＦ３が配置される。このＤ−ＦＦ３から出力される信号Ａ４は、上記の出力端子１１に導かれるが、その信号Ａ４の分岐信号は、帰還信号としてＸＯＲ回路１の他方の入力端に帰還されるようになっている。
【００２０】
ＯＭＶ２は、ＸＯＲ回路１から出力される信号Ａ２に基づいてパルス信号Ａ３を生成する。すなわち、自己が復旧している論理０の状態のときにＸＯＲ回路１の出力信号Ａ２が最初に論理１になった時点で起動し、一定の時定数により定まる時間Ｔの経過後に自律的に復旧することによって、ＸＯＲ回路１の出力信号Ａ２の立ち上がりに同期して立ち上がり、一定の時定数により定まる時間Ｔの経過後に自律的に立ち下がるパルス信号Ａ３を生成する。このパルス信号Ａ３の論理１が継続する時間Ｔ１は、チャタリング等がないと仮定したときの受信信号Ａ１の論理１が継続する時間よりも短く、且つ予定されるチャタリング等が継続する時間ｔ１よりも長い時間である（図２参照）。
【００２１】
次に、この実施形態の信号受信回路によって、チャタリング等が除去される原理を具体的に説明する。
ＸＯＲ回路１に入力される受信信号Ａ１に対して、Ｄ−ＦＦ３の出力信号Ａ４から分岐された帰還信号は、ＸＯＲ回路１、ＯＭＶ２およびＤ−ＦＦ３を経る分だけタイミングが僅かに遅延してＸＯＲ回路１の他方の入力端に入力される。そのため、ＸＯＲ回路１の出力信号Ａ２は、図２に示されるように、受信信号Ａ１が論理０の状態から最初に論理１に立ち上がる僅かの時間および受信信号Ａ１が論理１の状態から最初に論理０に立ち下がる僅かの時間に常に論理１になり、この出力信号Ａ２が論理１の時点でＯＭＶ２が起動してパルス信号Ａ３が論理１となる。このパルス信号Ａ３の立ち上がりに同期してＤ−ＦＦ３の出力信号Ａ４も立ち上がり、論理１となる。
【００２２】
このとき、受信信号Ａ１にチャタリング等が含まれていたとしても、ＯＭＶ２は、時間Ｔ１が経過するまでは論理１を維持しているので、チャタリング等による影響は確実に吸収される。
【００２３】
その後、パルス信号Ａ３は時間Ｔ１の経過後に自律的に復旧して論理０に戻るが、Ｄ−ＦＦ３の出力信号Ａ４は、論理１を維持している。
パルス信号Ａ３がその後に論理１になると、それに同期してＤ−ＦＦ３の出力信号Ａ４が論理１から論理０に遷移するが、このときも、論理０から論理１に遷移したときと同様、ＯＭＶ２から出力されるパルス信号Ａ３が時間Ｔ１だけ論理１を維持しているので、受信信号Ａ１の立ち下がり時のチャタリング等の影響が確実に吸収される。
【００２４】
その結果、論理１と論理０が交互に繰り返される受信信号Ａ１の最初の立ち上がり及びチャタリング等が除去された後の最初の立ち下がりのタイミングに同期し、且つ立ち下がった直後のチャタリング等も除去された出力信号Ａ４が出力端子１１から出力される。
図１から明らかなように、この信号受信回路は、図１１に示した従来の信号受信回路のＴ−ＦＦ１０３を用いていないので、コストの観点から有利であるだけでなく、ＭＴＢＦ（平均故障間隔）を図１１に示した回路よりも長くする観点からも有利となる。
【００２５】
なお、本発明は、信号受信回路を図２のようなタイミングで動作させる点に主眼があるので、必ずしも図１に示した回路素子に限定されるものではない。すなわち、ＸＯＲ回路１と同様の機能を有する他の回路を第１回路、ＯＭＶ２と同様の機能を有する他の回路を第２回路、Ｄ−ＦＦ３と同様の機能を有する他の回路を第３回路として用いた場合にも上記の実施形態と同様の効果が得られるものである。
また、図１の信号受信回路を後段回路である論理素子ＩＣのパッケージに同梱してもよく、あるいは図１の信号受信回路のみを単独でパッケージ化することも本発明によれば可能である。
【００２６】
＜第二実施形態＞
この実施形態では、第１回路としてＸＯＲ回路、第２回路としてＯＭＶ、第３回路として、ＡＮＤ回路、ＮＡＮＤ回路、ＮＯＴ回路、及びセットリセット型のフリップフロップ（ＳＲ−ＦＦ）を用いた信号受信回路の例を示す。
【００２７】
図３は、この実施形態による信号受信回路の構成例を示す図であり、図４は、その動作タイミング図である。Ｂ１〜Ｂ７は、図３の各部の信号波形である。 この実施形態の信号受信回路は、図示しない外部回路で受信した受信信号Ｂ１を入力するための入力端子３０と、例えば受信信号Ｂ１に関わる処理を行う論理素子ＩＣ等である後段回路へデジタル信号を出力するための出力端子３１とを有している。
入力端子３０に入力された受信信号Ｂ１は、ＸＯＲ回路２１の一方の入力端に入力される。このＸＯＲ回路２１から出力される出力信号Ｂ２は、ＯＭＶ２２の反転入力に入力される。ＯＭＶ２２の出力端には一対の入力端を有するＡＮＤ回路２３が接続されており、一方の入力端にはＯＭＶ２２から出力されるパルス信号Ｂ４の論理値が反転した信号が入力され、他方の入力端にはＸＯＲ回路２１の出力信号Ｂ２の分岐信号が入力される。
ＡＮＤ回路２３から出力される出力信号Ｂ３は、それぞれ一対の入力端を有するＮＡＮＤ回路２４，２６の一方の入力端に入力される。また、ＮＡＮＤ回路２４の他方の入力端には受信信号Ｂ１が入力され、ＮＡＮＤ回路２６の他方の入力端にはＮＯＴ回路２５により受信信号Ｂ１の論理値が反転した信号が入力される。
ＮＡＮＤ回路２４及びＮＡＮＤ回路２６の出力端には、ＮＡＮＤ回路２４から出力される出力信号Ｂ５をセット入力、ＮＡＮＤ回路２６から出力される出力信号Ｂ６をリセット入力とするＳＲ−ＦＦ２７が接続されている。ＳＲ−ＦＦ２７から出力される出力信号Ｂ７は、出力端子３１に導かれるが、その分岐信号は、ＸＯＲ回路２１の他方の入力端に帰還されるようになっている。
【００２８】
ＯＭＶ２２は、出力信号Ｂ２に基づいてパルス信号Ｂ４を生成する。すなわち、自己が復旧している論理１の状態のときに出力信号Ｂ２が最初に論理０になった時点で起動し、一定の時定数により定まる時間Ｔ２の経過後に自律的に復旧することによって、出力信号Ｂ２の立ち下がりに同期して立ち下がり、一定の時定数により定まる時間Ｔ２の経過後に自律的に立ち上がるパルス信号Ｂ４を生成する。このパルス信号Ｂ４の論理０が継続する時間Ｔ２は、チャタリング等がないと仮定したときの受信信号Ｂ１の論理１が継続する時間よりも短く、且つ予定されるチャタリング等が継続する時間ｔ２よりも長い時間である（図４参照）。
【００２９】
ＳＲ−ＦＦ２７の出力信号Ｂ７が論理０のとき、受信信号Ｂ１が論理１になると、ＸＯＲ回路２１の出力信号Ｂ２も論理１、ＡＮＤ回路２３の出力信号Ｂ３も論理１となり、ＮＡＮＤ回路２４の出力信号Ｂ５が論理０になるので、ＦＦ２７の出力信号Ｂ７の論理値は反転する。よって、出力信号Ｂ７が論理１となるので、出力信号Ｂ２は論理０に戻り、ＯＭＶ２２が起動され、パルス信号Ｂ４が論理０となる。パルス信号Ｂ４が論理０の間は、出力信号Ｂ３は論理０となるので、受信信号Ｂ１の論理値に関係なく、ＮＡＮＤ回路２４の出力信号Ｂ５とＮＡＮＤ回路２６の出力信号Ｂ６は共に論理１のままであり、ＦＦ２７の出力信号Ｂ７は論理１のまま維持される。
その後、パルス信号Ｂ４が論理１に戻った時点では、受信信号Ｂ１に含まれるチャタリングは収束しているので、出力信号Ｂ５，Ｂ６が共に論理１で、ＦＦ２７の出力信号Ｂ７は論理１のまま維持される。
そして、出力信号Ｂ７が論理１のとき、受信信号Ｂ１が論理０になると、出力信号Ｂ２も論理１、出力信号Ｂ３も論理１となり、出力信号Ｂ６が論理０になるので、ＦＦ２７の出力信号Ｂ７は反転する。よって、出力信号Ｂ７は論理０になるので、出力信号Ｂ２は論理０に戻り、ＯＭＶ２２が起動され、パルス信号Ｂ４が論理０となる。パルス信号Ｂ４が論理０の間は、出力信号Ｂ３は論理０となるので、受信信号Ｂ１の論理値に関係なく、ＮＡＮＤ回路２４の出力信号Ｂ５とＮＡＮＤ回路２６の出力信号Ｂ６は共に論理１のままであり、ＦＦ２７の出力信号Ｂ７は論理０のまま維持される。
その後、パルス信号Ｂ４が論理１に戻った時点では、上述のように、受信信号Ｂ１に含まれるチャタリングは収束しているので、出力信号Ｂ５，Ｂ６が共に論理１で、ＦＦ２７の出力信号Ｂ７は論理０のまま維持される。
【００３０】
次に、この実施形態の信号受信回路によって、チャタリング等が除去される原理を具体的に説明する。
ＸＯＲ回路２１に入力される受信信号Ｂ１に対して、ＳＲ−ＦＦ２７の出力信号Ｂ７から分岐された信号Ｂ７は、ＯＭＶ２２、ＡＮＤ回路２３、ＮＡＮＤ回路２４又は２６、ＳＲ−ＦＦ２７を経る分だけタイミングが僅かに遅延してＸＯＲ回路２１の他方の入力端に入力される。
そのため、ＸＯＲ回路２１の出力信号Ｂ２は、図４に示されるように、受信信号Ｂ１が論理０の状態から最初に論理１に立ち上がる僅かの時間および受信信号Ｂ１が論理１の状態から最初に論理０に立ち下がる僅かの時間に常に論理１になる。
【００３１】
図４に示すように、ＯＭＶ２２のパルス信号Ｂ４は、この立ち下がりに同期して立ち下がるため、ＡＮＤ回路２３の出力信号Ｂ３の波形は、受信信号Ｂ１の最初の立ち上がり及び最初の立ち下がりに同期して、僅かな時間に常に立ち上がる波形となる。また、受信信号Ｂ１にチャタリング等が含まれていたとしてもＯＭＶ２２は時間Ｔ２が経過するまでは論理０を維持しているので、チャタリング等による影響は確実に吸収されている。つまり、出力信号Ｂ３では、ＯＭＶ２２の出力期間だけ受信信号Ｂ１がゲートオフされることとなる。そして、ＮＡＮＤ回路２４の出力信号Ｂ５の波形は、受信信号Ｂ１の最初の立ち上がりに同期して、僅かな時間に常に立ち下がる波形となる。また、ＮＡＮＤ回路２６の出力信号Ｂ６の波形は、受信信号の最初の立ち下がりに同期して、僅かな時間に常に立ち下がる波形となる。
【００３２】
ＳＲ−ＦＦ２７は、この出力信号Ｂ５をＳＲ−ＦＦ２７のセット信号とし、出力信号Ｂ６をＳＲ−ＦＦ２７のリセット信号としているので、出力信号Ｂ７は論理１と論理０が交互に繰り返される受信信号Ｂ１の立ち上がり及びチャタリング等が除去された後の最初の立ち下がりのタイミングに同期し、且つ立ち下がった直後のチャタリング等の影響が確実に吸収された波形の信号となり、出力端子３１から出力されることとなる。
【００３３】
このように、図３に示した構成の信号受信回路によっても、チャタリング等の影響が除去される。この実施形態の信号受信回路では、第一実施形態の信号受信回路と異なり、Ｄ−ＦＦ３は用いておらず、それ故に回路部品（ＦＥＴ等）数が第一実施形態の信号受信回路よりも少ないので、コストの観点からさらに有利であるだけでなく、ＭＴＢＦを長くする観点からも有利となる。
【００３４】
なお、本実施形態では、ＯＭＶ２２を受信信号Ｂ１の立ち下がりで起動するものとして説明したが、受信信号Ｂ１の立ち上がりで起動し、その他のゲートの論極性を反転させた構成にしてもよい。
【００３５】
本発明は、信号受信回路を図４のようなタイミングで動作させる点に主眼があるので、必ずしも図３に示した回路素子に限定されるものではないことは、第一実施形態と同様である。また、図３の信号受信回路を後段回路である論理素子ＩＣのパッケージに同梱してもよく、あるいは図３の信号受信回路のみを単独でパッケージ化してもよい。
【００３６】
＜第三実施形態＞
この実施形態では、ＸＯＲ回路に代えて、ＮＡＮＤ回路、ＮＯＲ回路及びＯＲ回路を用い、また、ＯＭＶと、二つのＮＡＮＤ回路からなるＳＲ−ＦＦとを有する信号受信回路の例を示す。
図５は、この実施形態による信号受信回路の構成例を示す図であり、図６は、その動作タイミング図である。Ｃ１〜Ｃ８は、図５の各部の信号波形である。
この実施形態の信号受信回路は、図示しない外部回路で受信した受信信号Ｃ１を入力するための入力端子５０と、受信信号Ｃ１に関わる処理を行う論理素子ＩＣ等である後段回路へデジタル信号を出力するための出力端子５１とを有している。
【００３７】
入力端子５０に入力された受信信号Ｃ１は、一対の入力端を有するＮＡＮＤ回路４１の一方の入力端に入力される。また、受信信号Ｃ１は、一対の入力端を有するＮＯＲ回路４２の一方の入力端に入力される。ＮＡＮＤ回路４１から出力される出力信号Ｃ２はＯＭＶ４３に入力され、ＮＯＲ回路４２から出力される出力信号Ｃ３はＯＭＶ４３の反転入力に入力される。
【００３８】
ＯＭＶ４３の出力端には一対の入力端を有するＯＲ回路４４と、一対の入力端を有するＮＡＮＤ回路４５が接続されている。ＯＲ回路４４の一方の入力端にはＯＭＶ４３から出力されるパルス信号Ｃ４が入力され、他方の入力端には分岐されたＮＡＮＤ回路４１の出力信号Ｃ２が入力される。
ＮＡＮＤ回路４５の一方の入力端にはパルス信号Ｃ４の反転信号Ｃ５が入力され、他方の入力端には分岐されたＮＯＲ４２の出力信号Ｃ３が入力される。ＯＲ回路４４及びＮＡＮＤ回路４５の出力端には、ＯＲ回路４４から出力される出力信号Ｃ６をセット入力、ＮＡＮＤ回路４５から出力される出力信号Ｃ７をリセット入力とするＳＲ−ＦＦ４６が配置される。ＳＲ−ＦＦ４６から出力される出力信号Ｃ８は、出力端子５１に導かれるが、その論理値が反転した信号は、それぞれＮＡＮＤ回路４１及びＮＯＲ回路４２の他方の入力端に帰還されるようになっている。
【００３９】
ＯＭＶ４３は、ＮＡＮＤ回路４１の出力信号Ｃ２と、ＮＯＲ回路４２の出力信号Ｃ３の信号に基づいてパルス信号Ｃ４を生成する。
すなわち、自己が復旧している論理０の状態のときに出力信号Ｃ２が最初に論理１になった時点又は出力信号Ｃ３が最初に論理０になった時点で起動し、一定の時定数により定まる時間Ｔ３の経過後に自律的に復旧することによって、出力信号Ｃ２の立ち上がり又は出力信号Ｃ３の立ち下がりに同期して立ち上がり、一定の時定数により定まる時間Ｔ３の経過後に自律的に立ち下がるパルス信号Ｃ４を生成する。
このパルス信号Ｃ４の論理１が継続する時間Ｔ３は、チャタリング等がないと仮定したときの受信信号Ｃ１の論理１が継続する時間よりも短く、且つ予定されるチャタリング等が継続する時間ｔ３よりも長い時間である（図６参照）。
【００４０】
ＦＦ４６の出力信号Ｃ８が論理０のとき、受信信号Ｃ１が論理０から論理１になると、ＮＡＮＤ回路４１の出力信号Ｃ２が論理０となるため、ＯＲ回路４４の出力信号Ｃ６が論理０となり、ＳＲ−ＦＦ４６の出力信号Ｃ８が反転し、論理１になる。これにより、出力信号Ｃ２は論理１に戻り、これに同期してＯＭＶ４３が起動され、ＯＭＶ４３から出力され、論理反転した信号Ｃ５は論理０となるので、受信信号Ｃ１に含まれるチャタリングによりＮＯＲ回路４２の出力信号Ｃ３が論理１になっても、ＮＡＮＤ回路４５の出力信号Ｃ７は論理１のままであり、ＳＲ−ＦＦ４６の出力信号Ｃ８は、論理１のまま維持される。
その後、信号Ｃ５が論理１に戻った時点では受信信号Ｃ１のチャタリングは収束し、ＮＯＲ回路４２の出力信号Ｃ３が論理０なので、ＮＡＮＤ回路４５の出力信号Ｃ７は論理１となり、ＳＲ−ＦＦ４６の出力信号Ｃ８は、論理１のまま維持される。
そして、出力信号Ｃ８が論理１のとき、受信信号Ｃ１が論理１から論理０になると、出力信号Ｃ３が論理１、出力信号Ｃ７が論理０となるため、ＳＲ−ＦＦ４６の出力信号Ｃ８の論理値が反転して論理０になる。これにより、出力信号Ｃ３は論理０に戻り、これに同期してＯＭＶ４３が起動してパルス信号Ｃ４が論理１となるので、受信信号Ｃ１に含まれるチャタリングによりＮＡＮＤ回路４１の出力信号Ｃ２が論理０になっても、出力信号Ｃ６は論理１のままとなり、ＳＲ−ＦＦ４６の出力信号Ｃ８は、論理０のまま維持される。その後、パルス信号Ｃ４が論理０に戻った時点では受信信号Ｃ１のチャタリングは収束し、出力信号Ｃ２が論理１なので、ＯＲ回路４４の出力信号Ｃ６は論理１となり、ＳＲ−ＦＦ４６の出力信号Ｃ８は、論理０のまま維持される。
【００４１】
次に、この実施形態の信号受信回路によって、チャタリング等が除去される原理を具体的に説明する。
ＮＡＮＤ回路４１又はＮＯＲ回路４２に入力される受信信号Ｃ１に対して、入力されるＳＲ−ＦＦ４６の出力信号Ｃ８又はその論理値が反転した信号は、ＮＡＮＤ回路４１又はＮＯＲ回路４２、ＯＭＶ４３、ＯＲ回路４４又はＮＡＮＤ回路４５、ＳＲ−ＦＦ４６を経る分だけタイミングが僅かに遅延して、ＮＡＮＤ回路４１及びＮＯＲ回路４２の他方の入力端に入力される。
そのため、ＮＡＮＤ回路４１の出力信号Ｃ２は、図６に示されるように、受信信号Ｃ１が論理０の状態から最初に論理１に立ち上がる僅かの時間に常に論理０になる。また、ＮＯＲ回路４２の出力信号Ｃ３は、受信信号Ｃ１が論理１の状態から最初に論理０に立ち下がる僅かの時間に論理１になる。
【００４２】
図６に示すように、出力信号Ｃ２は、受信信号Ｃ１の立ち上がりに同期して立ち下がり、出力信号Ｃ３は、受信信号Ｃ１の立ち下がりに同期して立ち上がる。ＯＭＶ４３は、出力信号Ｃ２の立ち上がりに同期して立ち上がり、また、出力信号Ｃ３の立ち下がりに同期して立ち上がる。
このため、ＯＲ回路４４の出力信号Ｃ６の波形は、受信信号Ｃ１の最初の立ち上がりに同期して、僅かな時間に立ち下がる波形となる。また、ＮＡＮＤ回路４５の出力信号Ｃ７の波形は、受信信号Ｃ１の最初の立ち下がりに同期して、僅かな時間に立ち下がる波形となる。
なお、受信信号Ｃ１にチャタリング等が含まれていたとしても、ＯＭＶ４３は時間Ｔ３が経過するまでは論理１を維持しているため、チャタリング等による影響は確実に吸収される。つまり、出力信号Ｃ６及び出力信号Ｃ７では、ＯＭＶ４３の出力期間だけ受信信号Ｃ１がゲートオフされることとなり、チャタリング等による影響はない。
【００４３】
ＳＲ−ＦＦ４６は、この出力信号Ｃ６をセット信号とし、出力信号Ｃ７をリセット信号としているので、出力信号Ｃ８は、論理１と論理０が交互に繰り返される受信信号Ｃ１の立ち上がり及びチャタリング等が除去された後の最初の立ち下がりのタイミングに同期し、且つ立ち上がった直後のチャタリング等の影響が確実に吸収された波形の信号となり、出力端子５１から出力されることとなる。
図５に示した構成の信号受信回路は、Ｄ−ＦＦ３を用いていないので、回路部品（ＦＥＴ等）数が第一実施形態の回路よりも少なく、コスト及びＭＴＢＦを長くする観点から有利となる。
【００４４】
なお、本実施形態では、ＯＭＶを出力信号Ｃ２の立ち上がりで起動するものとして説明したが、出力信号Ｃ２の立ち下がりで起動し、その他のゲートの極性等を反転させて回路を構成してもよい。
【００４５】
＜第四実施形態＞
この実施形態では、ＮＡＮＤ回路、ＮＯＲ回路、ＯＭＶ、及び、ＡＮＤ回路とＯＲ回路とからなるＳＲ−ＦＦ６４を有する信号受信回路の例を示す。
図７は、この実施形態による信号受信回路の構成例を示す図であり、図８は、その動作タイミング図である。Ｄ１〜Ｄ６は、図８の各部の信号波形である。
この実施形態の信号受信回路は、図示しない外部回路で受信した受信信号Ｄ１を入力するための入力端子７０と、受信信号Ｄ１に関わる処理を行う論理素子ＩＣ等である後段回路へデジタル信号を出力するための出力端子７１とを有している。
【００４６】
入力端子７０に入力された受信信号Ｄ１は、三つの入力端を有するＮＡＮＤ回路６１の入力端の一つに入力される。また、受信信号Ｄ１は、三つの入力端を有するＮＯＲ回路６２の入力端の一つに入力される。
ＮＡＮＤ回路６１から出力される出力信号Ｄ２はＯＭＶ６３に入力され、ＮＯＲ回路６２から出力される出力信号Ｄ３はＯＭＶ６３の反転入力に入力される。
【００４７】
ＯＭＶ６３から出力されるパルス信号Ｄ４は、帰還されてＮＯＲ回路６２の入力端の一つに入力される。また、パルス信号Ｄ４の論理値を反転させた信号Ｄ５は、帰還されてＮＡＮＤ回路６１の入力端の一つに入力される。
ＮＡＮＤ回路６１の出力信号Ｄ２は、分岐されてＳＲ−ＦＦ６４のＡＮＤ回路６４Ａに入力され、ＮＯＲ回路６２の出力信号Ｄ３は、分岐されてＳＲ−ＦＦ６４のＯＲ６４Ｂに入力される。
ＳＲ−ＦＦ６４から出力される出力信号Ｄ６は、出力端子７１に導かれるが、この信号は、ＮＡＮＤ回路６１の入力端の一つに入力されると共に、ＮＯＲ回路６２の入力端の一つに入力される。
【００４８】
ＯＭＶ６３は、ＮＡＮＤ回路６１の出力信号Ｄ２と、ＮＯＲ回路６２の出力信号Ｄ３の信号に基づいてパルス信号Ｄ４を生成する。すなわち、自己が復旧している論理０の状態のときに出力信号Ｄ２が最初に論理１になった時点又は出力信号Ｄ３が最初に論理０になった時点で起動し、一定の時定数により定まる時間Ｔ４の経過後に自律的に復旧することによって、出力信号Ｄ２の立ち上がり又は出力信号Ｄ３の立ち下がりに同期して立ち上がり、一定の時定数により定まる時間Ｔ４の経過後に自律的に立ち下がるパルス信号Ｄ４を生成する。
このパルス信号Ｄ４の論理１が継続する時間Ｔ４は、チャタリング等がないと仮定したときの受信信号Ｄ１の論理１が継続する時間よりも短く、且つ予定されるチャタリング等が継続する時間ｔ４よりも長い時間である（図８参照）。
なお、ＳＲ−ＦＦ６４は、ＡＮＤ回路６４Ａの一方の入力端に入力される信号Ｄ２が論理１であり、ＯＲ６４Ｂの一方の入力端に入力される信号Ｄ３が論理０である場合、出力信号Ｄ６は論理０または１で安定し、出力信号Ｄ２を論理０とすることで出力信号Ｄ６を論理０に、出力信号Ｄ３を論理１とすることで出力信号Ｄ６を論理１とすることができる。
【００４９】
ＳＲ−ＦＦ６４の出力信号Ｄ６が論理１のとき、受信信号Ｄ１が論理０から論理１に変わると、ＮＡＮＤ回路６１の出力信号Ｄ２が論理０となり、ＳＲ−ＦＦ６４の出力信号Ｄ６の論理値が反転して論理０となる。出力信号Ｄ６が論理０となると、出力信号Ｄ２は論理１に戻る。
これに同期してＯＭＶ６３が起動し、パルス信号Ｄ４が論理１となるため、ＮＯＲ回路６２の出力信号Ｄ３は受信信号Ｄ１の論理値に関係なく、論理０となり、ＳＲ−ＦＦ６４の出力信号Ｄ６は反転されない。
その後、ＯＭＶ６３のパルス信号Ｄ４が論理０に戻った時点では、受信信号Ｄ１に含まれるチャタリングは収束して論理１となっており、出力信号Ｄ３は論理０なので、ＳＲ−ＦＦ６４の出力信号Ｄ６は、論理０のまま維持される。
そして、出力信号Ｄ６が論理０のとき、受信信号Ｄ１が論理１から論理０に変わると、ＮＯＲ回路６２の出力信号Ｄ３が論理１となり、ＳＲ−ＦＦ６４の出力信号Ｄ６の論理値が反転して論理１となる。出力信号Ｄ６が論理１となると、出力信号Ｄ３は、論理０に戻る。
これに同期して、ＯＭＶ６３が起動し、反転信号Ｄ５が論理０になるため、出力信号Ｄ２は、受信信号Ｄ１の論理値に関係なく論理１であり、ＳＲ−ＦＦ６４の出力信号Ｄ６の論理値は反転されない。
その後、ＯＭＶ６３の反転信号Ｄ５が論理１に戻った時点では、受信信号Ｄ１に含まれるチャタリングは収束して論理０となっており、出力信号Ｄ２は論理１なので、ＳＲ−ＦＦ６４の出力信号Ｄ６は、論理１のまま維持される。
【００５０】
次に、この実施形態の信号受信回路によって、チャタリング等が除去される原理を具体的に説明する。
ＮＡＮＤ回路６１又はＮＯＲ回路６２に入力される受信信号Ｄ１に対して、帰還されて入力されるＯＭＶ６３のパルス信号Ｄ４又はその反転信号Ｄ５、及びＳＲ−ＦＦ６４の論理値が反転した信号は、ＮＡＮＤ回路６１又はＮＯＲ回路６２、ＳＲ−ＦＦ６４を経る分だけタイミングが僅かに遅延してＮＡＮＤ回路６１及びＮＯＲ回路６２の入力端に入力される。
【００５１】
そのため、ＮＡＮＤ回路６１の出力信号Ｄ２は、図８に示されるように、受信信号Ｄ１が論理０の状態から最初に論理１に立ち上がる僅かの時間に論理０になる。同様に、ＮＯＲ回路６２の出力信号Ｄ３は、受信信号Ｄ１が論理１の状態から最初に論理０に立ち下がる僅かの時間に論理１になる。
つまり、ＮＡＮＤ回路６１の出力信号Ｄ２の波形は、受信信号Ｄ１の最初の立ち上がりに同期して、僅かな時間に立ち下がる波形となる。また、ＮＯＲ回路６２の出力信号Ｄ３の波形は、受信信号Ｄ１の最初の立ち下がりに同期して、僅かな時間に常に立ち下がる波形となる。
なお、受信信号Ｄ１にチャタリング等が含まれていたとしても、ＯＭＶ６３は時間Ｔ４が経過するまでは論理１を維持しているので、チャタリング等による影響は確実に吸収される。つまり、出力信号Ｄ２及び出力信号Ｄ３では、ＯＭＶ６３の出力期間だけ受信信号Ｄ１がゲートオフされるため、チャタリング等の影響はない。
ＳＲ−ＦＦ６４の出力信号Ｄ６は、上述のように、出力信号Ｄ２が論理０となったタイミングで論理０になり、出力信号Ｄ３が論理１となったタイミングで論理１になるため、受信信号Ｄ１に含まれるチャタリングを除いた、反転波形となる。つまり、論理１と論理０が交互に繰り返される受信信号Ｄ１の立ち上がり及びチャタリング等が除去された後の最初の立ち下がりのタイミングに同期し、且つ立ち上がった直後のチャタリング等の影響が確実に吸収された波形の信号となり、出力端子７１から出力されることとなる。
この実施形態の信号受信回路も、Ｄ−ＦＦ３を用いておらず、それ故に、回路部品（ＦＥＴ等）数が第一実施形態の回路よりも少なくなり、コスト及びＭＴＢＦを長くする観点から有利となる。
【００５２】
＜第五実施形態＞
この実施形態では、ＮＡＮＤ回路、ＮＯＲ回路、二つのＯＭＶ、及び、ＮＡＮＤ回路とＮＡＮＤ回路からなるＳＲ−ＦＦとを有する信号受信回路の例を示す。
【００５３】
図９は、この実施形態による信号受信回路の構成例を示す図であり、図１０は、その動作タイミング図である。Ｅ１〜Ｅ６は、図９の各部の信号波形である。この実施形態の信号受信回路は、図示しない外部回路で受信した受信信号Ｅ１を入力するための入力端子９０と、受信信号Ｅ１に関わる処理を行う論理素子ＩＣ等である後段回路へデジタル信号を出力するための出力端子９１とを有している。
入力端子９０に入力された受信信号Ｅ１は、三つの入力端を有するＮＡＮＤ回路８１の入力端の一つに入力される。また、受信信号Ｅ１は、三つの入力端を有するＮＯＲ回路８２の入力端の一つに入力される。このＮＡＮＤ回路８１の出力端子にはＯＭＶ８３が接続されている。また、ＮＯＲ回路８２の出力端子にはＯＭＶ８４が接続されている。
【００５４】
ＯＭＶ８３から出力されるパルス信号Ｅ４は、帰還されてＮＯＲ回路８２の入力端の一つに入力される。また、パルス信号Ｅ４の論理値が反転した信号は、ＮＡＮＤ回路８５Ａに入力される。ＯＭＶ８４から出力されるパルス信号の論理値が反転した信号Ｅ５は、ＮＡＮＤ回路８５Ｂに入力されると共に、帰還されてＮＡＮＤ回路８１の入力端の一つに入力される。
【００５５】
ＯＭＶ８３は、ＮＡＮＤ回路８１の出力信号Ｅ２の論理値が反転した信号に基づいてパルス信号Ｅ４を生成する。すなわち、自己が復旧している論理０の状態のときに出力信号Ｅ２が最初に論理０になった時点で起動し、一定の時定数により定まる時間Ｔ５の経過後に自律的に復旧することによって、出力信号Ｅ２の立ち下がりに同期して立ち上がり、一定の時定数により定まる時間Ｔ５の経過後に自律的に立ち下がるパルス信号Ｅ４を生成する。
このパルス信号Ｅ４の論理１が継続する時間Ｔ５は、チャタリング等がないと仮定したときの受信信号Ｅ１の論理１が継続する時間よりも短く、且つ予定されるチャタリング等が継続する時間ｔ５よりも長い時間である（図１０参照）。
【００５６】
ＯＭＶ８４は、ＮＯＲ回路８２の出力信号Ｅ３に基づいてパルス信号Ｅ５を生成する。すなわち、自己が復旧している論理１の状態のときに出力信号Ｅ３が最初に論理１になった時点で起動し、一定の時定数により定まる時間Ｔ６の経過後に自律的に復旧することによって、出力信号Ｅ３の立ち上がりに同期して立ち下がり、一定の時定数により定まる時間Ｔ６の経過後に自律的に立ち上がるパルス信号Ｅ５を生成する。
このパルス信号Ｅ５の論理０が継続する時間Ｔ６は、チャタリング等がないと仮定したときの受信信号Ｅ１の論理０が継続する時間よりも短く、且つ予定されるチャタリング等が継続する時間ｔ５よりも長い時間である。
【００５７】
ＳＲ−ＦＦ８５の出力信号Ｅ６が論理０であるとき、受信信号Ｅ１が論理０から論理１になると、ＮＡＮＤ回路８１の出力信号Ｅ２が論理０となり、これに同期してＯＭＶ８３が起動する。
ＯＭＶ８３の反転信号は論理０となり、ＳＲ−ＦＦ８５の出力信号Ｅ６の論理値が反転して論理１となる。この時点で、ＯＭＶ８３のパルス信号Ｅ４は論理１なので、チャタリングにより受信信号Ｅ１が論理０になっても、ＮＯＲ回路８２の出力信号Ｅ３は論理０のままであり、ＯＭＶ８４は起動せず、ＳＲ−ＦＦ８５の出力信号Ｅ６は論理１のまま維持される。
その後、パルス信号Ｅ４が論理０に戻った時点では、受信信号Ｅ１に含まれるチャタリングは収束して論理１となっており、出力信号Ｅ３は論理０のままなので、出力信号Ｅ６は論理１のまま維持される。
【００５８】
そして、出力信号Ｅ６が論理１のとき、受信信号Ｅ１が論理１から論理０になると、ＮＯＲ回路８２の出力信号Ｅ３が論理１となり、これに同期してＯＭＶ８４が起動する。ＯＭＶ８４から出力されその論理値が反転した信号Ｅ５は論理０となり、ＳＲ−ＦＦ８５の出力信号Ｅ６は反転し、論理０となる。この時点で、ＯＭＶ８４の反転信号Ｅ５が論理０なので、チャタリングにより受信信号Ｅ１が論理１になっても、ＮＡＮＤ回路８１の出力信号Ｅ２は論理１のままであり、ＯＭＶ８３は起動せず、ＳＲ−ＦＦ８５の出力信号Ｅ６は論理０のまま維持される。その後、パルス信号Ｅ４の論理値が反転した信号が論理１に戻った時点では、受信信号Ｅ１に含まれるチャタリングは収束し、出力信号Ｅ２は論理１のままなので、出力信号Ｅ６は論理０のまま維持される。
【００５９】
次に、この実施形態の信号受信回路によって、チャタリング等が除去される原理を説明する。
ＮＡＮＤ回路８１又はＮＯＲ回路８２に入力される受信信号Ｅ１に対して、ＯＭＶ８３のパルス信号Ｅ４又はＯＭＶ８４の論理値が反転した信号Ｅ５、及びＳＲ−ＦＦ８５の論理値が反転した信号は、ＮＡＮＤ回路８１又はＮＯＲ回路８２、ＯＭＶ８３又はＯＭＶ８４、ＳＲ−ＦＦ８５を経る分だけタイミングが僅かに遅延してＮＡＮＤ回路８１及びＮＯＲ回路８２の入力端に入力される。
【００６０】
そのため、ＮＡＮＤ回路８１の出力信号Ｅ２は、図１０に示されるように、受信信号Ｅ１が論理０の状態から最初に論理１に立ち上がる僅かの時間に論理０になる。また、ＮＯＲ回路の出力信号Ｅ３は、受信信号Ｅ１が論理１の状態から最初に論理０に立ち下がる僅かの時間に論理１になる。
ＯＭＶ８３のパルス信号Ｅ４は、図１０に示すように、受信信号Ｅ１の立ち上がりに同期して立ち上がり、立ち上がった直後のチャタリング等の影響が確実に吸収された波形の信号となる。また、ＯＭＶ８４のパルス信号Ｅ５は、受信信号Ｅ１の立ち下がりに同期して立ち下がり、立ち下がった直後のチャタリング等の影響が確実に吸収された波形の信号となる。つまり、ＯＭＶ８３，８４の出力期間だけ受信信号Ｅ１がゲートオフされることとなる。
ＳＲ−ＦＦ８５の出力信号Ｅ６は、この出力信号Ｅ４の立ち上がりに同期して立ち上がり、出力信号Ｅ５の立ち下がりに同期して立ち下がるため、論理１と論理０が交互に繰り返される受信信号Ｅ１の立ち上がり及びチャタリング等が除去された後の最初の立ち下がりのタイミングに同期し、且つ立ち上がった直後のチャタリング等の影響が確実に吸収された波形の信号となり、出力端子９１から出力されることとなる。
【００６１】
この実施形態の信号受信回路においても、Ｄ−ＦＦを用いられておらず、それ故に、回路部品（ＦＥＴ等）数が第一実施形態の回路よりも少ないので、コスト及びＭＴＢＦを長くする観点からも有利となる。
また、本実施形態では、他の実施形態と異なりＯＭＶを二つ使用しているが、第四実施形態と比較して、ＯＭＶを起動するための必要なパルス幅が広くても確実に動作させることができる利点がある。また、出力信号の極性を選択できる利点がある。
【００６２】
【発明の効果】
以上の説明から明らかなように、本発明によれば、継続時間の長いチャタリング等を、簡易な構成で除去することができる、高信頼性の信号受信回路を提供することができる。
【図面の簡単な説明】
【図１】本発明を適用した信号受信回路の構成例を示す図。
【図２】図１に例示した信号受信回路の動作タイミング図。
【図３】本発明を適用した信号受信回路の構成例を示す図。
【図４】図３に例示した信号受信回路の動作タイミング図。
【図５】本発明を適用した信号受信回路の構成例を示す図。
【図６】図５に例示した信号受信回路の動作タイミング図。
【図７】本発明を適用した信号受信回路の構成例を示す図。
【図８】図７に例示した信号受信回路の動作タイミング図。
【図９】本発明を適用した信号受信回路の構成例を示す図。
【図１０】図９に例示した信号受信回路の動作タイミング図。
【図１１】従来の信号受信回路の構成例を示す図。
【図１２】従来の信号受信回路の動作タイミング図。
【符号の説明】
１，２１，１０１ 排他的論理和回路（ＸＯＲ回路）
２，２２，４３，６３，８３，８４，１０２ 単安定マルチバイブレータ（ＯＭＶ）
３，１０４ Ｄ型フリップフロップ回路（Ｄ−ＦＦ）
２３，６４Ａ 論理積回路（ＡＮＤ回路）
２４，２６，４１，４５，６１，８１，８５Ａ，８５Ｂ 否定論理積回路（ＮＡＮＤ回路）
２５ 否定回路（ＮＯＴ回路）
２７，４６，６４，８５ セットリセット型のフリップフロップ回路（ＳＲ−ＦＦ）
１０，３０，５０，７０，９０，１１０ 入力端子
１１，３１，５１，７１，９１，１１１ 出力端子
４２，６２，８２ 否定論理和回路（ＮＯＲ回路）
４４，６４Ｂ 論理和回路（ＯＲ回路）
１０３ Ｔ型フリップフロップ回路（Ｔ−ＦＦ）
Claims (8)
- 一対の入力デジタル信号の排他的論理和条件を判定する第１回路と、
自己が復旧状態のときに前記第１回路から出力される信号が最初に有為になった時点で起動して一定時間経過後に再復旧することで当該一定時間だけ有為な論理値となるパルス信号を出力する第２回路と、
このパルス信号が有為な論理値に遷移するたびに当該遷移時点の前記パルス信号の論理値とその反転値とが交互に繰り返されるデジタル信号を後段回路に向けて出力する第３回路とを有し、
前記一対の入力デジタル信号のうち一方の信号が前記後段回路に入力されるべき受信信号であり、他方の信号が前記第３回路から出力されるデジタル信号を分岐して得られた帰還信号である、
信号受信回路。 - 前記受信信号が、有為な論理値を所定時間維持する第１状態と、非有為な論理値を所定時間維持する第２状態とを交互に繰り返すデジタル信号であり、
前記第１回路には、
前記受信信号が、第２状態から第１状態に最初に遷移する時点および第１状態から第２状態に最初に遷移する時点に、前記第１回路から常に有為な論理値が出力されるタイミングで前記帰還信号が入力されるように構成されている、
請求項１記載の信号受信回路。 - 前記第２回路が、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間だけ前記パルス信号の有為な論理値を継続するように構成されている、
請求項１記載の信号受信回路。 - 受信信号をその一方の信号とする、一対の入力デジタル信号の排他的論理和条件を判定する排他的論理和回路と、
この排他的論理和回路の出力信号に基づいて有為な論理値が一定時間だけ継続するパルス信号を生成する単安定マルチバイブレータと、
前記受信信号をデータ入力とし前記単安定マルチバイブレータから出力されるパルス信号をクロック入力とするＤ型フリップフロップ回路とを有し、
前記一対の入力デジタル信号の他方の信号は、前記Ｄ型フリップフロップ回路から出力される信号を分岐して得られた帰還信号であり、
前記単安定マルチバイブレータは、自己が復旧している状態のときに前記排他的論理和回路の出力信号が最初に有為になった時点で起動し、一定の時定数により定まる時間の経過後に自律的に復旧することによって前記パルス信号を生成するものであり、
当該パルス信号の有為な論理値が継続する時間は、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間である、
信号受信回路。 - 受信信号をその一方の信号とする、一対の入力デジタル信号の排他的論理和条件を判定する排他的論理和回路と、
この排他的論理和回路の出力信号に基づいて有為な論理値が一定時間だけ継続するパルス信号を生成する単安定マルチバイブレータと、
前記排他的論理和回路の出力信号と前記単安定マルチバイブレータから出力されるパルス信号との論理積条件を判定する論理積回路と、
この論理積回路の出力信号と前記受信信号との否定論理積条件を判定する第１否定論理積回路と、
前記論理積回路の出力信号と前記受信信号の論理値が反転した信号との否定論理積を判定する第２否定論理積回路と、
前記第１否定論理積回路と前記第２否定論理積回路の一方の回路から出力される信号をセット入力、他方の回路からの出力信号をリセット入力とするセットリセット回路とを有し、
前記一対の入力デジタル信号の他方の信号は、前記セットリセット回路の出力信号を分岐して得られた帰還信号であり、
前記単安定マルチバイブレータは、自己が復旧している状態のときに前記排他的論理和回路の出力信号が最初に有為になった時点で起動し、一定の時定数により定まる時間の経過後に自律的に復旧することによって前記パルス信号を生成するものであり、
当該パルス信号の有為な論理値が継続する時間は、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間である、
信号受信回路。 - 受信信号をその一方の信号とする、一対の入力デジタル信号の否定論理積条件を判定する第１否定論理積回路と、
前記受信信号をその一方の信号とする、一対の入力デジタル信号の否定論理和条件を判定する否定論理和回路と、
前記第１否定論理積回路の出力信号または前記否定論理和回路の出力信号に基づいて、有為な論理値が一定時間だけ継続するパルス信号を生成する単安定マルチバイブレータと、
前記第１否定論理積回路の出力信号と前記単安定マルチバイブレータから出力される前記パルス信号との論理和条件を判定する論理和回路と、
前記否定論理和回路の出力信号と前記単安定マルチバイブレータから出力されるパルス信号の論理値が反転した信号との否定論理積条件を判定する第２否定論理積回路と、
前記論理和回路と前記第２否定論理積回路の一方の回路から出力される信号をセット入力、他方の回路から出力される信号をリセット入力とするセットリセット回路とを有し、
前記第１否定論理積回路及び前記否定論理和回路における一対の入力デジタル信号の他方の信号は、前記セットリセット回路の出力信号を分岐し且つその論理値を反転させて得られた帰還信号であり、
前記単安定マルチバイブレータは、自己が復旧している状態のときに前記第１否定論理積回路の出力信号または前記否定論理和回路の出力信号が最初に有為になった時点で起動し、一定の時定数により定まる時間の経過後に自律的に復旧することによって前記パルス信号を生成するものであり、
当該パルス信号の有為な論理値が継続する時間は、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間である、
信号受信回路。 - 受信信号をその一つの信号とする、三つの入力デジタル信号の否定論理積条件を判定する否定論理積回路と、
前記受信信号をその一つの信号とする、三つの入力デジタル信号の否定論理和条件を判定する否定論理和回路と、
前記否定論理積回路の出力信号または前記否定論理和回路の出力信号に基づいて、有為な論理値が一定時間だけ継続するパルス信号を生成する単安定マルチバイブレータと、
前記否定論理積回路と前記否定論理和回路の一方の回路から出力される信号をセット入力、他方の回路から出力される信号をリセット入力とするセットリセット回路とを有し、
前記否定論理積回路における三つの入力デジタル信号の他の信号は、前記単安定マルチバイブレータから出力されるパルス信号の論理値が反転した信号と、前記セットリセット回路の出力信号を分岐して得られた帰還信号であり、
前記否定論理和回路における三つの入力デジタル信号の他の信号は、前記単安定マルチバイブレータから出力されるパルス信号と、前記セットリセット回路の出力信号を分岐して得られた帰還信号であり、
前記単安定マルチバイブレータは、自己が復旧している状態のときに前記否定論理積回路の出力信号または前記否定論理和回路の出力信号が最初に有為になった時点で起動し、一定の時定数により定まる時間の経過後に自律的に復旧することによって前記パルス信号を生成するものであり、
当該パルス信号の有為な論理値が継続する時間は、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間である、
信号受信回路。 - 受信信号をその一つの信号とする、三つの入力デジタル信号の否定論理積条件を判定する否定論理積回路と、
前記受信信号をその一つの信号とする、三つの入力デジタル信号の否定論理和条件を判定する否定論理和回路と、
前記否定論理積回路の出力信号に基づいて、有為な論理値が一定時間だけ継続するパルス信号を生成する第１単安定マルチバイブレータと、
前記否定論理和回路の出力信号に基づいて、有為な論理値が一定時間だけ継続するパルス信号を生成する第２単安定マルチバイブレータと、
前記第１単安定マルチバイブレータから出力されるパルス信号と前記第２単安定マルチバイブレータから出力されるパルス信号の論理値が反転した信号の一方の信号をセット入力とし、他方の信号をリセット入力とするセットリセット回路と、
前記否定論理積回路における三つの入力デジタル信号の他の信号は、前記第２単安定マルチバイブレータから出力されるパルス信号の論理値が反転した信号から得られた帰還信号と、前記セットリセット回路の出力信号の論理値が反転した信号から得られた帰還信号であり、
前記否定論理和回路における三つの入力デジタル信号の他の信号は、前記第１単安定マルチバイブレータから出力されるパルス信号と、前記セットリセット回路の出力信号の論理値が反転した信号から得られた帰還信号であり、
前記第１単安定マルチバイブレータ及び第２単安定マルチバイブレータは、自己が復旧している状態のときに前記否定論理積回路の出力信号または前記否定論理和回路の出力信号が最初に有為になった時点で起動し、一定の時定数により定まる時間の経過後に自律的に復旧することによって前記パルス信号を生成するものであり、
当該パルス信号の有為な論理値が継続する時間は、チャタリング及び／又はリンギングがないと仮定したときの前記受信信号の有為な論理値が継続する時間よりも短く、且つ予定される前記チャタリング及び／又はリンギングが継続する時間よりも長い時間である、
信号受信回路。
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|---|---|---|---|---|
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-
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| JP2011019212A (ja) * | 2009-04-28 | 2011-01-27 | Stmicroelectronics Srl | デジタルノイズ保護用回路及び方法 |
| US9083338B2 (en) | 2009-04-28 | 2015-07-14 | Stmicroelectronics S.R.L. | Digital noise protection circuit and method |
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| US8861621B2 (en) | 2012-08-24 | 2014-10-14 | Denso Corporation | Receiver circuit |
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