JP2004063874A - Method of inspecting multilayered printed wiring board - Google Patents
Method of inspecting multilayered printed wiring board Download PDFInfo
- Publication number
- JP2004063874A JP2004063874A JP2002221285A JP2002221285A JP2004063874A JP 2004063874 A JP2004063874 A JP 2004063874A JP 2002221285 A JP2002221285 A JP 2002221285A JP 2002221285 A JP2002221285 A JP 2002221285A JP 2004063874 A JP2004063874 A JP 2004063874A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- forming
- printed wiring
- wiring board
- inspection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、マイクロビアによって細密な層間接続を行う多層プリント配線板において、マイクロビアと各層のパターン間の位置ずれを検査する検査方法に関するものである。
【0002】
【従来の技術】
ビルドアップ多層プリント配線板は、高密度な配線パターンを多層に積み上げて製造するものであり、高密度になればなるほど、マイクロビアの孔径が極細になり、配線パターン形成時の位置決めには高い精度が要求される。したがって、位置ずれの許容範囲も益々狭くなり、どうしてもマイクロビアと各層間のわずかな位置ずれが不良品となるおそれがある。この位置ずれを完成品となってから検査確認をする方法では、位置ずれが生じた後のレジスト工程、印刷工程などの作業コストが無駄になる。そのため、多層プリント配線板の回路形成直後に位置ずれの有無を確認する方法が必要とされてきた。
【0003】
本出願人は、多層プリント配線板の回路形成直後に貫通スルーホールを用いて位置ずれの有無を検査確認する方法について既に提案した(特許第3206635号)。この貫通スルーホールを用いた位置ずれ検査方法を、図4及び図5を用いて説明する。
【0004】
図4において、多層プリント配線板10は、3枚の基板11〜13が順次積層されているものとする。この多層プリント配線板10の各基板11〜13間の相対向する回路形成面には、内層回路用の回路パターンが形成されるとともに、回路パターンの邪魔にならないところに、位置ずれ検査パターン28、29、30が形成されている。
【0005】
この位置ずれ検査パターン28、29、30のうち、位置ずれ検査パターン28は、基板11の上面と、必要に応じて基板13の下面に、図5(a)に示すように、直径がスルーホールの孔径R1より十分大きなべた円のランド20、21、22がそれぞれ一直線上に一定間隔(x)で、かつ独立して設けられる。前記位置ずれ検査パターン29は、基板12の上面に、図5(b)に示すように、前記ランド20、21と一致する位置にそれぞれリングパターン23と円形ランド25が設けられ、これらのリングパターン23と円形ランド25の間は接続導体24で接続される。このリングパターン23は、上記スルーホール孔径R1よりも大きな内径R2をくり抜いたリング状に形成され、この内径R2とスルーホール孔径R1との差の2分の1が、ずれ検査に際してのずれ限界値dとなる。円形ランド25は、前記ランド21と同程度の大きさのべた円である。
同様に、前記位置ずれ検査パターン30は、基板13の上面に、図5(c)に示すように、前記ランド21、22と一致する位置にリングパターン23と円形ランド25が設けられ、接続導体24で接続される。
【0006】
このように形成された基板11、12、13が積層され、多層プリント配線板10を形成した後、パターンの位置ずれ検査のために、基板11の上面(又は基板13の下面)からランド20、21、22の中心に孔径R1のスルーホール14、15、16が穿設され、これらのスルーホール14、15、16の内壁面にメッキ17、18、19を施す。
【0007】
パターンの位置ずれの有無を検査するため、電気チェッカーの2本プローブの一方をまず第1のスルーホール14のランド20に、他方を第2のスルーホール15のランド21に接触させる。その結果、非導通であれば、回路形成面の内層回路パターンには位置ずれが無いことになる。もし、導通していれば、位置ずれ検査パターン29がずれ限界値d以上にずれて、リングパターン23が第1のスルーホール14のメッキ17に接触していることになるため、回路形成面の内層回路パターンに位置ずれがあると判定される。同様に、第2のスルーホール15のランド21と、第3のスルーホール16のランド22との間を検査する。さらに、第1のスルーホール14のランド20と、第3のスルーホール16のランド22との間を検査する。
【0008】
このように、図4及び図5で説明した方法によれば、単に内層回路パターンが位置ずれしているかどうかのみでなく、それが何層目の内層回路パターンであるかまでも特定することができる。そして、その位置ずれが1層のみである場合には、回路形成のプリント工程での位置ずれによるものと推測され、また、2層以上にわたって位置ずれが生じている場合には積層プレス工程での位置ずれと推測され、すべてのパターンに位置ずれが生じている場合には、スルーホール穿設時のNC(数値制御)加工に起因するものと推測されるなど、原因も明らかになる。
【0009】
上記の検査方法は、多層プリント配線板の各層間をスルーホールで接続する場合に用いたものであるが、近年、より一層の多層配線板の高密度化という要請から、ビルドアップ多層プリント配線板の製造方法として、いわゆるRCC(RESIN COATED COPPER:樹脂付銅箔)を使用した多層化技術が注目されてきている。これは、樹脂付銅箔層を回路基板に積層し、銅箔をエッチング除去して、バイアホール形成部位に開口を設け、この開口部にレーザを照射し、樹脂層を除去し、開口部をメッキして、レーザバイアホール(LVH)を形成して、このレーザバイアホールによって各層の配線パターン間を接続する技術である。また、高エネルギーのエキシマレーザ、UVレーザ、CO2レーザなどを用いて、銅箔とその下に存在する樹脂層とを同時に除去する方法も用いられている。
【0010】
【発明が解決しようとする課題】
上記のレーザを用いてバイアホールを形成する技術を用いることにより、従来のスルーホールを用いた技術に比べて格段に径の小さいバイアホールを形成することができ、これによって、より高密度なビルドアップ多層プリント配線板を製造することが可能となった。しかし、プリント配線板の表裏を貫通するスルーホールと異なり、これらのビルドアップ多層配線板は、非貫通構造を持つため、このレーザバイアホールを用いたビルドアップ多層プリント配線板には、前記スルーホールを用いた位置ずれの検査方法を用いることができず、新たな検査方法が必要とされていた。
【0011】
本発明は、上記問題点に鑑みなされたもので、レーザバイアホール等のマイクロビアを用いた高密度のビルドアップ多層プリント配線板における位置ずれの有無を、各層の回路形成直後に検査確認できる方法を提供することを目的とするものである。
【0012】
【課題を解決するための手段】
本発明は、回路パターンを形成した樹脂層表面の銅箔に、マイクロビアより大きな所定直径のクリアランスパターンをくり抜き、その周縁部分をリングパターンとし、このリングパターンから所定距離だけ離れた位置にランドを連続して位置ずれ検査パターンを形成し、これらのパターンの上にビルドアップ層を積層するビルドアップ層積層工程と、前記ビルドアップ層における表面銅箔に、回路パターンの対応箇所と前記位置ずれ検査パターンのクリアランスパターン及びランドの対応箇所とにマイクロビアを形成するマイクロビア形成工程と、前工程におけるマイクロビアに銅メッキ処理を施す銅メッキ処理工程と、前工程における銅メッキ処理後に回路パターンを形成するとともに、位置ずれ検査パターンのマイクロビアに端子を形成する工程とからなることを特徴とする多層プリント配線板の検査方法である。
【0013】
このような構成とすることで、レーザバイアホールを用いて層間接続を行う場合の多層プリント配線板においても、位置ずれ検査パターンのリング形状部分とレーザバイアホールの銅メッキとの電気的導通、非導通によって位置ずれの検査を行うことができる。
【0014】
【発明の実施の形態】
本発明の実施の形態を図面に基づいて説明する。
本発明による検査方法は、レーザビア、フォトビア、導電性ペーストを用いたビア等、孔径が極細のマイクロビアと呼ばれる技術を用いてビルドアップ層の層間接続を行う多層プリント配線板の全てに適用できる技術に関するものであるが、以下の実施例においては、その一例として、RCC層を積層したものにレーザバイアホールを形成して層間接続を行う例について説明する。
【0015】
図1及び図2は、それぞれ位置ずれが許容範囲を超えている場合と許容範囲内である場合の本発明による位置ずれ検査を行うための作業工程の流れを説明したもので、それぞれ第1工程(a)から第5工程(e)の順に作業を進めて最終的に位置ずれの検査を行う。
【0016】
第1工程(RCC積層);
図1(a)及び図2(a)において、内層の樹脂層44に形成された回路パターンの上に、表面銅箔32と樹脂層33が一体となったRCC層31を積層する。前記樹脂層44には、回路パターンとともに、回路パターンの邪魔にならない位置や、検査後に除去される位置に、銅箔などの導電性の物質で構成された位置ずれ検査パターン34が形成されている。この位置ずれ検査パターン34の形状は、図3に示すように、一方端を所定直径r2にくり抜いてクリアランスパターン45とし、このクリアランスパターン45の外側をリングパターン35とする。このクリアランスパターン45の全内周に間隙が生じるように、r2よりも小さな直径で円形パターン36を形成する。前記クリアランスパターン45の他方端には、所定の長さでランド37が連続している。なお、ランド37は、リングパターン35の外径と幅を等しく形成したが、最大位置ずれ検査幅を包含する範囲であればよく、形状も例示したものに限られない。
【0017】
第2工程(ウィンドウ形成);
図1(b)及び図2(b)において、RCC積層後の基板の表面銅箔32における予め設定された位置に、内層の回路パターンとの層間接続を行うためにエッチング処理を施すことにより、表面銅箔32を取り除いてレーザバイアホール形成のためのウィンドウを形成する。このとき、位置ずれ検査パターン34の一端のクリアランスパターン45と他端に設けたランド部分37のそれぞれの上部に位置した表面銅箔32にも、ウィンドウ38を直径r1の大きさで形成する。前記クリアランスパターン45の直径r2と、ウィンドウの直径r1との差を、r2−r1=2dとしたとき、この差2dの1/2のdが層間合わせの限界値であり、これ以上のずれが生じているか否かを、この位置ずれ検査パターン34を用いて検査する。言い換えれば、マイクロビアの直径をr1と位置ずれの限界値dは、予め設定された値であるから、クリアランスパターン45の直径r2は、r2=r1+2dの演算により形成される。図1(b)は、位置ずれが許容範囲外の場合を例示し、図2(b)は、許容範囲内の場合を例示している。
【0018】
第3工程(レーザ加工);
前工程でウィンドウ38を形成した基板に、レーザ処理を施す。すると、図1(c)及び図2(c)に示すように、ウィンドウ38を形成した部分の真下にある樹脂層33、44の一部が除去されて、内層にある銅箔部分が露出して、レーザバイアホール39が形成される。このときレーザは、表面銅箔32部分で反射されるため、ウィンドウ38を設けた部分のみの樹脂層33、44が除去される。図1(c)は、許容範囲外の位置ずれが生じている結果、レーザ加工によってリングパターン35の内径部分の銅箔が露出している。図2(c)は、許容範囲内の位置ずれのため、リングパターン35の銅箔は露出していない。
なお、クリアランスパターン45の内側に設けた円形パターン36は、レーザ処理の際に、必要以上に樹脂層44が除去されるのを防ぐために設けたもので、図1(c)では、位置ずれが大きいため、レーザによって樹脂層44も一部除去されているが、図2(c)では、位置ずれが小さいため、レーザによる樹脂層の除去は円形パターン36で止まっているのが分かる。この円形パターン36は、クリアランスパターン45全内周にできるだけ小さな間隙を持ち、かつ、マイクロビアの直径より大きく形成することが望ましい。
【0019】
第4工程(銅メッキ処理);
前工程によるレーザ加工後の基板の表面に、銅メッキ処理を施す。すると、図1(d)及び図2(d)に示すように、表面銅箔32の上面と、樹脂層33が除去されたレーザバイアホール39と、L2層にある円形パターン36とリングパターン35の一部の銅箔部分が露出した部分とに銅メッキ処理が施される。この銅メッキによって層間接続が行われる。図1(d)は、位置ずれが生じている結果、リングパターン35の露出部41に銅メッキ処理がされているのが分かる。図2(d)は、リングパターン35に銅メッキ処理がなされていない。
【0020】
第5工程(回路パターン形成);
前工程による銅メッキ処理後の基板の表面を、再度エッチング処理を施すことにより、L1層の図示しない回路パターンを形成する。このとき、同時に、位置ずれ検査パターン34の両端上部の銅メッキ部分も、端子となるようにエッチング処理を施して、図1(e)及び図2(e)に示すように、ランド側端子42とクリアランスパターン側端子43を形成する。
【0021】
上記図1(e)の状態で、ランド側端子42とクリアランスパターン側端子43に電気チェッカーの各プローブを接続すると、リングパターン35の露出部41の銅箔と銅メッキが接触している。このため、ランド側端子42とクリアランスパターン側端子43が導通状態となる。これは、限界値d以上に位置ずれが生じている証拠であり、不良品と判断することができる。
【0022】
これに対して、図2(e)は、図2(b)のウィンドウ38の形成段階で、位置ずれ検査パターン34のクリアランスパターン側端子43の略真上にウィンドウ38が形成され、その後、図2(c)のレーザ加工後の図においても、レーザバイアホール39がクリアランスパターン側端子43の内部の位置ずれ限界値dの範囲内に形成されており、この結果、図2(d)での銅メッキ処理、図2(e)での回路パターン形成処理を行ったものは、リングパターン35の露出部41の銅箔と銅メッキ部分が接触することはなく、ランド側端子42とクリアランスパターン側端子43に電気チェッカーの各プローブを接続して検査を行っても、非導通となり、良品と判断することができる。
【0023】
前記実施例では、図1(b)及び図2(b)に示すように、RCC積層後の基板表面の銅箔をエッチング等の表面処理によって取り除いてウィンドウ38を形成した。しかし、本発明による位置ずれの検査方法は、この場合に限られるものではなく、エキシマレーザ、UVレーザ、CO2レーザ等の強力なレーザを用いて銅箔とその下に存在する樹脂層とを同時に除去する場合においても用いることができる(但し、円形パターン36は除去されない)。
【0024】
この方法によれば、図1(b)及び図2(b)に示すウィンドウ形成工程が省略され、直接レーザバイアホール39が形成される。この場合、L1層の表面銅箔32は、前記実施例の場合よりも薄いものを用いておくことで直接レーザによって除去することが可能になる。そして、レーザによる加工が位置ずれの許容範囲内である場合は、図2(c)に示す場合と同様に、その後の銅メッキ処理工程、回路パターン形成工程を行っても、リングパターン35の露出部41の銅箔と銅メッキ部分が接触することはなく、ランド側端子42とクリアランスパターン側端子43に電気チェッカーの各プローブを接続して検査を行っても、非導通となり、良品と判断することができる。
レーザ加工の際に位置ずれが生じた場合は、図1(c)に示す場合と同様に、その後の銅メッキ処理工程、回路パターン形成工程を行ったものは、リングパターン35の露出部41の銅箔と銅メッキ部分が接触し、ランド側端子42とクリアランスパターン側端子43に電気チェッカーの各プローブを接続して検査を行うと、導通となり、不良品と判断することができる。
【0025】
前記実施例では、位置ずれ検査パターン34は、直径r2にくり抜いたクリアランスパターン45の内側に、r2よりも小さな直径の円形パターン36を残して構成したが、本発明はこれに限られるものではなく、円形パターン36を設けず、クリアランスパターン45の部分を全て除去して構成してもよい。円形パターン36は、レーザ処理の際に、必要以上に樹脂層44が除去されるのを防ぐために設けたものであるが、例えば、検査後に除去される部分の捨て基板上に位置ずれ検査パターン34を設けて検査を行うような場合には、下層の樹脂層44が除去されても問題はないため、円形パターン36は設けなくてもよい。
【0026】
前記実施例では、L1層とL2層の2層間の接続について説明したのみであるが、これに限られるものではなく、同様の位置ずれ検査パターン34を各層に設けることで、当該層を積層して回路パターンを形成した直後に位置ずれの有無を判断して、良品と不良品を判別した後、良品のみに対して次の層の積層を行うようにでき、無駄なコストを削減することができる。
【0027】
【発明の効果】
請求項1記載の発明によれば、スルーホールに比較して極めて小さなマイクロビアによる多層プリント配線板の製造時において、位置ずれ検査パターンのリング形状部分とマイクロビアの銅メッキとの電気的導通、非導通によって位置ずれの検査を行うことができる。また、回路パターン形成毎に位置ずれの検査を行うことで、無駄な工程をなくし、かつ不良品を未然に防止できる。
【0028】
請求項2記載の発明によれば、ウィンドウ形成工程を介在することにより、マイクロビアが正確に形成され、より正確な位置ずれの検査を行うことができる。
【0029】
請求項3記載の発明によれば、RCC層を積層してレーザバイアホールによって層間接続を行う多層プリント配線板においても、正確な位置ずれの検査を行うことができる。
【0030】
請求項4記載の発明によれば、クリアランスパターンの内部に、クリアランスパターンと同一中心である円形パターンを形成したので、下層の樹脂層を必要以上に除去することがなくなる。
【0031】
請求項5記載の発明によれば、クリアランスパターンの直径r2は、積層する回路パターンの位置ずれの限界値をdとし、マイクロビアの直径をr1としたとき、r2=r1+2dで設定して形成するようにしたので、位置ずれの限界値dとマイクロビアの直径r1に合わせてクリアランスパターンの直径r2を設定することで、目的に応じて容易にクリアランスパターンの直径r2を調整することができ、かつ、360度のどの方向の位置ずれも正確に検査でき、より信頼性の高い検査を行うことができる。
また、クリアランスパターンの直径r2(又は位置ずれの限界値をd)の設定値の異なる複数個の検査パターンを、1枚のワークに配置し、夫々の検査結果を同時に知ることでマイクロビア加工工程での工程安定能力を知ることができる。
【図面の簡単な説明】
【図1】本発明による多層プリント配線板の検査方法を、不良品に対して行った場合の工程の流れ図で、(a)は、RCC積層工程説明図、(b)は、ウィンドウ形成工程説明図、(c)は、レーザ加工工程説明図、(d)は、銅メッキ処理工程説明図、(e)は、回路パターン形成工程説明図である。
【図2】本発明による多層プリント配線板の検査方法を、良品に対して行った場合の流れ図で、(a)は、RCC積層工程説明図、(b)は、ウィンドウ形成工程説明図、(c)は、レーザ加工工程説明図、(d)は、銅メッキ処理工程説明図、(e)は、回路パターン形成工程説明図である。
【図3】本発明の位置ずれ検査に用いる位置ずれ検査パターンを示した平面図である。
【図4】従来技術による多層プリント配線板の位置ずれ検査方法を示した図であり、スルーホールに対する位置ずれ検査パターンの配置を示した端面図である。
【図5】(a)(b)(c)は、それぞれ図4における位置ずれ検査パターンの平面図である。
【符号の説明】
10…多層プリント配線板、11…基板、12…基板、13…基板、14…第1スルーホール、15…第2スルーホール、16…第3スルーホール、17…メッキ、18…メッキ、19…メッキ、20…ランド、21…ランド、22…ランド、23…リングパターン、24…接続導体、25…円形ランド、28…位置ずれ検査パターン、29…位置ずれ検査パターン、30…位置ずれ検査パターン、31…RCC層、32…表面銅箔、33…樹脂層、34…位置ずれ検査パターン、35…リングパターン、36…円形パターン、37…ランド、38…ウィンドウ、39…レーザバイアホール、40…銅メッキ、41…露出部、42…ランド側端子、43…クリアランスパターン側端子、44…樹脂層、45…クリアランスパターン。[0001]
TECHNICAL FIELD OF THE INVENTION
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inspection method for inspecting positional deviation between a microvia and a pattern of each layer in a multilayer printed wiring board in which fine interlayer connection is performed by using a microvia.
[0002]
[Prior art]
Build-up multilayer printed wiring boards are manufactured by stacking high-density wiring patterns in multiple layers.The higher the density, the finer the diameter of the microvia holes, and the higher the accuracy of positioning when forming wiring patterns. Is required. Therefore, the permissible range of the positional deviation is further narrowed, and a slight positional deviation between the microvia and each of the layers may possibly result in a defective product. In the method of checking the position shift after the finished product has been completed, the operation cost of the resist process and the printing process after the position shift is wasted. Therefore, a method for confirming the presence or absence of a positional shift immediately after the formation of the circuit on the multilayer printed wiring board has been required.
[0003]
The present applicant has already proposed a method of inspecting and confirming the presence / absence of a positional shift using a through-hole immediately after circuit formation of a multilayer printed wiring board (Japanese Patent No. 3206635). A position shift inspection method using the through-hole will be described with reference to FIGS.
[0004]
In FIG. 4, the multilayer printed
[0005]
Of the positional
Similarly, as shown in FIG. 5C, the position
[0006]
After the
[0007]
In order to inspect the presence or absence of a pattern displacement, one of the two probes of the electric checker is first brought into contact with the
[0008]
As described above, according to the method described with reference to FIGS. 4 and 5, it is possible to specify not only whether or not the inner layer circuit pattern is displaced but also what number of the inner layer circuit pattern is. it can. If the displacement is only one layer, it is presumed that the displacement is caused by a displacement in the circuit forming printing process. If the displacement is caused in two or more layers, the displacement is caused by the lamination pressing process. If the position is estimated to be misaligned and all the patterns are misaligned, the cause becomes apparent, for example, it is assumed to be caused by NC (numerical control) processing when drilling through holes.
[0009]
The above-mentioned inspection method is used when connecting between the layers of the multilayer printed wiring board with through holes. In recent years, however, due to a demand for higher density of the multilayer wiring board, the build-up multilayer printed wiring board has been required. As a manufacturing method of the GaN, a multilayer technique using a so-called RCC (RESIN COATED COPPER: copper foil with resin) has been attracting attention. This is done by laminating a resin-coated copper foil layer on a circuit board, etching away the copper foil, providing an opening in the via-hole formation site, irradiating this opening with a laser, removing the resin layer, and opening the opening. This is a technique of forming a laser via hole (LVH) by plating, and connecting the wiring patterns of each layer by the laser via hole. Further, a method of simultaneously removing a copper foil and a resin layer present thereunder using a high energy excimer laser, a UV laser, a CO2 laser or the like is also used.
[0010]
[Problems to be solved by the invention]
By using the above-described technology for forming a via hole using a laser, it is possible to form a via hole having a significantly smaller diameter than the conventional technology using a through-hole, whereby a higher density build-up can be achieved. It has become possible to manufacture up-multilayer printed wiring boards. However, unlike the through holes penetrating the front and back of the printed wiring board, these build-up multilayer wiring boards have a non-penetrating structure. However, a method for inspecting the positional deviation using the method cannot be used, and a new inspection method is required.
[0011]
The present invention has been made in view of the above problems, and a method for inspecting and confirming the presence or absence of a positional shift in a high-density build-up multilayer printed wiring board using micro vias such as laser via holes immediately after circuit formation of each layer. The purpose is to provide.
[0012]
[Means for Solving the Problems]
In the present invention, a clearance pattern having a predetermined diameter larger than a micro via is cut out in a copper foil on the surface of a resin layer on which a circuit pattern is formed, a peripheral portion thereof is formed as a ring pattern, and a land is formed at a position separated by a predetermined distance from the ring pattern. A build-up layer laminating step of continuously forming misregistration inspection patterns and laminating build-up layers on these patterns; and, on the surface copper foil in the build-up layer, a corresponding portion of a circuit pattern and the misalignment inspection. A micro via forming step of forming a micro via in a pattern clearance pattern and a corresponding portion of a land, a copper plating step of applying a copper plating process to a micro via in a previous step, and a circuit pattern forming after a copper plating step in a previous step As well as forming terminals in the micro vias of the misalignment test pattern An inspection method for a multilayer printed wiring board characterized by comprising the that step.
[0013]
With such a configuration, even in a multilayer printed wiring board in which interlayer connection is performed using a laser via hole, electrical continuity between the ring-shaped portion of the misalignment inspection pattern and the copper plating of the laser via hole is determined. Inspection of the displacement can be performed by the conduction.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described with reference to the drawings.
The inspection method according to the present invention is a technique applicable to all multilayer printed wiring boards that perform interlayer connection of a build-up layer using a technique called a micro via having a very small hole diameter, such as a laser via, a photo via, and a via using a conductive paste. In the following embodiments, as an example, an example in which laser via holes are formed in a laminate of RCC layers to perform interlayer connection will be described.
[0015]
FIG. 1 and FIG. 2 illustrate the flow of the work process for performing the position shift inspection according to the present invention when the position shift exceeds the allowable range and when the position shift is within the allowable range, respectively. The work is advanced in the order from (a) to the fifth step (e), and finally a positional deviation inspection is performed.
[0016]
1st process (RCC lamination);
1A and 2A, an
[0017]
Second step (window formation);
In FIG. 1B and FIG. 2B, by performing an etching process at a predetermined position on the
[0018]
Third step (laser processing);
Laser processing is performed on the substrate on which the
Note that the
[0019]
Fourth step (copper plating);
Copper plating is performed on the surface of the substrate after the laser processing in the previous step. Then, as shown in FIGS. 1D and 2D, the upper surface of the
[0020]
Fifth step (circuit pattern formation);
By etching the surface of the substrate after the copper plating process in the previous step again, a circuit pattern (not shown) of the L1 layer is formed. At this time, the copper plating portions on both ends of the
[0021]
When each probe of the electric checker is connected to the
[0022]
On the other hand, FIG. 2E shows a state in which the
[0023]
In the above embodiment, as shown in FIGS. 1B and 2B, the
[0024]
According to this method, the window forming step shown in FIGS. 1B and 2B is omitted, and the laser via
When a displacement occurs during the laser processing, as in the case shown in FIG. 1C, the subsequent copper plating process and the circuit pattern forming process are performed in the exposed
[0025]
In the above-described embodiment, the
[0026]
In the above-described embodiment, only the connection between the two layers L1 and L2 has been described. However, the present invention is not limited to this. By providing the same
[0027]
【The invention's effect】
According to the first aspect of the present invention, at the time of manufacturing a multilayer printed wiring board using micro vias that are extremely small as compared with through holes, electrical conduction between the ring-shaped portion of the misalignment inspection pattern and the copper plating of the micro vias, Inspection of the displacement can be performed by the non-conduction. In addition, by performing a position shift inspection every time a circuit pattern is formed, useless steps can be eliminated and defective products can be prevented.
[0028]
According to the second aspect of the present invention, by interposing the window forming step, the microvia is accurately formed, and a more accurate positional displacement inspection can be performed.
[0029]
According to the third aspect of the present invention, it is possible to accurately detect a positional shift even in a multilayer printed wiring board in which RCC layers are stacked and interlayer connection is performed by using a laser via hole.
[0030]
According to the fourth aspect of the invention, since the circular pattern having the same center as the clearance pattern is formed inside the clearance pattern, the lower resin layer is not removed more than necessary.
[0031]
According to the fifth aspect of the present invention, the diameter r2 of the clearance pattern is formed by setting r2 = r1 + 2d, where d is the limit value of the displacement of the circuit pattern to be laminated, and r1 is the diameter of the microvia. As a result, the diameter r2 of the clearance pattern can be easily adjusted according to the purpose by setting the diameter r2 of the clearance pattern in accordance with the limit value d of the displacement and the diameter r1 of the microvia, and 360 ° misalignment in any direction can be accurately inspected, and a more reliable inspection can be performed.
In addition, a plurality of inspection patterns having different set values of the diameter r2 of the clearance pattern (or the limit value of the positional deviation d) are arranged on a single work, and the respective inspection results are simultaneously known, so that the micro via processing step is performed. Process stabilization ability at
[Brief description of the drawings]
FIGS. 1A and 1B are flow charts of steps when a method for inspecting a multilayer printed wiring board according to the present invention is performed on a defective product, wherein FIG. 1A is an explanatory view of an RCC laminating step, and FIG. (C) is an explanatory view of a laser processing step, (d) is an explanatory view of a copper plating step, and (e) is an explanatory view of a circuit pattern forming step.
FIGS. 2A and 2B are flow charts when a method for inspecting a multilayer printed wiring board according to the present invention is performed on a non-defective product, wherein FIG. 2A is an explanatory diagram of an RCC laminating process, FIG. (c) is an explanatory view of a laser processing step, (d) is an explanatory view of a copper plating step, and (e) is an explanatory view of a circuit pattern forming step.
FIG. 3 is a plan view showing a misregistration inspection pattern used for misalignment inspection according to the present invention.
FIG. 4 is a diagram illustrating a method for inspecting a positional deviation of a multilayer printed wiring board according to a conventional technique, and is an end view illustrating an arrangement of a positional deviation inspection pattern for a through hole;
5 (a), (b) and (c) are plan views of the misregistration inspection pattern in FIG. 4, respectively.
[Explanation of symbols]
DESCRIPTION OF
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002221285A JP4119702B2 (en) | 2002-07-30 | 2002-07-30 | Inspection method for multilayer printed wiring boards |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002221285A JP4119702B2 (en) | 2002-07-30 | 2002-07-30 | Inspection method for multilayer printed wiring boards |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004063874A true JP2004063874A (en) | 2004-02-26 |
JP4119702B2 JP4119702B2 (en) | 2008-07-16 |
Family
ID=31941646
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002221285A Expired - Fee Related JP4119702B2 (en) | 2002-07-30 | 2002-07-30 | Inspection method for multilayer printed wiring boards |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4119702B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007059454A (en) * | 2005-08-22 | 2007-03-08 | Mitsumi Electric Co Ltd | Multilayer wiring board, and method of checking for bvh disconnection |
JP2009021401A (en) * | 2007-07-12 | 2009-01-29 | Panasonic Corp | Printed wiring board and inspecting method for printed wiring board |
JP2011096912A (en) * | 2009-10-30 | 2011-05-12 | Toshiba Corp | Printed circuit board, and electronic apparatus with printed circuit board |
-
2002
- 2002-07-30 JP JP2002221285A patent/JP4119702B2/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007059454A (en) * | 2005-08-22 | 2007-03-08 | Mitsumi Electric Co Ltd | Multilayer wiring board, and method of checking for bvh disconnection |
JP2009021401A (en) * | 2007-07-12 | 2009-01-29 | Panasonic Corp | Printed wiring board and inspecting method for printed wiring board |
JP2011096912A (en) * | 2009-10-30 | 2011-05-12 | Toshiba Corp | Printed circuit board, and electronic apparatus with printed circuit board |
Also Published As
Publication number | Publication date |
---|---|
JP4119702B2 (en) | 2008-07-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20080149382A1 (en) | Method of inspecting printed wiring board and printed wiring board | |
JP4792673B2 (en) | Manufacturing method of high-density multilayer build-up wiring board | |
JP2010087168A (en) | Method for manufacturing multilayer printed circuit board | |
KR20110131049A (en) | Pcb within cavity and fabricaring method of the same | |
JP4119702B2 (en) | Inspection method for multilayer printed wiring boards | |
JP2010123772A (en) | Position recognition mark of printed wiring board, and method of manufacturing the printed wiring board | |
US6523257B1 (en) | Method for forming fine through hole conduction portion of circuit board | |
US6555016B2 (en) | Method of making multilayer substrate | |
JP2009021401A (en) | Printed wiring board and inspecting method for printed wiring board | |
US6492007B1 (en) | Multi-layer printed circuit bare board enabling higher density wiring and a method of manufacturing the same | |
JP3206635B2 (en) | Multilayer printed wiring board | |
JP2005268318A (en) | Method for manufacturing multilayer printed wiring board | |
KR20020085635A (en) | Routing method of the outside of a castle type printed circuit board | |
JPH09205281A (en) | Method for inspecting inner-layer circuit pattern deviation of multilayer printed wiring board | |
JPH05226846A (en) | Checking method for deviation of inner layer of multilayer printed wiring board | |
JP2003283145A (en) | Method of inspecting misregistration of multilayer wiring board | |
JP4351078B2 (en) | Method for manufacturing printed wiring board | |
KR100745520B1 (en) | Multi-layered printed circuit board and the manufacturing method thereof | |
JP2002252472A (en) | Laminated printed board comprising circuit for detecting inter-layer dislocation | |
JP2002290044A (en) | Multilayer printed wiring board and manufacturing method thereof | |
JP5200575B2 (en) | Circuit board, circuit board inspection method, and circuit board manufacturing method | |
JP2002198661A (en) | Multilayer printed wiring board | |
KR100570870B1 (en) | Printed circuit board wherein a deviation between layers can examined | |
KR20230100286A (en) | Manufacturing Method of Multi-layer Printed circuit Board and Multi-layer Printed circuit Board manufactured by the same | |
JP2009088337A (en) | Printed circuit board and its manufacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050525 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070629 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070807 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071009 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071211 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080207 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080415 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080425 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4119702 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110502 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120502 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120502 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130502 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130502 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140502 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |